JP2015156795A - 半導体スイッチ回路および電力変換装置 - Google Patents

Abstract

【課題】主回路スイッチング素子に還流ダイオードが逆並列接続された電力変換回路において、損失を更に低減し回路構成の単純化を図った半導体スイッチ回路を提供する。
【解決手段】半導体スイッチ回路１Ａは、逆導通ダイオード５が内蔵された第１のスイッチング素子２と、前記逆導通ダイオードとは逆の導通方向となる寄生ダイオード６が内蔵され、前記第１のスイッチング素子に直列接続された第２のスイッチング素子３と、前記第１のダイオードと同じ導通方向となるように前記第１及び第２のスイッチング素子に並列接続されたダイオード４と、前記第１及び第２のスイッチング素子の開閉を制御するゲート駆動手段とを備え、前記ダイオードのカソード側が正極端子７に接続され、アノード側が負極端子８に接続される。
【選択図】 図１

Description

本発明は、半導体スイッチ回路および電力変換装置に係り、特に、主回路スイッチング素子に還流ダイオードが逆並列接続された構成の電力変換回路における還流ダイオードの逆回復電流を抑制する半導体スイッチ回路および電力変換装置に関する。

従来、主回路のスイッチング素子に還流ダイオードが逆並列接続された構成の電力変換回路においては、還流ダイオードの逆回復電流が流れることで生じる損失の低減化を図った電力変換回路が提案されている。このような電力変換回路を有する電力変換装置は、例えば、特開２００６−１４１１６７号公報（特許文献１）や特開２００６−１４１１６８号公報（特許文献２）に開示されている。
特開２００６−１４１１６７号公報 特開２００６−１４１１６８号公報

ところが、特許文献１や特許文献２に開示されるような従来の電力変換装置では、還流ダイオードの逆回復時に、一時的に主回路の大電流を付加回路に流すために付加回路が大規模となり、比較的大容量の補助電源が必要になるという課題がある。また、付加回路に使用されるスイッチング素子のゲートパルス信号を発生させるため論理回路が必要になり、回路が複雑化するという課題がある。さらに、付加回路に使用されるスイッチング素子を主回路のデッドタイムの期間中に作動させる必要があり、タイミングの制約が厳しくなるため、高速スイッチングには不向きであった。

本発明は上述した課題を解決するためになされたものであり、回路構成を単純化しつつも還流ダイオードの逆回復電流を効果的に抑制することで、損失のさらなる低減化およびスイッチング速度の高速化を図った半導体スイッチ回路および電力変換装置を提供することを目的とする。

本発明の実施の形態に係る半導体スイッチ回路は、上述した課題を解決するため、逆導通ダイオードが内蔵された第１のスイッチング素子と、逆導通ダイオードとは逆の導通方向となる寄生ダイオードが内蔵され、前記第１のスイッチング素子に直列接続された第２のスイッチング素子と、前記第１のダイオードと同じ導通方向となるように前記第１及び第２のスイッチング素子に並列接続されたダイオードと、前記第１及び第２のスイッチング素子の開閉タイミングを制御するゲート駆動手段と、を備え、前記ダイオードのカソード側が正極端子に接続され、アノード側が負極端子に接続されたことを特徴とする。

本発明の実施の形態に係る電力変換装置は、上述した課題を解決するため、第１及び第２の半導体スイッチ回路が直列に接続され、前記半導体スイッチ回路の開閉を制御する手段を備える電力変換装置であり、前記第１の半導体スイッチ回路は、第１の逆導通ダイオードが内蔵された第１のスイッチング素子と、前記第１の逆導通ダイオードとは逆の導通方向となる第１の寄生ダイオードが内蔵され、前記第１のスイッチング素子に直列接続された第２のスイッチング素子と、前記第１の逆導通ダイオードと同じ導通方向となるように前記第１及び第２のスイッチング素子に並列接続された第１のダイオードと、前記第１及び第２のスイッチング素子の開閉のタイミングを制御するゲート駆動手段と、を備え、前記第２の半導体スイッチ回路は、第２の逆導通ダイオードが内蔵された第３のスイッチング素子と、前記第２の逆導通ダイオードとは逆の導通方向となる第２の寄生ダイオードが内蔵され、前記第３のスイッチング素子に直列接続された第４のスイッチング素子と、前記第１及び第２の寄生ダイオードと同じ導通方向となるように前記第３及び第４のスイッチング素子に並列接続された第２のダイオードと、前記第３及び前記第４のスイッチング素子の開閉のタイミングとを制御するゲート駆動手段と、を備え、前記第１のダイオードのカソード側が直流電源の正側に接続され、前記第２のダイオードのアノード側が直流電源の負側に接続されたことを特徴とする。

本発明によれば、従来と比較して回路構成を単純化しつつも還流ダイオードの逆回復電流をより効果的に抑制することができるので、損失をさらに低減した半導体スイッチおよび電力変換装置を提供することができる。また、本発明は、従来のようにスイッチングタイミングの制約がないので、スイッチング速度を従来よりも高速化した半導体スイッチ回路および電力変換装置を提供することができる。

本発明の第１の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第２の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第３の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第４の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第５の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第６の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第７の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第８の実施形態に係る半導体スイッチ回路の回路構成を示した回路図。 本発明の第９の実施形態に係る半導体スイッチ回路の回路構成を示した概略図。 本発明に係る第１の電力変換装置（本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置）の回路構成を示した回路図。 本発明に係る第２の電力変換装置（本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置）の回路構成を示した回路図。 本発明に係る第３の電力変換装置（本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置）の回路構成を示した回路図。 本発明に係る第４の電力変換装置（本発明の実施の形態に係る半導体スイッチを適用して構成された電力変換装置）の回路構成を示した回路図。

以下、本発明に係る半導体スイッチ回路および電力変換装置の実施形態について、添付の図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ａの回路構成を示した回路図である。

半導体スイッチ回路１Ａは、一般的な電力変換回路のスイッチング素子としての主素子２に補助素子３を直列接続し、主素子２と補助素子３の直列接続に対して主素子２と同等の耐圧（耐電圧）を有する高速還流ダイオード４を逆並列接続して構成される。すなわち、補助素子３と高速還流ダイオード４とを備える追加回路を主素子２に付加して構成される。

半導体スイッチ回路１Ａの主素子２は、耐圧（耐電圧）が高い高耐圧な電圧駆動型素子であり、例えば、逆導通ダイオード５を内蔵したＩＧＢＴ２Ａを適用する。主素子２の耐圧は、好ましくは１００Ｖ以上、より好ましくは２００Ｖ以上、さらに好ましくは２５０Ｖ以上の実現可能な電圧である。通常は、２５０Ｖ以上（上記のさらに好ましい範囲）の素子を用いる。

補助素子３は、電圧駆動型素子であり、主素子２の耐圧に比べおよそ半分以下の耐圧（耐電圧）を有する。補助素子３には、例えば、数十Ｖの耐圧を有する低圧ＭＯＳＦＥＴを適用する。

ここで、符号６は、ＭＯＳＦＥＴ３の寄生ダイオードである。逆導通ダイオード５および寄生ダイオード６は、ＩＧＢＴ２Ａ（主素子２）および低圧ＭＯＳＦＥＴ（補助素子）３の逆導通性能を実現している。また、高速還流ダイオード４とは、主素子２に内蔵される逆導通ダイオード５に比べ、チップ面積が小さく、順方向の電圧降下は高く、逆回復特性に優れた特性を有するダイオードである。

主素子２と補助素子３との接続は、ＩＧＢＴ２Ａ（主素子２）の負極にあたるエミッタと低圧ＭＯＳＦＥＴ（補助素子）３の負極にあたるソース端子とを接続して行う。すなわち、主素子２の正極にあたるＩＧＢＴ２Ａのコレクタを正極端子７とし、補助素子３の正極にあたる低圧ＭＯＳＦＥＴ３のドレイン端子を負極端子８とする。高速還流ダイオード４は、負極端子８から正極端子７に向かう方向が順方向（ｐ極→ｎ極）となるように接続される。

次に、半導体スイッチ回路１Ａの主素子２と補助素子３のゲートタイミングについて説明する。

半導体スイッチ回路１Ａは、図１において図示されないゲート駆動器からゲート信号を受信して動作する。ゲート信号は、主素子２のオン／オフのタイミングに同期して、補助素子３もオン／オフするようなタイミングで与えられる。すなわち、主素子２のゲートにオン信号が印加されている時には、補助素子３のゲートにもオン信号を印加する。逆に、主素子２のゲートにオフ信号が印加されている時には、補助素子３のゲートにもオフ信号を印加する。実際には、多少のタイミングの誤差は、あるものの、主素子２と補助素子３は、同期してスイッチングする。

次に、半導体スイッチ回路１Ａの作用および効果について説明する。

図１に示されるように構成され、ゲートタイミングが制御される半導体スイッチ回路１Ａでは、補助素子３に十分低い耐圧（例えば、数十Ｖ程度）のＭＯＳＦＥＴを用いることで、導通抵抗増加を極僅かに抑えることができる。また、補助素子３に十分低い耐圧のＭＯＳＦＥＴを用いることで、補助素子３の導通抵抗を低くしつつ、かつ、補助素子３の半導体チップを小さくできる。これは、ＭＯＳＦＥＴの導通抵抗特性（数式１として後述）に起因する。

一般に、ＭＯＳＦＥＴの導通抵抗Ｒonは、以下の式（１）に示すように、素子耐圧Ｖの略２．５乗に比例し、チップ面積Ｓに反比例することが知られている。ここで、式（１）の右辺中のｋは比例定数である。

つまり、上記式（１）に基づいて考えれば、素子耐圧Ｖの２．５乗は、導通抵抗Ｒonとチップ面積Ｓとの積に略比例するともいえる。例えば、素子耐圧Ｖを１／５倍にすれば、導通抵抗Ｒonとチップ面積Ｓとの積は、１／５の２．５乗（約１／５６）倍とすることができるので、導通抵抗を１／７倍にした場合、同時にチップ面積も約１／８倍と小型化することができる。

また、主電流が順方向、すなわち、正極端子７から負極端子８に向かって流れている時には、補助素子３もゲートにオン信号が印加されているので、非常に低抵抗の状態になる。一方、主電流が逆方向、すなわち、負極端子８から正極端子７に向かって流れている時にも、補助素子３もゲートにオン信号が印加されているので、非常に低抵抗の状態になっており、負極端子８から流入した主電流は、補助素子３から主素子２に内蔵された逆導通ダイオード５を通って正極端子７へ流れる。

この時に、主素子２がゲートオフすると、補助素子３も同期してゲートオフとなり、主電流は、補助素子３を通れなくなる結果、やむなく、順方向電圧降下が大きい高速還流ダイオード４に転流することになる。この転流が完了するまでの瞬間に、補助素子３としての低圧ＭＯＳＦＥＴ３のドレイン端子とソース端子間に一時的にサージ電圧が印加されるが、一般には、数十Ｖの耐圧で十分持ち堪えることができる。万一、耐圧を極短時間だけ超えるサージ電圧が加わっても、ＭＯＳＦＥＴ３は、多少、アバランシェ耐量をもっているので、転流が完了するまでのわずかな時間に耐圧を超えるサージ電圧が加わったとしても、持ち堪えることができる。

従って、直流主回路に相補的に動作する２個の半導体スイッチ回路１Ａを直列接続したブリッジ回路において、一方の半導体スイッチ回路１Ａがオンしても、他方の（オフする）半導体スイッチ回路１Ａにおいて、一旦、主電流が高速還流ダイオード４に転流してしまえば、逆導通ダイオード５に逆回復電流が流れることはなく、逆回復現象が効果的に抑制される。

半導体スイッチ回路１Ａによれば、主素子２と逆並列接続された逆導通ダイオード５に逆回復電流が流れることで生じる損失を低減することができる。また、このことは、スイッチング損失の低減に繋がるため、高速スイッチングが可能になる。さらに、一般的な半導体スイッチ（主素子２に相当）に付加して設ける補助素子３および高速還流ダイオード４のチップ面積を小さく抑えることができ、かつ、これらは付加的な電源を要しないため、追加回路（補助素子３と高速還流ダイオード４）を小型で安価に構成できる。

［第２の実施の形態］
図２は、本発明の第２の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｂの回路構成を示した回路図である。

図２によれば、半導体スイッチ回路１Ｂは、第１の実施の形態で説明した半導体スイッチ回路１Ａに対して、主素子２をＩＧＢＴ２Ａの代わりにＭＯＳＦＥＴ２Ｂを用いる点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ａと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

主素子としてＭＯＳＦＥＴを適用する場合、ＭＯＳＦＥＴの半導体の構造上内部において寄生的に形成される逆導通方向のＰＮダイオード（寄生ダイオード）の逆回復特性、すなわち、逆回復が非常に遅い点が問題となる。一般に、寄生ダイオード６の逆回復特性を改善するためには、半導体製造工程で重金属（例えば、白金）の拡散プロセスや電子線又は中性子の照射プロセス等の逆回復特性改善処理を施す必要がある。しかしながら、逆回復特性改善処理を施す結果、逆回復特性の改善と引換えに、導通抵抗が増大するという好ましくない結果が生じる。

一方、図２に示される半導体スイッチ回路１Ｂでは、重金属の拡散プロセスを施していないＭＯＳＦＥＴ２Ｂを適用して構成される。半導体スイッチ２Ｂでは、半導体スイッチ回路１Ａと同様に、ＭＯＳＦＥＴ２Ｂ（主素子２）のオン／オフのタイミングに同期して低圧ＭＯＳＦＥＴ（補助素子）３もオン／オフするようなゲートタイミングに制御されるので、一旦、主電流が高速還流ダイオード４に転流してしまえば、ＭＯＳＦＥＴ２Ｂの寄生ダイオード６に逆回復電流が流れることはなく、逆回復現象が効果的に抑制される。

また、半導体スイッチ回路１Ｂでは、主素子２の導通抵抗に補助素子３の導通抵抗分を加算したものになるが、補助素子３の耐圧を十分低く選定することで、加算される補助素子３の導通抵抗（導通抵抗の増加分）は極めて僅かで済む。

さらに、主素子２にＭＯＳＦＥＴ２Ｂを用いることで、ターンオフまでの遅延時間が短くなるため、直流主回路に相補的に動作する２個の半導体スイッチ回路１Ｂを直列接続したブリッジ回路において、相補的に動作するもう一方の半導体スイッチ回路１Ｂがオンするまでの遅れ時間、すなわち、デッドタイムを短くできる。

このように、半導体スイッチ回路１Ｂによれば、高耐圧で低抵抗のＭＯＳＦＥＴ２Ｂを主素子２に用いても、重金属の拡散工程などを施すことなく逆回復特性の著しい改善を実現することができる。また、導通損失の大きな高速還流ダイオード４の通電時間を短くできるので、一層のスイッチングに伴う損失を低減することができる。さらに、デッドタイムを短くできるため、電力変換回路の制御品質の劣化（波形劣化）も軽減できる。

［第３の実施の形態］
図３は、本発明の第３の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｃの回路構成を示した回路図である。

図３によれば、半導体スイッチ回路１Ｃは、第１の実施の形態で説明した半導体スイッチ回路１Ａに対して、高速還流ダイオード４の代わりに高速還流ダイオード４Ｃを複数（図３に示される例では２つ）用いる点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ａと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

一般に、ダイオードは、耐圧が高くなる程、逆回復特性が悪化する。そこで、図３に示される半導体スイッチ回路１Ｃでは、高速還流ダイオード４に比べ、約半分の耐圧の高速還流ダイオード４Ｃを２個直列に接続して構成する。

このように、逆回復が高速な反面、耐圧の低い高速還流ダイオード４Ｃを２個直列に接続して半導体スイッチ回路１Ｃを構成することで、導通時の電圧降下は増大するものの相補的に動作するもう一方の半導体スイッチがオンした時点で発生する逆回復を速やかに収束できる。

また、図３に示される半導体スイッチ回路１Ｃでは、導通時の電圧降下がダイオード２個分に増えてしまうが、高速還流ダイオード４Ｃには、主電流が負極端子８から正極端子７に向かって流れている時のデッドタイム期間中にしか通流しないので、その通流時間比率は極めて短く、増大する導通損失も僅かなものである。

半導体スイッチ回路１Ｃによれば、半導体スイッチ回路１Ａで得られる効果に加え、半導体スイッチ回路１Ａに比べ、逆回復電流が流れることで生じる損失を、より一層低減することができ、高速スイッチングが可能になる。

尚、図３に示される半導体スイッチ回路１Ｃでは、高速還流ダイオード４に比べ、約半分の耐圧の高速還流ダイオード４Ｃを２個直列に接続して構成した例を説明したが、高速還流ダイオード４Ｃの個数は任意に設定できる。すなわち、ｎ（ｎは２以上の自然数）とした場合、半導体スイッチ回路１Ｃは、高速還流ダイオード４に比べ約１／ｎ倍の耐圧の高速還流ダイオード４Ｃをｎ個直列に接続して構成することができる。

［第４の実施の形態］
図４は、本発明の第４の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｄの回路構成を示した回路図である。

図４によれば、半導体スイッチ回路１Ｄは、第１の実施の形態で説明した半導体スイッチ回路１Ａに対して、高速還流ダイオード４の代わりに、珪素より禁制帯の広い半導体（ワイドギャップ半導体）を材料とする高速還流ダイオード４Ｄを用いる点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ａと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

半導体スイッチ回路１Ｄでは、図４に示されるように、珪素より禁制帯の広い半導体材料（例えば、炭化珪素、窒化ガリウム、砒化ガリウム、ダイアモンド等のワイドギャップ半導体）で構成される高速還流ダイオード４Ｄを適用する。

このように構成された半導体スイッチ回路１Ｄによれば、高速還流ダイオードとして珪素より禁制帯の広い半導体のダイオード（高速還流ダイオード４Ｄ）を適用することで、より高耐圧で、かつ、逆回復の高速な特性を得ることができる。尚、禁制帯の広い半導体材料は、珪素半導体より高価であるが、半導体スイッチ回路１Ｄでは、デッドタイムの極短時間のみ高速還流ダイオード４Ｄが通流する構成のため、チップ面積が小さくて済む。つまり、高価な半導体を少量使用するだけで逆回復性能改善に大幅な効果が得られる。

また、逆回復電流が流れることで生じる損失を大幅に低減することができるので、高速スイッチングが可能になる。尚、図４に示される半導体スイッチ回路１Ｄでは、第１の実施の形態で説明した半導体スイッチ回路１Ａの高速還流ダイオード４の代わりに高速還流ダイオード４Ｄを適用したが、他の半導体スイッチ回路１Ｂ等の高速還流ダイオード４，４Ｃの代わりに適用しても良い。

［第５の実施の形態］
図５は、本発明の第５の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｅの回路構成を示した回路図である。

図５によれば、半導体スイッチ回路１Ｅは、第２の実施の形態で説明した半導体スイッチ回路１Ｂに対して、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間にコンデンサ１０をさらに並列接続した点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ｂと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

半導体スイッチ回路１Ｅは、図５に示されるように、半導体スイッチ回路１Ｂに対して、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間にコンデンサ１０をさらに並列接続して構成される。

このように構成される半導体スイッチ回路１Ｅの作用について説明する。主電流が逆方向、すなわち、負極端子８から、正極端子７に向かって流れている時に、ゲートオフすると、第１の実施の形態で上述したように、転流が完了するまでの瞬間に、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間に一時的にサージ電圧が印加される。この点は、上述した各半導体スイッチ回路１Ａ〜１Ｄに共通する話である。

主電流が逆方向に流れている時にゲートオフに移行した瞬間に補助素子３の両端間で発生するサージ電圧は、様々な要因から増大する。例えば、サージ電圧は、主素子２と補助素子３と高速還流ダイオード４とを巡る配線インダクタンスが大きくなるに従って増大する。また、当然ながら主電流の増大に伴っても増える。他にも、補助素子３の出力接合容量が小さくても大きくなる。また、高速還流ダイオード４の順方向導通性能が回復するまでの遅れ時間によっても増大する。さらに、補助素子３のゲート抵抗を小さくしてゲート電圧の低減レートが高速になっても増大する。

この様に様々な要因から増大するサージ電圧に対し、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間にコンデンサ１０を並列接続していない半導体スイッチ回路１Ｂでは、補助素子３の両端に一時的に発生した過電圧に対して、補助素子３のアバランシェ耐量に頼って、素子破壊を免れるようにしている。一般に、ＭＯＳＦＥＴのアバランシェ耐量を高めるためには短時間に発生する発熱に耐える必要がある。従って、設計上補助素子３のチップ面積を大きくせざるを得なくなる。

一方、半導体スイッチ回路１Ｅでは、補助素子３の両端にコンデンサ１０をさらに並列接続したので、サージ電圧を有効に吸収することができる。また、この時、コンデンサ１０に充電された電圧は、高速還流ダイオード４が通流して、転流が完了すると、主素子２に対し、逆方向の電圧を印加することになり、一瞬オンしそうになった主素子２に内蔵される逆導通ダイオード（寄生ダイオード）６に対し、完全に逆回復させるための電圧を与えることとなる。

この結果、直流主回路に相補的に動作する２個の半導体スイッチ回路１Ｅを直列接続したブリッジ回路において、相補的に動作するもう一方の半導体スイッチ回路１Ｅがオンする前に、主素子２に内蔵される逆導通ダイオード（寄生ダイオード）６の逆回復を確実に完了させることができる。

半導体スイッチ回路１Ｅによれば、補助素子３に発生するサージ電圧を抑制することができ、補助素子３のチップ面積を小さくでき、より安価に構成できる。また、配線インダクタンスがある程度高くても良くなる結果、配線インダクタンスを減らす方策（例えば配線本数の増大等）も施す必要がなくなるので、より安価に構成することができる。さらに、補助素子３で生じるサージ電圧の発生を考慮しなくても良いので、補助素子３のゲート抵抗を小さくしてゲートオフを高速化でき、デッドタイムをより短くできるため、スイッチング損失も低減できる。結果として高速スイッチングが可能となる。

尚、図５に示される半導体スイッチ回路１Ｅでは、半導体スイッチ回路１Ｂに対して、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間にコンデンサ１０をさらに並列接続して構成されているが、他の実施形態に係る半導体スイッチ（例えば、半導体スイッチ回路１Ａ）にも適用することができる。

［第６の実施の形態］
図６は、本発明の第６の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｆの回路構成を示した回路図である。

図６によれば、半導体スイッチ回路１Ｆは、第１の実施の形態で説明した半導体スイッチ回路１Ａに対して、低圧ＭＯＳＦＥＴ（補助素子）３のソース端子からドレイン端子に向かって珪素半導体材料によるショットキーバリアダイオード１１をさらに並列接続した点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ａと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

半導体スイッチ回路１Ｆは、図６に示されるように、半導体スイッチ回路１Ａに対して、低圧ＭＯＳＦＥＴ（補助素子）３のソース端子からドレイン端子に向かってダイオードの一例である珪素半導体材料のショットキーバリアダイオード１１をさらに並列接続して構成される。このように構成される半導体スイッチ回路１Ｆでは、主電流が順方向に流れている際に、主電流が大きくなった場合、補助素子３の導通抵抗だけでは、電圧降下が十分低くならなくても、並列に接続したショットキーバリアダイオード１１に主電流が分流するため、電圧降下を低く抑えることができる。

このように、半導体スイッチ回路１Ｆによれば、主電流が順方向に流れている際に主電流が大きくなった場合であっても、電圧降下を少なくすることができるので、損失を減らすことができる。従って、主電流の許容最大電流をより高くすることができる。

尚、図６に示される半導体スイッチ回路１Ｆでは、半導体スイッチ回路１Ａに対して、低圧ＭＯＳＦＥＴ（補助素子）３のドレイン端子とソース端子間にダイオード（ショットキーバリアダイオード１１）をさらに並列接続して構成されているが、他の実施形態に係る半導体スイッチ（例えば、半導体スイッチ回路１Ｂ）にも適用することができる。

また、ダイオード（ショットキーバリアダイオード１１）の数（並列数）は、１に限定されない。少なくとも１以上の並列数であれば良い。

［第７の実施の形態］
図７は、本発明の第７の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｇの回路構成を示した回路図である。

図７によれば、半導体スイッチ回路１Ｇは、第２の実施の形態で説明した半導体スイッチ回路１Ｂに対して、ゲート制御回路およびゲート駆動回路を付加して構成される点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ｂと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

図７に示されるように、半導体スイッチ回路１Ｇは、主素子２と補助素子３と高速還流ダイオード４とを備えて構成される半導体スイッチ回路１Ｂに対して、共通のゲート信号１３を入力したゲート駆動器１４からの出力を主素子２のゲート端子と補助素子３のゲート端子にゲート抵抗１５を介して供給するように構成されたゲート制御回路およびゲート駆動回路を付加して構成される。ここで、符号１６は、ゲート駆動器１４にゲート駆動用の電力を供給するゲート駆動用電源である。

このように構成される半導体スイッチ回路１Ｇでは、共通のゲート信号１３が入力されるゲート駆動器１４がゲート駆動用電源１６からの電力供給を受けて駆動し、その出力を主素子２のゲート端子と補助素子３のゲート端子にゲート抵抗１５を介して供給する。つまり、単一で共通のゲート信号１３、ゲート駆動器１４、ゲート駆動用電源１６および２つのゲート抵抗１５という極めて単純に構成されるゲート制御回路およびゲート駆動回路によって主素子２および補助素子３を駆動する。その後の動作は、半導体スイッチ回路１Ｂと同様である。

半導体スイッチ回路１Ｇによれば、単一で共通のゲート信号１３、ゲート駆動器１４、ゲート駆動用電源１６および２つのゲート抵抗１５という極めて単純に構成されるゲート制御回路およびゲート駆動回路によって主素子２および補助素子３を駆動することができる。すなわち、小型で、低コストなゲート制御回路およびゲート駆動回路を実現できる。

尚、図７に示される半導体スイッチ回路１Ｇでは、ゲート駆動用電源１６を１個のみで構成しているが、ゲートオフを高速化する目的や、ゲートオフ時のノイズ等による誤動作を防ぐ目的から、主素子２および補助素子３のゲート端子に負電圧を印加するための負バイアス電源を付加して構成しても良い。

また、図７に示される半導体スイッチ回路１Ｇでは、第２の実施の形態で説明した半導体スイッチ回路１Ｂに対して、ゲート制御回路およびゲート駆動回路を付加して構成されているが、他の実施形態に係る半導体スイッチ（例えば、半導体スイッチ回路１Ａ）に対してゲート制御回路およびゲート駆動回路を付加して構成しても良い。

［第８の実施の形態］
図８は、本発明の第８の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｈの回路構成を示した回路図である。

図８によれば、半導体スイッチ回路１Ｈは、第７の実施の形態で説明した半導体スイッチ回路１Ｇに対して、負極端子８からゲート駆動器１４の電源であるゲート駆動用電源１６の正側へダイオード１８などで構成される電圧クランプ回路をさらに接続して構成される点で相違するが、その他の構成は、実質的に相違しない。そこで、半導体スイッチ回路１Ｇと実質的に異ならない構成要素には同じ符号を付してその説明を省略する。

図８に示されるように、半導体スイッチ回路１Ｈは、主素子２、補助素子３、高速還流ダイオード４、共通のゲート信号１３が入力されるゲート駆動器１４、ゲート抵抗１５を備えて構成された半導体スイッチ回路１Ｇに対して、負極端子８からゲート駆動器１４の電源であるゲート駆動用電源１６の正側へダイオード１８などで構成される電圧クランプ回路をさらに接続して構成される。

このように構成される半導体スイッチ回路１Ｈでは、半導体スイッチ回路１Ｇの作用および効果に加え、主電流が逆方向に流れている時にゲートオフした瞬間に補助素子３の両端間で発生するサージ電圧のエネルギーをゲート駆動用電源として利用することができるので、ゲート駆動用電源の消費電力を軽減することができる。

また、補助素子３に発生するサージ電圧を抑制することができるので、補助素子３のチップ面積を小さくすることができる。さらに、配線インダクタンスを減らす方策も不要となり、より安価に構成することができる。さらにまた、補助素子３のゲートオフを高速化でき、デッドタイムを短くできるので、スイッチング損失が低減し、結果として高速スイッチングが可能となる。

［第９の実施の形態］
図９は、本発明の第９の実施の形態に係る半導体スイッチ回路の一例である半導体スイッチ回路１Ｉの回路構成を示した概略図である。なお、図９に示される半導体スイッチ回路１Ｉに対応する回路図は、図２である。すなわち、半導体スイッチ回路１Ｉとは、各種素子の配置および配線を工夫して構成された半導体スイッチ回路１Ｂである。

図９によれば、絶縁物の基板２０上に、正極端子７の銅基板（以下、正極基板とする）２１および負極端子８の銅基板（以下、負極基板とする）２２が配置される。両銅基板２１，２２は、必要な絶縁が確保できる最小限の距離で互いに少し離して配置される。

図９に示される半導体スイッチ回路１Ｉでは、正極基板２１の上に、主素子２と高速還流ダイオード４とを乗せている。主素子２と高速還流ダイオード４は、両者の間のインダクタンスを少なくなるように、互いに近づけて配置する。主素子（ＭＯＳＦＥＴ）２の半導体チップ裏面はドレイン端子であり、正極基板２１に接続される。また、高速還流ダイオード４の半導体チップ裏面は、カソード（陰極）であり、正極基板２１に接続されている。また、負極基板２２の上には、補助素子３を乗せている。補助素子（低圧ＭＯＳＦＥＴ）３の半導体チップ裏面はドレイン端子であり、負極基板２２に接続されている。

主素子（ＭＯＳＦＥＴ）２の半導体チップ表面はソース端子であり、補助素子３の半導体チップ表面もソース端子であり、両方の表面間を電線２３で渡し、電気的に接続する。また、高速還流ダイオード４の半導体チップ表面はアノード（陽極）であり、負極基板２２との間を電線２３で渡し、電気的に接続する。

このように構成される半導体スイッチ回路１Ｉでは、１つの基板２０上に主素子２の半導体チップと、補助素子３の半導体チップと、高速還流ダイオード４の半導体チップとが一体的に形成される。この結果、主素子２と、補助素子３と、高速還流ダイオード４とを巡る配線インダクタンスが少なくなるため、主電流が逆方向のゲートオフの瞬間に、補助素子（低圧ＭＯＳＦＥＴ）３のドレイン端子とソース端子間に発生するサージ電圧をより抑制できる。

また、補助素子３に発生するサージ電圧を抑制することができるので、補助素子３のチップ面積を小さくでき、さらに、補助素子３のゲートオフを高速化できる。補助素子３のゲートオフを高速化できる結果、デッドタイムを短くできるので、スイッチング損失を低減させることができ、結果として高速スイッチングが可能となる。

［第１０の実施の形態］
図１０は、本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置の一例である第１の電力変換装置３０Ａの回路構成を示した回路図である。

第１の電力変換装置３０Ａは、図１０に示されるように、直流主電源３１から伸びる正側直流母線３２および負側直流母線３３の間に２個の主回路スイッチング素子を直列接続して構成するブリッジを３組配置した三相ブリッジ回路である。正側のスイッチング素子と負側スイッチング素子の間の接続点が出力端子３５であり、三相各相が夫々３５ａ、３５ｂ、３５ｃに相当する。

より具体的には、主回路スイッチング素子として正側（正側直流母線３２の側）の３個のスイッチング素子には本発明に係る半導体スイッチの一例である半導体スイッチ回路１Ｅ（図５に図示）を適用し、負側（負側直流母線３３の側）の３個のスイッチング素子には、従来の半導体スイッチの一例として特許文献２（特開２００６−１４１１６８号公報）において第７の実施形態で示された半導体スイッチ３６を適用して構成される。尚、直流主電源３１は、例えば三相交流電源を整流し、コンデンサにて平滑することで得ることができる。

このように構成される第１の電力変換装置３０Ａでは、正側に、導通電圧が非常に低く、しかも高速スイッチングが可能な半導体スイッチ回路１Ｅを配置することで、高効率（低損失）で、安価で、高速スイッチングが可能な電力変換装置を実現することができる。また、半導体スイッチ回路１Ｅは、付加的な補助電源が不要なため、各相を互いに絶縁分離した個別電源を用意しなくても良いという従来の電力変換装置にはない利点もある。

尚、図１０に示される第１の電力変換装置３０Ａでは、正側（正側直流母線３２の側）の３個のスイッチング素子に半導体スイッチ回路１Ｅを適用し、負側（負側直流母線３３の側）の３個のスイッチング素子には、半導体スイッチ３６を適用して構成されているが、他の実施形態に係る半導体スイッチ（例えば、半導体スイッチ回路１Ａ）を適用しても構わない。

また、本実施の形態における説明は、負側（負側直流母線３３の側）の３個のスイッチング素子を従来の半導体スイッチに限定するものではなく、本発明に係る半導体スイッチ（例えば、半導体スイッチ回路１Ａ）の適用を妨げるものではない。さらに、図１０に示される第１の電力変換装置３０Ａでは、三相ブリッジ回路を例にしたが、多相ブリッジ回路のみならず、単相ブリッジ回路であっても適用できる。

［第１１の実施の形態］
図１１は、本発明の実施の形態に係る電力変換装置（本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置）の一例である第２の電力変換装置３０Ｂの回路構成を示した回路図である。

図１１に示される第２の電力変換装置３０Ｂも、図１０と同様に、直流主電源３１から伸びる正側直流母線３２および負側直流母線３３の間に２個の主回路スイッチング素子を直列接続して構成するブリッジを３組配置した三相ブリッジ回路である。正側のスイッチング素子と負側スイッチング素子の間の接続点が出力端子３５であり、三相各相が夫々３５ａ、３５ｂ、３５ｃに相当する。

より具体的には、第２の電力変換装置３０Ｂでは、正側（正側直流母線３２の側）の３個のスイッチング素子に半導体スイッチ回路１Ｇ（図７に図示）を適用し、負側（負側直流母線３３の側）の３個のスイッチング素子に半導体スイッチ回路１Ｈ（図８に図示）を適用している。負側の各スイッチング素子（半導体スイッチ回路１Ｈ）の共通ゲート駆動用電源３７は、電流抑制用の各々の抵抗器３８を介して各相に給電されている。尚、ゲート駆動用電源１６を共通化させたため、図１１に示される半導体スイッチ回路１Ｈのゲート駆動用電源１６をコンデンサ３９としている。

このように構成された第２の電力変換装置３０Ｂでは、正側、負側、双方に、従来よりも高速スイッチングが可能な本発明に係る半導体スイッチ（図１１に示される例では、半導体スイッチ回路１Ｇ，１Ｈ）を配置しているので、第１の電力変換装置３０Ａの効果に加え、第１の電力変換装置３０Ａよりもスイッチング速度を高速化することができる。また、サージ電圧のエネルギーをゲート駆動用電源として利用することができるので、ゲート駆動用電源の消費電力を軽減することができる。

尚、図１１に示される第２の電力変換装置３０Ｂでは、正側（正側直流母線３２の側）の３個のスイッチング素子に半導体スイッチ回路１Ｇ（図７に図示）を適用し、負側（負側直流母線３３の側）の３個のスイッチング素子に半導体スイッチ回路１Ｈ（図８に図示）を適用しているが、適用する本発明の半導体スイッチはこれらに限定されない。例えば、正側（正側直流母線３２の側）および負側（負側直流母線３３の側）の６個のスイッチング素子に半導体スイッチ回路１Ｈ（図８に図示）を適用しても構わない。

［第１２の実施の形態］
図１２は、本発明の実施の形態に係る電力変換装置（本発明の実施の形態に係る半導体スイッチ回路を適用して構成された電力変換装置）の一例である第３の電力変換装置３０Ｃの回路構成を示した回路図である。

第３の電力変換装置３０Ｃは、第２の電力変換装置３０Ｂ（図１１に図示）に対して、抵抗器３８の代わりに充電用スイッチ４０を備える点で相違しているが、その他の点は実質的に相違しない。そこで、第２の電力変換装置３０Ｂの構成要素と実質的に相違しない構成要素については同じ符号を付して説明を省略する。

図１２に示される第３の電力変換装置３０Ｃは、図１１と同様に、直流主電源３１から伸びる正側直流母線３２および負側直流母線３３の間に２個の主回路スイッチング素子を直列接続して構成するブリッジを３組配置した三相ブリッジ回路である。正側のスイッチング素子と負側スイッチング素子の間の接続点が出力端子３５であり、三相各相が夫々３５ａ、３５ｂ、３５ｃに相当する。

より具体的には、正側（正側直流母線３２の側）の３個のスイッチング素子に半導体スイッチ回路１Ｇ（図７に図示）を適用し、負側（負側直流母線３３の側）の３個のスイッチング素子に半導体スイッチ回路１Ｈ（図８に図示）を適用している。また、負側（負側直流母線３３の側）の各半導体スイッチ回路１Ｈの共通ゲート駆動用電源３７から、充電用スイッチ４０を介して、各相に電力が給電されている。

このように構成された第３の電力変換装置３０Ｃでは、充電用スイッチ４０が同相の主素子２および補助素子３のオン／オフのタイミングと同期させる。より具体的には、同相の主素子２および補助素子３がオンしている時のみ、充電用スイッチ４０をオンさせる。

第３の電力変換装置３０Ｃによれば、第２の電力変換装置３０Ｂの効果に加え、充電用スイッチ４０のオン／オフのタイミングを制御することで、第２の電力変換装置３０Ｂにおける抵抗器３８よりも損失を少なくすることができる。従って、第２の電力変換装置３０Ｂの回路よりも小型に回路を構成することができる。尚、図１２に示される第３の電力変換装置３０Ｃにおいて適用される本発明の半導体スイッチは図示されるものに限定されない点は第２の電力変換装置３０Ｂと同様である。

［第１３の実施の形態］
図１３は、本発明の実施の形態に係る電力変換装置（本発明に係る半導体スイッチを適用して構成された電力変換装置）の一例である第４の電力変換装置３０Ｄの回路構成を示した回路図である。

第４の電力変換装置３０Ｄは、図１３に示されるように、直流主電源３１から正側直流母線３２および負側直流母線３３が伸び、両母線３２，３３間に、２個の主回路スイッチング素子を直列接続して構成するブリッジを２組配置して構成される単相全ブリッジ回路である。

２組のブリッジのうち、一方のブリッジには、正側（正側直流母線３２の側）のスイッチング素子および負側（負側直流母線３３の側）のスイッチング素子として本発明に係る半導体スイッチの一例である半導体スイッチ回路１Ｇを適用した高速スイッチングブリッジ回路４１を構成する。他方のブリッジには、正側（正側直流母線３２の側）のスイッチング素子および負側（負側直流母線３３の側）のスイッチング素子として従来のスイッチング素子であるＩＧＢＴ４２を適用した低速スイッチングブリッジ回路４３を構成する。

このように構成された第４の電力変換装置３０Ｄでは、高速スイッチングブリッジ回路４１のスイッチング頻度を低速スイッチングブリッジ回路４３より高くするように動作させる。このように動作制御することによって、従来よりも高効率で高速スイッチング可能な電力変換装置をより安価で単純な回路構成で実現できる。

尚、図１３に示される第４の電力変換装置３０Ｄでは、単相全ブリッジ回路の例を説明したが、第４の電力変換装置３０Ｄは、単相全ブリッジ回路に限定されるものではない。第４の電力変換装置３０Ｄは、２個の主回路スイッチング素子を直列接続して構成するブリッジを複数有するブリッジ回路であって少なくとも１以上の高速スイッチングブリッジ回路４１を有していれば良い。例えば、図１０ないし図１２で示した三相ブリッジ回路でも良い。

以上、本発明によれば、従来と比較して回路構成を単純化しつつも還流ダイオードの逆回復電流をより効果的に抑制することができるので、損失をさらに低減した半導体スイッチ回路および当該半導体スイッチ回路を適用した電力変換装置を提供することができる。また、本発明は、従来のようにスイッチングタイミングの制約がないので、スイッチング速度を従来よりも高速化した半導体スイッチ回路および当該半導体スイッチ回路を適用した電力変換装置を提供することができる。尚、本発明は上記の各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化しても良い。

１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ 半導体スイッチ回路
２ 主素子
３ 補助素子
４ 高速還流ダイオード
４Ｄ ワイドギャップ半導体を材料とする高速還流ダイオード
５ 逆導通ダイオード
６ 寄生ダイオード
７ 正極端子
８ 負極端子
１０ コンデンサ
１１ ショットキーバリアダイオード
１３ ゲート信号
１４ ゲート駆動器
１５ ゲート抵抗
１６ ゲート駆動用電源
１８ ダイオード（クランプ回路）
２０ 絶縁物基板
２１ 正極基板（正極端子の銅基板）
２２ 負極基板（負極端子の銅基板）
２３ 電線
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ 電力変換装置
３１ 直流主電源
３２ 正側直流母線
３３ 負側直流母線
３５（３５ａ，３５ｂ，３５ｃ） 出力端子
３６ 従来例の半導体スイッチ
３７ 充電用スイッチ
３８ 抵抗器
３９ コンデンサ
４０ スイッチ
４１ 高速スイッチングブリッジ回路
４２ ＩＧＢＴ（従来のスイッチング素子）
４３ 低速スイッチングブリッジ回路

Claims (6)

1. 逆導通ダイオードが内蔵された第１のスイッチング素子と、
   逆導通ダイオードとは逆の導通方向となる寄生ダイオードが内蔵され、前記第１のスイッチング素子に直列接続された第２のスイッチング素子と、
   前記第１のダイオードと同じ導通方向となるように前記第１及び第２のスイッチング素子に並列接続されたダイオードと、
   前記第１及び第２のスイッチング素子の開閉タイミングを制御するゲート駆動手段と、を備え、
   前記ダイオードのカソード側が正極端子に接続され、アノード側が負極端子に接続されたことを特徴とする半導体スイッチ回路。
2. 前記ゲート駆動手段は、前記第１のスイッチング素子の開閉タイミングと、前記第２のスイッチング素子の開閉タイミングとを同期して開閉制御する請求項１に記載の半導体スイッチ回路。
3. 前記第２のスイッチング素子の耐圧が前記第１のスイッチング素子の耐圧の半分以下であることを特徴とする請求項１又は請求項２に記載の半導体スイッチ回路。
4. 第１及び第２の半導体スイッチ回路が直列に接続され、前記半導体スイッチ回路の開閉を制御する手段を備える電力変換装置であり、
   前記第１の半導体スイッチ回路は、
   第１の逆導通ダイオードが内蔵された第１のスイッチング素子と、
   前記第１の逆導通ダイオードとは逆の導通方向となる第１の寄生ダイオードが内蔵され、前記第１のスイッチング素子に直列接続された第２のスイッチング素子と、
   前記第１の逆導通ダイオードと同じ導通方向となるように前記第１及び第２のスイッチング素子に並列接続された第１のダイオードと、
   前記第１及び第２のスイッチング素子の開閉のタイミングを制御するゲート駆動手段と、を備え、
   前記第２の半導体スイッチ回路は、
   第２の逆導通ダイオードが内蔵された第３のスイッチング素子と、
   前記第２の逆導通ダイオードとは逆の導通方向となる第２の寄生ダイオードが内蔵され、前記第３のスイッチング素子に直列接続された第４のスイッチング素子と、
   前記第１及び第２の寄生ダイオードと同じ導通方向となるように前記第３及び第４のスイッチング素子に並列接続された第２のダイオードと、
   前記第３及び前記第４のスイッチング素子の開閉のタイミングとを制御するゲート駆動手段と、を備え、
   前記第１のダイオードのカソード側が直流電源の正側に接続され、前記第２のダイオードのアノード側が直流電源の負側に接続されたことを特徴とする電力変換装置。
5. 前記ゲート駆動手段は、前記第１のスイッチング素子の開閉タイミングと、前記第２のスイッチング素子の開閉タイミングとを同期して開閉制御し、
   前記第３のスイッチング素子の開閉タイミングと、前記第４のスイッチング素子の開閉タイミングとを同期して開閉制御する請求項４に記載の電力変換装置。
6. 前記第２のスイッチング素子の耐圧が前記第１のスイッチング素子の耐圧の半分以下であり、
   前記第３のスイッチング素子の耐圧が前記第４のスイッチング素子の耐圧の半分以下である請求項４又は請求項５に記載の電力変換装置。

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