JP2001257545A - スイッチング増幅回路 - Google Patents
スイッチング増幅回路Info
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- JP2001257545A JP2001257545A JP2000064758A JP2000064758A JP2001257545A JP 2001257545 A JP2001257545 A JP 2001257545A JP 2000064758 A JP2000064758 A JP 2000064758A JP 2000064758 A JP2000064758 A JP 2000064758A JP 2001257545 A JP2001257545 A JP 2001257545A
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Abstract
(57)【要約】
【課題】 スイッチング増幅回路におけるエネルギロス
を低減する。 【解決手段】 回路１は、各ＦＥＴ（１１，１２）のド
レイン側にそれぞれ直列に接続されたスイッチングダイ
オード（６１，６２）、および各ＦＥＴ（１１，１２）
にそれぞれ並列に接続されたスイッチングダイオード
（７１，７２）を備える。ＦＥＴ（１１，１２）のＯＦ
Ｆ時において、スイッチングダイオード（６１，６２）
はＦＥＴ（１１，１２）接続部の逆回復特性を改善し、
またスイッチングダイオード（７１，７２）はＦＥＴ
（１１，１２）に流れる逆方向電流を低減する。
を低減する。 【解決手段】 回路１は、各ＦＥＴ（１１，１２）のド
レイン側にそれぞれ直列に接続されたスイッチングダイ
オード（６１，６２）、および各ＦＥＴ（１１，１２）
にそれぞれ並列に接続されたスイッチングダイオード
（７１，７２）を備える。ＦＥＴ（１１，１２）のＯＦ
Ｆ時において、スイッチングダイオード（６１，６２）
はＦＥＴ（１１，１２）接続部の逆回復特性を改善し、
またスイッチングダイオード（７１，７２）はＦＥＴ
（１１，１２）に流れる逆方向電流を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング増幅
回路、特にスイッチングトランジスタを備えたプッシュ
プル回路を用いた高出力用のスイッチング増幅回路に関
する。
回路、特にスイッチングトランジスタを備えたプッシュ
プル回路を用いた高出力用のスイッチング増幅回路に関
する。
【０００２】
【従来の技術】ＡＦ帯からＭＦ帯を使用する電力増幅器
としては、従来はリニアアンプ（アナログ式増幅器）が
主流であったが、省電力化の要請から、最近になって電
力効率の高いスイッチング増幅器が開発され適用されて
いる。一般に、アナログ式増幅器ではその電力効率が２
０〜３０％であるのに対し、スイッチング増幅器ではこ
れを７０〜９０％まで向上することができる。
としては、従来はリニアアンプ（アナログ式増幅器）が
主流であったが、省電力化の要請から、最近になって電
力効率の高いスイッチング増幅器が開発され適用されて
いる。一般に、アナログ式増幅器ではその電力効率が２
０〜３０％であるのに対し、スイッチング増幅器ではこ
れを７０〜９０％まで向上することができる。
【０００３】このようなスイッチング増幅器としてプッ
シュプル回路を利用したものがある。図４に示す回路は
この一例であり、いわゆるシングルエンディッド・プッ
シュプル回路（以下、単にＳＥＰＰ回路と記す）であ
る。この回路２は、電源Ｖｏと接地５０ａとの間に、電
源Ｖｏ側をドレインとする二つのスイッチングトランジ
スタ１１，１２（例えば電界効果型パワーＭＯＳＦＥ
Ｔ；以下単にＦＥＴと記す）を直列に備え、またこれら
二つのＦＥＴ（１１，１２）間と接地５０ｂとの間に、
例えば接地５０ｂ側から順に負荷３０およびコンデンサ
４０を直列に備える。図４に示すように、各ＦＥＴ（１
１，１２）のゲート側入力端子（２１ａ，２１ｂ）とソ
ース側入力端子（２２ａ，２２ｂ）との間には、矩形の
駆動電圧が印加される。そしてＦＥＴ１１とＦＥＴ１２
とで印加する駆動電圧を逆位相とし、これにより、これ
らＦＥＴ（１１，１２）を交互にＯＮ／ＯＦＦさせる。
シュプル回路を利用したものがある。図４に示す回路は
この一例であり、いわゆるシングルエンディッド・プッ
シュプル回路（以下、単にＳＥＰＰ回路と記す）であ
る。この回路２は、電源Ｖｏと接地５０ａとの間に、電
源Ｖｏ側をドレインとする二つのスイッチングトランジ
スタ１１，１２（例えば電界効果型パワーＭＯＳＦＥ
Ｔ；以下単にＦＥＴと記す）を直列に備え、またこれら
二つのＦＥＴ（１１，１２）間と接地５０ｂとの間に、
例えば接地５０ｂ側から順に負荷３０およびコンデンサ
４０を直列に備える。図４に示すように、各ＦＥＴ（１
１，１２）のゲート側入力端子（２１ａ，２１ｂ）とソ
ース側入力端子（２２ａ，２２ｂ）との間には、矩形の
駆動電圧が印加される。そしてＦＥＴ１１とＦＥＴ１２
とで印加する駆動電圧を逆位相とし、これにより、これ
らＦＥＴ（１１，１２）を交互にＯＮ／ＯＦＦさせる。
【０００４】図５に、図４に示す従来の回路において電
流と電圧との位相遅れを生じない理想的な負荷３０を有
する場合の、ＦＥＴ１１における電流ｉ、電圧ｖの時間
変化を示す。この図５は縦に３段に分けて示しており、
上から順に、（ａ）ＦＥＴ１１の駆動電圧、（ｂ）ＦＥ
Ｔ１１を流れるドレイン電流ｉとソース−ドレイン間電
圧ｖ、および（ｃ）ＦＥＴ１１におけるエネルギ損失Ｅ
をそれぞれ示し、また横軸は時間ｔ（全段共通）であ
る。駆動電圧は、時刻ｔ１においてＯＮされ、時刻ｔ２
においてＯＦＦされる。ドレイン電流ｉおよび電圧ｖ
は、時刻ｔ１では立ち上がり遅れ時間Ｔ１１を有する。
また時刻ｔ２においても同じく立ち下がり遅れ時間Ｔ１
２を有する。図５（ｃ）に示すように、これら遅れ時間
（Ｔ１１，Ｔ１２）における電流ｉと電圧ｖとの積は、
ＦＥＴ１１におけるエネルギ損失Ｅとなる。特に、立ち
下がり側の長い遅れ時間Ｔ１２はＦＥＴのＯＦＦ時の逆
回復時間と呼ばれており、中波放送機に用いられている
パワーＭＯＳＥＦＥＴでは、２００ナノ秒程度である。
流と電圧との位相遅れを生じない理想的な負荷３０を有
する場合の、ＦＥＴ１１における電流ｉ、電圧ｖの時間
変化を示す。この図５は縦に３段に分けて示しており、
上から順に、（ａ）ＦＥＴ１１の駆動電圧、（ｂ）ＦＥ
Ｔ１１を流れるドレイン電流ｉとソース−ドレイン間電
圧ｖ、および（ｃ）ＦＥＴ１１におけるエネルギ損失Ｅ
をそれぞれ示し、また横軸は時間ｔ（全段共通）であ
る。駆動電圧は、時刻ｔ１においてＯＮされ、時刻ｔ２
においてＯＦＦされる。ドレイン電流ｉおよび電圧ｖ
は、時刻ｔ１では立ち上がり遅れ時間Ｔ１１を有する。
また時刻ｔ２においても同じく立ち下がり遅れ時間Ｔ１
２を有する。図５（ｃ）に示すように、これら遅れ時間
（Ｔ１１，Ｔ１２）における電流ｉと電圧ｖとの積は、
ＦＥＴ１１におけるエネルギ損失Ｅとなる。特に、立ち
下がり側の長い遅れ時間Ｔ１２はＦＥＴのＯＦＦ時の逆
回復時間と呼ばれており、中波放送機に用いられている
パワーＭＯＳＥＦＥＴでは、２００ナノ秒程度である。
【０００５】
【発明が解決しようとする課題】このような遅れ時間、
特に逆回復時間は、前述したようにエネルギ損失の原因
となる。また、遅れ時間が長くなる分、駆動電圧のパル
ス幅が大きくなり、スイッチング周波数を高くすること
ができないという問題を生じてしまう。本発明はこれら
問題点に着目してなされたものであり、プッシュプル回
路を用いたスイッチング増幅回路におけるエネルギロス
の低減、およびより高周波数帯域での使用を目的とす
る。
特に逆回復時間は、前述したようにエネルギ損失の原因
となる。また、遅れ時間が長くなる分、駆動電圧のパル
ス幅が大きくなり、スイッチング周波数を高くすること
ができないという問題を生じてしまう。本発明はこれら
問題点に着目してなされたものであり、プッシュプル回
路を用いたスイッチング増幅回路におけるエネルギロス
の低減、およびより高周波数帯域での使用を目的とす
る。
【０００６】
【課題を解決するための手段】上記課題に鑑み、本発明
にかかるスイッチング増幅回路は、ＦＥＴのドレイン側
にこれと直列に接続され、その順方向を電源側からＦＥ
Ｔ側へ向かう方向とする第一のスイッチングダイオード
を備える。これによりＦＥＴ接続部における逆回復時間
を改善し、エネルギロスを低減することができる。
にかかるスイッチング増幅回路は、ＦＥＴのドレイン側
にこれと直列に接続され、その順方向を電源側からＦＥ
Ｔ側へ向かう方向とする第一のスイッチングダイオード
を備える。これによりＦＥＴ接続部における逆回復時間
を改善し、エネルギロスを低減することができる。
【０００７】また本発明にかかるスイッチング増幅回路
は、ＦＥＴと第一のスイッチングダイオードとの直列接
続に対して並列に接続され、その順方向を第一のスイッ
チングダイオードの逆方向とする第二のスイッチングダ
イオードを備える。これによりＦＥＴ側へ流れる電流を
低減し、エネルギロスを低減することができる。
は、ＦＥＴと第一のスイッチングダイオードとの直列接
続に対して並列に接続され、その順方向を第一のスイッ
チングダイオードの逆方向とする第二のスイッチングダ
イオードを備える。これによりＦＥＴ側へ流れる電流を
低減し、エネルギロスを低減することができる。
【０００８】また本発明にかかるスイッチング増幅回路
の有する第一および／または第二のスイッチングダイオ
ードの逆回復時間は、前記ＦＥＴの逆回復時間より短い
ことを特徴とする。このような構成により、ＦＥＴ接続
部の逆回復特性を向上し、さらにエネルギロスを低減す
ることができる。
の有する第一および／または第二のスイッチングダイオ
ードの逆回復時間は、前記ＦＥＴの逆回復時間より短い
ことを特徴とする。このような構成により、ＦＥＴ接続
部の逆回復特性を向上し、さらにエネルギロスを低減す
ることができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。 図１に、本発明の実
施形態に係るスイッチング増幅回路を示す。本実施形態
にかかるスイッチング増幅回路１は、ＦＥＴ（１１，１
２）、負荷３０、コンデンサ４０、および各入力端子
（２１ａ，２１ｂ，２２ａ，２２ｂ）を備え、これらの
接続は図４に示した従来の回路２と同様である。
て図面を参照しながら説明する。 図１に、本発明の実
施形態に係るスイッチング増幅回路を示す。本実施形態
にかかるスイッチング増幅回路１は、ＦＥＴ（１１，１
２）、負荷３０、コンデンサ４０、および各入力端子
（２１ａ，２１ｂ，２２ａ，２２ｂ）を備え、これらの
接続は図４に示した従来の回路２と同様である。
【００１０】本実施形態の回路１は、各ＦＥＴ（１１，
１２）の電源側例えばドレイン側にそれぞれスイッチン
グダイオード（６１，６２）を備える。これらはそれぞ
れＦＥＴ（１１，１２）と直列に隣接して接続され、電
源側からＦＥＴ（１１，１２）側へ向かう方向（即ち、
本実施形態では各ＦＥＴのドレイン側からソース側へ向
かう方向；以下ＦＥＴの順方向とする）を順方向とす
る。また、本実施形態の回路１は、前記直列接続された
各ＦＥＴ（１１，１２）およびスイッチングダイオード
（６１，６２）に対してそれぞれ並列に接続されるスイ
ッチングダイオード（７１，７２）を有する。これらス
イッチングダイオード（７１，７２）の順方向は、前記
ＦＥＴ（１１，１２）の順方向と反対の方向である。
１２）の電源側例えばドレイン側にそれぞれスイッチン
グダイオード（６１，６２）を備える。これらはそれぞ
れＦＥＴ（１１，１２）と直列に隣接して接続され、電
源側からＦＥＴ（１１，１２）側へ向かう方向（即ち、
本実施形態では各ＦＥＴのドレイン側からソース側へ向
かう方向；以下ＦＥＴの順方向とする）を順方向とす
る。また、本実施形態の回路１は、前記直列接続された
各ＦＥＴ（１１，１２）およびスイッチングダイオード
（６１，６２）に対してそれぞれ並列に接続されるスイ
ッチングダイオード（７１，７２）を有する。これらス
イッチングダイオード（７１，７２）の順方向は、前記
ＦＥＴ（１１，１２）の順方向と反対の方向である。
【００１１】また図２には、本実施形態の回路１の、
（ａ）ＦＥＴ１１の駆動電圧と、（ｂ）直列接続された
ＦＥＴ１１およびスイッチングダイオード６１の両端間
の電圧ｖ、およびコンデンサ４０からＦＥＴ側へ流れる
電流ｉの時間変化を示す。また、この図２は、ＦＥＴ１
１のＯＮからＯＦＦへの切り替わり時の電流ｉの時間変
化を示したものである。また、ＦＥＴ１１をその逆方向
に流れる電流をｉｆ、スイッチングダイオード７１をそ
の順方向に流れる電流をｉｄとする。
（ａ）ＦＥＴ１１の駆動電圧と、（ｂ）直列接続された
ＦＥＴ１１およびスイッチングダイオード６１の両端間
の電圧ｖ、およびコンデンサ４０からＦＥＴ側へ流れる
電流ｉの時間変化を示す。また、この図２は、ＦＥＴ１
１のＯＮからＯＦＦへの切り替わり時の電流ｉの時間変
化を示したものである。また、ＦＥＴ１１をその逆方向
に流れる電流をｉｆ、スイッチングダイオード７１をそ
の順方向に流れる電流をｉｄとする。
【００１２】図２からわかるように、本実施形態の電圧
ｖは、従来の波形（例えば図５）とは異なり、ＯＮから
ＯＦＦへの切り替わり時にも鋭く立ち下がっている。即
ち、電圧ｖの立ち下がり遅れ時間Ｔ２（＝ＦＥＴ１１の
逆回復時間）が従来に比して短くなっている。これは、
ＦＥＴ（１１，１２）の順方向をその順方向とするスイ
ッチングダイオード（６１，６２）を直列に備えるため
である。即ち、ＯＮからＯＦＦへの切り替わり時に、Ｆ
ＥＴ（１１，１２）より逆回復時間の短い（例えば５０
ナノ秒）スイッチングダイオード６１が、ＦＥＴ（１
１，１２）より早くＯＦＦ状態となり、ＦＥＴ（１１，
１２）における通電量が低減されるためである。これは
言い換えれば、ＦＥＴ（１１，１２）およびスイッチン
グダイオード（６１，６２）の各直列接続部における逆
回復時間が短縮されたと言うことができる。このよう
に、直列に接続されたスイッチングダイオード（６１，
６２）を各ＦＥＴ（１１，１２）毎に備えることによ
り、回路１におけるエネルギロスを低減し、使用可能な
周波数帯域を上昇させることが可能となる。
ｖは、従来の波形（例えば図５）とは異なり、ＯＮから
ＯＦＦへの切り替わり時にも鋭く立ち下がっている。即
ち、電圧ｖの立ち下がり遅れ時間Ｔ２（＝ＦＥＴ１１の
逆回復時間）が従来に比して短くなっている。これは、
ＦＥＴ（１１，１２）の順方向をその順方向とするスイ
ッチングダイオード（６１，６２）を直列に備えるため
である。即ち、ＯＮからＯＦＦへの切り替わり時に、Ｆ
ＥＴ（１１，１２）より逆回復時間の短い（例えば５０
ナノ秒）スイッチングダイオード６１が、ＦＥＴ（１
１，１２）より早くＯＦＦ状態となり、ＦＥＴ（１１，
１２）における通電量が低減されるためである。これは
言い換えれば、ＦＥＴ（１１，１２）およびスイッチン
グダイオード（６１，６２）の各直列接続部における逆
回復時間が短縮されたと言うことができる。このよう
に、直列に接続されたスイッチングダイオード（６１，
６２）を各ＦＥＴ（１１，１２）毎に備えることによ
り、回路１におけるエネルギロスを低減し、使用可能な
周波数帯域を上昇させることが可能となる。
【００１３】また、本実施形態の回路１は、各ＦＥＴ
（１１，１２）に並列接続されたスイッチングダイオー
ド（７１，７２）を備える。このスイッチングダイオー
ド（７１，７２）の逆回復時間もまた、ＦＥＴ（１１，
１２）の逆回復時間より短い（例えば５０ナノ秒）。こ
のため、ＦＥＴ（１１，１２）に流れる電流を低減す
る。例えば、ＦＥＴ（１１，１２）のＯＮからＯＦＦへ
の切り替わり時において、スイッチングダイオード（７
１，７２）は素早く順方向電流ｉｄを流す。これにより
ＦＥＴ（１１，１２）側に流れる電流ｉｆが低減され、
さらにＦＥＴ（１１，１２）におけるエネルギロスを低
減することが可能となる。また、ＦＥＴ（１１，１２）
の逆方向電流を低減することにより、この劣化を抑制す
るという効果も有する。
（１１，１２）に並列接続されたスイッチングダイオー
ド（７１，７２）を備える。このスイッチングダイオー
ド（７１，７２）の逆回復時間もまた、ＦＥＴ（１１，
１２）の逆回復時間より短い（例えば５０ナノ秒）。こ
のため、ＦＥＴ（１１，１２）に流れる電流を低減す
る。例えば、ＦＥＴ（１１，１２）のＯＮからＯＦＦへ
の切り替わり時において、スイッチングダイオード（７
１，７２）は素早く順方向電流ｉｄを流す。これにより
ＦＥＴ（１１，１２）側に流れる電流ｉｆが低減され、
さらにＦＥＴ（１１，１２）におけるエネルギロスを低
減することが可能となる。また、ＦＥＴ（１１，１２）
の逆方向電流を低減することにより、この劣化を抑制す
るという効果も有する。
【００１４】なお、本発明は前述の実施形態には限られ
ない。例えばフルブリッジ型プッシュプル回路において
もその効果は同様である。その一例を図３に示す。この
回路３は、各ＦＥＴ（１１ａ，１２ａ，１３ａ，１４
ａ）に対し、直列（６１ａ，６２ａ，６３ａ，６４ａ）
および並列（７１ａ，７２ａ，７３ａ，７４ａ）に接続
されるスイッチングダイオードをそれぞれ備える。
ない。例えばフルブリッジ型プッシュプル回路において
もその効果は同様である。その一例を図３に示す。この
回路３は、各ＦＥＴ（１１ａ，１２ａ，１３ａ，１４
ａ）に対し、直列（６１ａ，６２ａ，６３ａ，６４ａ）
および並列（７１ａ，７２ａ，７３ａ，７４ａ）に接続
されるスイッチングダイオードをそれぞれ備える。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
各ＦＥＴに対して直列および／または並列にスイッチン
グダイオードを備えることにより、ＦＥＴの逆回復時間
によるエネルギロスを低減するとともに、スイッチング
のパルス幅を短縮し、より高周波数帯域での使用を可能
とするという優れた効果を奏し得る。
各ＦＥＴに対して直列および／または並列にスイッチン
グダイオードを備えることにより、ＦＥＴの逆回復時間
によるエネルギロスを低減するとともに、スイッチング
のパルス幅を短縮し、より高周波数帯域での使用を可能
とするという優れた効果を奏し得る。
【図１】 本発明の実施形態にかかるスイッチング増幅
回路の回路図である。
回路の回路図である。
【図２】 本発明の実施形態にかかるスイッチング増幅
回路におけるＦＥＴ駆動電圧、電流、および電圧の波形
を示す図である。
回路におけるＦＥＴ駆動電圧、電流、および電圧の波形
を示す図である。
【図３】 本発明の別の実施形態にかかるスイッチング
増幅回路の回路図である。
増幅回路の回路図である。
【図４】 従来のスイッチング増幅回路の回路図であ
る。
る。
【図５】 従来のスイッチング増幅回路において生じる
遅れ時間およびエネルギ損失の説明図である。
遅れ時間およびエネルギ損失の説明図である。
１ スイッチング増幅回路、１１，１２ ＦＥＴ、６
１，６２ ＦＥＴに直列接続されたスイッチングダイオ
ード、７１，７２ ＦＥＴに並列接続されたスイッチン
グダイオード。
１，６２ ＦＥＴに直列接続されたスイッチングダイオ
ード、７１，７２ ＦＥＴに並列接続されたスイッチン
グダイオード。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｆ Ｆターム(参考） 5H007 AA03 CA02 CB05 CB17 CC07 FA01 FA13 5J055 AX02 AX12 AX56 BX16 CX24 DX14 DX22 DX56 DX60 DX83 DX84 EX04 EY01 EY10 EY12 EZ05 EZ61 GX01 GX04 GX05 5J069 AA01 AA17 AA23 AA41 CA36 CA65 FA20 HA09 HA19 HA25 HA29 HA39 KA25 KA47 KA51 MA21 SA16 TA06 5J091 AA01 AA17 AA23 AA41 CA36 CA65 FA20 HA09 HA19 HA25 HA29 HA39 KA25 KA47 KA51 MA21 SA16 TA06
Claims (3)
- 【請求項１】 スイッチングトランジスタを備えたプッ
シュプル型スイッチング増幅回路において、 スイッチングトランジスタの電源側にこれと直列に接続
され、その順方向を電源側からスイッチングトランジス
タ側へ向かう方向とする第一のスイッチングダイオード
を備えたスイッチング増幅回路。 - 【請求項２】 スイッチングトランジスタと第一のスイ
ッチングダイオードとの直列接続に対して並列に接続さ
れ、その順方向を第一のスイッチングダイオードの逆方
向とする第二のスイッチングダイオードを備えた請求項
１に記載のスイッチング増幅回路。 - 【請求項３】 前記第一および／または第二のスイッチ
ングダイオードの逆回復時間は、前記スイッチングトラ
ンジスタの逆回復時間より短いことを特徴とする請求項
１または２に記載のスイッチング増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064758A JP2001257545A (ja) | 2000-03-09 | 2000-03-09 | スイッチング増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000064758A JP2001257545A (ja) | 2000-03-09 | 2000-03-09 | スイッチング増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257545A true JP2001257545A (ja) | 2001-09-21 |
Family
ID=18584408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000064758A Pending JP2001257545A (ja) | 2000-03-09 | 2000-03-09 | スイッチング増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010533401A (ja) * | 2007-07-12 | 2010-10-21 | シリコン・ライン・ゲー・エム・ベー・ハー | 少なくとも１個の差動ラインを駆動する回路装置及び方法 |
| JP2015156795A (ja) * | 2015-04-20 | 2015-08-27 | 株式会社東芝 | 半導体スイッチ回路および電力変換装置 |
-
2000
- 2000-03-09 JP JP2000064758A patent/JP2001257545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010533401A (ja) * | 2007-07-12 | 2010-10-21 | シリコン・ライン・ゲー・エム・ベー・ハー | 少なくとも１個の差動ラインを駆動する回路装置及び方法 |
| JP2015156795A (ja) * | 2015-04-20 | 2015-08-27 | 株式会社東芝 | 半導体スイッチ回路および電力変換装置 |
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