JP2020150166A - 素子チップの製造方法 - Google Patents

素子チップの製造方法 Download PDF

Info

Publication number
JP2020150166A
JP2020150166A JP2019047429A JP2019047429A JP2020150166A JP 2020150166 A JP2020150166 A JP 2020150166A JP 2019047429 A JP2019047429 A JP 2019047429A JP 2019047429 A JP2019047429 A JP 2019047429A JP 2020150166 A JP2020150166 A JP 2020150166A
Authority
JP
Japan
Prior art keywords
substrate
plasma
groove
region
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019047429A
Other languages
English (en)
Other versions
JP7357237B2 (ja
Inventor
尚吾 置田
Shogo Okita
尚吾 置田
篤史 針貝
Atsushi Harigai
篤史 針貝
伊藤　彰宏
Akihiro Ito
彰宏 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2019047429A priority Critical patent/JP7357237B2/ja
Priority to US16/809,755 priority patent/US11189480B2/en
Publication of JP2020150166A publication Critical patent/JP2020150166A/ja
Application granted granted Critical
Publication of JP7357237B2 publication Critical patent/JP7357237B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H01L21/02049—Dry cleaning only with gaseous HF
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/463—Mechanical treatment, e.g. grinding, ultrasonic treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)

Abstract

【課題】レーザスクライブ工程およびプラズマによるダイシング工程を備える素子チップの製造方法において、得られる素子チップの品質を高める。【解決手段】複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する準備工程と、前記分割領域に前記第１の面の側からレーザ光を照射して、前記分割領域に対応し、かつ、前記基板の厚みよりも浅い溝を、前記基板に形成するレーザスクライブ工程と、前記基板の前記第１の面を第１のプラズマに晒して、前記溝のデブリを除去するクリーニング工程と、前記クリーニング工程の後、前記溝の底部に露出する前記基板を第２のプラズマに晒して、前記基板を、前記素子領域を備える素子チップに分割するダイシング工程と、を備え、前記第１のプラズマは、酸化炭素ガスを含むプロセスガスにより発生される、素子チップの製造方法。【選択図】図４

Description

本発明は、素子チップの製造方法に関し、詳細には、レーザ光によるスクライブ工程およびプラズマを用いたダイシング工程を含む素子チップの製造方法に関する。
素子チップは、半導体層、配線層および保護膜等を備える基板をダイシングすることによって製造される。基板は、通常、複数の素子領域と当該素子領域を画定する複数の分割領域（ストリート）とを備えており、分割領域を除去することにより、基板はダイシングされて、複数の素子チップが形成される。
近年、分割領域の一部（主に、配線層および保護膜）をレーザ光によってスクライビング（レーザスクライブ加工）した後、分割領域の残部（主に、半導体層）をプラズマによりエッチングする方法が提案されている。レーザスクライブ加工では、熱による影響を抑制するため、通常、パルスレーザ光が用いられる。パルスレーザ光によるレーザ加工の場合、アブレーションにより加工対象物の表面から飛散した物質が、デブリと呼ばれる微粒子となって、当該表面に再付着することが知られている。プラズマの発生に用いられるプロセスガスやプラズマ発生条件は、加工対象物の材料や厚み等によって異なる。そのため、レーザスクライブ加工によって分割領域上に付着したデブリは、プラズマを用いたエッチングの加工品質に大きく影響する。
これに関して、特許文献１は、レーザスクライブ加工の後、プラズマダイシングの前に、酸素ガスもしくは酸素を主成分とする混合ガスを用いたプラズマエッチングによるクリーニングを実行することを提案している。
特開２００８−５３４１７号公報
しかし、分割領域には、通常、半導体層と保護膜との間に、ＳｉＯ２等の絶縁膜、ＴＥＧ（Test Element Group）や金属配線等の金属材料が配置されている。絶縁膜および／または金属材料が配置されている場合、酸素ガスもしくは酸素を主成分とする混合ガスを用いたプラズマ（以下、酸素プラズマと称す。）クリーニングは、その後に行われるプラズマダイシングの加工品質を向上させる方法として十分ではない。
本発明の一局面は、複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する準備工程と、前記分割領域に前記第１の面の側からレーザ光を照射して、前記分割領域に対応し、かつ、前記基板の厚みよりも浅い溝を、前記基板に形成するレーザスクライブ工程と、前記基板の前記第１の面を第１のプラズマに晒して、前記溝のデブリを除去するクリーニング工程と、前記クリーニング工程の後、前記溝の底部に露出する前記基板を第２のプラズマに晒して、前記基板を、前記素子領域を備える素子チップに分割するダイシング工程と、を備え、前記第１のプラズマは、酸化炭素ガスを含むプロセスガスにより発生される、素子チップの製造方法に関する。
本発明によれば、所望の素子チップが高品質で得られる。
基板の一例を模式的に示す上面図である。 図１Ａに示す基板のＸ−Ｘ線における断面図である。 図１Ａに示す基板のＹ−Ｙ線における断面図である。 保護膜が形成された後の基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。 保護膜が形成された後の基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。 レーザスクライブ工程後の基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。 レーザスクライブ工程後の基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。 本発明の一実施形態に係る製造方法を示すフローチャートである。 本発明の他の実施形態に係る製造方法を示すフローチャートである。 搬送キャリアに保持された基板を模式的に示す上面図である。 図６ＡのＡ−Ａ線における断面図である。 プラズマ処理装置の構造を概略的に示す断面図である。 本発明の一実施形態で使用されるプラズマ処理装置のブロック図である。 本発明の実施形態に係るクリーニング工程後の基板を模式的に示すＸ−Ｘ線における断面図である。 本発明の実施形態に係るクリーニング工程後の基板を模式的に示すＹ−Ｙ線における断面図である。 本発明の実施形態に係る方法により製造された素子チップを模式的に示すＸ−Ｘ線における断面図である。 本発明の実施形態に係る方法により製造された素子チップを模式的に示すＹ−Ｙ線における断面図である。 実施例１におけるレーザスクライブ工程後の基板の要部のＳＥＭ画像をトレースした断面図である。 実施例１におけるプラズマクリーニング工程後の基板の要部のＳＥＭ画像をトレースした断面図である。 実施例１で製造された素子チップの要部のＳＥＭ画像をトレースした断面図である。 従来の方法によりプラズマクリーニングされた基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。 従来の方法によりプラズマクリーニングされた基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。 従来技術によりプラズマダイシングされた基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。 従来技術によりプラズマダイシングされた基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。 比較例１におけるプラズマクリーニング工程後の基板の要部のＳＥＭ画像をトレースした断面図である。 比較例１で製造された素子チップの要部のＳＥＭ画像をトレースした断面図である。
レーザスクライブ加工では、デブリが発生することに加えて、分割領域を被覆する保護膜の厚みの違い、金属材料および絶縁膜の有無、金属材料の大きさの違い、絶縁膜の厚みの違い等に起因して、溝の底部に凹凸が形成されたり、分割領域間で溝の深さが異なったりする場合がある。この場合、プラズマダイシング工程において除去されるべき対象物の量にバラツキが生じる。
素子領域の表面に、バンプやＣｕピラー等の電極構造体による段差が形成されている場合、基板に保護膜を塗布すると、保護膜は、表面張力により上記の段差に引き寄せられる。そのため、段差の周囲の保護膜は薄くなり易い。例えば、外縁周辺に段差を有する素子領域に挟まれた分割領域を被覆する保護膜は、外縁周辺に段差を有さない素子領域に挟まれた分割領域を被覆する保護膜よりも薄くなり易い。保護膜が薄いと、保護膜に吸収されることによるレーザ光のエネルギー損失が少ないため、レーザスクライブ加工後に形成される溝は深くなったり、溝の幅が広くなったりし易い。
分割領域が、金属材料、特に、アルミニウムを含む金属材料を含む場合、この金属材料が配置されている領域（金属含有領域）では、レーザスクライブ加工によりデブリが多く発生する。さらに、金属含有領域では、金属材料をアブレーションするためにレーザエネルギーの多くが消費されるため、その下方に位置する半導体層はアブレーションされ難い。そのため、金属含有領域では、分割領域の金属材料を含まない領域（金属非含有領域）に比べて、レーザスクライブ加工後に形成される溝が浅くなったり、溝の幅が狭くなったりし易い。
金属非含有領域には、例えば、絶縁膜が配置されている。レーザスクライブ加工では、通常、紫外線領域の波長を持つレーザ光が用いられる。しかし、この波長のレーザ光は、絶縁膜を透過する。そこで、レーザスクライブ加工では、レーザ光によって絶縁膜の下方に位置する半導体層をアブレーションさせて、半導体層とともに絶縁膜を除去している。そのため、金属非含有領域では、逆に、半導体層が多く除去され、レーザスクライブ加工後に形成される溝は深くなったり、溝の幅が広くなったりし易い。
加えて、レーザスクライブ加工は、最もアブレーションされ難い材料を備える領域（例えば、金属含有領域）がアブレーションされる条件で行われる。そのため、金属非含有領域では、金属含有領域に比べて、より一層、半導体層が除去され易い。
ここで、酸素プラズマを用いたクリーニングにより、有機物を主成分とするデブリは効率よく除去される。デブリが半導体、金属および金属酸化物等の無機成分を含有する場合、酸素とフッ素とを含有するプラズマを用いたクリーニングにより、デブリは効率よく除去される。このとき、酸素あるいは、酸素とフッ素とを含有するプラズマは、半導体層もエッチングする。ただし、厚い保護膜を有する分割領域では、保護膜の除去にイオンの多くが消費されて、半導体層のエッチングが進行し難い。一方、薄い保護膜を有する分割領域では、半導体層のエッチングが進み、溝はさらに深くなる。同様に、金属含有領域であった領域では、デブリの除去にイオンの多くが消費されて、半導体層のエッチングは進行し難い。一方、金属非含有領域であった領域では、半導体層のエッチングが進み、溝はさらに深くなる。つまり、レーザスクライブ工程により形成された溝の深さのバラツキは、酸素あるいは、酸素とフッ素とを含有するプラズマを用いたクリーニングによってさらに強調される。
プラズマダイシングは、例えば、膜堆積ステップとエッチングステップとを交互に繰り返すボッシュプロセスで行われる。ボッシュプロセスでは、膜堆積ステップにおいてレーザスクライブ加工により形成された溝の内部（底面および側面）に膜を形成してから、エッチングステップにおいて溝の底面を被覆する膜を除去して半導体層を露出させた後、露出した半導体層を除去する。このとき、膜堆積ステップおよびエッチングステップの条件は、膜堆積ステップにおいて溝の側面に形成された膜が、エッチングステップ後にも残存するように設定されている。これにより、半導体層はほぼ垂直にエッチングされる。言い換えれば、半導体層を垂直にエッチングして、素子チップの品質を高めるには、膜堆積ステップにおいて、分割領域に形成された溝に均一な厚みの膜が形成されていることが重要である。
しかし、溝の深さ、溝の幅、さらには付着しているデブリの量にバラツキがあると、膜堆積ステップにおいて溝内部に形成される膜の厚みも不均一になり易い。例えば、深い溝（あるいは、溝内の凹部）に形成される膜は、当該溝（あるいは、凹部近傍）の側面に形成される膜も含めて、薄くなり易い。膜の薄い側面では、エッチングステップにより、サイドエッチングと言われる水平方向へのエッチングが進み易い。そのため、得られる素子チップの端面に縦縞模様が形成されたり、半導体層と配線層との界面にアンダーカットが生じたりする。その結果、素子チップの外観性および抗折強度が低下し易くなる。深い溝（あるいは、溝内の凹部）近傍の側面に十分な膜を堆積させると、その他の部分には過剰に厚い膜が堆積してしまい、やはり、所望のボッシュプロセスを行うことはできない。
図１Ａは、基板の一例を模式的に示す上面図である。図１Ｂは、図１Ａに示す基板のＸ−Ｘ線における断面図である。図１Ｃは、図１Ａに示す基板のＹ−Ｙ線における断面図である。基板１０のＸ−Ｘ線上には、バンプ１５および金属材料１３が配置されている。図１Ａ、図１Ｂ、図１Ｃでは、便宜上、金属材料にハッチングを付している。図示例では、便宜上、同じ機能を備える部材に同じ符号を付している。
基板１０は、複数の素子領域１０１と素子領域１０１を画定する分割領域１０２とを備えるとともに、第１の面１０Ｘおよび第２の面１０Ｙを備える。素子領域１０１は、例えば、半導体層１１と、半導体層１１の第１の面１０Ｘ側に積層される配線層１２と、を備える。配線層１２は、さらにバンプ１５を備える。分割領域１０２は、半導体層１１と、半導体層１１の第１の面１０Ｘ側に積層される第２絶縁膜１４と、を備える。分割領域１０２における基板１０をエッチングすることにより、半導体層１１およびバンプ１５を備える配線層１２を有する素子チップが得られる。
図２Ａは、保護膜が形成された後の基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。図２Ｂは、保護膜が形成された後の基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。図３Ａは、レーザスクライブ工程後の基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。図３Ｂはレーザスクライブ工程後の基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。
図１４Ａは、従来の方法によりプラズマクリーニングされた基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。図１４Ｂは、従来の方法によりプラズマクリーニングされた基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。図１５Ａは、従来技術によりプラズマダイシングされた基板の、図１Ｂで示すＸ−Ｘ線における断面を模式的に示す断面図である。図１５Ｂは、従来技術によりプラズマダイシングされた基板の、図１Ｃで示すＹ−Ｙ線における断面を模式的に示す断面図である。
分割領域１０２ａは、バンプ１５の近傍にあって、かつ、金属材料１３を含む。分割領域１０２ｂは、バンプ１５の近傍にあるが、金属材料１３を含まない。分割領域１０２ｃは、バンプ１５近傍ではなく、かつ、金属材料１３を含まない。分割領域１０２ｄは、バンプ１５の近傍ではないが、金属材料１３を含む。
保護膜４０は、基板１０の第１の面１０Ｘを覆うように形成される。しかし、図２Ａおよび図２Ｂに示されるように、素子領域１０１（特に、外縁周辺）にバンプ１５が配置されていると、保護膜４０は表面張力によりバンプ１５に引き寄せられて、その近傍の分割領域１０２を被覆する保護膜４０の厚みが、想定よりも薄くなり易い。例えば、図２Ａの分割領域１０２ａおよび１０２ｂにおける保護膜４０の厚みは、図２Ｂの分割領域１０２ｃおよび１０２ｄにおける保護膜４０の厚みよりも薄くなる。そのため、分割領域１０２ａおよび１０２ｂに対してレーザスクライブ加工を行うと、形成される溝が想定よりも深くなったり幅が広くなったりする。
また、分割領域１０２ａおよび１０２ｄは金属材料１３を含む金属含有領域であるため、その下層にある半導体層１１は、金属非含有領域である分割領域１０２ｂおよび１０２ｃの下層の半導体層１１に比べてアブレーションされ難い。そのため、これらの分割領域に対してレーザスクライブ加工を行うと、分割領域１０２ａおよび１０２ｄに形成される溝は、想定よりも深くなったり幅が広くなったりする。このレーザスクライブ加工は、分割領域１０２ａおよび１０２ｄがアブレーションされる条件で行われる。そのため、分割領域１０２ｂおよび１０２ｃの下層にある半導体層１１はより一層除去され易くなって、形成される溝が想定よりも深くなったり幅が広くなったりする。
これらの結果、図３Ａおよび図３Ｂに示されるように、レーザスクライブ加工によって分割領域１０２ａに形成される溝の深さＤ１と、分割領域１０２ｂに形成される溝の深さＤ２と、分割領域１０２ｃに形成される溝の深さＤ３と、分割領域１０２ｄに形成される溝の深さＤ４とは、例えば、Ｄ２＞Ｄ３＞Ｄ１＞Ｄ４の関係を満たし得る。レーザスクライブ加工によって分割領域１０２ａに形成される溝の幅Ｗ１と、分割領域１０２ｂに形成される溝の幅Ｗ２と、分割領域１０２ｃに形成される溝の幅Ｗ３と、分割領域１０２ｄに形成される溝の幅Ｗ４とは、例えば、Ｗ２＞Ｗ３＞Ｗ１＞Ｗ４の関係を満たし得る。レーザスクライブ加工によって分割領域１０２ａから生じるデブリの量Ｄｂ１と、分割領域１０２ｂから生じるデブリの量Ｄｂ２と、分割領域１０２ｃから生じるデブリの量Ｄｂ３と、分割領域１０２ｄから生じるデブリの量Ｄｂ４とは、例えば、Ｄｂ１＞Ｄｂ４＞Ｄｂ２＞Ｄｂ３の関係を満たし得る。
このように、レーザスクライブ加工で形成された溝の深さ、溝の幅、さらにはデブリの量にバラツキがある。この後に酸素あるいは酸素とフッ素とを含有するプラズマを用いたプラズマクリーニングを行うと、このバラツキはさらに強調される。例えば、図１４Ａおよび図１４Ｂに示されるように、分割領域１０２ａに形成される溝の深さＤ１はさらにｄ１′深くなる。分割領域１０２ｂに形成される溝の深さＤ２はさらにｄ２′深くなる。分割領域１０２ｃに形成される溝の深さＤ３はさらにｄ３′深くなる。分割領域１０２ｄに形成される溝の深さＤ４はさらにｄ４′深くなる。分割領域１０２ａに形成される溝の幅Ｗ１は２×ｗ１′広くなる。分割領域１０２ｂに形成される溝の幅Ｗ２は２×ｗ２′広くなる。分割領域１０２ｃに形成される溝の幅Ｗ３は２×ｗ３′広くなる。分割領域１０２ｄに形成される溝の幅Ｗ４は２×ｗ４′広くなる。
そして、この状態でプラズマダイシングが行われると、図１５Ｂおよび図１５Ａに示されるように、得られる素子チップ２００の端面には、サイドエッチングやアンダーカットといった形状異常が生じる。
そこで、本実施形態では、酸化炭素ガスを含むプロセスガスにより発生されるプラズマを用いて、クリーニングを行う。これにより、レーザスクライブ加工により形成された溝の深さのバラツキがさらに大きくなるのを抑制しながら、デブリを除去することができる。よって、後に行われるプラズマダイシングにより、所望の素子チップを得ることができる。
酸化炭素は、炭素と酸素との化合物であり、例えば、ＣｘＯｙ（ｘ＝１〜５、ｙ＝１、２）で表される。具体的には、一酸化炭素（ＣＯ）、二酸化酸素（ＣＯ２）、二酸化三炭素、二酸化五炭素等が挙げられる。これらは、１種を単独で、あるいは、２種以上を組み合わせて用いられる。入手しやすい点から、酸化炭素ガスは、ＣＯ、ＣＯ２であってよい。
上記溝の深さのバラツキがさらに大きくなることが抑制される理由は、以下のように考えられる。
プロセスガスが酸素原子とともに炭素原子を有する酸化炭素ガスを含む場合、プラズマ処理装置内に発生させたプラズマには、酸化炭素ガスに由来する酸素のイオンやラジカルとともに、酸化炭素ガスに由来する炭素のイオンやラジカルが発生する。炭素のイオンやラジカルの一部は、酸素と反応してＣＯとなりプラズマ処理装置内から排出される一方、残部は、プラズマ処理装置内（例えば、基板）に炭素成分として付着する。プロセスガスとして十分な量の酸化炭素ガスを供給すると、レーザスクライブ加工により形成された溝の表面（溝の底部および側面）には、炭素のイオンやラジカルが衝突する。炭素のイオンやラジカルが溝に衝突すると、溝の表面には、この炭素のイオンやラジカルに由来する炭素（Ｃ）が付着する。
一方、酸素のイオンやラジカルが溝に衝突すると、デブリが酸化および分解されて除去される。これと同時に溝の表面もエッチングされ得る。しかし、酸化炭素ガスに由来する炭素（Ｃ）がその表面に付着していることにより、酸化炭素ガス以外のガスを用いる場合と比較して、溝のエッチングレートは低下する。よって、多くのデブリを除去するために上記クリーニングを十分に行った場合にも、溝の深さのバラツキがさらに大きくなることが抑制されて、サイドエッチングが抑制されるため、プラズマダイシングの加工品質が向上する。また、酸素のイオンは、溝の側面には衝突し難いため、溝の側面は炭素（Ｃ）によってさらに保護され易い。
なお、保護膜に酸素のイオンやラジカルが衝突すると、保護膜に含まれる炭素の多くは、酸素のイオンやラジカルと反応してＣＯとなりプラズマ処理装置内から排出される。フッ素を含むガスを使用する場合、フッ素のイオンやラジカルは、酸素のイオンやラジカルと同様に作用する。
炭素源としてＣＦ４、Ｃ４Ｆ８等のフッ化炭素ガスを用いる場合、プラズマには、ＣやＦのイオンやラジカルだけでなく、ＣＦｘやＣｙＦｚが含まれる。ＣとＦとの解離が十分に行われないためである。例えば、ＣＦ４の解離によって生成するＣＦｘは、デブリを除去する効果が低く、十分なクリーニング効果が得られない。さらに、ＣＦｘは、基板表面への付着も起こりにくい。よって、溝の深さのバラツキを抑制する効果も十分ではない。一方、Ｃ４Ｆ８の解離によって生成されるＣｙＦｚは、ポリマー重合するため、基板表面に薄膜状に堆積しやすい。つまり、ＣｙＦｚでは、クリーニング効果が得られ難い。
プロセスガスに占める酸化炭素ガスの割合（ＣＯ比率）は特に限定されない。溝表面の保護効果を考慮すると、ＣＯ比率は、１０体積％以上、１００体積％以下であってよく、３０体積％以上、８０体積％以下であってよい。ＣＯ比率は、基板の一方の主面の面積に対する分割領域の面積の割合（開口割合）に応じて調整してもよい。通常、開口割合は０．５％以上、８０％以下である。この場合、ＣＯ比率は１０体積％以上、８０体積％以下であることが好ましい。特に、開口割合が０．５％以上、１０％以下であるとき、ＣＯ比率は３０体積％以上、５０体積％以下であることが好ましい。開口割合が１０％以上、２０％以下であるとき、ＣＯ比率は５０体積％以上、８０体積％以下であることが好ましい。ＣＯ割合は、デブリの付着量や分割領域の幅等によってさらに調整してもよい。
プロセスガスは、さらにフッ素含有ガスを含んでよい。これにより、デブリの除去効果がより高まる。フッ素含有ガスとしては、例えば、ＳＦ６、上記フッ化炭素ガスおよびフッ化炭化水素等が挙げられる。プロセスガスは、さらに酸素ガス、ＡｒやＨｅ等の希ガス等の他のガスを含んでよい。本実施形態では、溝の表面の保護作用を有する炭素原子を含む酸化炭素ガスを、強いエッチング作用を有するガス（上記のフッ素含有ガス、酸素ガス等）とは独立して添加する。そのため、金属材料および絶縁膜の有無、金属材料の大きさの違い、絶縁膜の厚みの違い等を考慮して、酸化炭素ガスの濃度を適宜設定することができる。よって、本実施形態に係る製造方法は、様々な基板に対して適用できる。
基板は、分割領域に金属材料を備えてもよい。この場合、金属材料は、レーザスクライブ工程において除去される。レーザスクライブ工程後、当該金属材料に起因して溝の深さにバラツキが生じる場合であっても、本実施形態に係るクリーニング工程によれば、溝の深さのバラツキがさらに大きくなることが抑制される。
以下、本実施形態に係る製造方法について、適宜図面を参照しながら説明する。
図４は、本実施形態に係る製造方法を示すフローチャートである。
本実施形態は、複数の素子領域および素子領域を画定する分割領域を備えるとともに、第１の面および第１の面とは反対側の第２の面を有する基板を準備する準備工程（Ｓ１）と、分割領域に第１の面の側からレーザ光を照射して、分割領域に対応し、かつ、基板の厚みよりも浅い溝を形成するレーザスクライブ工程（Ｓ２）と、基板の第１の面を第１のプラズマに晒して、溝のデブリを除去するクリーニング工程（プラズマクリーニング工程Ｓ３）と、プラズマクリーニング工程の後、溝の底部に露出する基板を第２のプラズマに晒して、基板を、素子領域を備える素子チップに分割するダイシング工程（プラズマダイシング工程Ｓ４）と、を備える。
第１のプラズマは、酸化炭素ガスを含むプロセスガスにより発生される。これにより、レーザスクライブ工程で形成された溝の深さのバラツキがさらに大きくなるのを抑制しながら、デブリを除去することができる。よって、後に行われるプラズマダイシング工程により、所望の品質の高い素子チップを得ることができる。
図５は、本実施形態に係る他の製造方法を示すフローチャートである。本実施形態は、レーザスクライブ工程の前に、第１の面を保護膜で被覆する保護膜形成工程Ｓ２が行われること以外、図４に示される製造方法と同じである。保護膜は、後のプラズマクリーニング工程およびプラズマダイシング工程において、素子領域をプラズマから保護する。これにより、素子チップがチャージアップされることにより生じる不良、および、エッチングにより発生する物質による素子チップの汚染等が抑制される。ハンドリング性の観点から、プラズマクリーニング工程以降の工程は、基板を搬送キャリアで保持した状態で行ってよい。
まず、本実施形態に係る製造方法で用いられる部材の一実施形態を具体的に説明する。各部材の構成は、これに限定されるものではない。
（基板）
基板は、複数の素子領域と素子領域を画定する分割領域とを備えるとともに、第１の面および第２の面を備える。素子領域は、例えば、半導体層と、半導体層の第１の面に積層される配線層と、を備える。分割領域における基板をエッチングすることにより、半導体層および配線層を有する素子チップが得られる。
基板の大きさは特に限定されず、例えば、最大径５０ｍｍ〜３００ｍｍ程度である。基板の形状も特に限定されず、例えば、円形、角型である。また、基板には、オリエンテーションフラット（オリフラ）、ノッチ等の切欠き（いずれも図示せず）が設けられていてもよい。
半導体層は、例えば、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、炭化ケイ素（ＳｉＣ）等を含む。素子チップにおける半導体層の厚みは特に限定されず、例えば、２０μｍ〜１０００μｍであり、５０μｍ〜３００μｍであってもよい。
配線層は、例えば、半導体回路、電子部品素子、ＭＥＭＳ等を構成しており、絶縁膜（第１絶縁膜）、金属材料、樹脂層（例えば、ポリイミド）、レジスト層、電極パッド、バンプ等を備えてもよい。第１絶縁膜は、配線用の金属材料との積層体（多層配線層あるいは再配線層）として含まれてもよい。配線層に配置されるバンプの形状および大きさは特に限定されない。バンプの高さＨＢは、例えば、２０μｍ以上、７０μｍ以下であってよく、バンプの直径ＷＢは、例えば、２０μｍ以上、７０μｍ以下であってよい。
分割領域における基板は、半導体層とともに、例えば、絶縁膜（第２絶縁膜）、ＴＥＧといわれるテスト回路、銅（Ｃｕ）やアルミニウム（Ａｌ）等を含む金属材料を備える。第２絶縁膜は、例えば、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）等を含む。
分割領域の形状は、直線に限られず、所望の素子チップの形状に応じて設定されればよく、ジグザグであってもよいし、波線であってもよい。なお、素子チップの形状としては、例えば、矩形、六角形等が挙げられる。
分割領域の幅は特に限定されず、基板や素子チップの大きさ等に応じて、適宜設定すればよい。分割領域の幅は、例えば、１０μｍ以上、３００μｍ以下である。複数の分割領域の幅は、同じであってもよいし、異なっていてもよい。分割領域は、通常、複数本、基板に配置されている。隣接する分割領域同士のピッチも特に限定されず、基板や素子チップの大きさ等に応じて、適宜設定すればよい。
（搬送キャリア）
搬送キャリアは、フレームとフレームに固定された保持シートとを備える。
フレームは、基板の全体と同じかそれ以上の面積の開口を有した枠体であり、所定の幅および略一定の薄い厚みを有している。フレームは、保持シートおよび基板を保持した状態で搬送できる程度の剛性を有している。フレームの開口の形状は特に限定されないが、例えば、円形や、矩形、六角形など多角形であってもよい。フレームの材質としては、例えば、アルミニウム、ステンレス鋼等の金属や、樹脂等が挙げられる。
保持シートの材質は特に限定されない。なかでも、基板が貼着され易い点で、保持シートは、粘着層と柔軟性のある非粘着層とを含むことが好ましい。
非粘着層の材質は特に限定されず、例えば、ポリエチレンおよびポリプロピレン等のポリオレフィン、ポリ塩化ビニル、ポリエチレンテレフタレート等のポリエステル等の熱可塑性樹脂が挙げられる。樹脂フィルムには、伸縮性を付加するためのゴム成分（例えば、エチレン−プロピレンゴム（ＥＰＭ）、エチレン−プロピレン−ジエンゴム（ＥＰＤＭ）等）、可塑剤、軟化剤、酸化防止剤、導電性材料等の各種添加剤が配合されていてもよい。また、上記熱可塑性樹脂は、アクリル基等の光重合反応を示す官能基を有していてもよい。非粘着層の厚みは特に限定されず、例えば、５０μｍ以上、３００μｍ以下であり、好ましくは５０μｍ以上、１５０μｍ以下である。
粘着層を備える面（粘着面）の外周縁は、フレームの一方の面に貼着しており、フレームの開口を覆っている。粘着面のフレームの開口から露出した部分に、基板の一方の主面（第２の面）が貼着されることにより、基板は保持シートに保持される。基板は、ダイアタッチフィルム（ＤＡＦ）を介して、保持シートに保持されてもよい。
粘着層は、紫外線（ＵＶ）の照射によって粘着力が減少する粘着成分からなることが好ましい。これにより、プラズマダイシング後に素子チップをピックアップする際、ＵＶ照射を行うことにより、素子チップが粘着層から容易に剥離されて、ピックアップし易くなる。例えば、粘着層は、非粘着層の片面に、ＵＶ硬化型アクリル粘着剤を５μｍ以上、１００μｍ以下（好ましくは５μｍ以上、１５μｍ以下）の厚みに塗布することにより得られる。
図６Ａは、搬送キャリアに保持された基板を模式的に示す上面図である。図６Ｂは、図６Ａに示すＡ−Ａ線での断面図である。搬送キャリア２０は、フレーム２１とフレーム２１に固定された保持シート２２とを備える。フレーム２１には、位置決めのためのノッチ２１ａやコーナーカット２１ｂが設けられていてもよい。粘着面２２Ｘの外周縁は、フレーム２１の一方の面に貼着し、粘着面２２Ｘのフレーム２１の開口から露出した部分に、基板１０の一方の主面が貼着される。プラズマ処理の際、保持シート２２は、プラズマ処理装置内に設置されるステージと、粘着面２２Ｘとは反対の非粘着面２２Ｙとが接するように、ステージに載置される。
（プラズマ処理装置）
続いて、プラズマクリーニング工程、および、プラズマダイシング工程で使用されるプラズマ処理装置の一実施形態を具体的に説明する。図７は、プラズマ処理装置の構造を概略的に示す断面図である。プラズマ処理装置の構造は、これに限定されるものではない。
プラズマ処理装置１００は、ステージ１１１を備えている。搬送キャリア２０は、保持シート２２の基板１０を保持している面が上方を向くように、ステージ１１１に搭載される。ステージ１１１は、搬送キャリア２０の全体を載置できる程度の大きさを備える。ステージ１１１の上方には、基板１０の少なくとも一部を露出させるための窓部１２４Ｗを有するカバー１２４が配置されている。カバー１２４には、フレーム２１がステージ１１１に載置されている状態のとき、フレーム２１を押圧するための押さえ部材１０７が配置されている。押さえ部材１０７は、フレーム２１と点接触できる部材（例えば、コイルバネや弾力性を有する樹脂）であることが好ましい。これにより、フレーム２１およびカバー１２４の熱が互いに影響し合うことを抑制しながら、フレーム２１の歪みを矯正することができる。
ステージ１１１およびカバー１２４は、真空チャンバ１０３内に配置されている。真空チャンバ１０３は、上部が開口した概ね円筒状であり、上部開口は蓋体である誘電体部材１０８により閉鎖されている。真空チャンバ１０３を構成する材料としては、アルミニウム、ステンレス鋼（ＳＵＳ）、表面をアルマイト加工したアルミニウム等が例示できる。誘電体部材１０８を構成する材料としては、酸化イットリウム（Ｙ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ2Ｏ3）、石英（ＳｉＯ2）等の誘電体材料が例示できる。誘電体部材１０８の上方には、上部電極としての第１の電極１０９が配置されている。第１の電極１０９は、第１の高周波電源１１０Ａと電気的に接続されている。ステージ１１１は、真空チャンバ１０３内の底部側に配置される。
真空チャンバ１０３には、ガス導入口１０３ａが接続されている。ガス導入口１０３ａには、プラズマ発生用ガス（プロセスガス）の供給源であるプロセスガス源１１２およびアッシングガス源１１３が、それぞれ配管によって接続されている。また、真空チャンバ１０３には、排気口１０３ｂが設けられており、排気口１０３ｂには、真空チャンバ１０３内のガスを排気して減圧するための真空ポンプを含む減圧機構１１４が接続されている。真空チャンバ１０３内にプロセスガスが供給された状態で、第１の電極１０９に第１の高周波電源１１０Ａから高周波電力が供給されることにより、真空チャンバ１０３内にプラズマが発生する。
ステージ１１１は、それぞれ略円形の電極層１１５と、金属層１１６と、電極層１１５および金属層１１６を支持する基台１１７と、電極層１１５、金属層１１６および基台１１７を取り囲む外周部１１８とを備える。外周部１１８は導電性および耐エッチング性を有する金属により構成されており、電極層１１５、金属層１１６および基台１１７をプラズマから保護する。外周部１１８の上面には、円環状の外周リング１２９が配置されている。外周リング１２９は、外周部１１８の上面をプラズマから保護する役割をもつ。電極層１１５および外周リング１２９は、例えば、上記の誘電体材料により構成される。
電極層１１５の内部には、静電吸着（Electrostatic Chuck）用電極（以下、ＥＳＣ電極１１９と称す。）と、第２の高周波電源１１０Ｂに電気的に接続された第２の電極１２０とが配置されている。ＥＳＣ電極１１９には、直流電源１２６が電気的に接続されている。静電吸着機構は、ＥＳＣ電極１１９および直流電源１２６により構成されている。静電吸着機構によって、保持シート２２はステージ１１１に押し付けられて固定される。以下、保持シート２２をステージ１１１に固定する固定機構として、静電吸着機構を備える場合を例に挙げて説明するが、これに限定されない。保持シート２２のステージ１１１への固定は、図示しないクランプによって行われてもよい。
金属層１１６は、例えば、表面にアルマイト被覆を形成したアルミニウム等により構成される。金属層１１６内には、冷媒流路１２７が形成されている。冷媒流路１２７は、ステージ１１１を冷却する。ステージ１１１が冷却されることにより、ステージ１１１に搭載された保持シート２２が冷却されるとともに、ステージ１１１にその一部が接触しているカバー１２４も冷却される。これにより、基板１０や保持シート２２が、プラズマ処理中に加熱されることによって損傷されることが抑制される。冷媒流路１２７内の冷媒は、冷媒循環装置１２５により循環される。
ステージ１１１の外周付近には、ステージ１１１を貫通する複数の支持部１２２が配置されている。支持部１２２は、搬送キャリア２０のフレーム２１を支持する。支持部１２２は、第１の昇降機構１２３Ａにより昇降駆動される。搬送キャリア２０が真空チャンバ１０３内に搬送されると、所定の位置まで上昇した支持部１２２に受け渡される。支持部１２２の上端面がステージ１１１と同じレベル以下にまで降下することにより、搬送キャリア２０は、ステージ１１１の所定の位置に載置される。
カバー１２４の端部には、複数の昇降ロッド１２１が連結しており、カバー１２４を昇降可能にしている。昇降ロッド１２１は、第２の昇降機構１２３Ｂにより昇降駆動される。第２の昇降機構１２３Ｂによるカバー１２４の昇降の動作は、第１の昇降機構１２３Ａとは独立して行うことができる。
制御装置１２８は、第１の高周波電源１１０Ａ、第２の高周波電源１１０Ｂ、プロセスガス源１１２、アッシングガス源１１３、減圧機構１１４、冷媒循環装置１２５、第１の昇降機構１２３Ａ、第２の昇降機構１２３Ｂおよび静電吸着機構を含むプラズマ処理装置１００を構成する要素の動作を制御する。図８は、本実施形態で使用されるプラズマ処理装置のブロック図である。
基板１０のエッチングは、基板１０が保持された搬送キャリア２０を真空チャンバ内に搬入し、基板１０がステージ１１１に載置された状態で行われる。
基板１０の搬入の際、真空チャンバ１０３内では、昇降ロッド１２１の駆動により、カバー１２４が所定の位置まで上昇している。図示しないゲートバルブが開いて搬送キャリア２０が搬入される。複数の支持部１２２は、上昇した状態で待機している。搬送キャリア２０がステージ１１１上方の所定の位置に到達すると、支持部１２２に搬送キャリア２０が受け渡される。搬送キャリア２０は、保持シート２２の粘着面２２Ｘが上方を向くように、支持部１２２の上端面に受け渡される。
搬送キャリア２０が支持部１２２に受け渡されると、真空チャンバ１０３は密閉状態に置かれる。次に、支持部１２２が降下を開始する。支持部１２２の上端面が、ステージ１１１と同じレベル以下にまで降下することにより、搬送キャリア２０は、ステージ１１１に載置される。続いて、昇降ロッド１２１が駆動する。昇降ロッド１２１は、カバー１２４を所定の位置にまで降下させる。このとき、カバー１２４に配置された押さえ部材１０７がフレーム２１に点接触できるように、カバー１２４とステージ１１１との距離は調節されている。これにより、フレーム２１が押さえ部材１０７によって押圧されるとともに、フレーム２１がカバー１２４によって覆われ、基板１０は窓部１２４Ｗから露出する。
カバー１２４は、例えば、略円形の外形輪郭を有したドーナツ形であり、一定の幅および薄い厚みを備えている。窓部１２４Ｗの直径はフレーム２１の内径よりも小さく、その外径はフレーム２１の外径よりも大きい。したがって、搬送キャリア２０をステージの所定の位置に搭載し、カバー１２４を降下させると、カバー１２４は、フレーム２１を覆うことができる。窓部１２４Ｗからは、基板１０の少なくとも一部が露出する。
カバー１２４は、例えば、セラミックス（例えば、アルミナ、窒化アルミニウムなど）や石英などの誘電体や、アルミニウムあるいは表面がアルマイト処理されたアルミニウムなどの金属で構成される。押さえ部材１０７は、上記の誘電体や金属の他、樹脂材料で構成され得る。
搬送キャリア２０が支持部１２２に受け渡された後、直流電源１２６からＥＳＣ電極１１９に電圧を印加する。これにより、保持シート２２がステージ１１１に接触すると同時にステージ１１１に静電吸着される。なお、ＥＳＣ電極１１９への電圧の印加は、保持シート２２がステージ１１１に載置された後（接触した後）に、開始されてもよい。
エッチングが終了すると、真空チャンバ１０３内のガスが排出され、ゲートバルブが開く。複数の素子チップを保持する搬送キャリア２０は、ゲートバルブから進入した搬送機構によって、プラズマ処理装置１００から搬出される。搬送キャリア２０が搬出されると、ゲートバルブは速やかに閉じられる。搬送キャリア２０の搬出プロセスは、上記のような搬送キャリア２０をステージ１１１に搭載する手順とは逆の手順で行われてもよい。すなわち、カバー１２４を所定の位置にまで上昇させた後、ＥＳＣ電極１１９への印加電圧をゼロにして、搬送キャリア２０のステージ１１１への吸着を解除し、支持部１２２を上昇させる。支持部１２２が所定の位置まで上昇した後、搬送キャリア２０は搬出される。
以下、図５に示すフローに対応する製造方法を、適宜図面を参照しながら説明する。
（１）準備工程
まず、ダイシングの対象となる基板を準備する。基板は、例えば、図１Ａ〜図１Ｃで示される。
（２）保護膜形成工程
基板の第１の面に保護膜を形成する。保護膜は、素子領域をプラズマから保護するために設けられる。保護膜形成工程の前に、基板を搬送キャリアに保持させてもよい。
保護膜の厚みは特に限定されないが、プラズマクリーニング工程およびプラズマダイシング工程において完全には除去されない程度であることが好ましい。保護膜の厚みは、例えば、プラズマクリーニング工程およびプラズマダイシング工程において保護膜がエッチングされる量（厚み）を算出し、このエッチング量以上になるように設定される。
保護膜は、例えば、ポリイミド等の熱硬化性樹脂、フェノール樹脂等のフォトレジスト、あるいは、アクリル樹脂等の水溶性レジスト等の、いわゆるレジスト材料を含む。
レジスト材料を、例えばシート状に成型した後、このシートを第１の面に貼り付けるか、あるいは、レジスト材料の原料液を、回転塗布やスプレー塗布等の方法を用いて、第１の面に塗布する。保護膜の形成を後者の方法により行う場合、特に保護膜の厚みが不均一になり易い。保護膜が形成された後の基板の断面は、例えば、図２Ａおよび図２Ｂで示される。上記の通り、バンプの有無によって、分割領域に形成される保護膜の厚みが異なっている。
分割領域に対応する部分の保護膜は、レーザスクライブ工程の前に除去されてもよい。この場合、フォレジストにより形成された保護膜は、フォトリソグラフィ法によって除去することができる。分割領域に対応する部分の保護膜は、レーザスクライブ工程により除去されてもよい。
（３）レーザスクライブ工程
分割領域に第１の面の側からレーザ光を照射して、分割領域に対応し、かつ、基板の厚みよりも浅い溝を形成する。このとき、分割領域において、例えば絶縁膜および金属材料等をアブレーションして、半導体層を露出させる。そのため、溝の内部や基板の第１の面に形成された保護膜上には、金属材料、第２絶縁膜および保護膜等がアブレーションされることにより生じるデブリが付着し得る。
レーザスクライブ工程後の基板の断面は、例えば、図３Ａおよび図３Ｂで示される。上記の通り、バンプおよび金属材料の有無によって、分割領域に形成される溝の幅や深さが異なる。
（４）プラズマクリーニング工程
基板の第１の面を第１のプラズマに晒す。
第１のプラズマは、酸化炭素ガスを含むプロセスガスにより発生させる。これにより、レーザスクライブ工程で形成された溝の表面には、炭素のイオンやラジカルに由来する炭素が付着する。一方、酸素イオンは溝に衝突し、デブリを除去する。よって、レーザスクライブ工程で形成された溝の深さや幅のバラツキがさらに大きくなることが抑制される。炭素は、プラズマクリーニング工程後に残存していてもよいし、プラズマクリーニング工程が終了するまでに除去されてもよい。
図９Ａは、本実施形態に係るプラズマクリーニング工程後の基板を模式的に示すＸ−Ｘ線における断面図である。図９Ｂは、本実施形態に係るプラズマクリーニング工程後の基板を模式的に示すＹ−Ｙ線における断面図である。
図９Ａおよび図９Ｂに示されるように、本実施形態に係るプラズマクリーニングによれば、分割領域に形成される溝の深さは、レーザスクライビング後よりもそれぞれ深くなるものの、従来の酸素あるいは酸素とフッ素とを含むガスを用いるプラズマクリーニングに比べて、その程度は小さい。例えば、本実施形態に係るプラズマクリーニングにより分割領域１０２ａ〜分割領域１０２ｄがエッチングされる深さｄ１〜ｄ４は、それぞれ従来の深さｄ１′〜ｄ４′（図１４Ａおよび図１４Ｂ参照）よりも小さい。同様に、本実施形態に係るプラズマクリーニングによれば、分割領域に形成される溝の幅は、レーザスクライビング後と同じであるか、少しだけ広くなる。例えば、本実施形態に係るプラズマクリーニングにより分割領域１０２ａ〜分割領域１０２ｄがエッチングされる幅は、それぞれ従来の幅ｗ１′〜ｗ４′（図１４Ａおよび図１４Ｂ参照）よりも狭い。
プロセスガスは、さらにフッ素含有ガスを含んでもよい。これにより、デブリの除去効果が高まる。
具体的には、例えば、プロセスガスとしてＣＯ２、Ｏ２およびＳＦ６の混合ガスを、５ｓｃｃｍ以上、５００ｓｃｃｍ以下で、真空チャンバに供給する。このとき、ＣＯ２の混合ガス全体に占める割合は、１０体積％以上、１００体積％未満であってよく、３０体積％以上、８０体積％以下であってよい。Ｏ２の混合ガス全体に占める割合は、７０体積％以下であってよい。ＳＦ６の混合ガス全体に占める割合は、７０体積％以下であってよい。
その他の第１のプラズマを発生させる条件は、デブリの量および成分等に応じて適宜設定される。
例えば、真空チャンバ内の圧力は０．５Ｐａ以上、３０Ｐａ以下であってよい。第１の高周波電源から第１の電極への投入電力は、５００Ｗ以上、４８００Ｗ以下であってよい。さらに、第２の電極に２０Ｗ以上、１０００Ｗ以下の高周波電力を投入して、基板が載置されるステージにバイアス電圧をかけてもよい。処理時間は、例えば、３秒以上、３００秒以下であってよい。
ステージの温度は低い方が望ましい。例えば、ステージの表面の温度は、１５℃以下であることが好ましく、０℃以下であることがより好ましい。ステージの温度を下げて、基板の温度を下げることにより、溝の内部に炭素が付着し易くなる。
（５）プラズマダイシング工程
溝の底部に露出する基板を第２のプラズマに晒して第２の面までエッチングし、基板を素子領域を備える素子チップに分割する。分割領域に形成された溝の幅および深さのバラツキがさらに大きくなることが抑制されているため、サイドエッチングやアンダーカットといった形状異常が抑制される。
レーザスクライブ工程で形成された溝の底部に露出する基板を第２のプラズマに晒すことにより、分割領域における基板の厚み方向の残部がエッチングされて、基板は、素子領域を備える複数の素子チップに分割される。プラズマクリーニング工程およびプラズマダイシング工程で使用されるプラズマ処理装置は同じであってもよく、異なっていてもよい。同じプラズマ処理装置を使用する場合、プラズマクリーニング工程およびプラズマダイシング工程は連続して行われてもよい。
図１０Ａは、本実施形態に係る方法により製造された素子チップを模式的に示すＸ−Ｘ線における断面図である。図１０Ｂは、本実施形態に係る方法により製造された素子チップを模式的に示すＹ−Ｙ線における断面図である。分割領域１０２における基板１０の厚み方向の残部がエッチングされて、基板１０は、素子領域１０１を備える複数の素子チップ２００に分割される。
第２のプラズマの発生条件は、半導体層の材質等に応じて設定される。半導体層は、例えば、ボッシュプロセスによりプラズマエッチングされる。ボッシュプロセスでは、半導体層が深さ方向に垂直にエッチングされる。半導体層がＳｉを含む場合、ボッシュプロセスは、堆積ステップと、堆積膜エッチングステップと、Ｓｉエッチングステップとを順次繰り返すことにより、半導体層を深さ方向に掘り進む。
堆積ステップは、例えば、プロセスガスとしてＣ４Ｆ８を１５０ｓｃｃｍ〜５００ｓｃｃｍで供給しながら、真空チャンバ内の圧力を１５Ｐａ〜２５Ｐａに調整し、第１の高周波電源から第１の電極への投入電力を１５００Ｗ〜５０００Ｗとして、第２の高周波電源から第２の電極への投入電力を０Ｗ〜５０Ｗとして、２秒間〜１５秒間、処理する条件で行われる。
堆積膜エッチングステップは、例えば、プロセスガスとしてＳＦ６を２０ｓｃｃｍ〜８００ｓｃｃｍで供給しながら、真空チャンバ内の圧力を５Ｐａ〜１５Ｐａに調整し、第１の高周波電源から第１の電極への投入電力を１５００Ｗ〜５０００Ｗとして、第２の高周波電源から第２の電極への投入電力を３００Ｗ〜１０００Ｗとして、２秒間〜１０秒間、処理する条件で行われる。
Ｓｉエッチングステップは、例えば、プロセスガスとしてＳＦ６を２００ｓｃｃｍ〜８００ｓｃｃｍで供給しながら、真空チャンバ内の圧力を５Ｐａ〜２５Ｐａに調整し、第１の高周波電源から第１の電極への投入電力を１５００Ｗ〜５０００Ｗとして、第２の高周波電源から第２の電極への投入電力を５０Ｗ〜５００Ｗとして、５秒間〜２０秒間、処理する条件で行われる。
上記のような条件で、堆積ステップ、堆積膜エッチングステップ、および、Ｓｉエッチングステップを繰り返すことにより、Ｓｉを含む半導体層は、１０μｍ／分〜２０μｍ／分の速度で深さ方向に垂直にエッチングされ得る。
基板が個片化された後、プラズマ処理装置においてアッシングを行ってもよい。これにより、保護膜、さらには炭素が除去される。
アッシングは、例えば、アッシングガスとしてＣＦ４とＯ２との混合ガス（流量比ＣＦ４：Ｏ２＝１：１０）を１５０ｓｃｃｍ〜３００ｓｃｃｍで供給しながら、真空チャンバ内の圧力を５Ｐａ〜１５Ｐａに調整し、第１の高周波電源から第１の電極への印加電力を１５００Ｗ〜５０００Ｗとして、第２の高周波電源から第２の電極への印加電力を０Ｗ〜３００Ｗとする条件により行われる。なお、アッシング工程における第２の電極への印加電力は、プラズマダイシング工程における第２の電極への印加電力よりも小さくなるように設定することが望ましい。
保護膜が水溶性である場合、アッシングに替えて、水洗により保護膜を除去してもよい。
プラズマダイシング工程の後、素子チップは、保持シートから取り外される。
素子チップを、例えば、保持シートの非粘着面側から、保持シートとともに突き上げピンで突き上げる。これにより、素子チップの少なくとも一部は、保持シートから浮き上がる。その後、ピックアップ装置により、素子チップは保持シートから取り外される。
以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明は、以下の実施例に限定されるものではない。
［実施例１］
（１）準備工程および保護膜形成工程
半導体層（厚み約９０μｍ）と配線層（厚み約７μｍ）とを備える基板を準備した。回転塗布法により、基板の配線層を覆う保護膜（厚み約５７μｍ）を形成した。
（２）レーザスクライブ工程
分割領域に保護膜側からレーザ光を照射して、分割領域における保護膜と配線層とを除去した。図１１は、レーザスクライブ工程後の基板）の要部の走査型電子顕微鏡（ＳＥＭ）の画像（倍率８００倍）をトレースした断面図である。形成された溝の半導体層１１における深さは約１３μｍであった。形成された溝の配線層１２における幅は約４５μｍであり、半導体層１１における最大の幅は約３７μｍであった。溝の底部および側面にはデブリ５０が付着していた。
（３）プラズマクリーニング工程
図７に示すようなプラズマ処理装置を用いて、基板を第１のプラズマに晒して、溝のデブリを除去した。プロセスガスとしてＣＯ２およびＳＦ６の混合ガスを用いた。ＣＯ２およびＳＦ６の供給量は、いずれも１００ｓｃｃｍとした。真空チャンバ内の圧力は５Ｐａ、第１の電極への投入電力は２５００Ｗ、第２の電極への投入電力は２００Ｗとして４５秒間処理した。図１２は、プラズマクリーニング工程後の基板の要部のＳＥＭ画像（倍率８００倍）をトレースした断面図である。溝内のデブリは除去されていた。溝の半導体層１１における深さは約１６μｍであり、本工程により溝は若干深くなっていた。溝の配線層１２における幅は約４５．４μｍ、半導体層１１における最大の幅は約３７．３μｍであり、レーザスクライブ工程後とほぼ同じであった。
（４）プラズマダイシング工程
続いて、第１のプラズマとは異なる条件で発生させた第２のプラズマに分割領域を晒して、基板を素子チップに分割した。図１３は、製造された素子チップの要部のＳＥＭ画像（倍率４００倍）をトレースした断面図である。半導体層１１の端面はほぼ平坦であり、サイドエッチングやアンダーカットといった形状異常は抑制されていた。
第２プラズマによる基板の素子チップへの分割は、ボッシュプロセスにより行った。ボッシュプロセスでは、堆積ステップと堆積膜エッチングステップとＳｉエッチングステップとを、順次繰り返した。繰り返し回数は２５回であった。
堆積ステップでは、プロセスガスとしてＣ４Ｆ８を用いた。Ｃ４Ｆ８の供給量は４００ｓｃｃｍとした。真空チャンバ内の圧力は１５Ｐａ、第１の電極への投入電力は４８００Ｗ、第２の電極への投入電力は５０Ｗとして、３秒間処理した。
堆積膜エッチングステップでは、プロセスガスとしてＳＦ６を用いた。ＳＦ６の供給量は６００ｓｃｃｍとした。真空チャンバ内の圧力は２０Ｐａ、第１の電極への投入電力は４８００Ｗ、第２の電極への投入電力は３００Ｗとして、２秒間処理した。
Ｓｉエッチングステップでは、プロセスガスとしてＳＦ６を用いた。ＳＦ６の供給量は６００ｓｃｃｍとした。真空チャンバ内の圧力は２０Ｐａ、第１の電極への投入電力は４８００Ｗ、第２の電極への投入電力は５０Ｗとして、５秒間処理した。
［比較例１］
実施例１と同様にして、準備工程および保護膜形成工程（１）およびレーザスクライブ工程（２）を行った。
（３）プラズマクリーニング工程
プロセスガスとしてＣＯ２に替えてＯ２を用いたこと以外は、実施例１と同様にしてプラズマクリーニング工程を行った。図１６は、プラズマクリーニング工程後の基板の要部のＳＥＭ画像（倍率８００倍）をトレースした断面図である。溝内のデブリは除去されていた。溝の半導体層１１における深さは約２５μｍであり、本工程により溝は２倍程度深くなっていた。溝の配線層１２における幅は約４５．３μｍでありほとんど変化はない一方、半導体層１１には深さ約３．３μｍのアンダーカットが形成されており、半導体層１１における最大の幅は約６μｍ以上大きくなっていた。
（４）プラズマダイシング工程
続いて、実施例１と同様にして、基板を素子チップに分割した。図１７は、製造された素子チップの要部のＳＥＭ画像（倍率４００倍）をトレースした断面図である。半導体層１１の端面には深さ約１０μｍのサイドエッチングが発生していた。
本発明の素子チップの製造方法によれば、所望のプラズマダイシングが行われるため、種々の基板から素子チップを製造する方法として有用である。
１０：基板
１０Ｘ：第１の面
１０Ｙ：第２の面
１０１：素子領域
１０２、１０２ａ〜１０２ｄ：分割領域
１１：半導体層
１２：配線層
１３：金属材料
１４：第２絶縁膜
１５：バンプ
２０：搬送キャリア
２１：フレーム
２１ａ：ノッチ
２１ｂ：コーナーカット
２２：保持シート
２２Ｘ：粘着面
２２Ｙ：非粘着面
４０：保護膜
５０：デブリ
１００：プラズマ処理装置
１０３：真空チャンバ
１０３ａ：ガス導入口
１０３ｂ：排気口
１０８：誘電体部材
１０９：第１の電極
１１０Ａ：第１の高周波電源
１１０Ｂ：第２の高周波電源
１１１：ステージ
１１２：プロセスガス源
１１３：アッシングガス源
１１４：減圧機構
１１５：電極層
１１６：金属層
１１７：基台
１１８：外周部
１１９：ＥＳＣ電極
１２０：第２の電極
１２１：昇降ロッド
１２２：支持部
１２３Ａ：第１の昇降機構
１２３Ｂ：第２の昇降機構
１２４：カバー
１２４Ｗ：窓部
１２５：冷媒循環装置
１２６：直流電源
１２７：冷媒流路
１２８：制御装置
１２９：外周リング
２００：素子チップ

Claims (5)

  1. 複数の素子領域および前記素子領域を画定する分割領域を備えるとともに、第１の面および前記第１の面とは反対側の第２の面を有する基板を準備する準備工程と、
    前記分割領域に前記第１の面の側からレーザ光を照射して、前記分割領域に対応し、かつ、前記基板の厚みよりも浅い溝を、前記基板に形成するレーザスクライブ工程と、
    前記基板の前記第１の面を第１のプラズマに晒して、前記溝のデブリを除去するクリーニング工程と、
    前記クリーニング工程の後、前記溝の底部に露出する前記基板を第２のプラズマに晒して、前記基板を、前記素子領域を備える素子チップに分割するダイシング工程と、を備え、
    前記第１のプラズマは、酸化炭素ガスを含むプロセスガスにより発生される、素子チップの製造方法。
  2. 前記レーザスクライブ工程の前に、前記第１の面を保護膜で被覆する保護膜形成工程を備える、請求項１に記載の素子チップの製造方法。
  3. 前記基板は、前記分割領域に金属材料を備え、
    前記レーザスクライブ工程において、前記金属材料が除去される、請求項１または２に記載の素子チップの製造方法。
  4. 前記プロセスガスは、さらにフッ素含有ガスを含む、請求項１〜３のいずれか一項に記載の素子チップの製造方法。
  5. 前記プロセスガスに占める前記酸化炭素ガスの割合は、１０体積％以上である、請求項１〜４のいずれか一項に記載の素子チップの製造方法。
JP2019047429A 2019-03-14 2019-03-14 素子チップの製造方法 Active JP7357237B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019047429A JP7357237B2 (ja) 2019-03-14 2019-03-14 素子チップの製造方法
US16/809,755 US11189480B2 (en) 2019-03-14 2020-03-05 Element chip manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019047429A JP7357237B2 (ja) 2019-03-14 2019-03-14 素子チップの製造方法

Publications (2)

Publication Number Publication Date
JP2020150166A true JP2020150166A (ja) 2020-09-17
JP7357237B2 JP7357237B2 (ja) 2023-10-06

Family

ID=72422849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019047429A Active JP7357237B2 (ja) 2019-03-14 2019-03-14 素子チップの製造方法

Country Status (2)

Country Link
US (1) US11189480B2 (ja)
JP (1) JP7357237B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854888B2 (en) * 2020-06-22 2023-12-26 Applied Materials, Inc. Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
JP2022082361A (ja) * 2020-11-20 2022-06-01 パナソニックＩｐマネジメント株式会社 素子チップの製造方法、およびプラズマ処理方法
US11705365B2 (en) * 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113649709A (zh) * 2021-08-16 2021-11-16 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284327A (ja) * 2000-03-31 2001-10-12 Toshiba Corp ドライエッチング方法、半導体装置の製造方法及び半導体装置
JP2007080850A (ja) * 2005-09-09 2007-03-29 Tokyo Electron Ltd プラズマアッシング方法
JP2018006677A (ja) * 2016-07-07 2018-01-11 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2018041935A (ja) * 2016-09-09 2018-03-15 株式会社ディスコ 分割方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5023614B2 (ja) 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
US20100129984A1 (en) * 2008-11-26 2010-05-27 George Vakanas Wafer singulation in high volume manufacturing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284327A (ja) * 2000-03-31 2001-10-12 Toshiba Corp ドライエッチング方法、半導体装置の製造方法及び半導体装置
JP2007080850A (ja) * 2005-09-09 2007-03-29 Tokyo Electron Ltd プラズマアッシング方法
JP2018006677A (ja) * 2016-07-07 2018-01-11 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP2018041935A (ja) * 2016-09-09 2018-03-15 株式会社ディスコ 分割方法

Also Published As

Publication number Publication date
US20200294791A1 (en) 2020-09-17
JP7357237B2 (ja) 2023-10-06
US11189480B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
JP7357237B2 (ja) 素子チップの製造方法
JP2019125723A (ja) 素子チップの製造方法
JP6524562B2 (ja) 素子チップおよびその製造方法
JP7142236B2 (ja) 素子チップの製造方法
CN107180789B (zh) 元件芯片及其制造方法
JP6524558B2 (ja) 素子チップの製造方法
JP7281741B2 (ja) 素子チップのスムージング方法および素子チップの製造方法
JP2017163070A (ja) 素子チップおよびその製造方法
CN107180752B (zh) 元件芯片及其制造方法
JP7281709B2 (ja) 素子チップの製造方法
JP7296601B2 (ja) 素子チップの洗浄方法および素子チップの製造方法
JP7316638B2 (ja) 樹脂組成物、樹脂被覆基板および素子チップの製造方法
JP7170261B2 (ja) 素子チップの製造方法
JP7382578B2 (ja) プラズマ処理方法および素子チップの製造方法
WO2021181768A1 (ja) 電子部品のクリーニング方法および素子チップの製造方法
US9941167B2 (en) Method for manufacturing element chip
JP7213477B2 (ja) 素子チップの製造方法
JP7149517B2 (ja) 素子チップの製造方法
JP7493159B2 (ja) エッチング方法および素子チップの製造方法
JP7281764B2 (ja) 素子チップの製造方法
JP2022082361A (ja) 素子チップの製造方法、およびプラズマ処理方法
JP2022175498A (ja) 素子チップの製造方法および基板処理方法
JP2017163072A (ja) 素子チップおよびその製造方法
JP2021108339A (ja) プラズマ処理装置、プラズマ処理方法ならびに素子チップの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230117

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230510

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230912

R151 Written notification of patent or utility model registration

Ref document number: 7357237

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151