JP2020150153A - パターン形成方法 - Google Patents
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Abstract
Description
図1乃至図3は第1の実施形態に係るパターン形成方法を示す断面図である。図4は第1の実施形態に係るパターン形成方法を示すフローチャートである。本実施形態ではラインアンドスペースパターンの形成方法について説明する。
本実施形態では、COOL(Coordinated Line Epitaxy)プロセスを用いてラインアンドスペースパターンを形成する。
基板11は、例えば、シリコン基板(半導体基板)、当該シリコン基板上に形成されたトランジスタ(半導体素子)、シリコン基板及びトランジスタを覆うシリコン酸化膜(層間絶縁膜)を含む。被加工膜12は、例えば、シリコン酸化膜(絶縁膜)や多結晶シリコン膜(半導体膜)である。
本実施形態では、計測した位置は、図3(a)に示すX軸及Y軸で規定されるXY直交座標系の座標位置(X軸の値、Y軸の値)を用いて表す。なお、Y軸は紙面に対して垂直である。PMMA部分23とPS部分24とはX軸に沿って交互に配列されている。PMMA部分23及びPS部分24の長辺はY軸に平行である。
ここで、図3(a)の位置計測の工程(ステップS4)では、ガイドパターン18及びアライメントマーク19はミクロ相分離パターン22で覆われているので、光学式位置ずれ検査装置や電子ビーム式位置ずれ検査装置等の周知の位置ずれ検査装置では、ガイドパターン18及びアライメントマーク19の位置を検出することは困難である。
図10から、AFMの平面タッピングモードを用いると、光学式検査方法や電子ビーム式検査方法では識別が難しいPS部分24(白色の部分)とPMMA部23(黒色の部分)とを高いコントラストで識別できていることがわかる。
なお、走査型透過電子顕微鏡(STEM)では、PS部分24とPMMA部23とを高いコントラストで識別することは困難であることを確認した。その理由は、PS部分24及びPMMA部23は元素組成が似通っているからだと考えられる。
AFM100は、カンチレバー101と、カンチレバー101を所定の振動数で上下に振動させる振動子102と、カンチレバー101にレーザ光103を照射するレーザ光源104と、カンチレバー1で反射したレーザ光103aを受光する受光部105と、振動子102及び受光部105に接続する解析及び制御用のコンピュータ106と、試料(実施形態の方法で形成したパターンを含むウエハ)107を収容するチャンバ108と、チャンバ108内で試料107を支持してカンチレバー101に近づけるスキャナ109とを含む。
例えば、ステップS5で計測したガイドパターン18の座標位置を(x2,y1)、ステップS5で計測したアライメントマーク19の座標位置を(0,0)とすると、x2の絶対値が一定値以下であれば、アライメントマーク19に対するガイドパターン18の位置ずれ量は許容範囲内にあると判断する。
ステップS7において、ガイドパターン18に対するPMMA部分23の位置ずれ量が許容範囲内にあると判断した場合、PMMA部分23を選択的に除去し(ステップS9)、図3(b)に示すように、PS部分24を残す。
なお、ステップSS8,S1,S2,S3,S4,S5からなる一連の処理をN(自然数)回数繰り返し、N回目のステップS5の判断がNoの場合、ステップS6に進んでも構わない。すなわち、ガイドパターン、アライメントマーク及びミクロ相分離パターンの再形成を一定回数(1以上)行うと、位置ずれ量は許容範囲内である可能性が高いと分かっている場合にはステップS6に進む。これにより、製造コストの削減化及び製造期間の短縮化を図れる。同様に、ステップS8,S1,S2,S3,S4,S5,S6,S7からなる一連の処理をM(自然数)回数繰り返し、M回目のステップS7の判断がNoの場合、ステップS9に進んでも構わない。
まず、PS部分24をマスクとして用いて、SOG膜(下地膜)14及び中性化膜20をエッチングし、PS部分24のパターン(DSAパターン)をSOG膜14に転写する(図11(a))。次に、PS部分24及びSOG膜14をマスクとして用いて、SOC膜13をエッチングし、SOG膜の14のパターンをSOC膜13に転写する(図11(b))。ここでは、SOC膜13をエッチングしている最中にPS部分24及び中性化膜20は消滅するとする。その後は、SOG膜14及びSOC膜13をマスクに用いて、被加工膜12をエッチングすることにより、ラインアンドスペースパターン(L/Sパターン)が得られる(図11(c))。被加工膜12が絶縁膜の場合、ラインアンドスペースパターンの溝が得られ、被加工膜12が多結晶シリコン膜の場合、ラインアンドスペースパターンの配線が得られる。
図6は第2の実施形態に係るパターン形成方法を示す断面図である。図7は第2の実施形態に係るパターン形成方法を示すフローチャートである。本実施形態ではラインアンドスペースパターンの形成方法について説明する。
本実施形態では、第1の実施形態の図1(c)の工程と図2(a)の工程との間に、図6(a)に示すように、ガイドパターン18及びアライメントマーク19の位置を計測する(ステップS10)。すなわち、ステップS10では、ステップS1で形成したガイドパターンの位置と、ステップS1で形成したアライメントマークの位置とを計測する。
次に、第1の実施形態のパターン形成方法を行ってステップS9に達したら、図6(b)に示すように、ガイドパターンを除去した箇所(第1の箇所)31及びそれからX軸に沿って第1のピッチの整数倍(図6(b)では1)だけ離れた箇所(第2の箇所)32の位置を計測する(ステップS11)。
第1の箇所31及び第2の箇所32は露出しているので、第1の箇所31の箇所及び第2の箇所32の位置は、光学式位置ずれ検査装置又は電子ビーム式位置ずれ検査装置で計測できる。なお、AFMを用いて計測してもよい。
次に、上記座標位置(x1,y1)、上記座標位置(x2,y1)、上記座標位置(x3,y1)及び上記座標位置(x4,y1)を用いて、X軸に沿ったマスクパターン(PS部分24)の位置ずれ量を算出する(ステップS12)。
本実施形態において、ステップ4においてAFMを用い、ステップS10及びS11において光学式位置ずれ検査装置を用いるパターン方法は、現状の半導体製造におけるリソグラフィ工程の位置ずれ検査方法に最も近い。
また、ステップ4においてAFMを用い、ステップS10及びS11においてそれぞれ別種の検査装置を用いてもよい。
本実施形態において、高速な計測を実施する場合には、ステップS4においてのみAFMを用いる。
なお、上述した実施形態では、PMMA部分を除去したが、PS部分を除去しても構わない。また、ガイドパターン上にPMMA部分を形成したが、PS部分を形成しても構わない。
図8にラインプロセスの工程図を示す。図8において、25は架橋型PS(ポリスチレン)膜を示している。ラインプロセスでは、図8(d)の工程で形成した架橋型PS膜25がガイドパターン(化学ガイド)として用いられる。ラインプロセスの図8(d)、図8(e)及び図8(f)は、それぞれ、実施形態の図1(c)、図2(b)及び図3(b)に対応する。
Claims (10)
- 下地膜上にガイドパターンを形成する第1の工程と、
前記下地膜上に、前記ガイドパターンを覆う、第1のポリマー及び第2のポリマーを含むブロック共重合体膜を形成する第2の工程と、
前記ブロック共重合体膜に対してミクロ相分離を行い、前記第1のポリマーで形成された複数の第1の部分及び前記第2のポリマーで形成された複数の第2の部分を含み、前記第1の部分と前記第2の部分とが交互に配列されたミクロ相分離パターンを形成する第3の工程と、
走査型プローブ顕微鏡を用いて、前記ガイドパターンの位置を計測する第4の工程と、
走査型プローブ顕微鏡を用いて、前記第1の部分又は前記第2の部分の位置を計測する第6の工程と、
前記第6の工程で計測した前記第1の部分又は前記第2の部分の前記位置、及び、前記第4の工程で計測した前記ガイドパターンの前記位置に基づいて、前記ガイドパターンに対する前記第1の部分又は前記第2の部分の位置ずれ量が許容範囲内にあるか否かを判断する第7の工程と、
前記第7の工程において、前記位置ずれ量が前記許容範囲内にあると判断した場合、前記複数の第1の部分及び前記複数の第2の部分の一方を除去する第9の工程と
を具備するパターン形成方法。 - 前記第6の工程は、前記走査型プローブ顕微鏡をタッピングモードで操作して行う請求項1に記載のパターン形成方法。
- 前記走査型プローブ顕微鏡は、原子間力顕微鏡を含む請求項2に記載のパターン形成方法。
- 前記ガイドパターンの位置の計測は、前記下地膜上に形成された基準パターンに対する位置(S4)である請求項1乃至3のいずれかに記載のパターン形成方法。
- 前記第3の工程において、前記ガイドパターン上には前記複数の第1の部分の一つが配置され、前記基準パターン上には前記複数の第1の部分の別の一つが配置され、
前記第9の工程において、前記複数の第1の部分を除去し、且つ、前記ガイドパターンを除去することにより、前記複数の第2の部分からなるマスクパターンを形成する請求項4に記載のパターン形成方法。 - 前記第2の工程の前に、前記第1の工程で形成した前記ガイドパターンの位置を計測する第10の工程と、
前記第9の工程の後に、前記第9の工程において除去した前記ガイドパターンの箇所(以下、第1の箇所という)の位置、及び、前記マスクパターンの前記第1の箇所の位置から一定の距離を隔てた箇所(以下、第2の箇所という)の位置を計測する第11の工程と
を具備する請求項5に記載のパターン形成方法。 - 前記第11の工程の後に、前記マスクパターンの位置ずれを算出する第12の工程を行う請求項6に記載のパターン形成方法。
- X軸及びそれに交差するY軸で規定したXY座標系の座標位置(X軸の値、Y軸の値)を用い、
前記複数の第2の部分は第1のピッチでもってX軸に沿って配列され、
前記第1のピッチをL1とし、前記基準パターンの座標位置を(0,0)として、
前記第4の工程で計測した前記ガイドパターンの前記座標位置を(x2,y1)とし、
前記第10の工程で計測した前記ガイドパターンの座標位置を(x1,y1)とし、
前記第11の工程で計測した前記第1の箇所の座標位置を(x3,y1)とし、
前記第11の工程で計測した前記第2の箇所の前記座標位置を(x4,y1)とし、
x4’をx1+(x1−x2)+(x1−x3)−n・L1(nは整数)とした場合、
前記第12の工程において、前記x4’とx4との差を算出する請求項7に記載のパターン形成方法。 - 前記複数の第2の部分は第2のピッチでもってY軸に沿って配列され、
前記第2のピッチをL2とし、
前記第4の工程で計測した前記ガイドパターンの前記座標位置を(x1,y2)とし、
前記第11の工程で計測した前記第1の箇所の座標位置を(x1,y3)とし、
前記第11の工程で計測した前記第2の箇所の前記座標位置を(x1,y4)とし、
y4’をy1+(y1−y2)+(y1−y3)−m・L’(mは整数)とした場合、
前記第12の工程において、y4’とy4との差を算出する請求項8に記載のパターン形成方法。 - 前記第10の工程及び前記第11の工程の各々において、光学式位置ずれ検査装置、電子ビーム式位置ずれ検査装置又は走査型プローブ顕微鏡を用いて前記位置を計測する請求項6乃至9のいずれかに記載のパターン形成方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012064878A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | パターン形成方法およびインプリント用モールドの製造方法 |
JP2013129836A (ja) * | 2013-01-07 | 2013-07-04 | Hitachi Ltd | 微細構造を有する高分子薄膜およびパターン基板の製造方法 |
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---|---|---|---|---|
JP2012064878A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | パターン形成方法およびインプリント用モールドの製造方法 |
JP2014067956A (ja) * | 2012-09-27 | 2014-04-17 | Toshiba Corp | パターン形成方法及びリソグラフィ原版の製造方法 |
JP2013129836A (ja) * | 2013-01-07 | 2013-07-04 | Hitachi Ltd | 微細構造を有する高分子薄膜およびパターン基板の製造方法 |
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