JP2020150153A - パターン形成方法 - Google Patents

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Abstract

【課題】自己組織化技術を用いて形成されたパターンの位置が許容値以内にあるか否かを判定できるパターン形成方法を提供すること。【解決手段】下地膜上にガイドパターンを形成するS1。下地膜上にガイドパターンを覆うブロック共重合体膜を形成するS2。ミクロ相分離を行い、複数の第1の部分と複数の第2の部分が交互に配列されたミクロ相分離パターンを形成するS3。走査型プローブ顕微鏡を用いて、ガイドパターンの位置を計測しS4、第1又は第2の部分の位置を計測するS6。S6で計測した第1又は第2の部分の位置、及び、S4で計測したガイドパターンの位置に基づいて、ガイドパターンに対する第1又は第2の部分の位置ずれ量が許容範囲内にあるか否かを判断するS7。S7において、位置ずれ量が許容範囲内にあると判断した場合、複数の第1の部分及び複数の第2の部分の一方を除去するS9。【選択図】図4

Description

本発明の実施形態はパターン形成方法に関する。
自己組織化(Directed Self-Assembly,DSA)技術を利用したパターン形成方法が知られている。このパターン形成方法は、例えば、下地膜上にガイドパターンを形成する工程と、下地膜上にガイドパターンを覆う、第1及び第2のポリマーを含むブロック共重合体膜を形成する工程と、ブロック共重合体膜に対してミクロ相分離(加熱処理)を行って第1及び第2のポリマーからなる第1及び第2の部分を含むミクロ相分離パターンを形成する工程と、ミクロ相分離パターンの一部を選択的に除去する工程とを含む。
特開2005−097442号公報
Y. Seino et al., 40th Micro and Nano Engineering, B2L-A, 8076 (2014) Y. Seino et al., Proc. SPIE, 9423, 9423 (2015) T. Azuma et al., J. Vac. Sci. Technol., B33, 06F302 (2015)
本発明の目的は、ミクロ相分離パターンの第1の部分又は第2の部分位置、及び、ミクロ相分離パターン下に形成されているガイドパターンの位置が許容値以内にあるか否かを判定できるパターン形成方法を提供することにある。
実施形態のパターン形成方法は、下地膜上にガイドパターンを形成する第1の工程と、前記下地膜上に、前記ガイドパターンを覆う、第1のポリマー及び第2のポリマーを含むブロック共重合体膜を形成する第2の工程と、前記ブロック共重合体膜に対してミクロ相分離を行い、前記第1のポリマーで形成された複数の第1の部分及び前記第2のポリマーで形成された複数の第2の部分を含み、前記第1の部分と前記第2の部分とが交互に配列されたミクロ相分離パターンを形成する第3の工程とを含む。前記パターンの形成方法は、更に、走査型プローブ顕微鏡を用いて、前記ガイドパターンの位置を計測する第4の工程と、走査型プローブ顕微鏡を用いて、前記第1の部分又は前記第2の部分の位置を計測する第6の工程と、前記第6の工程で計測した前記第1の部分又は前記第2の部分の前記位置、及び、前記第4の工程で計測した前記ガイドパターンの前記位置に基づいて、前記ガイドパターンに対する前記第1の部分又は前記第2の部分の位置ずれ量が許容範囲内にあるか否かを判断する第7の工程と、前記第7の工程において、前記位置ずれ量が前記許容範囲内にあると判断した場合、前記複数の第1の部分及び前記複数の第2の部分の一方を除去する第9の工程とを含む。
図1は第1の実施形態に係るパターン形成方法を示す断面図である。 図2は図1に続く第1の実施形態に係るパターン形成方法を示す断面図である。 図3は図2に続く第1の実施形態に係るパターン形成方法を示す断面図である。 図4は第1の実施形態に係るパターン形成方法を示すフローチャートである。 図5は原子間力顕微鏡を模式的に示す図である。 図6は第2の実施形態に係るパターン形成方法を示す断面図である。 図7は第2の実施形態に係るパターン形成方法を示すフローチャートである。 図8はラインプロセスを示す断面図である。 図9はスマートプロセスを示す断面図である。 図10はAFMの平面タッピングモードを用いて取得した親水性高分子ブロック)及び疎水性高分子ブロックの像を示す図である。 図11はDSAパターンを用いたパターン形成方法を示す断面図である。
以下、図面を参照しながら実施形態を説明する。図面は、模式的または概念的なものであり、必ずしも現実のものと同一であるとは限らない。また、図面において、同一符号は同一または相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
(第1の実施形態)
図1乃至図3は第1の実施形態に係るパターン形成方法を示す断面図である。図4は第1の実施形態に係るパターン形成方法を示すフローチャートである。本実施形態ではラインアンドスペースパターンの形成方法について説明する。
図1乃至図3の各々において、左側は半導体装置を構成するパターン(本実施形態ではラインアンドスペースパターン)の形成領域A1を示し、右側はアライメントマークの形成領域A2を示している。
本実施形態では、COOL(Coordinated Line Epitaxy)プロセスを用いてラインアンドスペースパターンを形成する。
まず、図1(a)に示すように、基板11上に被加工膜12、SOC(spin on carbon)膜13、SOG(spin on glass)膜(下地膜)14及びポジ型レジストパターン15を順次形成する。
基板11は、例えば、シリコン基板(半導体基板)、当該シリコン基板上に形成されたトランジスタ(半導体素子)、シリコン基板及びトランジスタを覆うシリコン酸化膜(層間絶縁膜)を含む。被加工膜12は、例えば、シリコン酸化膜(絶縁膜)や多結晶シリコン膜(半導体膜)である。
ポジ型レジストパターン15はラインアンドスペース状のパターンを有する。ポジ型レジストパターン15の形成方法は、例えば、ポジ型フォトレジスト膜を形成する工程と、ArFエキシマレーザを用いた液浸露光によってポジ型フォトレジスト膜を露光する工程と、露光したポジ型フォトレジスト膜を現像する工程とを含む。SOG膜14は液浸露光時において反射防止膜として機能する。
次に、ポジ型レジストパターン15に対して酸素ガス(Oガス)を含む混合ガスを用いたRIE(reactive ion etching)を施すことにより、ポジ型レジストパターン15をスリミングする。このスリミングしたポジ型レジストパターン15をマスクに用いてSOG膜14をエッチングし、図1(b)に示すように、SOG膜14の表面に凹部17を形成する。
図1(b)において、参照符号15aは、図1(a)に示したポジ型レジストパターン15をスリミングして得られたポジ型レジストパターンを示している。ポジ型レジストパターン15aは、所望のラインアンドスペースのハーフピッチサイズ(L0/2)のストライプ状パターンを有する。ピッチL0は例えば30nmである。
また、ポジ型レジストパターン15aの表面(側面、上面)には酸化膜16が形成されている。その理由は、酸素ガス(Oガス)を含む混合ガスを用いたRIEを施すことにより、ポジ型レジストパターン15aの表面が酸化されるからである。SOG膜14のエッチングは、例えば、CF系ガスを含む混合ガスを用いたRIEにより行う。
このようにして領域A1内にはポジ型レジストパターン15a及び酸化膜16を含むガイドパターン18が形成され、領域A2内にはポジ型レジストパターン15a及び酸化膜16を含むアライメントマーク(基準パターン)19が形成される(ステップS1)。
酸化膜16は、ポリメチルメタクリレート(PMMA)等の親水性高分子ブロックに対して親和性を有する。そのため、ガイドパターン18及び基準パターン19は化学ガイドパターンとして用いることができる。ガイドパターン18及び基準パターン19は凸型の段差を形成している。そのため、ガイドパターン18及び基準パターン19は物理ガイドとしての役割を果たしている。
次に、図1(c)に示すように、凹部17内に中性化膜20を形成する。本実施形態では、中性化膜20はポリスチレン(PS)等の疎水性高分子ブロック及びPMMA等の親水性高分子ブロックのランダム共重合体(PS−r−PMMA)を含む。したがって、中性化膜20は疎水性高分子ブロック及び親水性高分子ブロックに対して親和性を有する。
中性化膜20の形成方法は、例えば、凹部17内のSOG膜14上にPS−r−PMMA塗布膜を形成する工程と、PS−r−PMMA塗布膜及びSOG膜14を加熱して、PS−r−PMMA塗布膜の下部とSOG膜14の上部とを反応させて、中性化膜20を形成する工程と、未反応のPS−r−PMMA膜を除去する工程とを含む。
次に、図2(a)に示すように、ガイドパターン18及び中性化膜20を覆う、PMMA(第1のポリマー)及びPS(第2のポリマー)を含むブロック共重合体膜21を形成する(ステップS2)。例えば、ガイドパターン18及び中性化膜20の上に、ブロック共重合体であるPS−b−PMMA(polystyrene-b-poly(methyl methacrylate)を含む溶液を塗布することにより、ガイドパターン18及び中性化膜20を覆うブロック共重合体膜21を形成する。
次に、250℃から300℃程度のアニール処理(加熱処理)を用いて、ブロック共重合体膜21に対してミクロ相分離を行うと、ガイドパターン18上にPMMAが偏析するので、図2(b)に示すように、ガイドパターン18及び中性化膜20の上にミクロ相分離パターン22が形成される(ステップS3)。ガイドパターン18及び中性化膜20はミクロ相分離パターン22で覆われる。
ミクロ相分離パターン22は、PMMA(第1のポリマー)で形成された複数のPMMA部分(第1の部分)23と、複数のPS(第2のポリマー)で形成されたPS部分(第2の部分)24とを含み、且つ、PMMA部分(第1の部分)23とPS部分(第2の部分)24とが交互に配列された規則的な配列構造を含む。本実施形態の場合、ガイドパターン18上には複数のPMMA部分23の一つが配置され、アライメントマーク19上には複数のPMMA部分23の別の一つのPMMA部分23が配置される。
次に、原子間力顕微鏡(Atomic Force Microscope、AFM)を用いて、図3(a)に示すように、ガイドパターン18及びアライメントマーク19の位置を計測する(ステップS4)。例えば、ガイドパターン18の一つ又は複数の箇所の位置を計測し、その一つ又は複数の箇所の位置をガイドパターン18の位置とする。同様に、アライメントマーク19の一つ又は複数の箇所の位置を計測し、その一つ又は複数の箇所の位置をアライメントマーク19の位置とする。
なお、図3(a)には、中央のガイドパターン18の一つの箇所の位置、及び、アライメントマーク19の一つの箇所の位置を測定する場合を示している。
本実施形態では、計測した位置は、図3(a)に示すX軸及Y軸で規定されるXY直交座標系の座標位置(X軸の値、Y軸の値)を用いて表す。なお、Y軸は紙面に対して垂直である。PMMA部分23とPS部分24とはX軸に沿って交互に配列されている。PMMA部分23及びPS部分24の長辺はY軸に平行である。
本実施形態では、ステップS4におけるアライメントマーク19の座標位置を原点(0,0)とし、ガイドパターン18の座標位置を(x2,y1)とする。
ここで、図3(a)の位置計測の工程(ステップS4)では、ガイドパターン18及びアライメントマーク19はミクロ相分離パターン22で覆われているので、光学式位置ずれ検査装置や電子ビーム式位置ずれ検査装置等の周知の位置ずれ検査装置では、ガイドパターン18及びアライメントマーク19の位置を検出することは困難である。
図10は、AFMの平面タッピングモードを用いて取得したCOOLプロセスにおけるPMMA部23(親水性高分子ブロック)及びPS部分24(疎水性高分子ブロック)の像を示す図である。
図10から、AFMの平面タッピングモードを用いると、光学式検査方法や電子ビーム式検査方法では識別が難しいPS部分24(白色の部分)とPMMA部23(黒色の部分)とを高いコントラストで識別できていることがわかる。
そのため、ステップS4では、上述したようにAFMを用いてアライメントマーク19及びガイドパターン18の位置を計測する。
なお、走査型透過電子顕微鏡(STEM)では、PS部分24とPMMA部23とを高いコントラストで識別することは困難であることを確認した。その理由は、PS部分24及びPMMA部23は元素組成が似通っているからだと考えられる。
一般に、垂直形状のラメラパターンを形成するためには、適切な膜厚のブロック共重合高分子を中性化膜上で自己組織化を促す加熱処理を行う必要がある。AFMの平面タッピングモードを用いて、化学ガイドパターンの有無による、ブロック共重合高分子の自己組織化の温度依存性の違いを調べた。
その結果、化学ガイドパターンがない場合、加熱処理の温度が70℃、170℃、180℃及び200℃の各々において、ブロック共重合高分子は相分離はするが、親水性高分子ブロック及び疎水性高分子ブロックの位置が定まらない指紋状パターンが形成されることを確認した。
一方、化学ガイドパターンがある場合、加熱処理の温度が70℃、170℃、180℃及び200℃の各々において、高分子ブロック(親水性高分子ブロック、疎水性高分子ブロック)下に埋没した化学ガイドパターンの位置を高精度に検出することが可能であることを確認した。更に、相分離後の疎水性高分子ブロックと親水性高分子ブロックとの境界領域を高精度に検出することが可能であることも確認した。
図5は、AFM100を模式的に示す図である。
AFM100は、カンチレバー101と、カンチレバー101を所定の振動数で上下に振動させる振動子102と、カンチレバー101にレーザ光103を照射するレーザ光源104と、カンチレバー1で反射したレーザ光103aを受光する受光部105と、振動子102及び受光部105に接続する解析及び制御用のコンピュータ106と、試料(実施形態の方法で形成したパターンを含むウエハ)107を収容するチャンバ108と、チャンバ108内で試料107を支持してカンチレバー101に近づけるスキャナ109とを含む。
本実施形態では、AFM100をタッピングモードで操作して、アライメントマーク19及びガイドパターン18の位置を計測する。タッピングモードでは、周期的に振動するカンチレバー101で試料107の表面を軽くタッピングすることで、可能な限り非破壊の状態で高速に試料107の表面形状を計測する。さらに、タッピングモードでは、カンチレバー101の振動振幅が試料107のナノレベルの表面形状や試料107のナノレベルの内部構造(例えば、高分子薄膜中のナノレベルの内部構造)などにより変化する。そのため、上記振動振幅の変化(位相差)をモニタリングし、その変化が最小限に抑えられるようにZフィードバックをクローズループとすることで、試料107のナノレベルの内部構造のイメージを高速かつ高精度で得ることができる。
本実施形態では、AFM100を用いて計測したガイドパターン18の位置及びアライメントマーク19の位置に基づいて、アライメントマーク19に対するガイドパターン18の位置ずれ量が許容範囲内にあるか否かを判断する(ステップS5)。
例えば、ステップS5で計測したガイドパターン18の座標位置を(x2,y1)、ステップS5で計測したアライメントマーク19の座標位置を(0,0)とすると、x2の絶対値が一定値以下であれば、アライメントマーク19に対するガイドパターン18の位置ずれ量は許容範囲内にあると判断する。
ステップS5において、アライメントマーク19に対するガイドパターン18の位置ずれ量は許容範囲内にあると判断した場合、PMMA部分23又はPS部分24の位置(ポリマー部分の位置)を計測する(ステップS6)。ここでは、PMMA部分23の位置を計測する場合について説明する。ステップS6の計測はAFMを用いて行う。AFMを用いると、上述したようにPS部分とPMMA部とを高いコントラストで識別できるからである。
次に、ステップS6において計測したPMMA部分23の位置及びステップS4において計測したガイドパターン18の位置に基づいて、ガイドパターン18に対するPMMA部分23の位置ずれ量が許容範囲内にあるか否かを判断する(ステップS7)。
ステップS7において、ガイドパターン18に対するPMMA部分23の位置ずれ量が許容範囲内にあると判断した場合、PMMA部分23を選択的に除去し(ステップS9)、図3(b)に示すように、PS部分24を残す。
具体的には、酸素ガス(Oガス)を含む混合ガスを用いたRIEによってPMMA部分21を選択的に除去する。このとき、PMMA部分23下のガイドパターン18及びアライメントマークマーク19も除去される。その結果、ハーフピッチ(L0/2、例えば15nm)を有する複数のPS部分24からなるラインアンドスペースパターン状のマスクパターンが得られる。
一方、ステップS5、ステップS7において、位置ずれ量が許容範囲外にあると判断した場合、ミクロ相分離パターン22、ガイドパターン18及びアライメントマーク19を除去し(ステップS8)、その後、ステップS1〜S3を再び行って、ガイドパターン18、アライメントマーク19及びミクロ相分離パターン22を再び形成する。
次に、再び形成したガイドパターン18、アライメントマーク19及びミクロ相分離パターン22に対してステップS4及びS5を再び行う。ここで、ステップS5の判断がNoの場合、ステップS8,S1,S2,S3,S4,S5からなる一連の処理を再び行う。この一連の処理を予め決めた回数を行ってもステップS5の判断がNoの場合には終了に進む。
また、ステップS7の判断がNoの場合、ステップS8,S1,S2,S3,S4,S5,S6,S7からなる一連の処理を再び行う。この一連の処理を予め決めた回数を行ってもステップS7の判断がNoの場合には終了に進む。
なお、ステップSS8,S1,S2,S3,S4,S5からなる一連の処理をN(自然数)回数繰り返し、N回目のステップS5の判断がNoの場合、ステップS6に進んでも構わない。すなわち、ガイドパターン、アライメントマーク及びミクロ相分離パターンの再形成を一定回数(1以上)行うと、位置ずれ量は許容範囲内である可能性が高いと分かっている場合にはステップS6に進む。これにより、製造コストの削減化及び製造期間の短縮化を図れる。同様に、ステップS8,S1,S2,S3,S4,S5,S6,S7からなる一連の処理をM(自然数)回数繰り返し、M回目のステップS7の判断がNoの場合、ステップS9に進んでも構わない。
その後、半導体装置を構成するパターンの形成領域A1では、図11に示すプロセスが続く。なお、アライメントマークの形成領域Bにおいても同様のプロセスが続くが、簡略化のため省略する。
まず、PS部分24をマスクとして用いて、SOG膜(下地膜)14及び中性化膜20をエッチングし、PS部分24のパターン(DSAパターン)をSOG膜14に転写する(図11(a))。次に、PS部分24及びSOG膜14をマスクとして用いて、SOC膜13をエッチングし、SOG膜の14のパターンをSOC膜13に転写する(図11(b))。ここでは、SOC膜13をエッチングしている最中にPS部分24及び中性化膜20は消滅するとする。その後は、SOG膜14及びSOC膜13をマスクに用いて、被加工膜12をエッチングすることにより、ラインアンドスペースパターン(L/Sパターン)が得られる(図11(c))。被加工膜12が絶縁膜の場合、ラインアンドスペースパターンの溝が得られ、被加工膜12が多結晶シリコン膜の場合、ラインアンドスペースパターンの配線が得られる。
(第2の実施形態)
図6は第2の実施形態に係るパターン形成方法を示す断面図である。図7は第2の実施形態に係るパターン形成方法を示すフローチャートである。本実施形態ではラインアンドスペースパターンの形成方法について説明する。
本実施形態では、第1の実施形態の図1(c)の工程と図2(a)の工程との間に、図6(a)に示すように、ガイドパターン18及びアライメントマーク19の位置を計測する(ステップS10)。すなわち、ステップS10では、ステップS1で形成したガイドパターンの位置と、ステップS1で形成したアライメントマークの位置とを計測する。
図6(a)の位置計測の工程では、ガイドパターン18及びアライメントマーク19は露出しているので、ガイドパターン18及びアライメントマーク19の位置は、周知の光学式位置ずれ検査装置又は電子ビーム式位置ずれ検査装置を用いて計測できる。なお、AFM100をタッピングモードで操作して、アライメントマーク19及びガイドパターン18の位置を計測してもよい。
本実施形態では、ステップS10で計測したアライメントマーク19の座標位置を原点(0,0)として説明する。また、ステップS10で計測したガイドパターン18の座標位置を(x1,y1)とする。
次に、第1の実施形態のパターン形成方法を行ってステップS9に達したら、図6(b)に示すように、ガイドパターンを除去した箇所(第1の箇所)31及びそれからX軸に沿って第1のピッチの整数倍(図6(b)では1)だけ離れた箇所(第2の箇所)32の位置を計測する(ステップS11)。
本実施形態では、第1のピッチはL0(X軸に沿ったPMMA部分の繰り返しのピッチ)である。第1の箇所31の位置及び第2の箇所32の位置は、アライメントマークを除去した箇所の位置を原点としたものである。
第1の箇所31及び第2の箇所32は露出しているので、第1の箇所31の箇所及び第2の箇所32の位置は、光学式位置ずれ検査装置又は電子ビーム式位置ずれ検査装置で計測できる。なお、AFMを用いて計測してもよい。
本実施形態では、ステップSS11における第1の箇所31の座標位置を(x3,y1)、第2の箇所32の座標位置を(X4,y1)とする。
次に、上記座標位置(x1,y1)、上記座標位置(x2,y1)、上記座標位置(x3,y1)及び上記座標位置(x4,y1)を用いて、X軸に沿ったマスクパターン(PS部分24)の位置ずれ量を算出する(ステップS12)。
具体的には、x4’をx1+(x1−x2)+(x1−x3)−n(本実施形態では1)・L0(=x4’)とし、x4’とx4との差Δx(例えば、x4’−x4、又は、x4−x4’)を算出する。差Δxは、ステップS1,S3,S9のそれぞれの段階における位置ずれ量を考慮しているので、マスクパターンの位置ずれ量を正確に算出することが可能となる。
なお、本実施形態では、X軸に沿って配置されたラインアンドスペースパターンを形成したが、Y軸に沿ってもPMMA部分が第2のピッチでも繰り返して配列されているパターンを形成する場合には、ステップS4及びステップS11においてY軸に関しても計測を行う。第1のピッチ及び第2のピッチは、同じ場合もあるし、異なる場合もある。
この場合、第2のピッチをL2とし、ステップS4で計測したガイドパターンの座標位置を(x1,y2)とし、ステップS11で計測した第1の箇所の座標位置を(x1,y3)とし、ステップS11で計測した第2の箇所の座標位置を(x1,y4)とすると、ステップS12では、y4’(=y1+(y1−y2)+(y1−y3)−m・L2(mは整数))とy4との差Δy(例えば、y4’−y4、又は、y4−y4’)を算出す
本実施形態において、ステップ4においてAFMを用い、ステップS10及びS11において光学式位置ずれ検査装置を用いるパターン方法は、現状の半導体製造におけるリソグラフィ工程の位置ずれ検査方法に最も近い。
また、ステップ4においてAFMを用い、ステップS10及びS11において電子ビーム式位置ずれ検査装置を用いるパターン方法は、ナノレベルの微細パターンを形成する場合に有効である。
また、ステップ4においてAFMを用い、ステップS10及びS11においてそれぞれ別種の検査装置を用いてもよい。
また、ステップ4、ステップS10及びS11においてAFM(タッピングモード)を用いる方法は差分計測にならず最も高精度な計測が可能となる。
本実施形態において、高速な計測を実施する場合には、ステップS4においてのみAFMを用いる。
なお、上述した実施形態では、PMMA部分を除去したが、PS部分を除去しても構わない。また、ガイドパターン上にPMMA部分を形成したが、PS部分を形成しても構わない。
また、上述した実施形態はラインプロセス(LiNe Process)又はスマートプロセス(SMART Process(登録商標)を用いた場合に適用できる。
図8にラインプロセスの工程図を示す。図8において、25は架橋型PS(ポリスチレン)膜を示している。ラインプロセスでは、図8(d)の工程で形成した架橋型PS膜25がガイドパターン(化学ガイド)として用いられる。ラインプロセスの図8(d)、図8(e)及び図8(f)は、それぞれ、実施形態の図1(c)、図2(b)及び図3(b)に対応する。
図9にスマートプロセスの工程図を示す。図9において、15Nはネガ型レジストパターンを示している。スマートプロセスでは、図9(d)の工程で形成した架橋型PS膜25がガイドパターン(化学ガイド)として用いられる。スマートプロセスの図9(d)、図9(e)及び図9(f)は、それぞれ、実施形態の図1(c)、図2(b)及び図3(b)に対応する。
更に、上述した実施形態では走査型プローブ顕微鏡としてAFMを用いたが、STM(Scanning Tunneling Microscope)、FFM(Friction Force Microscope)、MFM(Magnetic Force Microscope)、SMM(Scanning Maxwell Stress Microscope)、KFM(Kelvin Probe Force Microscope Surface potential)又はSNOM(Scanning Near-field Optical Microscope)を用いてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
A1,A2…形成領域、11…基板、12…被加工膜、13…SOC膜、14…SOG膜、15,15a…ポジ型レジストパターン、15N…ネガ型レジストパターン、16…酸化膜、17…凹部、18…ガイドパターン、19…アライメントマーク(基準パターン)、20…中性化膜、21…ブロック共重合体膜、22…ミクロ相分離パターン、23…PMMA部分(第1の部分)、24…PS部分(第2の部分)、25…架橋型PS膜、31…第1の箇所、32…第2の箇所、101…カンチレバー、102…振動子、103,103a…レーザ光、104…レーザ光源、105…受光部、106…コンピュータ、107…試料、108…チャンバ、109…スキャナ。

Claims (10)

  1. 下地膜上にガイドパターンを形成する第1の工程と、
    前記下地膜上に、前記ガイドパターンを覆う、第1のポリマー及び第2のポリマーを含むブロック共重合体膜を形成する第2の工程と、
    前記ブロック共重合体膜に対してミクロ相分離を行い、前記第1のポリマーで形成された複数の第1の部分及び前記第2のポリマーで形成された複数の第2の部分を含み、前記第1の部分と前記第2の部分とが交互に配列されたミクロ相分離パターンを形成する第3の工程と、
    走査型プローブ顕微鏡を用いて、前記ガイドパターンの位置を計測する第4の工程と、
    走査型プローブ顕微鏡を用いて、前記第1の部分又は前記第2の部分の位置を計測する第6の工程と、
    前記第6の工程で計測した前記第1の部分又は前記第2の部分の前記位置、及び、前記第4の工程で計測した前記ガイドパターンの前記位置に基づいて、前記ガイドパターンに対する前記第1の部分又は前記第2の部分の位置ずれ量が許容範囲内にあるか否かを判断する第7の工程と、
    前記第7の工程において、前記位置ずれ量が前記許容範囲内にあると判断した場合、前記複数の第1の部分及び前記複数の第2の部分の一方を除去する第9の工程と
    を具備するパターン形成方法。
  2. 前記第6の工程は、前記走査型プローブ顕微鏡をタッピングモードで操作して行う請求項1に記載のパターン形成方法。
  3. 前記走査型プローブ顕微鏡は、原子間力顕微鏡を含む請求項2に記載のパターン形成方法。
  4. 前記ガイドパターンの位置の計測は、前記下地膜上に形成された基準パターンに対する位置(S4)である請求項1乃至3のいずれかに記載のパターン形成方法。
  5. 前記第3の工程において、前記ガイドパターン上には前記複数の第1の部分の一つが配置され、前記基準パターン上には前記複数の第1の部分の別の一つが配置され、
    前記第9の工程において、前記複数の第1の部分を除去し、且つ、前記ガイドパターンを除去することにより、前記複数の第2の部分からなるマスクパターンを形成する請求項4に記載のパターン形成方法。
  6. 前記第2の工程の前に、前記第1の工程で形成した前記ガイドパターンの位置を計測する第10の工程と、
    前記第9の工程の後に、前記第9の工程において除去した前記ガイドパターンの箇所(以下、第1の箇所という)の位置、及び、前記マスクパターンの前記第1の箇所の位置から一定の距離を隔てた箇所(以下、第2の箇所という)の位置を計測する第11の工程と
    を具備する請求項5に記載のパターン形成方法。
  7. 前記第11の工程の後に、前記マスクパターンの位置ずれを算出する第12の工程を行う請求項6に記載のパターン形成方法。
  8. X軸及びそれに交差するY軸で規定したXY座標系の座標位置(X軸の値、Y軸の値)を用い、
    前記複数の第2の部分は第1のピッチでもってX軸に沿って配列され、
    前記第1のピッチをL1とし、前記基準パターンの座標位置を(0,0)として、
    前記第4の工程で計測した前記ガイドパターンの前記座標位置を(x2,y1)とし、
    前記第10の工程で計測した前記ガイドパターンの座標位置を(x1,y1)とし、
    前記第11の工程で計測した前記第1の箇所の座標位置を(x3,y1)とし、
    前記第11の工程で計測した前記第2の箇所の前記座標位置を(x4,y1)とし、
    x4’をx1+(x1−x2)+(x1−x3)−n・L1(nは整数)とした場合、
    前記第12の工程において、前記x4’とx4との差を算出する請求項7に記載のパターン形成方法。
  9. 前記複数の第2の部分は第2のピッチでもってY軸に沿って配列され、
    前記第2のピッチをL2とし、
    前記第4の工程で計測した前記ガイドパターンの前記座標位置を(x1,y2)とし、
    前記第11の工程で計測した前記第1の箇所の座標位置を(x1,y3)とし、
    前記第11の工程で計測した前記第2の箇所の前記座標位置を(x1,y4)とし、
    y4’をy1+(y1−y2)+(y1−y3)−m・L’(mは整数)とした場合、
    前記第12の工程において、y4’とy4との差を算出する請求項8に記載のパターン形成方法。
  10. 前記第10の工程及び前記第11の工程の各々において、光学式位置ずれ検査装置、電子ビーム式位置ずれ検査装置又は走査型プローブ顕微鏡を用いて前記位置を計測する請求項6乃至9のいずれかに記載のパターン形成方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051964B1 (fr) * 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
CN113467188B (zh) * 2020-03-30 2022-05-13 长鑫存储技术有限公司 半导体结构及其制备方法
CN113035695A (zh) * 2021-02-25 2021-06-25 泉芯集成电路制造(济南)有限公司 一种掩膜结构的制备方法、半导体器件及其制备方法
TWI835455B (zh) * 2022-12-08 2024-03-11 東龍投資股份有限公司 製程檢測方法、製程檢測圖案及形成方法,及光罩

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064878A (ja) * 2010-09-17 2012-03-29 Toshiba Corp パターン形成方法およびインプリント用モールドの製造方法
JP2013129836A (ja) * 2013-01-07 2013-07-04 Hitachi Ltd 微細構造を有する高分子薄膜およびパターン基板の製造方法
JP2014067956A (ja) * 2012-09-27 2014-04-17 Toshiba Corp パターン形成方法及びリソグラフィ原版の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005097442A (ja) 2003-09-25 2005-04-14 Ube Ind Ltd パターン表面とその製造方法
US9005877B2 (en) * 2012-05-15 2015-04-14 Tokyo Electron Limited Method of forming patterns using block copolymers and articles thereof
EP3062334B1 (en) * 2015-02-27 2020-08-05 IMEC vzw Method for patterning an underlying layer
JP6346115B2 (ja) 2015-03-24 2018-06-20 東芝メモリ株式会社 パターン形成方法
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012064878A (ja) * 2010-09-17 2012-03-29 Toshiba Corp パターン形成方法およびインプリント用モールドの製造方法
JP2014067956A (ja) * 2012-09-27 2014-04-17 Toshiba Corp パターン形成方法及びリソグラフィ原版の製造方法
JP2013129836A (ja) * 2013-01-07 2013-07-04 Hitachi Ltd 微細構造を有する高分子薄膜およびパターン基板の製造方法

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