JP2020092132A - 半導体装置 - Google Patents

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明紘 花田
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紀秀 神内
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創 渡壁
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Abstract

【課題】酸化物半導体のソース領域およびドレイン領域を保護するための導電層の膜厚を薄くすることが可能な技術を提供することにある。【解決手段】半導体装置は、基板と、前記基板の上方に設けられた多結晶シリコンの第１半導体層と、前記第１半導体層よりも上方に設けられた酸化物半導体の第２半導体層と、前記第２半導体層の端部の上を覆い、かつ、前記第２半導体層に接続された導電層と、前記第１半導体層の上面の一部が露出するように設けられた第１コンタクトホールと、前記導電層の上面の一部が露出するように設けられた第２コンタクトホールと、前記第１コンタクトホールおよび前記第２コンタクトホールに設けられた電極配線と、を含む。前記導電層は、前記第２半導体層に接続された第１導電膜と、前記第１導電膜の上、または、上方に設けられた第２導電膜と、を含む。前記第２導電膜は、前記第１コンタクトホールおよび前記第２コンタクトホール内の洗浄に利用される洗浄液に対して耐性を有する。【選択図】図６

Description

本発明は半導体装置に関し、特に、薄膜トランジスタを有する表示装置に利用される半導体装置に適用可能である。
液晶表示装置には、酸化物半導体を用いた薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と、多結晶シリコンを用いた薄膜トランジスタと、を同一の基板に形成したものがある。このような液晶表示装置として、特開２０１７−１２６６９３号公報（特許文献１）が提案されている。
特開２００７−１７３６５２号公報（特許文献２）は、「基板１上で島状に形成されたポリシリコン膜３におけるソース領域３ａおよびドレイン領域３ｂの少なくとも一部を覆う金属膜４を形成してから、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７を形成し、金属膜４の上部にコンタクトホール８を開口する。」という薄膜トランジスタの製造方法を開示している。
特開２０１７−１２６６９３号公報 特開２００７−１７３６５２号公報
本発明者らは、多結晶シリコンを用いた薄膜トランジスタのソース領域およびドレイン領域に対する深いコンタクトホールの形成と、酸化物半導体を用いた薄膜トランジスタのソース領域およびドレイン領域に対する浅いコンタクトホールの形成と、を同時に行う製造方法に関し検討した。
この検討された製造方法において、深さの異なるコンタクトホールを、フッ素（Ｆ）系ガスをエッチングガスに用いたドライエッチングで一括的に形成し、その後、形成したコンタクトホール内をフッ化水素（ＨＦ）系の洗浄液によって洗浄する。そして、洗浄後、コンタクトホール内に、ソース電極配線やドレイン電極配線を形成する。
この場合、酸化物半導体のソース領域およびドレイン領域を保護するための導電層を、酸化物半導体のソース領域およびドレイン領域に設ける必要がある。また、この導電層は、エッチングガスおよび洗浄液に対して耐性が必要であり、導電層の膜厚が厚いと、面内均一性や絶縁膜のカバレジが困難となる場合がある。
本発明の目的は、酸化物半導体のソース領域およびドレイン領域を保護するための導電層の膜厚を薄くすることが可能な技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、半導体装置は、基板と、前記基板の上方に設けられた多結晶シリコンの第１半導体層と、前記第１半導体層よりも上方に設けられた酸化物半導体の第２半導体層と、前記第２半導体層の端部の上を覆い、かつ、前記第２半導体層に接続された導電層と、前記第１半導体層の上面の一部が露出するように設けられた第１コンタクトホールと、前記導電層の上面の一部が露出するように設けられた第２コンタクトホールと、前記第１コンタクトホールおよび前記第２コンタクトホールに設けられた電極配線と、を含む。前記導電層は、前記第２半導体層に接続された第１導電膜と、前記第１導電膜の上、または、上方に設けられた第２導電膜と、を含む。前記第２導電膜は、前記第１コンタクトホールおよび前記第２コンタクトホール内の洗浄に利用される洗浄液に対して耐性を有する。
実施形態に係る表示装置の平面図である。 図１のＡ−Ａ線に沿う断面図である。 画素の基本構成及び表示装置の等価回路を示す図である。 実施形態に係る半導体装置の構成を示す断面図である。 比較例に係る導電層の構成例を示す断面図である。 実施態様に係る導電層の構成例１を示す断面図である。 実施態様に係る導電層の構成例２を示す断面図である。 第１ゲート電極を形成した状態を示す断面図である。 第１絶縁膜を形成した状態を示す断面図である。 第２半導体層を形成した状態を示す断面図である。 保護用の導電層を形成した状態を示す断面図である。 ブロック層を形成した状態を示す断面図である。 ブロック層をパターニングした状態を示す断面図である。 ＡｌＯ膜を形成した状態を示す断面図である。 第２ゲート電極を形成した状態を示す断面図である。 第２ゲート電極をパターニングした状態を示す断面図である。 第４絶縁膜を形成した状態を示す断面図である。 コンタクトホールを形成した状態を示す断面図である。 ソースドレイン電極配線を形成した状態を示す断面図である。 図６の導電層１１１ａの製造方法を説明する断面図である。 図７（Ａ）の導電層１１１ｂの製造方法を説明する断面図である。 変形例１に係る導電層の構成例を示す断面図である。 変形例２に係る導電層の構成例を示す断面図である。 変形例３に係る導電層の構成例を示す断面図である。 変形例４に係る導電層の構成例を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第１基板（アレイ基板）から第２基板（対向基板）に向かう向きを「上」と定義し、その逆の向きを「下」と定義する。
また、「内側」及び「外側」とは、２つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック（ＥＣ）層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
（表示装置の全体構成例）
図１は、実施形態に係る表示装置の平面図である。図２は、図１のＡ−Ａ線に沿う断面図である。図１および図２において、表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、回路基板３と、を備えている。表示パネルＰＮＬは、液晶表示パネルであり、第１基板（ＴＦＴ基板、アレイ基板ともいう）ＳＵＢ１と、第２基板（対向基板ともいう）ＳＵＢ２と、液晶層ＬＣと、シールＳＥと、を備えている。
表示パネルＰＮＬは、画像を表示する表示部（表示領域）ＤＡと、表示部ＤＡの外周を囲む額縁状の非表示部（非表示領域）ＮＤＡと、を備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。
図２を参照し、第１基板ＳＵＢ１の下には下偏光板２００が貼り付けられ、第２基板ＳＵＢ２の上側には上偏光板２０１が貼り付けられている。第１基板ＳＵＢ１、第２基板ＳＵＢ２、下偏光板２００、上偏光板２０１、液晶層ＬＣの組み合わせを表示パネルＰＮＬと呼ぶ。表示パネルＰＮＬは自身では発光しないので、背面にバックライト２０２が配置されている。
実装部ＭＡには、複数の外部端子が形成されている。実装部ＭＡの複数の外部端子には、フレキシブル配線基板１が接続される。フレキシブル配線基板１には、映像信号等を供給するドライバＩＣ２が搭載されている。フレキシブル配線基板１には、ドライバＩＣ２や表示装置ＤＳＰに外部から信号や電力を供給するための回路基板３が接続されている。なお、ＩＣチップ２は、実装部ＭＡに実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。
図１に示すように、表示領域ＤＡには、複数の画素ＰＸがマトリクス状に形成され、各画素ＰＸはスイッチング素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を有している。非表示領域ＮＤＡには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ（ＴＦＴ）を有している。
画素ＰＸのスイッチング素子として用いられる薄膜トランジスタは、リーク電流が小さいことが必要である。酸化物半導体による薄膜トランジスタは、リーク電流を小さいので、画素ＰＸのスイッチング素子を構成する薄膜トランジスタとしては、酸化物半導体による薄膜トランジスタが適している。以後、酸化物半導体をＯＳ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＯＳには、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＺｎＯＮ（Ｚｉｎｃ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ）、ＩＧＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｏｘｉｄｅ）等がある。以後、酸化物半導体をＯＳで代表させて説明する。ＯＳはキャリアの移動度が小さいので、表示装置ＤＳＰ内に内蔵する駆動回路を、ＯＳを用いたＴＦＴで形成することは難しい場合がある。以後、ＯＳは、ＯＳを用いたＴＦＴの意味でも使用する。
一方、ＬＴＰＳ（Lｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ−Ｓｉ）は移動度が高いので、駆動回路を構成する薄膜トランジスタとして適している。液晶表示装置では、多結晶シリコンまたは多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）にＬＴＰＳを用いることが多いので、以下Ｐｏｌｙ-ＳｉをＬＴＰＳともいう。ＬＴＰＳで形成したＴＦＴは移動度が大きいので、駆動回路をＬＴＰＳを用いた薄膜トランジスタで形成するのが良い。以後、ＬＴＰＳは、ＬＴＰＳを用いたＴＦＴの意味でも使用する。
つまり、画素ＰＸに使用される薄膜トランジスタは、リーク電流が小さいことが必要なので、酸化物半導体（ＯＳ）を使用し、駆動回路に使用される薄膜トランジスタは移動度が大きい必要があるので、ＬＴＰＳを使用することが合理的である。
本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ−Ｙ平面と平行な面である。
（表示装置の回路構成例）
図３は、画素ＰＸの基本構成及び表示装置ＤＳＰの等価回路を示す図である。複数の画素ＰＸ第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。複数本の走査線Ｇ（Ｇ１、Ｇ２・・・）は、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓ（Ｓ１、Ｓ２・・・）は、信号線駆動回路ＳＤに接続されている。複数本の共通電極ＣＥ（ＣＥ１、ＣＥ２・・・）は、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。１つの画素ＰＸは、１本の走査線と、１本の信号線と、１本の共通電極ＣＥと、に接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。走査線駆動回路ＧＤ、信号線駆動回路ＳＤ、および、電圧供給部ＣＤは、薄膜トランジスタ（ＴＦＴ）によって構成される。
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷと接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
（薄膜トランジスタの構成例）
図４は、実施形態に係る半導体装置の構成を示す断面図である。図４に示す半導体装置１０は、複数の薄膜トランジスタＴＦＴ１、ＴＦＴ２を備えた第１基板である。図４において、左側の薄膜トランジスタ（第１薄膜トランジスタ）ＴＦＴ１はＬＴＰＳを用いた薄膜トランジスタ（ＬＴＰＳＴＦＴともいう）であり、右側の薄膜トランジスタ（第２薄膜トランジスタ）ＴＦＴ２は酸化物半導体（ＯＳ）を用いた薄膜トランジスタ（ＯＳＴＦＴともいう）である。半導体装置１０は、表示パネルに内蔵される半導体装置である。
半導体装置１０は、基板１００、下地膜１０１、第１半導体層１０２、第１ゲート絶縁膜１０４、第１ゲート電極１０５、遮光層１０６、第１絶縁膜１０７、第２絶縁膜１０８、第２半導体層１０９、導電層１１１、第２ゲート絶縁膜１１２、アルミニウム酸化膜（ＡｌＯ膜）１１３、第２ゲート電極１１６、第３絶縁膜１１７、第４絶縁膜１１８等を備えている。なお、ＡｌＯ膜１１３は、一例であり、これに限定されるわけではない。ＡｌＯ膜は、酸素を多く含んだ酸化物半導体膜へ変更することも可能である。ＡｌＯ膜１１３は、後述されるように、第２半導体層１０９のチャネル領域１０９１へ酸素を供給するために利用される膜である。つまり、膜１１３は、酸化物半導体のチャネル領域に酸素を供給することが可能な手段（膜または層）であればよいので、ＡｌＯ膜や酸素を多く含んだ酸化物半導体膜を利用することができる。以下では、ＡｌＯ膜を代表例として説明する。
図４において、ガラスあるいは樹脂で形成された基板１００の上に下地膜１０１が形成されている。下地膜１０１は、ガラス等からの不純物をブロックするもので、通常は、ＣＶＤによるシリコン酸化物ＳｉＯあるいはシリコン窒化物ＳｉＮ等で形成されている。なお、本明細書におけるＡＢ(例：ＳｉＯ)等の表記はそれぞれＡ及びＢを構成元素とする化合物であることを示すものであって、Ａ，Ｂがそれぞれ等しい組成比であることを意味するのではない。
下地膜１０１の上には、ＬＴＰＳＴＦＴのための第１半導体層１０２が形成されている。第１半導体層１０２は、ＬＴＰＳで形成されている。第１半導体層１０２を覆って第１ゲート絶縁膜１０４が形成されている。第１半導体層１０２は、たとえば、非晶質シリコン（ａ−Ｓｉ）を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してａ−Ｓｉを多結晶質シリコン（Ｐｏｌｙ−Ｓｉ）に変換し、その後、Ｐｏｌｙ−Ｓｉをパターニングして形成することが可能である。第１ゲート絶縁膜１０４はＴＥＯＳ(Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料とするＳｉＯによって形成することが出来る。
第１ゲート絶縁膜１０４の上に第１ゲート電極１０５、および遮光層１０６が形成される。第１ゲート電極１０５および遮光層１０６は、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。遮光層１０６は、ＯＳＴＦＴのチャネル領域１０９１へバックライト２０２からの光が照射されないように遮光するためのものである。
第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って第１絶縁膜１０７が形成される。第１絶縁膜１０７はＣＶＤによるＳｉＮで形成される。第１絶縁膜１０７の上には、第２絶縁膜１０８が形成される。第２絶縁膜１０８はＣＶＤによるＳｉＯで形成される。
第２絶縁膜１０８の上には、ＯＳＴＦＴのための第２半導体層１０９が形成されている。第２半導体層１０９は、ＯＳで形成されている。第２半導体層１０９は、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３を含む。チャネル領域１０９１は、ドレイン領域１０９２とソース領域１０９３との間に設けられる。したがって、薄膜トランジスタＴＦＴ２は、薄膜トランジスタＴＦＴ１よりも、基板１００から見た場合に、上方に位置する。
第２半導体層１０９の一端の端部および他端の端部には、保護用の導電層１１１が設けられる。すなわち、導電層１１１は、チャネル領域１０９１に接していないドレイン領域１０９２の端部、および、チャネル領域１０９１に接していないソース領域１０９３の端部に接続される。なお、導電層１１１については、後に詳細に説明する。
第２絶縁膜１０８、第２半導体層１０９および導電層１１１を覆って第２ゲート絶縁膜１１２が形成される。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。
チャネル領域１０９１の上に対応する第２ゲート絶縁膜１１２の上には、アルミニウム酸化膜（以後ＡｌＯで代表させる）１１３が形成されている。ＡｌＯ膜１１３の上には、第２ゲート電極１１６が形成される。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。ＡｌＯ膜１１３は、チャネル領域１０９１に対応した部分にのみ形成されている。ＡｌＯ膜１１３は、第２半導体層１０９のチャネル領域１０９１に酸素を供給する役割を有する。ＡｌＯ膜１１３は、酸素を多く含む酸化物半導体膜を利用することも可能である。
第２ゲート絶縁膜１１２、第２ゲート電極１１６、およびＡｌＯ膜１１３を覆って、第３絶縁膜１１７が形成される。第３絶縁膜１１７はＳｉＮで形成される。第３絶縁膜１１７の上には、第４絶縁膜１１８が形成される。第４絶縁膜１１８はＳｉＯで形成される。
その後、ＬＴＰＳＴＦＴにソースドレイン電極配線１１９を形成すためのコンタクトホール（第１コンタクトホール）１２０、及び、ＯＳＴＦＴにソースドレイン電極配線１２１を形成するためのコンタクトホール（第２コンタクトホール）１２２を形成する。コンタクトホール１２０は、第１半導体層１０２のドレイン領域およびソース領域の上面の一部が露出するように設けられる。また、コンタクトホール（第２コンタクトホール）１２２は、導電層１１１の上面の一部が露出するように設けられる。
コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系ガスをエッチングガスに用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ側では、６層の絶縁膜にコンタクトホール１２０を形成し、ＯＳＴＦＴ側では３層の絶縁膜にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をフッ化水素（ＨＦ）系の洗浄液によって洗浄し、洗浄後、ソースドレイン電極配線１１９、１２１を形成する。なお、本明細書では、ソースドレイン電極配線１１９、１２１は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線１１９、１２１としている。ソースドレイン電極配線１１９、１２１は、例えば、Ｔｉ、Ａｌ合金、Ｔｉ等の積層膜で形成することができる。
図４に示すように、ＬＴＰＳＴＦＴ（ＴＦＴ１）側ではコンタクトホール１２０は６層の絶縁膜（１１８、１１７、１１２、１０８、１０７、１０４）に対して形成するのに対し、ＯＳＴＦＴ（ＴＦＴ２）側では、３層の絶縁膜（１１８、１１７、１１２）に対してコンタクトホール１２２を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、ＬＴＰＳＴＦＴ（ＴＦＴ１）側に合わせる必要がある。つまり、ＯＳＴＦＴ側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の導電層１１１を設けることで、第２半導体層１０９の消失を防止し、ＯＳＴＦＴ（ＴＦＴ２）を安定して形成することが出来る。
図４には、ＬＴＰＳＴＦＴ（ＴＦＴ１）のゲート電極配線は図示されていないが、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）にコンタクトホールを形成し、洗浄後、そのコンタクトホールにゲート電極配線を形成すればよい。同様に、ＯＳＴＦＴ（ＴＦＴ２）のゲート電極配線は図示されていないが、２層の絶縁膜（１１８、１１７）にコンタクトホールを形成し、洗浄後、そのコンタクトホールにゲート電極配線を形成すればよい。これらのゲート電極配線用のコンタクトホールの形成および洗浄は、コンタクトホール１２０，１２２の形成および洗浄と、同時に、行うことが可能である。
このように、第２半導体層１０９のチャネル領域１０９１にはＡｌＯ膜１１３から十分な酸素が供給され、高抵抗化される。したがって、良好なトランジスタ特性を有するＯＳＴＦＴを実現できる。また、良好なトランジスタ特性を有するＯＳＴＦＴを用いた表示装置などの半導体装置を実現できる。
（導電膜の構成例）
以下、図４の導電層１１１について詳しく説明する。まず、図５を用いて比較例に係る導電膜の構成例を説明する。その後、図６および図７を用いて、本実施態様に係る導電膜の構成例を説明する。
（比較例）
図５は、比較例に係る導電膜の構成例を示す断面図である。図５は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１−１が選択的に設けられ状態を示す断面図である。導電層１１１−１は、たとえば、チタンＴｉで形成され、その膜厚Ｄ１１１−１は、２００ｎｍ〜２５０ｎｍ程度である。導電層１１１−１の膜厚は、コンタクトホール１２０、１２２の形成時に利用されるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のなどのフッ素系ガスをエッチングガスに用いたドライエッチングや、コンタクトホール１２０、１２２内の洗浄に利用されるＨＦ系の洗浄液によって、チタンＴｉがエッチングされることを考慮して決められている。
このように、導電層１１１−１の膜厚が厚い場合、チタンＴｉ形成時の面内均一性や絶縁膜（第２ゲート絶縁膜１１２、第３絶縁膜１１７、第４絶縁膜１１８）のカバレジが困難となる場合がある。
（導電層の構成例１）
図６は、実施態様に係る導電層の構成例１を示す断面図である。図６は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ａが選択的に設けられた状態を示す断面図である。
導電層１１１ａは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた上層の導電膜Ｍｂと、を含む２層の積層膜である。導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚ＤＭａは、５０ｎｍ程度である。導電膜Ｍｂは、一例では、インジウム・ティン・オキサイド（ＩＴＯ）から構成された透明な導電層であり、その膜厚ＤＭｂは、５０ｎｍ程度である。
ＩＴＯの導電膜Ｍｂは、コンタクトホール１２０、１２２の形成時のドライエッチングに利用されるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスや、コンタクトホール１２０、１２２内の洗浄しに利用されるフッ化水素（ＨＦ）系の洗浄液によって、ほとんど、エッチングされない。つまり、ＩＴＯの導電膜Ｍｂは、フッ素系のエッチングガスおよびＨＦ系の洗浄液に対して耐性を有している。したがって、導電膜Ｍｂが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
したがって、導電層１１１ａの膜厚は、比較例の導電層１１１−１の膜厚より薄くできる。その結果、導電層１１１ａを覆って形成される絶縁膜（第２ゲート絶縁膜１１２、第３絶縁膜１１７、第４絶縁膜１１８）のカバレジを向上できる。
（導電層の構成例２）
図７は、実施態様に係る導電層の構成例２を示す断面図である。図７（Ａ）は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ｂが選択的に設けられた状態を示す断面図である。図７（Ｂ）は、コンタクトホール１２０、１２２をドライエッチングにより形成した後、コンタクトホール１２０、１２２内をＨＦ系の洗浄液によって洗浄した後の導電層１１１ｂの状態を示す断面図である。
図７（Ａ）に示すように、導電層１１１ｂは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた中間層の導電膜Ｍｂと、導電膜Ｍｂの上に設けられた上層の導電膜Ｍｃと、を含む３層の積層膜で構成する。導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚ＤＭａは、５０ｎｍ程度である。導電膜Ｍｂは、一例では、チタン窒化膜ＴｉＮから構成され、その膜厚ＤＭｂは、１０ｎｍ程度である。導電膜Ｍｃは、一例では、アルミニウムＡｌから構成され、その膜厚ＤＭｃは、１０ｎｍ程度である。
アルミニウムＡｌの導電膜Ｍｃは、ドライエッチングに用いられるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスでは、ほとんどエッチングされない。アルミニウムＡｌの導電膜Ｍｃは、コンタクトホール１２０、１２２内の洗浄に利用されるＨＦ系の洗浄液によってエッチングされるが、チタン窒化膜ＴｉＮの導電膜Ｍｂは、ＨＦ系の洗浄液によって、ほとんど、エッチングされない。つまり、アルミニウムＡｌの導電膜Ｍｃは、フッ素系のエッチングガス対して耐性を有している。一方、チタン窒化膜ＴｉＮの導電膜Ｍｂは、ＨＦ系の洗浄液に対して耐性を有している。
つまり、アルミニウムＡｌの導電膜Ｍｃは、ドライエッチングに用いられるエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜ＴｉＮの導電膜Ｍｂは、ＨＦ系の洗浄液に対するエッチングストッパーとしての役割を有する。したがって、導電膜Ｍｂの上に導電膜Ｍｃを設けることで、製造工程を考慮された導電層１１１ｂの構成を提供できる。
したがって、図７（Ｂ）に示すように、ＨＦ系の洗浄液によりコンタクトホール１２０、１２２内の洗浄後において、導電層１１１ｂは、基本的に、導電膜Ｍａと、導電膜Ｍａの上に設けられた導電膜Ｍｂと、になる。導電膜Ｍｂが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
したがって、導電層１１１ｂの膜厚は、比較例の導電層１１１−１の膜厚より薄くできる。その結果、導電層１１１ｂを覆って形成される絶縁膜（第２ゲート絶縁膜１１２、第３絶縁膜１１７、第４絶縁膜１１８）のカバレジを向上できる。
（半導体装置の基本的な製造方法）
図８から図１９を用いて、図４で説明された半導体装置を実現する各製造工程における断面図である。
図８は、第１ゲート電極を形成した状態を示す断面図である。まず、絶縁性の基板１００上に下地膜１０１を形成し、下地膜１０１の上に第１半導体層１０２を選択的に形成する。下地膜１０１および第１半導体層１０２を覆って第１ゲート絶縁膜１０４を形成し、第１ゲート絶縁膜１０４の上に第１ゲート電極１０５および遮光層１０６を選択的に形成する。
第１ゲート電極１０５を形成した後、第１ゲート電極１０５をマスクにして、第１半導体層１０２に、Ｂ（ボロン）あるいはＰ（リン）をイオンインプランテーションでドープする。これにより、第１半導体層１０２に対し第１ゲート電極１０５で覆われた以外の部分に、Ｐ型あるいはＮ型の導電性を付与し、半導体層１０２にドレイン領域およびソース領域を形成する。
図９は、第１絶縁膜を形成した状態を示す断面図である。第１ゲート電極１０５、遮光層１０６および第１ゲート絶縁膜１０４を覆って、第１絶縁膜１０７を形成する。第１絶縁膜１０７は、たとえば、ＣＶＤによるＳｉＮで形成される。
図１０は、第２半導体層を形成した状態を示す断面図である。第１絶縁膜１０７の上に、第２絶縁膜１０８を形成し、第２絶縁膜１０８の上に第２半導体層１０９を選択的に形成する。第２絶縁膜１０８は、たとえば、ＣＶＤによるＳｉＯで形成される。第２半導体層１０９は、ＯＳで形成されている。
図１１は、第２半導体層１０９の両端に保護用の導電層１１１を選択的に形成した状態を示す断面図である。導電層１１１は、たとえば、図６または図７で説明されたような構成にされる。導電層１１１は、図４で説明されたように、コンタクトホール（１２０，１２２）形成時のエッチングガスおよび洗浄液による第２半導体層１０９の消失を防止するための保護膜である。
図１２は、ブロック層を形成した状態を示す断面図である。第２絶縁膜１０８、第２半導体層１０９および導電層１１１を覆って第２ゲート絶縁膜１１２を形成する。その後、第２ゲート絶縁膜１１２の上にブロック層１１４を形成する。第２ゲート絶縁膜１１２は、ＳｉＨ４（シラン）とＮ２Ｏ（亜酸化窒素）を用いたＣＶＤによるＳｉＯによって形成することが出来る。ブロック層１１４は、酸素濃度の少ないＯＳ、または、ＳｉＮにより形成することができる。ブロック層１１４の膜厚は、たとえば、１０ｎｍ〜３０ｎｍ程度である。
図１３は、ブロック層１１４を選択的にパターニングした状態を示す断面図である。ブロック層１１４は、断面視および平面視において、第２半導体層１０９のチャネル領域（１０９１）の上側を覆う様な開口部を有するように、選択的にパターニングされている。
図１４は、ＡｌＯ膜を形成した状態を示す断面図である。ブロック層１１４およびブロック層１１４の開口部から露出する第２ゲート絶縁膜１１２の上に、ＡｌＯ膜１１３を形成する。ＡｌＯ膜１１３は、反応性スパッタリングによって形成するので、大量の酸素を含んでいる。この酸素は第２半導体層１０９のチャネル領域１０９１の絶縁抵抗を安定化している。つまり、ＡｌＯ膜１１３の成膜時の酸素Ｏ２は、ブロック層１１４によってブロックされるが、ブロック層１１４の設けられていない第２半導体層１０９のチャネル領域１０９１には、多くの酸素が導入されるので、チャネル領域１０９１は過酸素化され、高抵抗化される。一方、第２半導体層１０９のドレイン領域１０９２およびソース領域１０９３は、ブロック層１１４によって酸素の供給が制限されるので、過酸素化されず、低抵抗を保持しやすい状態とされる。
ＡｌＯ膜１１３は、酸素を多く含む酸化物半導体膜を利用することも可能である。また、本明細書では、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３は、説明を簡単化する目的で、チャネル領域、ドレイン領域およびソース領域の各領域が形成される予定の領域を示す場合にも、チャネル領域１０９１、ドレイン領域１０９２およびソース領域１０９３として示して説明する。
図１５は、第２ゲート電極を形成した状態を示す断面図である。ＡｌＯ膜１１３の上に、第２ゲート電極１１６を形成する。第２ゲート電極１１６は、例えば、Ｔｉ−Ａｌ合金−Ｔｉ等の積層膜あるいは、ＭｏＷ合金等で形成される。
図１６は、第２ゲート電極をパターニングした状態を示す断面図である。ブロック層１１４、ＡｌＯ膜１１３および第２ゲート電極１１６を選択的にパターニングする。ＡｌＯ膜１１３および第２ゲート電極１１６は、第２半導体層１０９のチャネル領域（１０９１）の上側を覆う様に選択的にパターニングされる。
図１６において、第２ゲート電極１１６をマスクとして、イオンインプランテーションを行い、第２ゲート電極１１６で覆われた部分以外の第２半導体層１０９に導電性を付与する。イオンインプランテーションのイオンには、Ｂ（ボロン）、Ｐ（リン）、Ａｒ（アルゴン）等が使用される。イオンインプランテーションによって、第２半導体層１０９に導電性のドレイン領域１０９２とソース領域１０９３が形成される。したがって、特性の安定した、酸化物半導体（ＯＳ）を用いた薄膜トランジスタを実現することが出来る。
図１７は、第４絶縁膜を形成した状態を示す断面図である。第２ゲート絶縁膜１１２、ＡｌＯ膜１１３および第２ゲート電極１１６を覆って第３絶縁膜１１７を形成する。その後、第３絶縁膜１１７の上に第４絶縁膜１１８を形成する。第３絶縁膜１１７はＣＶＤによるＳｉＮで形成される。第４絶縁膜１１８はＣＶＤによるＳｉＯで形成される。
図１８は、コンタクトホール１２０、１２２を形成した状態を示す断面図である。コンタクトホール１２０、１２２は、例えば、ＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）のフッ素系ガスを用いたドライエッチングで形成される。ＬＴＰＳＴＦＴ（ＴＦＴ１）側では、第１半導体層のドレイン領域およびソース領域の上面の一部が露出するように、６層の絶縁膜（１１８、１１７、１１２、１０８、１０７、１０４）にコンタクトホール１２０を形成する。ＯＳＴＦＴ（ＴＦＴ２）側では、導電層１１１の上面の一部が露出するように、３層の絶縁膜（１１８、１１７、１１２）にコンタクトホール１２２を形成する。その後、コンタクトホール１２０、１２２をＨＦ系の洗浄液によって洗浄する。
図１８には図示されないが、第１ゲート電極１０５および第２ゲート電極１１６に対するコンタクトホールも、ドライエッチングによって同時に形成することができる。この場合、第１ゲート電極１０５が露出するように、５層の絶縁膜（１１８、１１７、１１２、１０８、１０７）にコンタクトホールが形成される。また、第２ゲート電極１１６が露出するように、２層の絶縁膜（１１８、１１７）にコンタクトホールが形成される。
図１９は、ソースドレイン電極配線を形成した状態を示す断面図である。コンタクトホール１２０、１２２の洗浄後、コンタクトホール１２０、１２２にソースドレイン電極配線１１９およびソースドレイン電極配線１２１を形成する。
（導電層１１１ａの製造方法）
図２０は、図６の導電層１１１ａの製造方法を説明する断面図である。図２０は、図１１の第２半導体層１０９の両端に保護用の導電層１１１を選択的に形成する製造工程を、詳細に説明する断面図である。
図２０（Ａ）は、レジスト膜ＲＥを選択的に形成した状態を示す断面図である。まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上を覆う様に、チタンＴｉの導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、ＩＴＯの導電膜Ｍｂを形成する。
その後、導電膜Ｍｂの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜ＲＥを形成する。レジスト膜ＲＥは、導電層１１１ａの形成領域に対応する導電膜Ｍｂの上に選択的に形成される。
図２０（Ｂ）は、導電膜Ｍｂをエッチングした状態を示す断面図である。レジスト膜ＲＥをマスクとして、ウエットエッチングを行い、レジスト膜ＲＥで覆われていない部分の導電膜Ｍｂを除去する。これにより、導電膜Ｍｂが選択的にパターニングされる。
図２０（Ｃ）は、導電膜Ｍａをエッチングした状態を示す断面図である。レジスト膜ＲＥをマスクとしてドライエッチングを行い、レジスト膜ＲＥで覆われていない部分の導電膜Ｍａを除去する。これにより、導電膜Ｍａが選択的にパターニングされる。
図２０（Ｄ）は、ＩＴＯの導電膜Ｍｂを焼成した状態を示す断面図である。レジスト膜ＲＥを除去した後、選択的に形成されたＩＴＯの導電膜Ｍｂを焼成する。これにより、ＩＴＯの導電膜Ｍｂは、コンタクトホール１２０、１２２の形成時のドライエッチングに利用されるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガス、さらにＨＦ系の洗浄液に耐えられる様になる。
以上のようにして、図６に示される導電層１１１ａが形成される。
（導電層１１１ｂの製造方法）
図２１は、図７（Ａ）の導電層１１１ｂの製造方法を説明する断面図である。図２１は、図１１の第２半導体層１０９の両端に保護用の導電層１１１を選択的に形成する製造工程を、詳細に説明する断面図に対応している。
図２１（Ａ）は、レジスト膜ＲＥを選択的に形成した状態を示す断面図である。まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上に、チタンＴｉの導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、チタン窒化膜ＴｉＮの導電膜Ｍｂを形成する。そして、導電膜Ｍｂの上に、アルミニウムＡｌの導電膜Ｍｃを形成する。
その後、導電膜Ｍｃの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜ＲＥを形成する。レジスト膜ＲＥは、導電層１１１ｂの形成領域に対応する導電膜Ｍｃの上に選択的に形成される。
図２１（Ｂ）は、導電膜Ｍａ，導電膜Ｍｂおよび導電膜Ｍｃをエッチングした状態を示す断面図である。レジスト膜ＲＥをマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜ＲＥに覆われていない部分の導電膜Ｍａ、導電膜Ｍｂ、および導電膜Ｍｃを除去する。これにより、導電膜Ｍａ、導電膜Ｍｂ、および導電膜Ｍｃが選択的にパターニングされる。
図２１（Ｃ）は、レジスト膜ＲＥを除去した状態を示す断面図である。レジスト膜ＲＥを除去し、導電膜Ｍａ，導電膜Ｍｂおよび導電膜Ｍｃの３層の積層膜で構成された導電層１１１ｂを形成する。
以上のようにして、図７（Ａ）に示される導電層１１１ｂが形成される。
（変形例）
以下に、導電層１１１の変形例をいくつか説明する。
（変形例１)
図２２は、変形例１に係る導電層の構成例を示す断面図である。図２２（Ａ）は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ｃが選択的に設けられた状態を示す断面図である。図２２（Ｂ）は、コンタクトホール１２０、１２２をドライエッチングにより形成した後、コンタクトホール１２０、１２２内をＨＦ系の洗浄液によって洗浄した後の導電層１１１ｃの状態を示す断面図である。
図２２（Ａ）に示すように、導電層１１１ｃは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた導電膜Ｍｂと、導電膜Ｍｂの上に設けられた導電膜Ｍｃと、導電膜Ｍｃの上に設けられた導電膜Ｍｄと、導電膜Ｍｄの上に設けられた導電膜Ｍｅと、を含む５層の積層膜で構成する。
導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚は、５０ｎｍ程度である。導電膜Ｍｂは、一例では、アルミニウムＡｌから構成され、その膜厚は、３００ｎｍ程度である。導電膜Ｍｃは、一例では、チタンＴｉから構成され、その膜厚は、５０ｎｍ程度である。導電膜Ｍｄは、一例では、チタン窒化膜ＴｉＮから構成され、その膜厚は、１０ｎｍ程度である。導電膜Ｍｅは、一例では、アルミニウムＡｌから構成され、その膜厚は、１０ｎｍ程度である。
図７で説明されたように、アルミニウムＡｌの導電膜Ｍｅは、ドライエッチングに用いられるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスでは、ほとんどエッチングされない。アルミニウムＡｌの導電膜Ｍｅは、コンタクトホール１２０、１２２内の洗浄に利用されるＨＦ系の洗浄液によってエッチングされるが、チタン窒化膜ＴｉＮの導電膜Ｍｄは、ＨＦ系の洗浄液によって、ほとんど、エッチングされない。
アルミニウムＡｌの導電膜Ｍｅは、ドライエッチングに用いられるフッ素系のエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜ＴｉＮの導電膜Ｍｄは、ＨＦ系の洗浄液に対するエッチングストッパーとしての役割を有する。
したがって、図２２（Ｂ）に示すように、ＨＦ系の洗浄液によりコンタクトホール１２０、１２２内の洗浄後において、導電層１１１ｃは、基本的に、導電膜Ｍａと、導電膜Ｍｂと、導電膜Ｍｃと、導電膜Ｍｄと、になる。導電膜Ｍｄが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
図２２において、導電膜Ｍａ、導電膜Ｍｂおよび導電膜Ｍｃの３層の積層膜は、たとえば、導電配線として利用することができる。つまり、図１１において、第２絶縁膜１０８の上に導電配線を形成する場合、その導電配線として、導電膜Ｍａ、導電膜Ｍｂおよび導電膜Ｍｃの３層の積層膜が利用できる。したがって、第２絶縁膜１０８の上に導電配線を形成する工程が、導電層１１１ｃを形成する工程に含まれるので、第２絶縁膜１０８の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
導電層１１１ｃは、たとえば、以下のような工程により形成することができる。
まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上に、導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、導電膜Ｍｂを形成し、導電膜Ｍｂの上に導電膜Ｍｃを形成する。さらに、導電膜Ｍｃの上に導電膜Ｍｄを形成し、導電膜Ｍｄの上に導電膜Ｍｅを形成する。
その後、導電膜Ｍｅの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層１１１ｃの形成領域に対応する導電膜Ｍｅの上に選択的に形成される。
そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、導電膜Ｍｄおよび導電膜Ｍｅを除去する。これにより、導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、導電膜Ｍｄおよび導電膜Ｍｅが選択的にパターニングされる。
（変形例２)
図２３は、変形例２に係る導電層の構成例を示す断面図である。図２３（Ａ）は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ｄが選択的に設けられた状態を示す断面図である。図２３（Ｂ）は、コンタクトホール１２０、１２２をドライエッチングにより形成した後、コンタクトホール１２０、１２２内をＨＦ系の洗浄液によって洗浄した後の導電層１１１ｄの状態を示す断面図である。
図２３（Ａ）に示すように、導電層１１１ｄは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた導電膜Ｍｂと、導電膜Ｍｂの上に設けられた導電膜Ｍｃと、を含む３層の積層膜で構成する。
導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚は、５０ｎｍ程度である。導電膜Ｍｂは、一例では、チタン窒化膜ＴｉＮから構成され、その膜厚は、１０ｎｍ程度である。導電膜Ｍｃは、一例では、チタンＴｉから構成され、その膜厚は、１００ｎｍ程度である。
チタン窒化膜ＴｉＮの導電膜Ｍｂは、ＨＦ系の洗浄液によって、ほとんど、エッチングされない。チタン窒化膜ＴｉＮの導電膜Ｍｂは、ＨＦ系の洗浄液に対するエッチングストッパーとしての役割を有する。チタンＴｉの導電膜Ｍｃは、ドライエッチングに用いられるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスでエッチングされる膜厚だけ、成膜されている。
したがって、図２３（Ｂ）に示すように、ＨＦ系の洗浄液によりコンタクトホール１２０、１２２内の洗浄後において、導電層１１１ｄは、基本的に、導電膜Ｍａと、導電膜Ｍｂと、になる。導電膜Ｍｂが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
この構成では、図２３（Ａ）で示す導電層１１１ｄの膜厚は、比較例の導電層１１１−１の膜厚より薄くできる。その結果、導電層１１１ｄを覆って形成される絶縁膜（第２ゲート絶縁膜１１２、第３絶縁膜１１７、第４絶縁膜１１８）のカバレジも、向上できる。
導電層１１１ｄは、たとえば、以下のような工程により形成することができる。
まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上に、導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、導電膜Ｍｂを形成し、導電膜Ｍｂの上に導電膜Ｍｃを形成する。
その後、導電膜Ｍｃの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層１１１ｄの形成領域に対応する導電膜Ｍｃの上に選択的に形成される。
そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ｍａ、導電膜Ｍｂ、および導電膜Ｍｃを除去する。これにより、導電膜Ｍａ、導電膜Ｍｂ、および導電膜Ｍｃが選択的にパターニングされる。
（変形例３)
図２４は、変形例３に係る導電層の構成例を示す断面図である。図２４（Ａ）は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ｅが選択的に設けられた状態を示す断面図である。図２４（Ｂ）は、コンタクトホール１２０、１２２をドライエッチングにより形成した後、コンタクトホール１２０、１２２内をＨＦ系の洗浄液によって洗浄した後の導電層１１１ｅの状態を示す断面図である。
図２４（Ａ）に示すように、導電層１１１ｅは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた導電膜Ｍｂと、導電膜Ｍｂの上に設けられた導電膜Ｍｃと、導電膜Ｍｃの上に設けられた導電膜Ｍｄと、を含む４層の積層膜で構成する。
導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚は、５０ｎｍ程度である。導電膜Ｍｂは、一例では、アルミニウムＡｌから構成され、その膜厚は、３００ｎｍ程度である。導電膜Ｍｃは、一例では、チタン窒化膜ＴｉＮから構成され、その膜厚は、１０ｎｍ程度である。導電膜Ｍｄは、一例では、チタンＴｉから構成され、その膜厚は、１００ｎｍ程度である。
チタン窒化膜ＴｉＮの導電膜Ｍｃは、ＨＦ系の洗浄液によって、ほとんど、エッチングされない。チタン窒化膜ＴｉＮの導電膜Ｍｃは、ＨＦ系の洗浄液に対するエッチングストッパーとしての役割を有する。チタンＴｉの導電膜Ｍｃは、ドライエッチングに用いられるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスでエッチングされる膜厚だけ、成膜されている。
したがって、図２４（Ｂ）に示すように、ＨＦ系の洗浄液によりコンタクトホール１２０、１２２内の洗浄後において、導電層１１１ｅは、基本的に、導電膜Ｍａと、導電膜Ｍｂと、導電膜Ｍｃと、になる。導電膜Ｍｃが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
図２４において、導電膜Ｍａおよび導電膜Ｍｂの２層の積層膜は、たとえば、導電配線として利用することができる。つまり、図１１において、第２絶縁膜１０８の上に導電配線を形成する場合、その導電配線として、導電膜Ｍａおよび導電膜Ｍｂの２層の積層膜が利用できる。したがって、第２絶縁膜１０８の上に導電配線を形成する工程が、導電層１１１ｅを形成する工程に含まれるので、第２絶縁膜１０８の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
導電層１１１ｅは、たとえば、以下のような工程により形成することができる。
まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上に、導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、導電膜Ｍｂを形成し、導電膜Ｍｂの上に導電膜Ｍｃを形成する。さらに、導電膜Ｍｃの上に導電膜Ｍｄを形成する。
その後、導電膜Ｍｄの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層１１１ｅの形成領域に対応する導電膜Ｍｄの上に選択的に形成される。
そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、および導電膜Ｍｄを除去する。これにより、導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、および導電膜Ｍｄが選択的にパターニングされる。
（変形例４)
図２５は、変形例４に係る導電層の構成例を示す断面図である。図２５（Ａ）は、第２絶縁膜１０８の上に設けられた第２半導体層１０９の一端の端部および他端の端部に、保護用の導電層１１１ｆが選択的に設けられた状態を示す断面図である。図２４（Ｂ）は、コンタクトホール１２０、１２２をドライエッチングにより形成した後、コンタクトホール１２０、１２２内をＨＦ系の洗浄液によって洗浄した後の導電層１１１ｆの状態を示す断面図である。
図２５（Ａ）に示すように、導電層１１１ｆは、下層の導電膜Ｍａと、導電膜Ｍａの上に設けられた導電膜Ｍｂと、導電膜Ｍｂの上に設けられた導電膜Ｍｃと、導電膜Ｍｃの上に設けられた導電膜Ｍｄと、を含む４層の積層膜で構成する。
導電膜Ｍａは、一例では、チタンＴｉから構成され、その膜厚は、５０ｎｍ程度である。導電膜Ｍｂは、一例では、アルミニウムＡｌから構成され、その膜厚は、３００ｎｍ程度である。導電膜Ｍｃは、一例では、チタン窒化膜ＴｉＮから構成され、その膜厚は、１０ｎｍ程度である。導電膜Ｍｄは、一例では、アルミニウムＡｌから構成され、その膜厚は、１０ｎｍ程度である。
図７で説明されたように、アルミニウムＡｌの導電膜Ｍｄは、ドライエッチングに用いられるＣＦ系（例えばＣＦ４）、あるいは、ＣＨＦ系（例えばＣＨＦ３）などのフッ素系のエッチングガスでは、ほとんどエッチングされない。アルミニウムＡｌの導電膜Ｍｄは、コンタクトホール１２０、１２２内の洗浄に利用されるＨＦ系の洗浄液によってエッチングされるが、チタン窒化膜ＴｉＮの導電膜Ｍｃは、ＨＦ系の洗浄液によって、ほとんど、エッチングされない。
アルミニウムＡｌの導電膜Ｍｅは、ドライエッチングに用いられるエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜ＴｉＮの導電膜Ｍｄは、ＨＦ系の洗浄液に対するエッチングストッパーとしての役割を有する。
したがって、図２５（Ｂ）に示すように、ＨＦ系の洗浄液によりコンタクトホール１２０、１２２内の洗浄後において、導電層１１１ｆは、基本的に、導電膜Ｍａと、導電膜Ｍｂと、導電膜Ｍｃと、になる。導電膜Ｍｃが、コンタクトホール１２２に形成されたソースドレイン電極配線１２１に電気的に接続されることになる。
図２５において、導電膜Ｍａおよび導電膜Ｍｂの２層の積層膜は、たとえば、導電配線として利用することができる。つまり、図１１において、第２絶縁膜１０８の上に導電配線を形成する場合、その導電配線として、導電膜Ｍａおよび導電膜Ｍｂの２層の積層膜が利用できる。したがって、第２絶縁膜１０８の上に導電配線を形成する工程が、導電層１１１ｆを形成する工程に含まれるので、第２絶縁膜１０８の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
導電層１１１ｆは、たとえば、以下のような工程により形成することができる。
まず、第２絶縁膜１０８の上、および、第２絶縁膜１０８の上に選択的に形成された第２半導体層１０９の上に、導電膜Ｍａを形成する。次に、導電膜Ｍａの上に、導電膜Ｍｂを形成し、導電膜Ｍｂの上に導電膜Ｍｃを形成する。さらに、導電膜Ｍｃの上に導電膜Ｍｄを形成する。
その後、導電膜Ｍｄの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層１１１ｆの形成領域に対応する導電膜Ｍｄの上に選択的に形成される。
そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、および導電膜Ｍｄを除去する。これにより、導電膜Ｍａ、導電膜Ｍｂ、導電膜Ｍｃ、および導電膜Ｍｄが選択的にパターニングされる。
（構成例１、構成例２、変形例１〜変形例４の導電層についてのまとめ）
構成例１、構成例２、変形例１〜変形例４の導電層（１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｆ）の構成について纏めると、以下になる。
導電層（１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｆ）は、
第２半導体層（１０９）に接続された第１導電膜（Ｍａ）と、
第１導電膜（Ｍａ）の上、または、上方に設けられた第２導電膜（図６のＭｂ、図７のＭｂ、図２２のＭｄ、図２３のＭｂ、図２４のＭｃ、または、図２５のＭｃ）と、を含む。
第２導電膜は、コンタクトホール１２０およびコンタクトホール１２２内の洗浄に利用される洗浄液に対して耐性を有する。
（Ａ）第１導電膜（Ｍａ）は、チタンの導電膜である。
（Ｂ１）第２導電膜は、前記第１コンタクトホールおよび前記第２コンタクトホールの形成に利用されるエッチングガスと、前記洗浄液とに対して耐性を有する（図６のＭｂ）。
（Ｂ１１）第２導電膜は、インジウム・ティン・オキサイド（ＩＴＯ）である（図６のＭｂ）。
（Ｂ２）第２導電膜は、チタン窒化膜である（図７のＭｂ、図２２のＭｄ、図２３のＭｂ、図２４のＭｃ、または、図２５のＭｃ）。
（Ｂ２１）第１導電膜（Ｍａ）と第２導電膜との間に、アルミニウムの導電膜（図２２、図２４および図２５のＭｂ）が設けられる。
（Ｂ２１１）アルミニウムの導電膜と前記第２導電膜との間に、チタンの導電膜（図２２のＭｃ）が設けられる。
第２導電膜の上には、アルミニウムの導電膜（図７のＭｃ、図２２のＭｅ、図２５のＭｄ）、または、チタンの導電膜（図２３のＭｃ、図２４のＭｄ）が設けられる。
第２導電膜の上に設けられたアルミニウムの導電膜は、フッ素系のエッチングガスでは、ほとんどエッチングされない(耐性を有する)が、フッ化水素系の洗浄液に対して耐性を有さない。
また、第２導電膜の上に設けられたチタンの導電膜は、フッ素系のエッチングガスおよびフッ化水素系の洗浄液に対して耐性を有さない。
本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
ＤＳＰ：表示装置、 ＰＮＬ：表示パネル、 ＤＡ：表示領域、 ＮＤＡ：非表示領域、 ＳＵＢ１：第１基板（アレイ基板）、 ＳＵＢ２：第２基板（対向基板）、 ＳＥ：シール、 ＬＣ：液晶層、 ＭＡ：実装部、 ＰＸ：画素、 ＴＦＴ１：薄膜トランジスタ（ＬＴＰＴＦＴ）、 ＴＦＴ２：薄膜トランジスタ（ＯＳＴＦＴ）、 １：フレキシブルプリント回路基板、 ２：ＩＣチップ、 ３：回路基板、 １０：半導体装置、 １０２：第１半導体層、 １０９：第２半導体層、 １１１、１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｆ：導電層、 １２０、１２２：コンタクトホール、 １１９、１２１：ソースドレイン電極配線、 Ｍａ、Ｍｂ、Ｍｃ、Ｍｄ，Ｍｆ：導電膜

Claims (9)

  1. 基板と、
    前記基板の上方に設けられた多結晶シリコンの第１半導体層と、
    前記第１半導体層よりも上方に設けられた酸化物半導体の第２半導体層と、
    前記第２半導体層の端部の上を覆い、かつ、前記第２半導体層に接続された導電層と、
    前記第１半導体層の上面の一部が露出するように設けられた第１コンタクトホールと、
    前記導電層の上面の一部が露出するように設けられた第２コンタクトホールと、
    前記第１コンタクトホールおよび前記第２コンタクトホールに設けられた電極配線と、を含み、
    前記導電層は、
    前記第２半導体層に接続された第１導電膜と、
    前記第１導電膜の上、または、上方に設けられた第２導電膜と、を含み、
    前記第２導電膜は、前記第１コンタクトホールおよび前記第２コンタクトホール内の洗浄に利用される洗浄液に対して耐性を有する、
    半導体装置。
  2. 請求項１において、
    前記第２導電膜は、前記第１コンタクトホールおよび前記第２コンタクトホールの形成に利用されるエッチングガスと、前記洗浄液とに対して耐性を有する、半導体装置。
  3. 請求項２において、
    前記エッチングガスは、フッ素系であり、
    前記洗浄液は、フッ化水素系である、半導体装置。
  4. 請求項３において、
    前記第２導電膜は、インジウム・ティン・オキサイド（ＩＴＯ）である、半導体装置。
  5. 請求項１において、
    前記第１導電膜は、チタンの導電膜である、半導体装置。
  6. 請求項１において、
    前記第２導電膜は、チタン窒化膜である、半導体装置。
  7. 請求項６において、
    前記第１導電膜と前記第２導電膜との間に、アルミニウムの導電膜が設けられる、半導体装置。
  8. 請求項７において、
    前記アルミニウムの導電膜と前記第２導電膜との間に、チタンの導電膜が設けられる、半導体装置。
  9. 請求項１において、
    前記半導体装置は、
    画素を含む表示領域と、前記表示領域の外周に設けられた非表示領域と、を有する表示パネルに内蔵される半導体装置であって、
    前記第１半導体層を有する第１薄膜トランジスタは、前記非表示領域に設けられ、前記画素を制御する駆動回路を構成し、
    前記第２半導体層を有する第２薄膜トランジスタは、前記画素のスイッチング素子を構成する、半導体装置。
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