JP2020088380A - 撮像装置 - Google Patents
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Abstract
Description
。また、本開示の一実施の形態に係る撮像装置では、センサ画素および読み出し回路が画素領域と対向する領域に設けられた接合電極同士の接合によって互いに電気的に接続される。これにより、センサ画素および読み出し回路の電気的な接続を共通の基板の1つの画素内で行う場合と比べて、単位画素サイズを縮小することができる。
1.実施の形態(撮像装置)…図1〜図7
2.変形例(撮像装置)…図8〜図50
3.適用例
上記実施の形態およびその変形例に係る撮像装置を
撮像システムに適用した例…図51、図52
4.応用例
応用例1…上記実施の形態およびその変形例に係る撮像装置を
移動体に応用した例…図53、図54
応用例2…上記実施の形態およびその変形例に係る撮像装置を
手術システムに応用した例…図55、図56
[構成]
図1は、本開示の一実施の形態に係る撮像装置1の概略構成の一例を表したものである。撮像装置1は、3つの基板(第1基板10、第2基板20、第3基板30)を備えている。撮像装置1は、3つの基板(第1基板10、第2基板20、第3基板30)を貼り合わせて構成された3次元構造の撮像装置である。第1基板10、第2基板20および第3基板30は、この順に積層されている。
複数の垂直信号線VSLを介して取得したアナログの画素信号をデジタルの画素信号に変換する。
次に、本実施の形態に係る撮像装置1の効果について説明する。
以下に、上記実施の形態に係る撮像装置1の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
図8は、FD接合電極17およびVSS接合電極18における断面構成の一変形例、または、FD接合電極24およびVSS接合電極25における断面構成の一変形例を表したものである。上記実施の形態に係る撮像装置1において、例えば、図8に示したように、各VSS接合電極18が、複数の接合電極18aと、複数の接合電極18aを互いに電気的に接続する配線18bとによって構成されていてもよい。さらに、上記実施の形態に係る撮像装置1において、例えば、図8に示したように、各VSS接合電極25が、複数の接合電極25aと、複数の接合電極25aを互いに電気的に接続する配線25bとによって構成されていてもよい。
図9は、センサ画素12および読み出し回路22の一変形例を表したものである。図10は、FD接合電極17およびVSS接合電極18における断面構成の一変形例、または、FD接合電極24およびVSS接合電極25における断面構成の一変形例を表したものである。
図11は、撮像装置1の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置1において、第1基板10に設けられた絶縁膜19のうち、FD接合電極17およびVSS接合電極18と同一の層に設けられた絶縁層71が、第1基板10に設けられた絶縁膜19のうち、絶縁層71以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。また、上記実施およびその変形例に係る撮像装置1において、第2基板20に設けられた絶縁層28のうち、FD接合電極24およびVSS接合電極25と同一の層に設けられた絶縁層72が、第2基板20に設けられた絶縁層28のうち、絶縁層72以外の箇所の誘電率よりも低い誘電率の絶縁材料によって形成されていてもよい。このようにした場合には、容量Cfdを低減させることができるので、変換効率の低下を抑えることができる。
図13は、撮像装置1の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置1において、例えば、図13に示したように、VSS接合電極25に連結される接続配線48が省略され、VSS接合電極25と、第2基板20において基準電位VSSが印加される領域とを接続する配線が画素領域13と対向する領域内に設けられていなくてもよい。このとき、各VSS貫通配線16は、pウェル領域41に電気的に接続されており、各VSS貫通配線27は、第2基板20において基準電位VSSが印加される領域に電気的に接続されている。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図14は、撮像装置1の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置1において、例えば、図14に示したように、VSS接合電極18,25が省略され、第1基板10のpウェル領域41と、第2基板20において基準電位VSSが印加される領域とを接続する配線が画素領域13と対向する領域内に設けられていなくてもよい。このとき、各VSS貫通配線16は、pウェル領域41に電気的に接続されており、各VSS貫通配線27は、第2基板20において基準電位VSSが印加される領域に電気的に接続されている。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図15は、撮像装置1の垂直方向の断面構成の一変形例を表すものである。上記実施およびその変形例に係る撮像装置1において、例えば、図15に示したように、VSS接合電極18,25と、VSS接合電極18,25に連結される接続配線47,48が省略され、第1基板10のpウェル領域41と、第2基板20において基準電位VSSが印加される領域とを接続する配線が画素領域13と対向する領域内に設けられていなくてもよい。このとき、各VSS貫通配線16は、pウェル領域41に電気的に接続されており、各VSS貫通配線27は、第2基板20において基準電位VSSが印加される領域に電気的に接続されている。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図16は、センサ画素12および読み出し回路22の一変形例を表すものである。上記変形例D,E,Fにおいて、第1基板10のpウェル領域41と、第2基板20において基準電位VSSが印加される領域とを接続する配線として、貫通配線44が用いられてもよい。このようにした場合には、第1基板10のpウェル領域41の電位と、第2基板20において基準電位VSSが印加される領域の電位とを互いに等しい値(基準電位VSS)にすることができる。
図17は、読み出し回路22の一変形例を表すものである。上記実施およびその変形例に係る撮像装置1において、読み出し回路22は、例えば、図17に示したように、増幅トランジスタAMPおよび選択トランジスタSELの代わりに、オペアンプOPおよび帰還容量Cfを含む負帰還回路を有していてもよい。帰還容量Cfは、オペアンプOPの一方の入力端と、オペアンプOPの出力端とに接続されている。リセットトランジスタRSTは、電源電位VDDが印加される配線と、オペアンプOPの一方の入力端および帰還容量Cfの一端とに接続されている。オペアンプOPの他方の入力端には、電源電位VDDが印加される配線が接続されている。オペアンプOPには、電源電圧として、例えば、電源電位VDDおよび基準電位VSSが印加される。
図20は、第1基板10内のトランジスタの断面構成の一例を表したものである。図21は、第2基板20内のトランジスタの断面構成の一例を表したものである。上記実施の形態およびその変形例に係る撮像装置1において、第1基板10内のトランジスタと、第2基板20内のトランジスタとの設計条件が互いに異なっていてもよい。
図22、図23は、センサ画素12の、読み出し回路22による共有の一変形例を表したものである。上記実施の形態およびその変形例に係る撮像装置1において、1つの読み出し回路22によって共有されるセンサ画素12の数は、例えば、図22に示したように2つとなっていてもよい。また、上記実施の形態およびその変形例に係る撮像装置1において、例えば、図23に示したように、1つの読み出し回路22ごとに1つのセンサ画素12が設けられていてもよい。
図24、図25は、本開示の一実施の形態に係る撮像装置2の構成を表したものである。撮像装置2は、上記実施の形態およびその変形例に係る撮像装置1において、第2基板20および第3基板30の代わりに第2基板80に設けるとともに、第2基板20および第3基板30に設けた回路(具体的には、複数の読み出し回路22、ロジック回路32、昇圧回路33、負昇圧回路34)を第2基板80に設けたものである。このようにした場合であっても、上記実施の形態およびその変形例に係る撮像装置1と同様、各センサ画素12を十分な大きさとすることができるので、ダイナミックレンジの広い再生画像が得られる。また、読み出し回路22のサイズを十分に広く取ることができるので、例えばRTSノイズなどの暗時ノイズを増加させることがない。
図26は、上記実施の形態およびその変形例に係る撮像装置1の回路構成の一例を表したものである。本変形例に係る撮像装置1は、列並列ADC搭載のCMOSイメージセンサである。
図27は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。図28は、図27に示した第1基板10と第2基板20との接合面におけるFD接合電極17,24およびVSS接合電極18,25の水平方向の断面構成の一例を表したものである。図29は、図27に示した第1基板10と第2基板20との接合面およびその近傍の配線構造を有する撮像装置1のセンサ画素および読み出し回路の一例を表したものである。本変形例では、センサ画素12および読み出し回路22を画素領域13と対向する領域において電気的に接続するFD接合電極17,24およびVSS接合電極18,25が、それぞれ、ビア(上記接続配線47,48)を介さずにFD貫通配線15,26およびVSS貫通配線16,27に直接接続されていると共に、2種以上の形状を有する点が、上記実施および変形例とは異なる。
図36は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Mでは、第1基板10側のVSS接合電極18の長さを短くした例を示したが、図36に示したように、第2基板20側のVSS接合電極25の長さを短くするようにしてもよい。このようにした場合であっても、上記変形例Mと同様に、互いに隣接するFD貫通配線15,26での信号干渉を低減するシールドとして機能を向上させることができ、ノイズを低減することができる。
図37は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Mでは、VSS貫通配線16,27の端部をVSS接合電極18,25とした例を示したが、図37に示したように、それぞれ、ビアv78,v85を介した配線層78,85としてもよい。このとき、各配線層78は、各ビアv78および各VSS貫通配線16を介してpウェル領域41に電気的に接続されており、各配線層85は、各ビアv85および各VSS貫通配線27を介して基準電位VSSが印加される領域に電気的に接続されている。よって、このようにした場合であっても、各VSS貫通配線16および各配線層78を、互いに隣接するFD貫通配線15,26の間での信号干渉を低減するシールドとして機能させることができ、さらに各VSS貫通配線27および各配線層85を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。また、配線層78,85を、変形例M等に示したVSS接合電極18よりも幅広に形成することで、よりシールドとしての機能を向上させることができる。従って、例えば図15に示した配線構造を採用した場合と比較して、さらにノイズを低減することができる。
図38は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。上記変形例Oでは、VSS貫通配線16,27の端部を配線層78,85とした例を示したが、図38に示したように、一方を配線層(例えば、第1基板10側を配線層78)とし、他方をビア(例えば、第2基板20側をビアv85)としてもよい。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図39は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。VSS貫通配線16,27の端部は、それぞれ、ビアv78,v85としてもよい。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図40は、撮像装置1の垂直方向の断面構成の一変形例を表すものであり、特に、画素領域13と対向する第1基板10と第2基板20との接合面およびその近傍の配線構造の一変形例を表している。VSS貫通配線16,27の端部は、一方をVSS接合電極(例えば、第1基板10側をVSS接合電極18)とし、他方をビア(例えば、第2基板20側をビアv85)としてもよい。このようにした場合であっても、各VSS貫通配線16を、互いに隣接するFD貫通配線15の間での信号干渉を低減するシールドとして機能させることができ、さらに、各VSS貫通配線27を、互いに隣接するFD貫通配線26の間での信号干渉を低減するシールドとして機能させることができる。従って、ノイズの低減を実現することができる。
図41は、センサ画素12および読み出し回路22の一変形例を表すものである。上記変形例M〜Rにおいて、第1基板10のVSS貫通配線16には、例えばVSSやGND等の基準電位が、第2基板20のVSS貫通配線27には、その他の電圧が印加されるようにしてもよい。
図42は、センサ画素12および読み出し回路22の一変形例を表すものである。上記変形例M〜Rにおいて、第2基板20のVSS貫通配線27には、例えばVSSやGND等の基準電位が、第1基板10のVSS貫通配線16には、その他の電圧が印加されるようにしてもよい。
図43は、図27に示した接合面およびその近傍の配線構造を他の位置に適用した際のセンサ画素および読み出し回路の一例を表したものである。上記変形例M〜Tでは、画素信号がフローティングディフージョンFD端子上のものである場合について説明したが、図43に示したように、画素信号が読み出し回路22の出力端子(例えば、Vsig)上のものであってもよい。
図44〜図50は、図27等に示した配線構造を有する撮像装置1のFD接合電極17およびVSS接合電極18における水平方向の断面構成の一変形例ならびにFD接合電極24およびVSS接合電極25における水平方向の断面構成の一変形例を表したものである。なお、図44〜図50は、図5と同様に、フローティングディフュージョンFDが4つのセンサ画素12によって共有されている場合を例に示している。
図51は、上記実施の形態およびその変形例に係る撮像装置1を備えた撮像システム3の概略構成の一例を表したものである。
は静止画を表示する。記憶部147は、撮像装置1で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部148は、ユーザによる操作に従い、撮像システム3が有する各種の機能についての操作指令を発する。電源部149は、撮像装置1、DSP回路144、フレームメモリ145、表示部146、記憶部147および操作部148の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
[応用例1]
本開示に係る技術(本技術)は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図55は、本開示に係る技術(本技術)が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
(1)
光電変換を行う複数のセンサ画素を含む画素領域を有する第1基板と、
1または複数の前記センサ画素ごとに1つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有する第2基板と、
前記センサ画素および前記読み出し回路を制御する制御回路を有する第3基板と
を備え、
前記第1基板、前記第2基板および前記第3基板は、この順に積層され、
前記第1基板および前記第2基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第1接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第1接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
(2)
前記積層体は、前記画素領域の周辺の領域に、複数の第1貫通配線を有し、
前記制御回路は、複数の前記第1貫通配線を介して前記センサ画素および前記読み出し回路を制御する
(1)に記載の撮像装置。
(3)
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに1つずつ設けられた複数の第2貫通配線を有し、
各前記第2貫通配線は、前記第1基板および前記第2基板の少なくとも一方において基準電位となる領域に電気的に接続されている
(1)または(2)に記載の撮像装置。
(4)
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第1接合電極の各々に電気的に接続された複数の第3貫通配線を有し、
各前記第2貫通配線は、複数の前記第3貫通配線において互いに隣接する2つの前記第3貫通配線の間隙に配置されている
(3)に記載の撮像装置。
(5)
前記積層体は、前記層間絶縁膜内に、各前記第2貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第1接合電極を囲むように格子状に形成されている
(4)に記載の撮像装置。
(6)
前記配線電極は、複数の前記センサ画素の第1配列方向に延在する複数の第1接合配線と、複数の前記センサ画素の第2配列方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
(5)に記載の撮像装置。
(7)
前記配線電極は、複数の前記センサ画素の配列方向と交差する第1方向に延在する複数の第1接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第1方向とも交差する第2方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
(5)に記載の撮像装置。
(8)
前記積層体は、前記層間絶縁膜内に、複数の前記第2貫通配線の各々に電気的に接続された複数の第2接合電極を有し、
複数の前記第2接合電極は、複数の前記第1接合電極において互いに隣接する2つの前記第1接合電極の間隙に配置されている
(4)に記載の撮像装置。
(9)
各前記読み出し回路は、オペアンプを含む負帰還回路を有する
(1)ないし(8)のいずれか一項に記載の撮像装置。
(10)
前記第1基板の基準電位が前記第2基板の基準電位よりも低くなっている
(9)に記載の撮像装置。
(11)
前記積層体は、前記画素領域の周辺の領域に、複数の第4貫通配線を有し、
前記第3基板は、負昇圧回路を有し、
前記負昇圧回路は、複数の前記第4貫通配線を介して前記第1基板の基準電位を制御することにより、前記第1基板の基準電位を、前記第2基板の基準電位よりも低くする
(10)に記載の撮像装置。
(12)
前記積層体は、前記層間絶縁膜内に、複数の前記第2貫通配線の各々に電気的に接続されると共に、複数の前記第1接合電極において、互いに隣接する2つの前記第1接合電極の間隙に配置される複数の配線電極を有し、
複数の前記第1接合電極および複数の前記配線電極は、2種以上の形状を有する
(3)ないし(11)のいずれか一項に記載の撮像装置。
(13)
複数の前記第1接合電極および複数の前記配線電極の少なくとも一部は、互いに異なる2種類の形状を有する
(12)に記載の撮像装置。
(14)
複数の前記配線電極は、少なくとも一部が複数の前記第1接合電極よりも短く、
前記第1基板側および前記第2基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
(12)または(13)に記載の撮像装置。
(15)
複数の前記配線電極は、前記第1基板側と前記第2基板側とで、長さおよび幅の少なくとも一方が互いに異なっており、
前記第1基板側および前記第2基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
(12)ないし(14)のいずれか一項に記載の撮像装置。
(16)
前記第1基板側の複数の前記配線電極および前記第2基板側の複数の前記配線電極は、一方が前記第1基板と前記第2基板との接合面に露出し、他方が該層間絶縁膜内に形成されている
(15)に記載の撮像装置。
(17)
光電変換を行う複数のセンサ画素を含む画素領域を有する第1基板と、
1または複数の前記センサ画素ごとに1つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路と、前記センサ画素および前記読み出し回路を制御する制御回路とを有する第2基板と
を備え、
前記第1基板および前記第2基板は、互いに積層され、
前記第1基板および前記第2基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第1接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第1接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
(18)
前記積層体は、前記画素領域の周辺の領域に、複数の第1貫通配線を有し、
前記制御回路は、複数の前記第1貫通配線を介して前記センサ画素を制御する
(17)に記載の撮像装置。
(19)
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに1つずつ設けられた複数の第2貫通配線を有し、
各前記第2貫通配線は、前記第1基板および前記第2基板の少なくとも一方において基準電位となる領域に電気的に接続されている
(17)または(18)に記載の撮像装置。
(20)
前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第1接合電極の各々に電気的に接続された複数の第3貫通配線を有し、
各前記第2貫通配線は、複数の前記第3貫通配線において互いに隣接する2つの前記第3貫通配線の間隙に配置されている
(19)に記載の撮像装置。
(21)
前記積層体は、前記層間絶縁膜内に、各前記第2貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第1接合電極を囲むように格子状に形成されている
(20)に記載の撮像装置。
(22)
前記配線電極は、複数の前記センサ画素の第1配列方向に延在する複数の第1接合配線と、複数の前記センサ画素の第2配列方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
(21)に記載の撮像装置。
(23)
前記配線電極は、複数の前記センサ画素の配列方向と交差する第1方向に延在する複数の第1接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第1方向とも交差する第2方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
(21)に記載の撮像装置。
(24)
前記積層体は、前記層間絶縁膜内に、複数の前記第2貫通配線の各々に電気的に接続された複数の第2接合電極を有し、
複数の前記第2接合電極は、複数の前記第1接合電極において互いに隣接する2つの前記第1接合電極の間隙に配置されている
(20)に記載の撮像装置。
Claims (17)
- 光電変換を行う複数のセンサ画素を含む画素領域を有する第1基板と、
1または複数の前記センサ画素ごとに1つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路を有する第2基板と、
前記センサ画素および前記読み出し回路を制御する制御回路を有する第3基板と
を備え、
前記第1基板、前記第2基板および前記第3基板は、この順に積層され、
前記第1基板および前記第2基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第1接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第1接合電極同士の接合によって互いに電気的に接続されている
撮像装置。 - 前記積層体は、前記画素領域の周辺の領域に、複数の第1貫通配線を有し、
前記制御回路は、複数の前記第1貫通配線を介して前記センサ画素および前記読み出し回路を制御する
請求項1に記載の撮像装置。 - 前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、前記読み出し回路ごとに1つずつ設けられた複数の第2貫通配線を有し、
各前記第2貫通配線は、前記第1基板および前記第2基板の少なくとも一方において基準電位となる領域に電気的に接続されている
請求項1に記載の撮像装置。 - 前記積層体は、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に、複数の前記第1接合電極の各々に電気的に接続された複数の第3貫通配線を有し、
各前記第2貫通配線は、複数の前記第3貫通配線において互いに隣接する2つの前記第3貫通配線の間隙に配置されている
請求項3に記載の撮像装置。 - 前記積層体は、前記層間絶縁膜内に、各前記第2貫通配線に電気的に接続された配線電極を有し、
前記配線電極は、各前記第1接合電極を囲むように格子状に形成されている
請求項4に記載の撮像装置。 - 前記配線電極は、複数の前記センサ画素の第1配列方向に延在する複数の第1接合配線と、複数の前記センサ画素の第2配列方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
請求項5に記載の撮像装置。 - 前記配線電極は、複数の前記センサ画素の配列方向と交差する第1方向に延在する複数の第1接合配線と、複数の前記センサ画素の配列方向に交差するとともに前記第1方向とも交差する第2方向に延在する複数の第2接合配線とが互いに交差するように同一面内に形成された格子形状となっている
請求項5に記載の撮像装置。 - 前記積層体は、前記層間絶縁膜内に、複数の前記第2貫通配線の各々に電気的に接続された複数の第2接合電極を有し、
複数の前記第2接合電極は、複数の前記第1接合電極において互いに隣接する2つの前記第1接合電極の間隙に配置されている
請求項4に記載の撮像装置。 - 各前記読み出し回路は、オペアンプを含む負帰還回路を有する
請求項1に記載の撮像装置。 - 前記第1基板の基準電位が前記第2基板の基準電位よりも低くなっている
請求項9に記載の撮像装置。 - 前記積層体は、前記画素領域の周辺の領域に、複数の第4貫通配線を有し、
前記第3基板は、負昇圧回路を有し、
前記負昇圧回路は、複数の前記第4貫通配線を介して前記第1基板の基準電位を制御することにより、前記第1基板の基準電位を、前記第2基板の基準電位よりも低くする
請求項10に記載の撮像装置。 - 前記積層体は、前記層間絶縁膜内に、複数の前記第2貫通配線の各々に電気的に接続されると共に、複数の前記第1接合電極において、互いに隣接する2つの前記第1接合電極の間隙に配置される複数の配線電極を有し、
複数の前記第1接合電極および複数の前記配線電極は、2種以上の形状を有する
請求項3に記載の撮像装置。 - 複数の前記第1接合電極および複数の前記配線電極の少なくとも一部は、互いに異なる2種類の形状を有する
請求項12に記載の撮像装置。 - 複数の前記配線電極は、少なくとも一部が複数の前記第1接合電極よりも短く、
前記第1基板側および前記第2基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
請求項12に記載の撮像装置。 - 複数の前記配線電極は、前記第1基板側と前記第2基板側とで、長さおよび幅の少なくとも一方が互いに異なっており、
前記第1基板側および前記第2基板側の対向する各前記配線電極は、間に前記層間絶縁膜を有する
請求項12に記載の撮像装置。 - 前記第1基板側の複数の前記配線電極および前記第2基板側の複数の前記配線電極は、一方が前記第1基板と前記第2基板との接合面に露出し、他方が該層間絶縁膜内に形成されている
請求項15に記載の撮像装置。 - 光電変換を行う複数のセンサ画素を含む画素領域を有する第1基板と、
1または複数の前記センサ画素ごとに1つずつ設けられ、前記センサ画素から出力された電荷に基づく画素信号を出力する複数の読み出し回路と、前記センサ画素および前記読み出し回路を制御する制御回路とを有する第2基板と
を備え、
前記第1基板および前記第2基板は、互いに積層され、
前記第1基板および前記第2基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内であって、かつ前記画素領域と対向する領域に設けられた複数の第1接合電極とを有し、
前記センサ画素および前記読み出し回路は、前記第1接合電極同士の接合によって互いに電気的に接続されている
撮像装置。
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