WO2020189534A1 - 撮像素子および半導体素子 - Google Patents

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WO2020189534A1
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transistor
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gate electrode
photoelectric conversion
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三宅　慎一
山下　浩史
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to an image sensor and a semiconductor device.
  • an image sensor having a three-dimensional structure has been developed in order to further reduce the size of the image sensor and increase the density of pixels.
  • an image pickup device having a three-dimensional structure for example, a semiconductor substrate having a plurality of photoelectric conversion units and a semiconductor substrate having an amplification transistor for generating a voltage signal according to the charge level obtained by each photoelectric conversion unit are mutually used. It is laminated.
  • the image pickup device includes a first semiconductor substrate and a second semiconductor substrate laminated on the first semiconductor substrate via an insulating layer.
  • the first semiconductor substrate has a photoelectric conversion unit and a charge holding unit that holds the charges transferred from the photoelectric conversion unit.
  • the second semiconductor substrate has an amplification transistor that generates a voltage signal according to the level of the charge held in the charge holding portion.
  • the amplification transistor has a channel region, a source region, and a drain region in a plane intersecting the surface of the second semiconductor substrate, faces the channel region via a gate insulating film, and is electrically connected to the charge holding portion. It has a gate electrode.
  • the image pickup device has a channel region, a source region, and a drain region in a plane intersecting the surface of the second semiconductor substrate, and faces the channel region via a gate insulating film.
  • an amplification transistor having a gate electrode electrically connected to the charge holding portion is provided.
  • the semiconductor element according to the embodiment of the present disclosure is laminated on a first semiconductor substrate having a first transistor or a photoelectric conversion unit and a first semiconductor substrate via an insulating layer, and has a second semiconductor substrate. And have.
  • the second transistor has a channel region, a source region, and a drain region in a plane intersecting the surface of the second semiconductor substrate, faces the channel region via a gate insulating film, and is electrically connected to the first semiconductor substrate.
  • the semiconductor device has a channel region, a source region, and a drain region in a plane intersecting the surface of the second semiconductor substrate, and faces the channel region via a gate insulating film.
  • an amplification transistor having a gate electrode electrically connected to the charge holding portion is provided.
  • FIG. 3 is an enlarged view showing a part of the cross-sectional structure of FIG. It is a figure which shows an example of the cross-sectional structure in Sec1 and Sec2 of FIG. It is a figure which shows one modification of the cross-sectional structure in Sec2 of FIG. It is a figure which shows one modification of the cross-sectional structure of FIG. It is a figure which shows one modification of the cross-sectional structure in Sec2 of FIG.
  • FIG. 33 It is a figure which shows one modification of the cross-sectional structure of FIG. 33. It is a figure which shows one modification of the cross-sectional structure of FIG. It is a figure which shows one modification of the circuit structure of FIG. It is a figure which shows one modification of the cross-sectional structure of the sensor pixel which has the circuit structure of FIG. 43. It is a figure which shows an example of the schematic structure of the image pickup system provided with the image pickup element which concerns on the said Embodiment and the modification. It is a figure which shows an example of the imaging procedure in the imaging system of FIG. 45. It is a block diagram which shows an example of the schematic structure of a vehicle control system.
  • It is explanatory drawing which shows an example of the installation position of the vehicle exterior information detection unit and the image pickup unit. It is a figure which shows an example of the schematic structure of the endoscopic surgery system. It is a block diagram which shows an example of the functional structure of a camera head and a CCU. It is a figure which shows the example which applied the structure of the image pickup element of the said Embodiment, etc. to a semiconductor element. It is a figure which shows the example which applied the structure of the image pickup element of the said Embodiment, etc. to a semiconductor element.
  • Embodiment An example in which the AMP gate is formed on a vertical surface (FIGS. 1 to 5) 2.
  • Modification example (image sensor) Modification A: An example of a 4-terminal structure (Fig. 6)
  • Deformation example B Example of double gate structure (FIGS. 7 to 9)
  • Deformation example C An example having a tri-gate structure (FIG. 10)
  • Modification D An example in which the gates of RST and SEL are also formed on a vertical surface (FIGS. 11 to 15).
  • Modification E An example in which FDG is formed (FIGS.
  • Modification F An example in which the AMP is provided on the element separation portion (FIGS. 22 and 23).
  • Modification G Multiple AMPs are connected in parallel, Example of connecting FD and AMP via a connection pad (FIGS. 24 to 32)
  • Modification H Example of sharing FD (FIGS. 33 to 38)
  • Modification I An example in which the gate of the AMP is directly connected to the FD (FIGS. 39 to 42).
  • Modification J An example in which one readout circuit is provided for each sensor pixel (FIGS. 43 and 44). 3.
  • Application example An example in which the image sensor according to the above embodiment and its modification is applied to an image pickup system (FIGS. 45 and 46). 4. Application example Application example 1 ...
  • the image sensor 1 is a back-illuminated image sensor made of, for example, a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • the image sensor 1 receives light from a subject, performs photoelectric conversion, and generates an image signal to capture an image.
  • the image sensor 1 outputs a pixel signal according to the incident light.
  • CMOS Complementary Metal Oxide Semiconductor
  • a back-illuminated image sensor receives light from a subject between a light receiving surface on which light from the subject is incident and a wiring layer provided with wiring such as a transistor for driving each pixel, and receives an electric signal.
  • This is an image sensor having a configuration in which a photoelectric conversion unit such as a photodiode is provided.
  • the present disclosure is not limited to the application to the CMOS image sensor.
  • FIG. 1 shows an example of a schematic configuration of the image sensor 1 according to the embodiment of the present disclosure.
  • the image pickup device 1 includes three substrates (first substrate 10, second substrate 20, third substrate 30).
  • the image pickup device 1 is an image pickup device having a three-dimensional structure configured by laminating three substrates (first substrate 10, second substrate 20, and third substrate 30).
  • the first substrate 10, the second substrate 20, and the third substrate 30 are laminated in this order.
  • the first substrate 10 has a pixel region 13 in which a plurality of sensor pixels 12 for photoelectric conversion are arranged in a matrix.
  • the pixel region 13 is formed on the semiconductor substrate 11.
  • the second substrate 20 has a plurality of readout circuits 22 that output pixel signals based on the electric charge output from the sensor pixels 12.
  • the plurality of readout circuits 22 are formed on the semiconductor substrate 21, and are assigned to, for example, one for each sensor pixel 12.
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the third substrate 30 has a logic circuit 32 that processes a pixel signal.
  • the logic circuit 32 is formed on the semiconductor substrate 31.
  • the logic circuit 32 includes, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35, and a system control circuit 36.
  • the logic circuit 32 (specifically, the horizontal drive circuit 35) outputs the output voltage Vout for each sensor pixel 12 to the outside.
  • the vertical drive circuit 33 selects a plurality of sensor pixels 12 in order in line units.
  • the column signal processing circuit 34 performs, for example, Correlated Double Sampling (CDS) processing on the pixel signals output from each sensor pixel 12 in the row selected by the vertical drive circuit 33.
  • CDS Correlated Double Sampling
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data according to the amount of light received by each sensor pixel 12.
  • the horizontal drive circuit 35 sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside, for example.
  • the system control circuit 36 controls the drive of each block (vertical drive circuit 33, column signal processing circuit 34, and horizontal drive circuit 35) in the logic circuit 32, for example.
  • FIG. 2 shows an example of the sensor pixel 12 and the readout circuit 22.
  • FIG. 2 shows an example of the sensor pixel 12 and the readout circuit 22.
  • “sharing” means that the outputs of the four sensor pixels 12 are input to the common read circuit 22.
  • Each sensor pixel 12 has a component common to each other.
  • an identification number (1, 2, 3, 4) is added to the end of the code of the component of each sensor pixel 12 in order to distinguish the components of each sensor pixel 12 from each other.
  • an identification number is given at the end of the code of the component of each sensor pixel 12, but the components of each sensor pixel 12 are distinguished from each other. If it is not necessary to do so, the identification number at the end of the code of the component of each sensor pixel 12 shall be omitted.
  • Each sensor pixel 12 is, for example, a floating diffusion that temporarily holds the charge transferred from the photodiode PD, the transfer transistor TR electrically connected to the photodiode PD, and the electric charge transferred from the photodiode PD via the transfer transistor TR. It has an FD.
  • the photodiode PD corresponds to a specific example of the "photoelectric conversion unit" of the present disclosure.
  • the photodiode PD performs photoelectric conversion to generate an electric charge according to the amount of received light.
  • the cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and the anode of the photodiode PD is electrically connected to the reference potential line (eg, ground).
  • the drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and the gate of the transfer transistor TR is electrically connected to the pixel drive line 23.
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the floating diffusion FDs of the sensor pixels 12 sharing one read circuit 22 are electrically connected to each other and are electrically connected to the input end of the common read circuit 22.
  • the readout circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP.
  • the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input end of the read circuit 22) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power line VDD and the drain of the amplification transistor AMP.
  • the gate of the reset transistor RST is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP is electrically connected to the drain of the selection transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL (the output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1). ..
  • the transfer transistor TR transfers the electric charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the gate of the transfer transistor TR extends from the surface of the semiconductor substrate 11 to a depth that penetrates the p-well layer 42 and reaches PD41, for example, as shown in FIG. 3 described later.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, the potential of the floating diffusion FD is reset to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22.
  • the amplification transistor AMP generates a voltage signal as a pixel signal according to the level of the electric charge held in the floating diffusion FD.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of electric charge generated by the photodiode PD.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the column signal processing circuit 34 via the vertical signal line 24.
  • the reset transistor RST, amplification transistor AMP and selection transistor SEL are, for example, CMOS transistors.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the drain of the power supply line VDD and the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the pixel drive line 23 (see FIG. 1).
  • the source of the amplification transistor AMP (the output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • FIG. 3 shows an example of the cross-sectional configuration of the image sensor 1 in the vertical direction.
  • FIG. 3 illustrates a cross-sectional configuration of a portion of the image sensor 1 facing the sensor pixel 12.
  • FIG. 4 is an enlarged view of the connection points between the first substrate 10 and the second substrate 20 in the image sensor 1.
  • the image sensor 1 is configured by laminating a first substrate 10, a second substrate 20, and a third substrate 30 in this order, and further, a color filter 40 is formed on the back surface side (light incident surface side) of the first substrate 10. And a light receiving lens 50.
  • One color filter 40 and one light receiving lens 50 are provided for each sensor pixel 12, for example. That is, the image sensor 1 is a back-illuminated image sensor.
  • the first substrate 10 is configured by laminating an insulating layer 46 on a semiconductor substrate 11.
  • the insulating layer 46 corresponds to a specific example of the "insulating layer" of the present disclosure.
  • the insulating layer 46 is made of, for example, an inorganic insulating material such as SiO 2 or SiN.
  • the first substrate 10 has an insulating layer 46 as a part of the interlayer insulating film 51.
  • the insulating layer 46 is provided in the gap between the semiconductor substrate 11 and the semiconductor substrate 21 described later. That is, the semiconductor substrate 21 is laminated on the semiconductor substrate 11 via the insulating layer 46.
  • the semiconductor substrate 11 is made of a silicon substrate.
  • the semiconductor substrate 11 has, for example, a p-well layer 42 in a part of the surface or in the vicinity thereof, and has a different conductivity from the p-well layer 42 in other regions (a region deeper than the p-well layer 42). It has a type PD41.
  • the p-well layer 42 is composed of a p-type semiconductor region.
  • the PD 41 is composed of a conductive type (specifically, n type) semiconductor region different from the p-well layer 42.
  • the semiconductor substrate 11 has a floating diffusion FD in the p-well layer 42 as a conductive type (specifically, n-type) semiconductor region different from the p-well layer 42.
  • the first substrate 10 (semiconductor substrate 11) has a photodiode PD, a transfer transistor TR, and a floating diffusion FD for each sensor pixel 12.
  • the first substrate 10 has a configuration in which a transfer transistor TR and a floating diffusion FD are provided on a portion of the semiconductor substrate 11 on the surface side (the side opposite to the light incident surface side, the second substrate 20 side).
  • the first substrate 10 (semiconductor substrate 11) has an element separation unit 43 that separates each sensor pixel 12.
  • the element separation portion 43 is formed so as to extend in the normal direction of the semiconductor substrate 11 (the direction perpendicular to the surface of the semiconductor substrate 11).
  • the element separation unit 43 is provided between two sensor pixels 12 adjacent to each other.
  • the element separation unit 43 electrically separates the sensor pixels 12 adjacent to each other.
  • the element separation unit 43 is made of, for example, silicon oxide.
  • the element separation unit 43 penetrates, for example, the semiconductor substrate 11.
  • the first substrate 10 further has, for example, a p-well layer 44 which is a side surface of the element separating portion 43 and is in contact with the surface on the photodiode PD side.
  • the p-well layer 44 is composed of a conductive type (specifically, p-type) semiconductor region different from the photodiode PD.
  • the first substrate 10 further has, for example, a fixed charge film 45 in contact with the back surface of the semiconductor substrate 11.
  • the fixed charge film 45 is negatively charged in order to suppress the generation of dark current due to the interface state on the light receiving surface side of the semiconductor substrate 11.
  • the fixed charge film 45 is formed of, for example, an insulating film having a negative fixed charge.
  • the material of such an insulating film examples include hafnium oxide, zircon oxide, aluminum oxide, titanium oxide and tantalum oxide.
  • the electric field induced by the fixed charge film 45 forms a hole storage layer at the interface on the light receiving surface side of the semiconductor substrate 11.
  • the hole accumulation layer suppresses the generation of electrons from the interface.
  • the color filter 40 is provided on the back surface side of the semiconductor substrate 11.
  • the color filter 40 is provided, for example, in contact with the fixed charge film 45, and is provided at a position facing the sensor pixel 12 via the fixed charge film 45.
  • the light receiving lens 50 is provided, for example, in contact with the color filter 40, and is provided at a position facing the sensor pixel 12 via the color filter 40 and the fixed charge film 45.
  • the second substrate 20 is configured by laminating an insulating layer 52 on a semiconductor substrate 21.
  • the insulating layer 52 is made of, for example, an inorganic insulating material such as SiO 2 or SiN.
  • the second substrate 20 has an insulating layer 52 as a part of the interlayer insulating film 51.
  • the insulating layer 52 is provided in the gap between the semiconductor substrate 21 and the semiconductor substrate 31.
  • the semiconductor substrate 21 is made of a silicon substrate.
  • the second substrate 20 semiconductor substrate 21
  • the second substrate 20 (semiconductor substrate 21) has one readout circuit 22 for every four sensor pixels 12.
  • the second substrate 20 has a configuration in which a readout circuit 22 is provided on the surface side (third substrate 30 side) of the semiconductor substrate 21.
  • the second substrate 20 is attached to the first substrate 10 with the back surface of the semiconductor substrate 21 facing the front surface side of the semiconductor substrate 11.
  • the second substrate 20 further has an insulating layer 53 penetrating the semiconductor substrate 21 in the same layer as the semiconductor substrate 21.
  • the insulating layer 53 is made of, for example, an inorganic insulating material such as SiO 2 or SiN.
  • the second substrate 20 has an insulating layer 53 as a part of the interlayer insulating film 51.
  • the insulating layer 53 is provided so as to cover the side surface of the amplification transistor AMP, the side surface of the through wirings 47 and 48 described later, and the like.
  • the laminate composed of the first substrate 10 and the second substrate 20 has an interlayer insulating film 51 and a plurality of connecting portions 54 provided in the interlayer insulating film 51.
  • the laminated body has one connection portion 54 for each sensor pixel 12.
  • the connecting portion 54 extends in the normal direction of the semiconductor substrate 21.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by a plurality of connecting portions 54.
  • the connection portion 54 is connected to the floating diffusion FD and the lower end of the gate electrode 74 (described later) of the amplification transistor AMP, and is electrically connected to the gate electrode 74 of the corresponding floating diffusion FD and the amplification transistor AMP. It is connected to the.
  • the laminate composed of the first substrate 10 and the second substrate 20 further has through wirings 47 and 48 (see FIG. 5 described later) provided in the interlayer insulating film 51.
  • the laminated body has one through wiring 47 and one through wiring 48 for each sensor pixel 12.
  • the through wirings 47 and 48 extend in the normal direction of the semiconductor substrate 21, respectively, and are provided so as to penetrate the portion of the interlayer insulating film 51 including the insulating layer 53.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by through wirings 47 and 48.
  • the through wiring 47 is electrically connected to the p-well layer 42 of the semiconductor substrate 11 and the wiring in the second substrate 20.
  • the through wiring 48 is electrically connected to the transfer gate TG and the pixel drive line 23.
  • the second substrate 20 has, for example, a plurality of connecting portions 59 electrically connected to the readout circuit 22 and the semiconductor substrate 21 in the insulating layer 52.
  • the second substrate 20 further has, for example, a wiring layer 56 on the insulating layer 52.
  • the wiring layer 56 has, for example, an insulating layer 57, a plurality of pixel drive lines 23 provided in the insulating layer 57, and a plurality of vertical signal lines 24.
  • the wiring layer 56 further has, for example, a plurality of connection wirings 55 in the insulating layer 57, one for each read circuit 22.
  • the connection wiring 55 electrically connects the gate electrode 74 of the amplification transistor AMP and the source of the reset transistor RST to each other.
  • the total number of the through wirings 47 and 48 is larger than the total number of the sensor pixels 12 included in the first substrate 10, and is twice the total number of the sensor pixels 12 included in the first substrate 10. Further, the total number of the through wirings 47 and 48 and the connection portion 54 is larger than the total number of the sensor pixels 12 included in the first substrate 10 and three times the total number of the sensor pixels 12 included in the first substrate 10. ..
  • the wiring layer 56 further has, for example, a plurality of pad electrodes 58 in the insulating layer 57.
  • Each pad electrode 58 is made of, for example, a metal such as Cu (copper) or Al (aluminum).
  • Each pad electrode 58 is exposed on the surface of the wiring layer 56.
  • Each pad electrode 58 is used for electrical connection between the second substrate 20 and the third substrate 30 and for bonding the second substrate 20 and the third substrate 30.
  • the plurality of pad electrodes 58 are provided, for example, one for each of the pixel drive line 23 and the vertical signal line 24.
  • the total number of pad electrodes 58 (or the total number of joints between the pad electrodes 58 and the pad electrodes 64 (described later) is smaller than the total number of sensor pixels 12 included in the first substrate 10.
  • the third substrate 30 is configured by, for example, laminating an interlayer insulating film 61 on a semiconductor substrate 31. As will be described later, the third substrate 30 is attached to the second substrate 20 with the surfaces on the front side facing each other. Therefore, when explaining the configuration inside the third substrate 30, the upper and lower parts will be described. , It is the opposite of the vertical direction in the drawing.
  • the semiconductor substrate 31 is made of a silicon substrate.
  • the third substrate 30 has a configuration in which a logic circuit 32 is provided on a portion on the surface side of the semiconductor substrate 31.
  • the third substrate 30 further has, for example, a wiring layer 62 on the interlayer insulating film 61.
  • the wiring layer 62 has, for example, an insulating layer 63 and a plurality of pad electrodes 64 provided in the insulating layer 63.
  • the plurality of pad electrodes 64 are electrically connected to the logic circuit 32.
  • Each pad electrode 64 is made of, for example, Cu (copper).
  • Each pad electrode 64 is exposed on the surface of the wiring layer 62.
  • Each pad electrode 64 is used for electrical connection between the second substrate 20 and the third substrate 30 and for bonding the second substrate 20 and the third substrate 30. Further, the number of pad electrodes 64 does not necessarily have to be plurality, and even one pad electrode 64 can be electrically connected to the logic circuit 32.
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by joining the pad electrodes 58 and 64 to each other.
  • the gate of the transfer transistor TR (transfer gate TG) is electrically connected to the logic circuit 32 via the connection portion 54 and the pad electrodes 58 and 64.
  • the third substrate 30 is attached to the second substrate 20 with the surface of the semiconductor substrate 31 facing the surface side of the semiconductor substrate 21.
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by a connecting portion 54. Further, as shown in FIG. 3, the second substrate 20 and the third substrate 30 are electrically connected to each other by joining the pad electrodes 58 and 64 to each other.
  • the read circuit 22 is formed on the second substrate 20 and the logic circuit 32 is formed on the third substrate 30, the second substrate 20 and the third substrate 30 can be electrically connected to each other.
  • the structure for electrically connecting the first substrate 10 and the second substrate 20 to each other it is possible to form the structure in a more flexible layout such as the number of contacts for arrangement and connection. .. Therefore, as a structure for electrically connecting the second substrate 20 and the third substrate 30 to each other, bonding of the pad electrodes 58 and 64 can be used.
  • FIG. 5 shows an example of the cross-sectional configuration of the image sensor 1 in the horizontal direction.
  • the upper view of FIG. 5 is a diagram showing an example of the cross-sectional configuration of the cross section Sec1 of FIG. 3, and the lower view of FIG. ..
  • FIG. 5 illustrates a configuration in which four sets of four 2 ⁇ 2 sensor pixels 12 are arranged in the first direction H and the second direction V.
  • FIG. A diagram showing an example of the surface configuration of the semiconductor substrate 11 is superimposed on a diagram showing an example of the cross-sectional configuration of the cross section Sec1 of No. 3, and the insulating layer 46 is omitted.
  • a diagram showing an example of the surface configuration of the semiconductor substrate 21 is superimposed on a diagram showing an example of the cross-sectional configuration in the cross-sectional section Sec2 of FIG.
  • the plurality of connecting portions 54, the plurality of penetrating wirings 48, and the plurality of penetrating wirings 47 are arranged in a strip shape in the first direction H (horizontal direction in FIG. 5) in the plane of the first substrate 10. It is arranged in.
  • FIG. 5 illustrates a case where a plurality of connection portions 54, a plurality of through wires 48, and a plurality of through wires 47 are arranged side by side in two rows in the first direction H.
  • the first direction H is parallel to one of the two arrangement directions (for example, the row direction and the column direction) of the plurality of sensor pixels 12 arranged in a matrix.
  • the four floating diffusion FDs are arranged close to each other, for example, via the element separation unit 43.
  • the four transfer gates TGs are arranged so as to surround the four floating diffusion FDs, and for example, the four transfer gates TGs form a ring shape. ing. That is, the plurality of floating diffusion FDs included in the first substrate 10 are equally divided into a plurality of groups.
  • the insulating layer 53 is composed of a plurality of blocks extending in the first direction H.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A extending in the first direction H and arranged side by side in the second direction V orthogonal to the first direction H via an insulating layer 53. ..
  • Each block 21A is provided with, for example, a plurality of sets of reset transistors RST, amplification transistor AMP, and selection transistor SEL.
  • One read circuit 22 shared by the four sensor pixels 12 ie, four floating diffusion FDs
  • SEL selection transistor
  • One readout circuit 22 shared by the four sensor pixels 12 includes, for example, an amplification transistor AMP in the block 21A to the left of the insulating layer 53 and a reset transistor RST in the block 21A to the right of the insulating layer 53. It is composed of a transistor SEL. That is, the plurality of read circuits 22 are equally divided into the above-mentioned groups, and one is assigned to each of the above-mentioned groups.
  • the four connecting portions 54 adjacent to each other are, for example, in contact with the lower end of the gate electrode 74 of the amplification transistor AMP, and are electrically connected to the gate electrode 74 of the amplification transistor AMP.
  • the four connecting portions 54 adjacent to each other are further electrically connected to the gate of the reset transistor RST via, for example, the gate electrode 74 of the amplification transistor AMP, the connecting wiring 55, and the connecting portion 59. That is, the four floating diffusion FDs are electrically connected to the corresponding amplification transistor AMP by being connected to the lower end of the gate electrode 74 via the connecting portion 54.
  • the floating diffusion FD may be electrically connected to the corresponding amplification transistor AMP by being directly connected to the lower end of the gate electrode 74.
  • the reset transistor RST and the selection transistor SEL are of the planar type, for example, as shown in FIGS. 4 and 5.
  • the amplification transistor AMP has a channel region 71, a source region 72, and a drain region 73 in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example, as shown in FIGS. 4 and 5. ing. That is, the amplification transistor AMP has a channel region 71, a source region 72, and a drain region 73 in a plane intersecting the surface of the semiconductor substrate 21.
  • the amplification transistor AMP further has a gate insulating film 76 in contact with the channel region 71, and has a gate electrode 74 facing the channel region 71 via the gate insulating film 76. That is, the amplification transistor AMP is a vertical gate type.
  • the amplification transistor AMP may be, for example, a junctionless transistor in which the channel region 71, the source region 72, and the drain region 73 have the same polarity.
  • the gate electrode 74 is formed of, for example, impurity-doped polysilicon, silicidized silicon, or a metal material that controls the work function.
  • the gate electrode 74 extends in a direction parallel to the planes on which the channel region 71, the source region 72, and the drain region 73 are formed (that is, the thickness direction of the semiconductor substrate 21). That is, in the amplification transistor AMP, the channel width is not restricted by the size of the sensor pixels 12 formed on the first substrate 10.
  • the gate electrode 74 further extends into the insulating layer 46.
  • the lower end of the gate electrode 74 is in contact with the plurality of connecting portions 54 and is electrically connected to the plurality of floating diffusion FDs shared by one readout circuit 22. That is, the wiring that electrically connects the gate electrode 74 and the floating diffusion FD is formed at the shortest distance between the gate electrode 74 and the floating diffusion FD without going through the wiring layer 56.
  • the portion facing the channel region 71 and the portion connected to the plurality of connecting portions 54 may be formed collectively or may be formed separately in the manufacturing process. ..
  • the portion facing the channel region 71 in the gate electrode 74 and the portion facing the channel region 71 may be formed of the same material as each other, or may be formed of different materials from each other.
  • the hard mask 75 used for selective etching remains on the upper surface of the channel region 71, and the hard mask 75 does not function as a gate insulating film.
  • the p-well layer 42, the element separation portion 43, and the p-well layer 44 are formed on the semiconductor substrate 11.
  • the photodiode PD, the transfer transistor TR, and the floating diffusion FD are formed on the semiconductor substrate 11.
  • the sensor pixel 12 is formed on the semiconductor substrate 11.
  • the insulating layer 46 is formed on the semiconductor substrate 11.
  • gate electrode layer 74' a part of the gate electrode 74 that is in contact with the plurality of connecting portions 54 and the upper portion of the plurality of connecting portions 54 by using lithography or dry etching (hereinafter, referred to as "gate electrode layer 74'"). And are formed in the insulating layer 46.
  • dry etching or CMP is used. In this way, the first substrate 10 is formed.
  • the semiconductor substrate 21 is bonded onto the first substrate 10 (insulating layer 46). At this time, the semiconductor substrate 21 is thinned as necessary. At this time, the thickness of the semiconductor substrate 21 is set to the film thickness required for forming the readout circuit 22. Further, at this time, injection may be performed to adjust the concentration of impurities contained in the semiconductor substrate 21.
  • a hard mask 75 having a predetermined pattern shape is formed on the surface of the semiconductor substrate 21.
  • the semiconductor substrate 21 is dry-etched via the hard mask 75 to form the channel region 71 of the amplification transistor AMP.
  • the surface of the gate electrode layer 74'in the insulating layer 46 is exposed by over-etching the semiconductor substrate 21.
  • the channel region 71 is located on the inner surface of the opening formed in the semiconductor substrate 21.
  • the gate insulating film 76 is formed by oxidizing or forming a film on the inner surface of the opening formed in the semiconductor substrate 21.
  • the gate insulating film 76 is formed of, for example, a high dielectric constant insulating material such as SiO 2 or SiN or HfO 2 .
  • a film was formed on the entire surface including the gate insulating film 76 using a conductive material such as polysilicon doped with impurities, Si (silicon) sintered, or a metal material for controlling the work function. After that, the formed conductive material is self-aligned and etched.
  • the conductive material remains on the side surface of the channel region 71, and the conductive material is removed from the upper surface of the semiconductor substrate 21 and the bottom surface of the opening of the semiconductor substrate 21.
  • the oxide film covering the surface of the gate electrode layer 74' is also removed.
  • the surface of the gate electrode layer 74' is exposed on the bottom surface of the opening of the semiconductor substrate 21.
  • the entire surface, including the remaining conductive material and the surface of the gate electrode layer 74', is covered, for example, with impurity-doped polysilicon, silicidized Si (silicon), W (tungsten) or Cu (copper). ) And other low-resistance materials are used to form the film.
  • the low resistance material is selectively removed by using, for example, lithography or dry etching.
  • the gate electrode 74 of the amplification transistor AMP and the like are formed.
  • the gate insulating film 76 formed at an unnecessary portion is removed.
  • the source region 72 and the drain region 73 of the amplification transistor AMP are formed on the side surface of the opening of the semiconductor substrate 21 that is not covered with the gate electrode 74 or the like.
  • the insulating layers 53 and 52 are formed so as to embed the amplification transistor AMP and the like. Subsequently, after opening the insulating layer 52 at a predetermined position, the entire surface including the opening of the insulating layer 52 is covered with, for example, impurity-doped polysilicon, silicidal Si (silicon), and W (tungsten). ) Or a low resistance material such as Cu (copper) is used for film formation. Subsequently, the low resistance material is selectively removed by using, for example, lithography or dry etching. As a result, a plurality of connection portions 59, a plurality of connection wirings 55, and a plurality of through wirings 47 and 48 are formed.
  • the wiring layer 56 is formed on the plurality of connection wirings 55 by using a usual method.
  • the second substrate 20 is formed.
  • the third substrate 30 is directed toward the wiring layer 56 on the wiring layer 62 side, and the second substrate 20 is directed toward the wiring layer 56.
  • the second substrate 20 and the third substrate 30 are electrically connected.
  • the color filter 40 and the light receiving lens 50 are attached to the back surface (light receiving surface) of the first substrate 10. In this way, the image sensor 1 according to the present embodiment is manufactured.
  • an image sensor having a three-dimensional structure has been developed in order to further reduce the size of the image sensor and increase the density of pixels.
  • an image pickup device having a three-dimensional structure for example, a semiconductor substrate having a plurality of photoelectric conversion units and a semiconductor substrate having an amplification transistor for generating a voltage signal according to the charge level obtained by each photoelectric conversion unit are mutually used. It is laminated.
  • the wiring length becomes long, and the efficiency conversion may deteriorate due to the increase in parasitic capacitance.
  • the channel region 71, the source region 72, and the drain region 73 are provided in the plane intersecting the surface of the semiconductor substrate 21, and the channel region 71 is opposed to the channel region 71 via the gate insulating film 76.
  • An amplification transistor AMP having a gate electrode 74 electrically connected to the floating diffusion FD is provided.
  • the wiring length connecting the amplification transistor AMP and the floating diffusion FD can be shortened, and the parasitic capacitance can be reduced. As a result, it is possible to suppress a decrease in efficiency conversion.
  • the gate electrode 74 extends in a direction parallel to the planes on which the channel region 71, the source region 72, and the drain region 73 are formed (that is, the thickness direction of the semiconductor substrate 21).
  • the channel width is not restricted by the size of the sensor pixel 12 formed on the first substrate 10, so that the channel width can be increased and the on-resistance of the amplification transistor AMP can be reduced. Noise can be reduced. Further, in the amplification transistor AMP, since the channel region can be expanded, the conversion efficiency can be improved.
  • the lower end of the gate electrode 74 is in contact with a plurality of connection portions 54, and is electrically connected to a plurality of floating diffusion FDs shared by one read circuit 22.
  • the wiring for electrically connecting the gate electrode 74 and the floating diffusion FD can be formed at the shortest distance between the gate electrode 74 and the floating diffusion FD without going through the wiring layer 56.
  • the wiring capacity can be reduced, and the decrease in efficiency conversion can be suppressed.
  • the amplification transistor AMP has a completely depleted three-terminal (gate, source, and drain) device structure.
  • the semiconductor substrate 21 has a well region 25 around the channel region 71, the source region 72, and the drain region 73, for example, as shown in FIG.
  • a connection portion 59 in contact with the well region 25 may be provided on the two substrates 20, and this connection portion 59 may be used as the fourth terminal of the amplification transistor AMP.
  • the potential of the well region 25 can be fixed via the connecting portion 59, the substrate floating effect of the amplification transistor AMP can be suppressed, and the characteristic variation can be suppressed.
  • the gate electrode 74 sandwiches the channel region 71 from a direction parallel to the surface of the semiconductor substrate 21, as shown in FIGS. 7, 8 and 9, for example. It may have a structure.
  • FIG. 9 shows a planar configuration example of the amplification transistor of FIG. 7.
  • the amplification transistor AMP may be, for example, a junctionless transistor in which the channel region 71, the source region 72, and the drain region 73 have the same polarity.
  • the gate electrode 74 includes a first partial electrode 74A and a second partial electrode 74B that sandwich the channel region 71 from a direction parallel to the surface of the semiconductor substrate 21, and the first partial electrode 74A and the second partial electrode 74B and electricity. It is composed of a third partial electrode 74C connected to the object. In this case, the channel width is doubled, the on-resistance can be further reduced, and noise can be reduced.
  • the gate electrode 74 sandwiches the channel region 71 from a direction parallel to the surface of the semiconductor substrate 21, as shown in FIGS. 8 and 10, and the semiconductor substrate 21.
  • a tri-gate structure may be formed so as to face the channel region 71 via the gate insulating film 76 in the direction intersecting the surface of the above.
  • the amplification transistor AMP may be, for example, a junctionless transistor in which the channel region 71, the source region 72, and the drain region 73 have the same polarity.
  • the gate electrode 74 includes the first partial electrode 74A and the second partial electrode 74B that sandwich the channel region 71 from the direction parallel to the surface of the semiconductor substrate 21, the first partial electrode 74A and the second partial electrode 74B, and electricity. It is composed of a third partial electrode 74C which is connected to the surface and faces the channel region 71 via the gate insulating film 76. In this case, the channel width can be doubled or more and the on-resistance can be further reduced. Further noise reduction effect can be expected.
  • the reset transistor RST and the selection transistor SEL also have a vertical gate structure similar to that of the amplification transistor AMP shown in FIG. 4, as shown in FIGS. 11 and 12, for example. You may. Note that FIG. 12 shows an example of the cross-sectional configuration of the reset transistor RST and the selection transistor SEL of FIG. 11 in the vertical direction.
  • the reset transistor RST has a channel region 81, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the reset transistor RST has a channel region 81, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the reset transistor RST further has a gate insulating film 83 in contact with the channel region 81, and has a gate electrode 82 facing the channel region 81 via the gate insulating film 83.
  • the hard mask 75 used for selective etching remains on the upper surface of the channel region 81, and the hard mask 75 does not function as a gate insulating film.
  • the gate electrode 82 is formed of, for example, impurity-doped polysilicon, silicidized silicon, or a metal material that controls the work function.
  • the gate electrode 82 extends in a direction parallel to the planes on which the channel region 81, the source region, and the drain region are formed (that is, the thickness direction of the semiconductor substrate 21). That is, in the reset transistor RST, the channel width is not restricted by the size of the sensor pixels 12 formed on the first substrate 10.
  • the selective transistor SEL has a channel region 91, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the selection transistor SEL has a channel region 91, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the selection transistor SEL further has a gate insulating film 93 in contact with the channel region 91, and has a gate electrode 92 facing the channel region 91 via the gate insulating film 93.
  • the hard mask 75 used for selective etching remains on the upper surface of the channel region 91, and the hard mask 75 does not function as a gate insulating film.
  • the gate electrode 92 is formed of, for example, impurity-doped polysilicon, silicidized silicon, or a metal material that controls the work function.
  • the gate electrode 92 extends in a direction parallel to the planes on which the channel region 91, the source region, and the drain region are formed (that is, the thickness direction of the semiconductor substrate 21). That is, in the selection transistor SEL, the channel width is not restricted by the size of the sensor pixels 12 formed on the first substrate 10.
  • the reset transistor RST and the selection transistor SEL also have the same vertical gate structure as the amplification transistor AMP shown in FIG. 4, the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL are in the manufacturing process. Can be formed by a common process, and the manufacturing process can be simplified. Further, in this case, the gate electrode of the reset transistor RST or the selection transistor SEL can be directly connected to other wiring (for example, the wiring for driving the reset transistor RST or the selection transistor SEL).
  • the reset transistor RST and the selection transistor SEL also have the same vertical gate structure as the amplification transistor AMP shown in FIG. 7, as shown in FIGS. 13 and 14, for example. It may be.
  • FIG. 14 shows an example of the cross-sectional configuration of the reset transistor RST and the selection transistor SEL of FIG. 13 in the vertical direction.
  • the reset transistor RST has a channel region 81, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the reset transistor RST has a channel region 81, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the reset transistor RST further has a gate insulating film 83 in contact with the channel region 81, and has a gate electrode 82 facing the channel region 81 via the gate insulating film 83.
  • the gate electrode 82 has a double gate structure in which the channel region 81 is sandwiched from a direction parallel to the surface of the semiconductor substrate 21.
  • the gate electrode 82 electrically includes the first partial electrode 82A and the second partial electrode 82B that sandwich the channel region 81 from the direction parallel to the surface of the semiconductor substrate 21, and the first partial electrode 82A and the second partial electrode 82B. It is composed of a connected third partial electrode 82C.
  • the channel width is doubled, the on-resistance can be further reduced, and noise can be reduced.
  • the selective transistor SEL has a channel region 91, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the selection transistor SEL has a channel region 91, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the selection transistor SEL further has a gate insulating film 93 in contact with the channel region 91, and has a gate electrode 92 facing the channel region 91 via the gate insulating film 93.
  • the gate electrode 92 has a double gate structure in which the channel region 91 is sandwiched from a direction parallel to the surface of the semiconductor substrate 21.
  • the gate electrode 92 electrically includes the first partial electrode 92A and the second partial electrode 92B that sandwich the channel region 91 from a direction parallel to the surface of the semiconductor substrate 21, and the first partial electrode 92A and the second partial electrode 92B. It is composed of a connected third partial electrode 92C.
  • the channel width is doubled, the on-resistance can be further reduced, and noise can be reduced.
  • the reset transistor RST and the selection transistor SEL also have the same structure as the double gate type amplification transistor AMP shown in FIG. 7, the amplification transistor AMP, the reset transistor RST, and the selection transistor RST are selected in the manufacturing process.
  • the transistor SEL can be formed by a common process, and the manufacturing process can be simplified. Further, in this case, the gate electrode of the reset transistor RST or the selection transistor SEL can be directly connected to other wiring (for example, the wiring for driving the reset transistor RST or the selection transistor SEL).
  • the reset transistor RST and the selection transistor SEL also have the same vertical gate structure as the amplification transistor AMP shown in FIG. 10, as shown in FIGS. 13 and 15, for example. It may be.
  • FIG. 15 shows an example of the cross-sectional configuration of the reset transistor RST and the selection transistor SEL of FIG. 13 in the vertical direction.
  • the reset transistor RST has a channel region 81, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the reset transistor RST has a channel region 81, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the reset transistor RST further has a gate insulating film 83 in contact with the channel region 81, and has a gate electrode 82 facing the channel region 81 via the gate insulating film 83.
  • the gate electrode 82 has a tri-gate structure in which the channel region 81 is sandwiched from a direction parallel to the surface of the semiconductor substrate 21 and faces the channel region 81 via the gate insulating film 83 in a direction intersecting the surface of the semiconductor substrate 21. It may be.
  • the gate electrode 82 electrically includes the first partial electrode 82A and the second partial electrode 82B that sandwich the channel region 81 from the direction parallel to the surface of the semiconductor substrate 21, and the first partial electrode 82A and the second partial electrode 82B. It is composed of a third partial electrode 82C which is connected and faces the channel region 81 via the gate insulating film 83. In this case, the channel width can be doubled or more and the on-resistance can be further reduced. Further noise reduction effect can be expected.
  • the selective transistor SEL has a channel region 91, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 21, for example. That is, the selection transistor SEL has a channel region 91, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 21.
  • the selection transistor SEL further has a gate insulating film 93 in contact with the channel region 91, and has a gate electrode 92 facing the channel region 91 via the gate insulating film 93.
  • the gate electrode 92 has a tri-gate structure in which the channel region 91 is sandwiched from a direction parallel to the surface of the semiconductor substrate 21 and faces the channel region 91 via the gate insulating film 93 in the direction intersecting the surface of the semiconductor substrate 21. It may be.
  • the gate electrode 92 electrically includes the first partial electrode 92A and the second partial electrode 92B that sandwich the channel region 91 from a direction parallel to the surface of the semiconductor substrate 21, and the first partial electrode 92A and the second partial electrode 92B. It is composed of a third partial electrode 92C which is connected and faces the channel region 81 via the gate insulating film 93. In this case, the channel width can be doubled or more and the on-resistance can be further reduced. Further noise reduction effect can be expected.
  • the reset transistor RST and the selection transistor SEL also have the same structure as the amplification transistor AMP, the amplification transistor AMP, the reset transistor RST and the selection transistor SEL are formed by a common process in the manufacturing process. And the manufacturing process can be simplified. Further, in this case, the gate electrode of the reset transistor RST or the selection transistor SEL can be directly connected to other wiring (for example, the wiring for driving the reset transistor RST or the selection transistor SEL).
  • the image sensor 1 may have an FD transfer transistor FDG, for example, as shown in FIG.
  • the FD transfer transistor FDG is provided, for example, between the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the FD transfer transistor FDG is used when switching the conversion efficiency.
  • the FD transfer transistor FDG when the FD transfer transistor FDG is turned on, the gate capacitance for the FD transfer transistor FDG increases, so that the overall FD capacitance C increases. On the other hand, when the FD transfer transistor FDG is turned off, the overall FD capacitance C becomes smaller. By switching the FD transfer transistor FDG on and off in this way, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • the FD transfer transistor FDG has a configuration (planar type) common to the reset transistor RST and the selection transistor SEL, as shown in FIG. 17, for example.
  • the FD transfer transistor FDG has a common configuration (planer type) with the reset transistor RST and the selection transistor SEL, as shown in FIG. 18, for example.
  • the FD transfer transistor FDG has a configuration (planar type) common to that of the reset transistor RST and the selection transistor SEL, as shown in FIG. 19, for example.
  • the FD transfer transistor FDG has a configuration (vertical gate type) common to that of the amplification transistor AMP, as shown in FIGS. 20 and 21, for example.
  • the amplification transistor AMP may be formed at a position facing the element separation unit 43, for example, as shown in FIGS. 22 and 23.
  • each of the first partial electrode 74A and the second partial electrode 74B can be connected to one or more connection portions 54. It can be electrically connected to one or more floating diffusion FDs via one or more connections 54. That is, the four floating diffusion FDs are electrically connected to the corresponding amplification transistor AMP by being connected to the lower end of the first partial electrode 74A or the second partial electrode 74B via the connecting portion 54.
  • the floating diffusion FD may be electrically connected to the corresponding amplification transistor AMP by being directly connected to the lower end of the first partial electrode 74A or the second partial electrode 74B.
  • the plurality of floating diffusion FDs can be electrically connected by the gate electrode 74 of the amplification transistor AMP, and it is not necessary to separately provide wiring. Therefore, the parasitic capacitance can be reduced. As a result, it is possible to suppress a decrease in efficiency conversion.
  • the plurality of floating diffusion FDs are electrically connected to the corresponding amplification transistor AMP by being in contact with either the first partial electrode 74A or the second partial electrode 74B.
  • the plurality of floating diffusion FDs can be electrically connected by the gate electrode 74 of the amplification transistor AMP, and there is no need to separately provide wiring. Therefore, the parasitic capacitance can be reduced. As a result, it is possible to suppress a decrease in efficiency conversion.
  • the readout circuit 22 has a plurality of amplification transistors AMPs connected in parallel to each other, as shown in, for example, FIGS. 24, 25, 26, 27, and 28. May have.
  • the "plurality of amplification transistors AMPs connected in parallel with each other" are arranged in a predetermined direction, and each channel is arranged through a plurality of sets of channel regions 71, source regions 72 and drain regions 73, and a gate insulating film 76. It can be said that it is one amplification transistor having a region 71 and a gate electrode 74 arranged to face each other.
  • FIG. 26 shows an example in which two double-gate type amplification transistors AMPs are connected in parallel with each other
  • FIG. 27 shows an example in which two tri-gate type amplification transistors AMPs are connected in parallel with each other.
  • FIG. 28 shows a planar configuration example of two amplification transistors AMPs connected in parallel to each other as shown in FIGS. 26 and 27.
  • one amplification transistor AMP and the other amplification transistor AMP share a first partial electrode 74A, for example, as shown in FIG. 28.
  • the read circuit 22 may have a plurality of connection pads 77 assigned to each of the above-mentioned groups.
  • the plurality of floating diffusion FDs may be electrically connected to the corresponding amplification transistor AMP via the connection pad 77.
  • the floating diffusion FD can be made smaller than when the connecting portion 59 is connected to the floating diffusion FD.
  • the image sensor 1 can be miniaturized.
  • a plurality of sets of amplification transistor groups including a plurality of amplification transistors AMP connected in parallel to each other are, for example, as shown in FIGS. 29, 30, 31, and 32. They may be connected in parallel to each other by the connection wiring 55.
  • FIG. 29 shows an example in which two sets of double gate type amplification transistors are connected in parallel with each other
  • FIG. 30 shows an example in which two sets of trigate type amplification transistors are connected in parallel with each other.
  • An example is shown.
  • FIG. 31 shows the amplification transistor group shown in FIGS. 29 and 30, and a planar configuration example of the selection transistor SEL.
  • FIG. 32 shows a modified example of the planar configuration of FIG. 31.
  • FIG. 32 shows a plan configuration example in which a vertical gate type selective transistor SEL is provided instead of the planar type selective transistor SEL of FIG. 31.
  • the two amplification transistor groups and the selection transistor SEL are formed in blocks 21A that are separate from each other.
  • the number of sensor pixels 12 (floating diffusion FD) belonging to the above group can be easily increased.
  • the readout circuits 22 according to the above-described embodiments and modifications A to F what was shared by 2 ⁇ 2 pixels can be changed to, for example, 2 ⁇ 4 pixels.
  • the element separation unit 43 is a semiconductor substrate as shown in, for example, FIGS. 33, 34, 35, 36, 37, and 38. It may be formed to a depth that does not penetrate the 11 and does not reach the upper surface (the surface forming the floating diffusion FD or the like) of the semiconductor substrate 11 from the light receiving surface (back surface) of the semiconductor substrate 11.
  • FIG. 33 shows an example in which two sets of double-gate type amplification transistors are connected in parallel with each other
  • FIG. 34 shows an example in which two sets of tri-gate type amplification transistors are connected in parallel with each other. An example is shown.
  • FIG. 33 shows an example in which two sets of double-gate type amplification transistors are connected in parallel with each other
  • FIG. 34 shows an example in which two sets of tri-gate type amplification transistors are connected in parallel with each other. An example is shown.
  • FIG. 33 shows an example in which two sets of double-gate type amplification transistors are connected in parallel with each other
  • FIG. 34 shows an example in which
  • FIG. 35 illustrates a case where both the first partial electrode 74A and the second partial electrode 74B of the double gate type amplification transistor AMP are in contact with the floating diffusion FD
  • FIG. 36 shows a case where the trigate type is in contact with the floating diffusion FD.
  • An example shows a case where both the first partial electrode 74A and the second partial electrode 74B of the amplification transistor AMP are in contact with the floating diffusion FD.
  • FIG. 37 shows an example in which two sets of double gate type amplification transistors are connected in parallel with each other
  • FIG. 38 shows an example in which two sets of trigate type amplification transistors are connected in parallel with each other. An example is shown.
  • the plurality of photodiode PDs adjacent to each other can share the floating diffusion FD.
  • the plurality of amplification transistors AMP are equally divided for each floating diffusion FD shared by the plurality of photodiodes PD, and one is assigned to each floating diffusion FD shared by the plurality of photodiodes PD.
  • the gate electrode 74 is electrically connected to a floating diffusion FD shared by a plurality of photodiodes PD.
  • the gate electrode 74 of the amplification transistor AMP is directly a floating diffusion FD as shown in FIGS. 39, 40, 41, and 42, for example. You may be in contact with.
  • the gate electrode 74 of the amplification transistor AMP extends in the stacking direction, and the lower end of the gate electrode 74 of the amplification transistor AMP is in direct contact with the rotating diffusion FD.
  • FIG. 39 shows a modified example of the cross-sectional configuration shown in FIG. 22.
  • FIG. 40 shows a modified example of the cross-sectional configuration shown in FIG. 23.
  • FIG. 41 shows a modified example of the cross-sectional configuration shown in FIG. 33.
  • FIG. 39 shows a modified example of the cross-sectional configuration shown in FIG. 22.
  • FIG. 40 shows a modified example of the cross-sectional configuration shown in FIG. 23.
  • FIG. 41 shows a modified example of the cross-sectional configuration shown in FIG. 33.
  • FIG. 39 shows a modified example of the cross-sectional configuration shown
  • the connecting portion 54 for connecting the gate electrode 74 of the amplification transistor AMP and the floating diffusion FD can be omitted, so that the manufacturing process can be reduced by the amount of omitting the connecting portion 54. Can be done. Further, since the vibration transmission distance from the floating diffusion FD to the gate electrode 74 of the amplification transistor AMP is shortened, signal transmission can be speeded up and noise can be reduced.
  • one read-out circuit 22 may be provided for each sensor pixel 12, for example, as shown in FIG. 43.
  • the gate electrode 74 of the amplification transistor AMP may be in direct contact with the floating diffusion FD, for example, as shown in FIG. 44.
  • the gate electrode 74 of the amplification transistor AMP extends in the stacking direction, and the lower end of the gate electrode 74 of the amplification transistor AMP is in direct contact with the rotating diffusion FD.
  • the connecting portion 54 for connecting the gate electrode 74 of the amplification transistor AMP and the floating diffusion FD can be omitted, so that the manufacturing process can be reduced by the amount of omitting the connecting portion 54. Can be done. Further, since the vibration transmission distance from the floating diffusion FD to the gate electrode 74 of the amplification transistor AMP is shortened, signal transmission can be speeded up and noise can be reduced.
  • the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the read-out circuit 22 are formed on the same semiconductor substrate 21.
  • the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the read-out circuit 22 are formed on the same semiconductor substrate 21.
  • at least one transistor included in the readout circuit 22 is formed on the semiconductor substrate 21, and the remaining transistors are referred to as the semiconductor substrates 11 and 21. May be formed on a different semiconductor substrate 21A.
  • the second substrate 20 is formed by, for example, forming the insulating layers 52, 57, the connecting portion 59, and the connecting wiring 55 on the semiconductor substrate 21, and further laminating the semiconductor substrate 21A. May be good.
  • the semiconductor substrate 21A can be laminated in a region opposite to the semiconductor substrate 11 side in the positional relationship with the interlayer insulating film 51 to form a desired transistor.
  • the amplification transistor AMP can be formed on the semiconductor substrate 21, and the reset transistor RST and / or the selection transistor SEL can be formed on the semiconductor substrate 21A.
  • a plurality of new semiconductor substrates may be provided with respect to the second substrates 20 according to the above-described embodiments and modifications A to J, and desired transistors included in the readout circuit 22 may be provided in each of them.
  • the amplification transistor AMP can be formed on the semiconductor substrate 21.
  • the insulating layer, the connecting portion, and the connecting wiring can be laminated on the semiconductor substrate 21, and the semiconductor substrate 21A can be laminated on the insulating layer, the connecting portion, and the connecting wiring, and the reset transistor RST can be formed on the semiconductor substrate 21A.
  • the insulating layer, the connecting portion, and the connecting wiring can be laminated on the semiconductor substrate 21A, and the semiconductor substrate 21B can be laminated on the insulating layer, the connecting portion, and the connecting wiring, and the selective transistor SEL can be formed on the semiconductor substrate 21B.
  • the transistors formed on the semiconductor substrates 21, 21A, and 21B may be any of the transistors constituting the readout circuit 22.
  • the area of the semiconductor substrate 21 occupied by one readout circuit 22 can be reduced. If the area of each readout circuit 22 can be reduced or each transistor can be miniaturized, the area of the chip can be reduced. Further, the area of a desired transistor among the amplification transistor AMP, the reset transistor RST, and the selection transistor SEL that can form the read circuit 22 can be expanded. In particular, by expanding the area of the amplification transistor AMP, a noise reduction effect can be expected.
  • FIG. 45 shows an example of a schematic configuration of an image pickup system 2 provided with an image pickup device 1 according to the above embodiment and a modification thereof.
  • the imaging system 2 is, for example, an imaging device such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the image pickup system 2 includes, for example, an image pickup device 1, an optical system 141, a shutter device 142, a control circuit 143, a DSP circuit 144, a frame memory 145, a display unit 146, a storage unit 147, and an operation according to the above embodiment and a modification thereof.
  • a unit 148 and a power supply unit 149 are provided.
  • the image pickup element 1 the DSP circuit 144, the frame memory 145, the display unit 146, the storage unit 147, the operation unit 148, and the power supply unit 149 according to the above embodiment and its modification are via the bus line 150. They are interconnected.
  • the optical system 141 is configured to have one or a plurality of lenses, and guides the light (incident light) from the subject to the image sensor 1 to form an image on the light receiving surface of the image sensor 1.
  • the shutter device 142 is arranged between the optical system 141 and the image sensor 1, and controls the light irradiation period and the light blocking period of the image sensor 1 according to the control of the control circuit 143.
  • the image sensor 1 accumulates signal charges for a certain period of time according to the light imaged on the light receiving surface via the optical system 141 and the shutter device 142.
  • the signal charge accumulated in the image sensor 1 is transferred to the DSP circuit 144 as a pixel signal (image data) according to the drive signal (timing signal) supplied from the control circuit 143.
  • the image sensor 1 receives the image light (incident light) incident through the optical system 141 and the shutter device 142, and outputs a pixel signal corresponding to the received image light (incident light) to the DSP circuit 144. ..
  • the control circuit 143 outputs a drive signal for controlling the transfer operation of the image sensor 1 and the shutter operation of the shutter device 142 to drive the image sensor 1 and the shutter device 142.
  • the DSP circuit 144 is a signal processing circuit that processes the pixel signal (image data) output from the image sensor 1.
  • the frame memory 145 temporarily holds the image data processed by the DSP circuit 144 in frame units.
  • the display unit 146 comprises a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image sensor 1.
  • the storage unit 147 records image data of a moving image or a still image captured by the image sensor 1 on a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 148 issues operation commands for various functions of the imaging system 2 according to the operation by the user.
  • the power supply unit 149 appropriately supplies various power sources serving as operating power sources for the image sensor 1, DSP circuit 144, frame memory 145, display unit 146, storage unit 147, and operation unit 148 to these supply targets.
  • FIG. 46 shows an example of a flowchart of the imaging operation in the imaging system 2.
  • the user instructs the start of imaging by operating the operation unit 148 (step S101).
  • the operation unit 148 transmits an imaging command to the control circuit 143 (step S102).
  • the control circuit 143 receives the image pickup command
  • the control circuit 143 starts controlling the shutter device 142 and the image pickup element 1.
  • the image sensor 1 (specifically, the system control circuit 32d) executes image pickup by a predetermined image pickup method under the control of the control circuit 143 (step S103).
  • the shutter device 142 controls the light irradiation period and the light blocking period of the image sensor 1 by the control of the control circuit 143.
  • the image sensor 1 outputs the image data obtained by the image pickup to the DSP circuit 144.
  • the image data is data for all pixels of the pixel signal generated based on the electric charge temporarily held in the floating diffusion FD.
  • the DSP circuit 144 performs predetermined signal processing (for example, noise reduction processing) based on the image data input from the image sensor 1 (step S104).
  • the DSP circuit 144 stores the image data subjected to the predetermined signal processing in the frame memory 145, and the frame memory 145 stores the image data in the storage unit 147 (step S105). In this way, imaging in the imaging system 2 is performed.
  • the image pickup device 1 according to the above embodiment and its modification is applied to the image pickup system 2.
  • the image sensor 1 can be miniaturized or high-definition, so that a small-sized or high-definition image pickup system 2 can be provided.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 47 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a moving body control system to which the technique according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, blinkers or fog lamps.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • an imaging unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 48 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, 12105 as imaging units 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as, for example, the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting the preceding vehicle, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 48 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or may be an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100).
  • a predetermined speed for example, 0 km / h or more.
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle runs autonomously without depending on the operation of the driver.
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image sensor 1 according to the above embodiment and its modification can be applied to the image pickup unit 12031.
  • FIG. 49 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 49 shows a surgeon (doctor) 11131 performing surgery on patient 11132 on patient bed 11133 using the endoscopic surgery system 11000.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical tools 11110 such as an abdominal tube 11111 and an energy treatment tool 11112, and a support arm device 11120 that supports the endoscope 11100.
  • a cart 11200 equipped with various devices for endoscopic surgery.
  • the endoscope 11100 is composed of a lens barrel 11101 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 11132, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid mirror having a rigid barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible mirror having a flexible barrel. Good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 11101.
  • a light source device 11203 is connected to the endoscope 11100, and the light generated by the light source device 11203 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 11101 to be an objective. It is irradiated toward the observation target in the body cavity of the patient 11132 through the lens.
  • the endoscope 11100 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 11100 and the display device 11202. Further, the CCU 11201 receives an image signal from the camera head 11102, and performs various image processes on the image signal for displaying an image based on the image signal, such as development processing (demosaic processing).
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on the image signal processed by the CCU 11201 under the control of the CCU 11201.
  • the light source device 11203 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light to the endoscope 11100 when photographing an operating part or the like.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for ablation of tissue, incision, sealing of blood vessels, and the like.
  • the pneumoperitoneum device 11206 uses a gas in the pneumoperitoneum tube 11111 to inflate the body cavity of the patient 11132 for the purpose of securing the field of view by the endoscope 11100 and securing the work space of the operator.
  • the recorder 11207 is a device capable of recording various information related to surgery.
  • the printer 11208 is a device capable of printing various information related to surgery in various formats such as texts, images, and graphs.
  • the light source device 11203 that supplies the irradiation light to the endoscope 11100 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by combining RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 11203 adjusts the white balance of the captured image. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in a time-division manner, and the drive of the image sensor of the camera head 11102 is controlled in synchronization with the irradiation timing to support each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter on the image sensor.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 11102 in synchronization with the timing of changing the light intensity to acquire an image in a time-division manner and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrow band as compared with the irradiation light (that is, white light) in normal observation, the mucosal surface layer.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation in which an image is obtained by fluorescence generated by irradiating with excitation light may be performed.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 may be configured to be capable of supplying narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 50 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU11201 shown in FIG. 49.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a driving unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • CCU11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and CCU11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 11402 is composed of an image pickup element.
  • the image sensor constituting the image pickup unit 11402 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 11402 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of lens units 11401 may be provided corresponding to each image pickup element.
  • the imaging unit 11402 does not necessarily have to be provided on the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is composed of an actuator, and the zoom lens and the focus lens of the lens unit 11401 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 11405. As a result, the magnification and focus of the image captured by the imaging unit 11402 can be adjusted as appropriate.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from CCU11201.
  • the communication unit 11404 transmits the image signal obtained from the image pickup unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are mounted on the endoscope 11100.
  • AE Auto Exposure
  • AF Automatic Focus
  • AWB Auto White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling the drive of the camera head 11102 to the camera head 11102.
  • Image signals and control signals can be transmitted by telecommunication, optical communication, or the like.
  • the image processing unit 11412 performs various image processing on the image signal which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site and the like by the endoscope 11100 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image by using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edge of an object included in the captured image to remove surgical tools such as forceps, a specific biological part, bleeding, and mist when using the energy treatment tool 11112. Can be recognized.
  • the control unit 11413 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the operation support information and presenting it to the operator 11131, it is possible to reduce the burden on the operator 11131 and to allow the operator 11131 to proceed with the operation reliably.
  • the transmission cable 11400 that connects the camera head 11102 and CCU11201 is an electric signal cable that supports electric signal communication, an optical fiber that supports optical communication, or a composite cable thereof.
  • the communication was performed by wire using the transmission cable 11400, but the communication between the camera head 11102 and the CCU11201 may be performed wirelessly.
  • the above is an example of an endoscopic surgery system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be suitably applied to the imaging unit 11402 provided on the camera head 11102 of the endoscope 11100 among the configurations described above.
  • By applying the technique according to the present disclosure to the imaging unit 11402 it is possible to suppress a decrease in the efficiency conversion of the imaging unit 11402, so that it is possible to provide the endoscope 11100 with high image quality.
  • the present disclosure is not limited to, for example, an image pickup device, and can be applied to, for example, a semiconductor device.
  • the components of the image pickup device 1 according to the above embodiment and its modification can be applied to a semiconductor device.
  • the components of the image pickup device 1 according to the above embodiment and its modification can be applied to, for example, the semiconductor device 3 as shown in FIG. 51.
  • the semiconductor element 3 is a laminate in which a semiconductor substrate 310, an insulating layer 330, a semiconductor substrate 320, and an insulating layer 340 are laminated in this order.
  • the semiconductor substrates 310 and 320 are, for example, silicon substrates.
  • the insulating layers 330 and 340 are made of, for example, an inorganic insulating material such as SiO 2 or SiN.
  • the semiconductor substrate 320 has an insulating layer 350 penetrating the semiconductor substrate 320 in the same layer as the semiconductor substrate 320.
  • the insulating layer 350 is made of, for example, an inorganic insulating material such as SiO 2 or SiN.
  • the semiconductor substrate 310 has, for example, a transistor 311.
  • the transistor 311 corresponds to a specific example of the "first transistor” of the present disclosure.
  • the semiconductor substrate 320 is laminated on the semiconductor substrate 310 via an insulating layer 330, and has, for example, a transistor 321 having the same configuration as the amplification transistor AMP as described in the above embodiment and the like, and a transistor 322.
  • the transistor 321 corresponds to a specific example of the "second transistor” of the present disclosure.
  • the gate electrode 321B of the transistor 321 and the source or drain of the transistor 322 are electrically connected by, for example, connecting portions 341 and 342 provided in the insulating layer 340, wiring 343 provided on the insulating layer 340, and the like. Has been done.
  • the gate electrode 321B is formed of impurity-doped polysilicon, silicidized silicon, or a metal material that controls the work function.
  • the transistor 321 has, for example, a channel region 321A, a source region, and a drain region in the inner side surface of the opening formed by selective etching of the semiconductor substrate 320. That is, the transistor 321 has a channel region 321A, a source region, and a drain region in a plane intersecting the surface of the semiconductor substrate 320.
  • the transistor 321 further has a gate insulating film 321D in contact with the channel region 321A, and has a gate electrode 321B facing the channel region 321A via the gate insulating film 321D.
  • the gate electrode 321B extends in a direction parallel to the planes on which the channel region 321A, the source region and the drain region are formed (that is, the thickness direction of the semiconductor substrate 320).
  • the gate electrode 321B further extends into the insulating layer 330.
  • the lower end of the gate electrode 321B is in contact with the connecting portion 331 and is electrically connected to the source or drain of the transistor 311 via the connecting portion 331. That is, the wiring that electrically connects the gate electrode 321B and the source or drain of the transistor 311 is formed at the shortest distance between the gate electrode 321B and the source or drain of the transistor 311 without passing through the insulating layer 340. ing.
  • the gate electrode 321B may have a double gate structure in which the channel region is sandwiched from a direction parallel to the surface of the semiconductor substrate 320, as in the case of the gate electrode 74 shown in FIG. 7, for example.
  • the transistor 321 may be, for example, a junctionless transistor in which the channel region 321A, the source region, and the drain region have the same polarity.
  • the gate electrode 321B sandwiches the channel region 321A from a direction parallel to the surface of the semiconductor substrate 320 and gates in a direction intersecting the surface of the semiconductor substrate 320, similarly to the gate electrode 74 shown in FIG. It may have a tri-gate structure facing the channel region 321A via the insulating film 321D.
  • the transistor 321 may be, for example, a junctionless transistor in which the channel region 321A, the source region, and the drain region have the same polarity.
  • the portion of the gate electrode 321B facing the channel region 321A and the connecting portion 331 may be formed collectively or may be formed separately in the manufacturing process.
  • the portion of the gate electrode 321B facing the channel region 321A and the connecting portion 331 are formed separately in the manufacturing process, the portion of the gate electrode 321B facing the channel region 321A and the connecting portion 331 are the same. It may be made of materials, or it may be made of different materials.
  • the semiconductor substrate 320 may have a plurality of transistors 321 connected in parallel to each other, as in the case of the amplification transistors AMPs shown in FIGS. 26, 27, 29, and 30, for example.
  • the "plurality of transistors 321 connected in parallel with each other" includes a plurality of sets of channel regions 321A, source regions and drain regions arranged side by side in a predetermined direction, and each channel region 321A via a gate insulating film 321D. It can be said that it is one transistor having a gate electrode 321B arranged to face each other.
  • the components of the image pickup device 1 according to the above embodiment and its modification can be applied to, for example, the semiconductor device 4 as shown in FIG. 52.
  • the semiconductor element 4 has a configuration in which a photodiode 312 is provided in place of the transistor 311 in the semiconductor element 3.
  • the photodiode 312 is electrically connected to the connection portion 331.
  • the present disclosure can also have the following structure.
  • a first semiconductor substrate having a photoelectric conversion unit and a charge holding unit that holds the charges transferred from the photoelectric conversion unit
  • a second semiconductor substrate is provided, which is laminated on the first semiconductor substrate via an insulating layer and has an amplification transistor for generating a voltage signal according to the level of the charge held in the charge holding portion.
  • the amplification transistor has a channel region, a source region, and a drain region in a plane intersecting the surface of the second semiconductor substrate, faces the channel region via a gate insulating film, and has a charge holding portion.
  • An image sensor having an electrically connected gate electrode.
  • the image pickup device wherein the gate electrode has a double gate structure in which the channel region is sandwiched from a first direction parallel to the surface of the second semiconductor substrate.
  • the gate electrode sandwiches the channel region from the first direction parallel to the surface of the second semiconductor substrate, and the channel is interposed through the gate insulating film in the second direction intersecting the surface of the second semiconductor substrate.
  • the image pickup device which has a tri-gate structure facing the region.
  • the amplification transistor is a junctionless transistor in which the channel region, the source region, and the drain region have the same polarity.
  • the amplification transistor has a plurality of sets of the channel region, the source region, and the drain region arranged side by side in the first direction.
  • the first semiconductor substrate has an element separation unit that separates the plurality of photoelectric conversion units for each photoelectric conversion unit.
  • the plurality of charge holders are equally divided into a plurality of groups.
  • the plurality of amplification transistors are equally divided into the groups.
  • the gate electrode includes a first partial electrode and a second partial electrode that sandwich the channel region from the first direction.
  • the plurality of charge holding portions are connected to the lower end of either one of the first partial electrode and the second partial electrode directly or via a connecting portion to and the corresponding amplification transistor.
  • the image sensor according to (7) which is electrically connected.
  • the plurality of charge holders are equally divided into a plurality of groups.
  • the plurality of amplification transistors are equally divided into the groups.
  • the image sensor further includes a plurality of connection pads assigned to each group.
  • the image pickup device wherein in each of the above groups, the plurality of charge holding units are electrically connected to the corresponding amplification transistor via the connection pad. (10) Among the plurality of photoelectric conversion units, the plurality of photoelectric conversion units adjacent to each other share the charge holding unit. The plurality of amplification transistors are equally divided into the charge holding units shared by the plurality of photoelectric conversion units. The image pickup device according to (7), wherein the gate electrode is electrically connected to the charge holding unit shared by the plurality of photoelectric conversion units. (11) The first semiconductor substrate has an element separation unit that separates the plurality of photoelectric conversion units for each photoelectric conversion unit. The image pickup device according to (3), wherein the amplification transistor is formed at a position facing the element separation portion.
  • the plurality of charge holders are equally divided into a plurality of groups.
  • the plurality of amplification transistors are equally divided into the groups.
  • the gate electrode faces the channel region with the first partial electrode and the second partial electrode sandwiching the channel region from the first direction, and the first partial electrode in the second direction via the gate insulating film. And a third partial electrode in contact with the second partial electrode.
  • the plurality of charge holding portions are connected to the lower end of either one of the first partial electrode and the second partial electrode directly or via a connecting portion to and the corresponding amplification transistor.
  • the plurality of charge holders are equally divided into a plurality of groups.
  • the plurality of amplification transistors are equally divided into the groups.
  • the image sensor further includes a plurality of connection pads assigned to each group. 11.
  • the plurality of photoelectric conversion units adjacent to each other share the charge holding unit.
  • the plurality of amplification transistors are equally divided into the charge holding units shared by the plurality of photoelectric conversion units.
  • the image pickup device according to (11), wherein the gate electrode is electrically connected to the charge holding unit shared by the plurality of photoelectric conversion units.
  • a first semiconductor substrate having a first transistor or a photoelectric conversion unit, and A second semiconductor substrate laminated on the first semiconductor substrate via an insulating layer and having a second transistor is provided, and the second transistor has a channel region and a source region in a plane intersecting the surface of the second semiconductor substrate.
  • the gate electrode has a double gate structure in which the channel region is sandwiched from a first direction parallel to the surface of the second semiconductor substrate.
  • the gate electrode sandwiches the channel region from the first direction parallel to the surface of the second semiconductor substrate, and the channel is interposed through the gate insulating film in the second direction intersecting the surface of the second semiconductor substrate.
  • the second transistor is a junctionless transistor in which the channel region, the source region, and the drain region have the same polarity.
  • the second transistor has a plurality of sets of the channel region, the source region, and the drain region arranged side by side in the first direction.
  • the gate electrode is formed of impurity-doped polysilicon, silicidized silicon, or a metal material that controls a work function.
  • the wiring length connecting the amplification transistor and the charge holding portion can be shortened, and the parasitic capacitance can be reduced, so that the efficiency conversion can be performed. The decrease can be suppressed.
  • the wiring length connecting the second transistor and the first semiconductor substrate can be shortened, and the parasitic capacitance can be reduced, so that the efficiency can be reduced.
  • the decrease in conversion can be suppressed.

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Abstract

本開示の一実施の形態に係る撮像素子は、第１半導体基板と、絶縁層を介して前記第１半導体基板に積層された第２半導体基板とを備えている。第１半導体基板は、光電変換部と、光電変換部から転送された電荷を保持する電荷保持部とを有している。第２半導体基板は、電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有している。増幅トランジスタは、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有している。

Description

撮像素子および半導体素子
　本開示は、撮像素子および半導体素子に関する。
　従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数の光電変換部を有する半導体基板と、各光電変換部で得られた電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する半導体基板とが互いに積層されている。
特開２０１０－２４５５０６号公報
　しかしながら、下側の半導体基板と上側の半導体基板とを配線で接続する場合、配線長が長くなり、寄生容量の増加によって効率変換が劣化するおそれがある。これは、撮像素子だけに限らず、半導体素子全般に生じ得る問題である。従って、効率変換の低下を抑制することの可能な撮像素子および半導体素子を提供することが望ましい。
　本開示の一実施の形態に係る撮像素子は、第１半導体基板と、絶縁層を介して前記第１半導体基板に積層された第２半導体基板とを備えている。第１半導体基板は、光電変換部と、光電変換部から転送された電荷を保持する電荷保持部とを有している。第２半導体基板は、電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有している。増幅トランジスタは、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有している。
　本開示の一実施の形態に係る撮像素子では、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有する増幅トランジスタが設けられている。これにより、増幅トランジスタと電荷保持部とを接続する配線長を短くすることができ、寄生容量を低減することができる。
　本開示の一実施の形態に係る半導体素子は、第１トランジスタもしくは光電変換部を有する第１半導体基板と、絶縁層を介して第１半導体基板に積層され、第２トランジスタを有する第２半導体基板とを備えている。第２トランジスタは、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに第１半導体基板と電気的に接続されたゲート電極を有する。
　本開示の一実施の形態に係る半導体素子では、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有する増幅トランジスタが設けられている。これにより、第２トランジスタと第１半導体基板とを接続する配線長を短くすることができ、寄生容量を低減することができる。
本開示の一実施の形態に係る撮像素子の概略構成の一例を表す図である。 図１のセンサ画素および読み出し回路の回路構成の一例を表す図である。 図１のセンサ画素の断面構成の一例を表す図である。 図３の断面構成の一部を拡大して表す図である。 図４のＳｅｃ１，Ｓｅｃ２における断面構成の一例を表す図である。 図４のＳｅｃ２における断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４のＳｅｃ２における断面構成の一変形例を表す図である。 図７、図８のＡＭＰの平面構成例を表す図である。 図４の断面構成の一変形例を表す図である。 図４のＳｅｃ２における断面構成の一変形例を表す図である。 図１１のＲＳＴ、ＳＥＬの垂直方向の断面構成例を表す図である。 図４のＳｅｃ２における断面構成の一変形例を表す図である。 図１３のＲＳＴ、ＳＥＬの垂直方向の断面構成例を表す図である。 図１３のＲＳＴ、ＳＥＬの垂直方向の断面構成例を表す図である。 図１のセンサ画素および読み出し回路の回路構成の一例を表す図である。 図１６の回路を備えた撮像素子のＳｅｃ２における断面構成の一例を表す図である。 図１６の回路を備えた撮像素子のＳｅｃ２における断面構成の一変形例を表す図である。 図１６の回路を備えた撮像素子のＳｅｃ２における断面構成の一変形例を表す図である。 図１６の回路を備えた撮像素子のＳｅｃ２における断面構成の一変形例を表す図である。 図１６の回路を備えた撮像素子のＳｅｃ２における断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図１のセンサ画素および読み出し回路の回路構成の一変形例を表す図である。 図１のセンサ画素および読み出し回路の回路構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図２６、図２７の２つのＡＭＰの平面構成例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図２９、図４０の４つのＡＭＰおよびＳＥＬの平面構成例を表す図である。 図３１の平面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図４の断面構成の一変形例を表す図である。 図２２の断面構成の一変形例を表す図である。 図２３の断面構成の一変形例を表す図である。 図３３の断面構成の一変形例を表す図である。 図３４の断面構成の一変形例を表す図である。 図２の回路構成の一変形例を表す図である。 図４３の回路構成を備えたセンサ画素の断面構成の一変形例を表す図である。 上記実施の形態およびその変形例に係る撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図４５の撮像システムにおける撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 上記実施の形態等の撮像素子の構成を半導体素子に適用した例を表す図である。 上記実施の形態等の撮像素子の構成を半導体素子に適用した例を表す図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（撮像素子）
　ＡＭＰのゲートが垂直面に形成されている例（図１～図５）
２．変形例（撮像素子）
　変形例Ａ：４端子構造となっている例（図６）
　変形例Ｂ：ダブルゲート構造となっている例(図７～図９)
　変形例Ｃ：トライゲート構造となっている例（図１０）
　変形例Ｄ：ＲＳＴ，ＳＥＬのゲートも垂直面に形成されている例（図１１～図１５）
　変形例Ｅ：ＦＤＧが形成されている例（図１６～図２１）
　変形例Ｆ：ＡＭＰを素子分離部上に設けた例（図２２、図２３）
　変形例Ｇ：複数のＡＭＰを並列接続し、
　　　　　接続パッドを介してＦＤとＡＭＰを接続した例（図２４～図３２）
　変形例Ｈ：ＦＤを共有した例（図３３～図３８）
　変形例Ｉ：ＡＭＰのゲートを直接ＦＤに接続した例（図３９～図４２）
　変形例Ｊ：読み出し回路がセンサ画素ごとに１つずつ
　　　　　　設けられている例（図４３、図４４）
３．適用例
　　　上記実施の形態およびその変形例に係る撮像素子を
　　　撮像システムに適用した例（図４５、図４６）
４．応用例
　　　応用例１…上記実施の形態およびその変形例に係る撮像素子を
　　　　　　　　移動体に応用した例（図４７、図４８）
　　　応用例２…上記実施の形態およびその変形例に係る撮像素子を
　　　　　　　　手術システムに応用した例（図４９、図５０）
５．その他の適用例
　　　上記実施の形態等の撮像素子の構成を半導体素子に適用した例
　　　　（図５１、図５２）

＜１．実施の形態＞
[構成]
　本開示の一実施の形態に係る撮像素子１について説明する。撮像素子１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等からなる裏面照射型のイメージセンサである。撮像素子１は、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像する。撮像素子１は、入射光に応じた画素信号を出力する。
　裏面照射型のイメージセンサとは、被写体からの光が入射する受光面と、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に、被写体からの光を受光し、電気信号に変換するフォトダイオード等の光電変換部が設けられている構成のイメージセンサである。なお、本開示は、ＣＭＯＳイメージセンサへの適用に限られるものではない。
　図１は、本開示の一実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
　第１基板１０は、光電変換を行う複数のセンサ画素１２が行列状に配置された画素領域１３を有している。画素領域１３は、半導体基板１１に形成されている。第２基板２０は、センサ画素１２から出力された電荷に基づく画素信号を出力する複数の読み出し回路２２を有している。複数の読み出し回路２２は、半導体基板２１に形成されており、例えば、１つのセンサ画素１２ごとに１つずつ割り当てられている。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、半導体基板３１に形成されている。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
　図２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
　各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから転送された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換部」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
　１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図３に示したように、半導体基板１１の表面からｐウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
　なお、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。
　図３は、撮像素子１の垂直方向の断面構成の一例を表したものである。図３には、撮像素子１において、センサ画素１２と対向する箇所の断面構成が例示されている。図４は、撮像素子１における第１基板１０および第２基板２０の接続箇所を拡大して表したものである。撮像素子１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型の撮像装置である。
　第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。絶縁層４６は、本開示の「絶縁層」の一具体例に相当する。絶縁層４６は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。つまり、半導体基板２１は、絶縁層４６を介して半導体基板１１に積層されている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
　第１基板１０（半導体基板１１）は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０（半導体基板１１）は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。
　第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
　第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０（半導体基板２１）は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。絶縁層５３は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、増幅トランジスタＡＭＰの側面や、後述の貫通配線４７，４８の側面などを覆うように設けられている。
　第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた複数の接続部５４を有している。上記積層体は、センサ画素１２ごとに、１つの接続部５４を有している。接続部５４は、半導体基板２１の法線方向に延びている。第１基板１０および第２基板２０は、複数の接続部５４によって互いに電気的に接続されている。具体的には、接続部５４は、フローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極７４（後述）の下端とに連結されており、対応するフローティングディフュージョンＦＤおよび増幅トランジスタＡＭＰのゲート電極７４に電気的に接続されている。
　第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図５参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
　第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を読み出し回路２２ごとに１つずつ有している。接続配線５５は、増幅トランジスタＡＭＰのゲート電極７４と、リセットトランジスタＲＳＴのソースとを互いに電気的に接続している。ここで、貫通配線４７，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線４７，４８および接続部５４の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
　配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
　第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、接続部５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。
　図３、図４に示したように、第１基板１０と第２基板２０とは、接続部５４によって互いに電気的に接続されている。また、図３に示したように、第２基板２０と第３基板３０とは、パッド電極５８，６４同士の接合によって互いに電気的に接続されている。ここで、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０とを互いに電気的に接続するための構造として、パッド電極５８，６４同士の接合を用いることができる。
　図５は、撮像素子１の水平方向の断面構成の一例を表したものである。図５の上側の図は、図３の断面Ｓｅｃ１での断面構成の一例を表す図であり、図５の下側の図は、図３の断面Ｓｅｃ２での断面構成の一例を表す図である。図５には、２×２の４個のセンサ画素１２を４組、第１方向Ｈおよび第２方向Ｖに並べた構成が例示されており、なお、図５の上側の断面図では、図３の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図５の下側の断面図では、図３の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
　図５に示したように、複数の接続部５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｈ（図５の左右方向）に帯状に並んで配置されている。なお、図５には、複数の接続部５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｈは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。つまり、第１基板１０に含まれる複数のフローティングディフュージョンＦＤは、複数のグループに等分されている。
　絶縁層５３は、第１方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｈに延在するとともに、絶縁層５３を介して第１方向Ｈと直交する第２方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２（つまり、４つのフローティングディフュージョンＦＤ）によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。つまり、複数の読み出し回路２２は、上述のグループごとに等分されており、上述のグループごとに１つずつ割り当てられている。
　互いに隣接する４つの接続部５４は、例えば、増幅トランジスタＡＭＰのゲート電極７４の下端に接しており、増幅トランジスタＡＭＰのゲート電極７４と電気的に接続されている。互いに隣接する４つの接続部５４は、さらに、例えば、増幅トランジスタＡＭＰのゲート電極７４、接続配線５５および接続部５９を介して、リセットトランジスタＲＳＴのゲートに電気的に接続されている。つまり、４つのフローティングディフュージョンＦＤは、ゲート電極７４の下端と、接続部５４を介して連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。なお、フローティングディフュージョンＦＤが、ゲート電極７４の下端に直接、連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されてもよい。
　次に、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬについて説明する。
　本実施の形態では、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬは、例えば、図４、図５に示したように、プレーナ型となっている。一方、増幅トランジスタＡＭＰは、例えば、図４、図５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有している。つまり、増幅トランジスタＡＭＰは、半導体基板２１の表面と交差する面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有している。増幅トランジスタＡＭＰは、さらに、チャネル領域７１に接するゲート絶縁膜７６を有しており、このゲート絶縁膜７６を介してチャネル領域７１と対向するゲート電極７４を有している。つまり、増幅トランジスタＡＭＰは、垂直ゲート型となっている。増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。
　ゲート電極７４は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極７４は、チャネル領域７１、ソース領域７２およびドレイン領域７３の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、増幅トランジスタＡＭＰでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。ゲート電極７４は、さらに、絶縁層４６内にまで延在している。ゲート電極７４の下端は、複数の接続部５４に接しており、１つの読み出し回路２２によって共有される複数のフローティングディフュージョンＦＤと電気的に接続されている。つまり、ゲート電極７４と、フローティングディフュージョンＦＤとを電気的に接続する配線が、配線層５６を介さずに、ゲート電極７４と、フローティングディフュージョンＦＤとの最短距離で形成されている。
　なお、ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが、一括で形成されていてもよいし、製造過程で別々に形成されていてもよい。ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが製造過程で別々に形成される場合、ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが、互いに同一の材料で形成されていてもよいし、互いに異なる材料で形成されていてもよい。
　また、本実施の形態では、チャネル領域７１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
[製造方法]
　次に、撮像素子１の製造方法について説明する。
　まず、半導体基板１１に、ｐウェル層４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する。これにより、半導体基板１１に、センサ画素１２が形成される。その後、半導体基板１１上に、絶縁層４６を形成する。
　このとき、例えば、リソグラフィやドライエッチングを用いて、複数の接続部５４と、複数の接続部５４の上部に接する、ゲート電極７４の一部（以下、「ゲート電極層７４’」と称する。）とを絶縁層４６内に形成しておく。各接続部５４やゲート電極層７４’を形成する際に生じた余分な材料を除去する際には、例えば、ドライエッチングやＣＭＰなどを用いる。このようにして、第１基板１０が形成される。
　次に、第１基板１０（絶縁層４６）上に、半導体基板２１を貼り合わせる。このとき、必要に応じて、半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、読み出し回路２２の形成に必要な膜厚にする。また、この際に、半導体基板２１に含まれる不純物濃度を調整するための注入を行ってもよい。
　次に、半導体基板２１の表面に、所定のパターン形状のハードマスク７５を形成する。続いて、半導体基板２１に対して、ハードマスク７５を介したドライエッチングを行うことにより、増幅トランジスタＡＭＰのチャネル領域７１を形成する。このとき、半導体基板２１をオーバーエッチングすることにより、絶縁層４６内のゲート電極層７４’の表面を露出させる。チャネル領域７１は、半導体基板２１に形成した開口の内側面に位置している。
　次に、半導体基板２１に形成した開口の内側面を酸化または成膜することにより、ゲート絶縁膜７６を形成する。このとき、ゲート絶縁膜７６は、例えば、ＳｉＯ2や、ＳｉＮ、ＨｆＯ2などの高誘電率絶縁材料で形成されている。続いて、ゲート絶縁膜７６を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）もしくは仕事関数を制御する金属材料などの導電性材料を用いて成膜した後、成膜した導電性材料を、セルフアラインでエッチングする。これにより、チャネル領域７１の側面には導電性材料が残り、半導体基板２１の上面や、半導体基板２１の開口の底面では、導電性材料が除去される。このとき、ゲート電極層７４’の表面を覆う酸化膜も除去される。その結果、半導体基板２１の開口の底面には、ゲート電極層７４’の表面が露出する。
　次に、残った導電性材料や、ゲート電極層７４’の表面を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）、Ｗ（タングステン）またはＣｕ（銅）などの低抵抗材料を用いて成膜する。続いて、例えば、リソグラフィやドライエッチングを用いて、低抵抗材料を選択的に除去する。これにより、増幅トランジスタＡＭＰのゲート電極７４などが形成される。このとき、不要な箇所に形成されたゲート絶縁膜７６を除去する。
　次に、例えば、イオン注入や、固相拡散などを用いて、増幅トランジスタＡＭＰのソース領域７２およびドレイン領域７３を形成する。これにより、半導体基板２１の開口の側面のうち、ゲート電極７４などで被覆されていない箇所に、増幅トランジスタＡＭＰのソース領域７２およびドレイン領域７３が形成される。
　次に、増幅トランジスタＡＭＰなどを埋め込むように、絶縁層５３，５２を成膜する。続いて、絶縁層５２の所定の箇所に開口を設けた後、絶縁層５２の開口を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）、Ｗ（タングステン）またはＣｕ（銅）などの低抵抗材料を用いて成膜する。続いて、例えば、リソグラフィやドライエッチングを用いて、低抵抗材料を選択的に除去する。これにより、複数の接続部５９や、複数の接続配線５５、複数の貫通配線４７，４８が形成される。
　その後は、通常の方法を用いて、複数の接続配線５５上に、配線層５６を形成する。これにより、第２基板２０が形成される。さらに、通常の方法を用いて、半導体基板３１上に、層間絶縁膜６１および配線層６２を形成した後、第３基板３０を、配線層６２側を配線層５６に向けて、第２基板２０に貼り合わせる。これにより、第２基板２０と第３基板３０との電気的な接続がなされる。最後に、カラーフィルタ４０および受光レンズ５０を第１基板１０の裏面（受光面）に貼り合わせる。このようにして、本実施の形態に係る撮像素子１が製造される。
[効果]
　次に、本実施の形態に係る撮像素子１の効果について説明する。
　従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数の光電変換部を有する半導体基板と、各光電変換部で得られた電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する半導体基板とが互いに積層されている。しかしながら、下側の半導体基板と上側の半導体基板とを配線で接続する場合、配線長が長くなり、寄生容量の増加によって効率変換が劣化するおそれがある。
　一方、本実施の形態では、半導体基板２１の表面と交差する面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有し、かつ、ゲート絶縁膜７６を介してチャネル領域７１と対向するとともにフローティングディフュージョンＦＤと電気的に接続されたゲート電極７４を有する増幅トランジスタＡＭＰが設けられている。これにより、増幅トランジスタＡＭＰとフローティングディフュージョンＦＤとを接続する配線長を短くすることができ、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
　また、本実施の形態では、ゲート電極７４は、チャネル領域７１、ソース領域７２およびドレイン領域７３の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。これにより、増幅トランジスタＡＭＰでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されないので、チャネル幅を長くして、増幅トランジスタＡＭＰのオン抵抗を小さくすることができ、低ノイズ化を図ることができる。また、増幅トランジスタＡＭＰでは、チャネル領域を拡大することができることから、変換効率を向上させることができる。
　また、本実施の形態では、ゲート電極７４の下端は、複数の接続部５４に接しており、１つの読み出し回路２２によって共有される複数のフローティングディフュージョンＦＤと電気的に接続されている。これにより、ゲート電極７４と、フローティングディフュージョンＦＤとを電気的に接続する配線を、配線層５６を介さずに、ゲート電極７４と、フローティングディフュージョンＦＤとの最短距離で形成することができる。その結果、配線容量を小さくすることができ、効率変換の低下を抑制することができる。
＜２．変形例＞
　以下に、上記実施の形態に係る撮像素子１の変形例について説明する。
[変形例Ａ]
　上記実施の形態では、増幅トランジスタＡＭＰは、完全空乏型の３端子（ゲート、ソースおよびドレイン）デバイス構造となっていた。しかし、上記実施の形態において、半導体基板２１が、例えば、図６に示したように、チャネル領域７１、ソース領域７２およびドレイン領域７３の周囲にウェル領域２５を有している場合には、第２基板２０に対して、ウェル領域２５に接する接続部５９を設け、この接続部５９を増幅トランジスタＡＭＰの４番目の端子としてもよい。このようにした場合には、接続部５９を介してウェル領域２５の電位を固定することができるので、増幅トランジスタＡＭＰの基板浮遊効果を抑えることができ、特性ばらつきを抑制することができる。
[変形例Ｂ]
　上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図７、図８、図９に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっていてもよい。図９には、図７の増幅トランジスタの平面構成例が示されている。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続された第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
[変形例Ｃ]
　上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図８、図１０に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜７６を介してチャネル領域７１と対向するトライゲート構造となっていてもよい。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続されるとともにゲート絶縁膜７６を介してチャネル領域７１と対向する第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅を２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
[変形例Ｄ]
　上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１１、図１２に示したように、図４に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１２は、図１１のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
　リセットトランジスタＲＳＴは、例えば、図１２に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。なお、チャネル領域８１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
　ゲート電極８２は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極８２は、チャネル領域８１、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、リセットトランジスタＲＳＴでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。
　選択トランジスタＳＥＬは、例えば、図１２に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。なお、チャネル領域９１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
　ゲート電極９２は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極９２は、チャネル領域９１、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、選択トランジスタＳＥＬでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。
　このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、図４に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
　また、上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１３、図１４に示したように、図７に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１４は、図１３のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
　リセットトランジスタＲＳＴは、例えば、図１４に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。
　ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっている。ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極８２Ａおよび第２部分電極８２Ｂと、これら第１部分電極８２Ａおよび第２部分電極８２Ｂと電気的に接続された第３部分電極８２Ｃとにより構成されている。この場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
　選択トランジスタＳＥＬは、例えば、図１４に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。
　ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっている。ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極９２Ａおよび第２部分電極９２Ｂと、これら第１部分電極９２Ａおよび第２部分電極９２Ｂと電気的に接続された第３部分電極９２Ｃとにより構成されている。この場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
　このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、図７に記載のダブルゲート型の増幅トランジスタＡＭＰと同様の構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
　また、上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１３、図１５に示したように、図１０に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１５は、図１３のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
　リセットトランジスタＲＳＴは、例えば、図１５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。
　ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜８３を介してチャネル領域８１と対向するトライゲート構造となっていてもよい。ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極８２Ａおよび第２部分電極８２Ｂと、これら第１部分電極８２Ａおよび第２部分電極８２Ｂと電気的に接続されるとともにゲート絶縁膜８３を介してチャネル領域８１と対向する第３部分電極８２Ｃとにより構成されている。この場合には、チャネル幅が２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
　選択トランジスタＳＥＬは、例えば、図１５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。
　ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜９３を介してチャネル領域９１と対向するトライゲート構造となっていてもよい。ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極９２Ａおよび第２部分電極９２Ｂと、これら第１部分電極９２Ａおよび第２部分電極９２Ｂと電気的に接続されるとともにゲート絶縁膜９３を介してチャネル領域８１と対向する第３部分電極９２Ｃとにより構成されている。この場合には、チャネル幅が２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
　このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、増幅トランジスタＡＭＰと同様の構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
[変形例Ｅ]
　上記実施の形態および変形例Ａ～Ｄにおいて、撮像素子１は、例えば、図１６に示したように、ＦＤ転送トランジスタＦＤＧを有していてもよい。この場合、ＦＤ転送トランジスタＦＤＧは、例えば、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられている。
　ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　上記実施の形態において、ＦＤ転送トランジスタＦＤＧは、例えば、図１７に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ａにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図１８に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ｂ，Ｃにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図１９に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ｄにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図２０、図２１に示したように、増幅トランジスタＡＭＰと共通の構成（垂直ゲート型）となっている。
[変形例Ｆ]
　上記実施の形態および変形例Ａ～Ｅにおいて、増幅トランジスタＡＭＰは、例えば、図２２、図２３に示したように、素子分離部４３と対向する位置に形成されていてもよい。この場合、増幅トランジスタＡＭＰが上述のダブルゲート構造またはトライゲート構造となっているときには、第１部分電極７４Ａおよび第２部分電極７４Ｂのそれぞれを、１または複数の接続部５４に接続することができ、１または複数の接続部５４を介して１または複数のフローティングディフュージョンＦＤに電気的に接続することができる。つまり、４つのフローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端と、接続部５４を介して連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。なお、フローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端に直接、連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されてもよい。その結果、複数のフローティングディフュージョンＦＤの電気的な接続を、増幅トランジスタＡＭＰのゲート電極７４によって行うことができ、別途、配線を設ける必要がない。従って、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
　また、本変形例において、複数のフローティングディフュージョンＦＤは、第１部分電極７４Ａおよび第２部分電極７４Ｂのいずれか一方と接することにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。これにより、複数のフローティングディフュージョンＦＤの電気的な接続を、増幅トランジスタＡＭＰのゲート電極７４によって行うことができ、別途、配線を設ける必要がない。従って、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
　また、本変形例では、増幅トランジスタＡＭＰを素子分離部４３と非対向の位置に形成した場合と比べて、半導体基板２１における、素子分離部４３と非対向の位置に、増幅トランジスタＡＭＰ以外の素子を形成することができる。その結果、半導体基板２１における集積度を高めることができるので、撮像素子１を小型化することができる。
[変形例Ｇ]
　上記実施の形態および変形例Ａ～Ｆにおいて、読み出し回路２２は、例えば、図２４、図２５、図２６、図２７、図２８に示したように、互いに並列に接続された複数の増幅トランジスタＡＭＰを有していてもよい。「互いに並列に接続された複数の増幅トランジスタＡＭＰ」は、所定の方向に並んで配置された、複数組のチャネル領域７１、ソース領域７２およびドレイン領域７３と、ゲート絶縁膜７６を介して各チャネル領域７１と対向配置されたゲート電極７４とを有する１つの増幅トランジスタであるとも言える。図２６には、ダブルゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されており、図２７には、トライゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されている。図２８には、図２６、図２７に記載の、互いに並列に接続された２つの増幅トランジスタＡＭＰの平面構成例が示されている。互いに並列に接続された２つの増幅トランジスタＡＭＰにおいて、一方の増幅トランジスタＡＭＰと、他方の増幅トランジスタＡＭＰとは、例えば、図２８に示したように、第１部分電極７４Ａを共有している。
　この場合、読み出し回路２２は、上述のグループごとに１つずつ割り当てられた複数の接続パッド７７を有していてもよい。この場合、さらに、各上述のグループにおいて、複数のフローティングディフュージョンＦＤは、接続パッド７７を介して、対応する増幅トランジスタＡＭＰと電気的に接続されていてもよい。これにより、接続部５９をフローティングディフュージョンＦＤに接続する場合と比べて、フローティングディフュージョンＦＤを小さくすることができる。その結果、撮像素子１を小型化することができる。
　本変形例に係る読み出し回路２２において、互いに並列に接続された複数の増幅トランジスタＡＭＰからなる複数組の増幅トランジスタ群が、例えば、図２９、図３０、図３１、図３２に示したように、接続配線５５によって互いに並列に接続されていてもよい。図２９には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３０には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。図３１には、図２９、図３０に記載の増幅トランジスタ群と、選択トランジスタＳＥＬの平面構成例が示されている。図３２には、図３１の平面構成の一変形例が示されている。図３２には、図３１のプレーナ型の選択トランジスタＳＥＬの代わりに、垂直ゲート型の選択トランジスタＳＥＬが設けられている場合の平面構成例が示されている。図３１、図３２に示したように、２つの増幅トランジスタ群および選択トランジスタＳＥＬは、互いに別個のブロック２１Ａに形成されている。
　このようにした場合には、上述のグループに属するセンサ画素１２（フローティングディフュージョンＦＤ）の数を容易に増やすことができる。上記実施の形態および変形例Ａ～Ｆに係る読み出し回路２２において、２×２画素共有となっていたものを、例えば、２×４画素共有にすることができる。
[変形例Ｈ]
　上記実施の形態および変形例Ａ～Ｇに係る読み出し回路２２において、素子分離部４３が、例えば、図３３、図３４、図３５、図３６、図３７、図３８に示したように、半導体基板１１を貫通せず、半導体基板１１の受光面（裏面）から、半導体基板１１の上面（フローティングディフュージョンＦＤなどを形成する面）に到達しない深さにまで形成されていてもよい。図３３には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３４には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。図３５には、ダブルゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されており、図３６には、トライゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されている。図３７には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３８には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。
　このようにした場合には、複数のフォトダイオードＰＤのうち互いに隣接する複数のフォトダイオードＰＤは、フローティングディフュージョンＦＤを共有することが可能となる。このとき、複数の増幅トランジスタＡＭＰは、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤごとに等分されており、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤごとに１つずつ割り当てられている。さらに、ゲート電極７４は、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤと電気的に接続される。これにより、フローティングディフュージョンＦＤが共有されない場合と比べて、半導体基板１１における集積度を高めることができるので、撮像素子１を小型化することができる。
[変形例Ｉ]
　上記実施の形態および変形例Ａ～Ｈに係る読み出し回路２２において、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図３９、図４０、図４１、図４２に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。なお、図３９には、図２２に記載の断面構成の一変形例が記載されている。図４０には、図２３に記載の断面構成の一変形例が記載されている。図４１には、図３３に記載の断面構成の一変形例が記載されている。図４２には、図３４に記載の断面構成の一変形例が記載されている。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
[変形例Ｊ]
　上記実施の形態および変形例Ａ～Ｉに係る読み出し回路２２において、読み出し回路２２が、例えば、図４３に示したように、センサ画素１２ごとに１つずつ設けられていてもよい。この場合に、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図４４に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
[変形例Ｋ]
　上記実施の形態および変形例Ａ～Ｊに係る第２基板２０では、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、同じ半導体基板２１に形成されていた。しかし、例えば、上記実施の形態および変形例Ａ～Ｊに係る第２基板２０において、読み出し回路２２に含まれる少なくとも１つのトランジスタを半導体基板２１に形成し、残りのトランジスタを半導体基板１１および２１とは異なる、半導体基板２１Ａに形成してもよい。このとき、第２基板２０は、図示しないが、例えば、半導体基板２１上に、絶縁層５２，５７、接続部５９、接続配線５５を形成し、さらに半導体基板２１Ａを積層することにより形成されてもよい。半導体基板２１Ａは、層間絶縁膜５１との位置関係において、半導体基板１１側とは反対側の領域内に積層され、所望のトランジスタを形成することができる。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを半導体基板２１Ａに形成することができる。
　また、上記実施の形態および変形例Ａ～Ｊに係る第２基板２０に対して、新たな半導体基板を複数設け、それぞれに、読み出し回路２２に含まれる所望のトランジスタを設けてもよい。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成することができる。さらに、半導体基板２１上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ａを積層し、半導体基板２１ＡにリセットトランジスタＲＳＴを形成することができる。半導体基板２１Ａ上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ｂを積層し、半導体基板２１Ｂに選択トランジスタＳＥＬを形成することができる。半導体基板２１、２１Ａ，２１Ｂに形成するトランジスタは、読み出し回路２２を構成するいずれのトランジスタでもよい。
　このように、第２基板２０に複数の半導体基板を設けることにより、１つの読み出し回路２２が占める半導体基板２１の面積を小さくすることができる。各読み出し回路２２の面積を小さくしたり、各トランジスタを微細化したりすることが出来れば、チップの面積を小さくすることも可能になる。また、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタＡＭＰの面積を拡大することで、ノイズ低減効果も期待できる。
　＜３．適用例＞
　図４５は、上記実施の形態およびその変形例に係る撮像素子１を備えた撮像システム２の概略構成の一例を表したものである。
　撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記実施の形態およびその変形例に係る撮像素子１、光学系１４１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９を備えている。撮像システム２において、上記実施の形態およびその変形例に係る撮像素子１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９は、バスライン１５０を介して相互に接続されている。
　光学系１４１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像素子１に導き、撮像素子１の受光面に結像させる。シャッタ装置１４２は、光学系１４１および撮像素子１の間に配置され、制御回路１４３の制御に従って、撮像素子１への光照射期間および遮光期間を制御する。撮像素子１は、光学系１４１およびシャッタ装置１４２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子１に蓄積された信号電荷は、画素信号（画像データ）として、制御回路１４３から供給される駆動信号（タイミング信号）に従ってＤＳＰ回路１４４に転送される。つまり、撮像素子１は、光学系１４１およびシャッタ装置１４２を介して入射された像光（入射光）を受光し、受光した像光（入射光）に応じた画素信号をＤＳＰ回路１４４に出力する。制御回路１４３は、撮像素子１の転送動作、および、シャッタ装置１４２のシャッタ動作を制御する駆動信号を出力して、撮像素子１およびシャッタ装置１４２を駆動する。
　ＤＳＰ回路１４４は、撮像素子１から出力される画素信号（画像データ）を処理する信号処理回路である。フレームメモリ１４５は、ＤＳＰ回路１４４により処理された画像データを、フレーム単位で一時的に保持する。表示部１４６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子１で撮像された動画又は静止画を表示する。記憶部１４７は、撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４８は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４９は、撮像素子１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７および操作部１４８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム２における撮像手順について説明する。
　図４６は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４８を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４８は、撮像指令を制御回路１４３に送信する（ステップＳ１０２）。制御回路１４３は、撮像指令を受信すると、シャッタ装置１４２および撮像素子１の制御を開始する。撮像素子１（具体的にはシステム制御回路３２ｄ）は、制御回路１４３による制御によって、所定の撮像方式での撮像を実行する（ステップＳ１０３）。シャッタ装置１４２は、制御回路１４３による制御によって、撮像素子１への光照射期間および遮光期間を制御する。
　撮像素子１は、撮像により得られた画像データをＤＳＰ回路１４４に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４４は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４４は、所定の信号処理がなされた画像データをフレームメモリ１４５に保持させ、フレームメモリ１４５は、画像データを記憶部１４７に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
　本適用例では、上記実施の形態およびその変形例に係る撮像素子１が撮像システム２に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
　＜４．応用例＞
[応用例１]
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４８は、撮像部１２０３１の設置位置の例を示す図である。
　図４８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の効率変換の低下を抑制することができるので、高画質な移動体制御システムを提供することができる。
[応用例２]
　図４９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５０は、図４９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２の効率変換の低下を抑制することができるので、高画質な内視鏡１１１００を提供することができる。
　以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
＜５．その他の適用例＞
　本開示は、例えば、撮像素子に限られるものではなく、例えば、半導体素子にも適用可能である。例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、半導体素子に適用することが可能である。
　例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、例えば、図５１に示したような半導体素子３にも適用することが可能である。
　半導体素子３は、半導体基板３１０、絶縁層３３０、半導体基板３２０および絶縁層３４０をこの順に積層した積層体である。半導体基板３１０，３２０は、例えば、シリコン基板である。絶縁層３３０，３４０は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。半導体基板３２０は、半導体基板３２０と同一の層内に、半導体基板３２０を貫通する絶縁層３５０を有している。絶縁層３５０は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。
　半導体基板３１０は、例えば、トランジスタ３１１を有している。トランジスタ３１１は、本開示の「第１トランジスタ」の一具体例に相当する。半導体基板３２０は、絶縁層３３０を介して半導体基板３１０に積層され、例えば、上記実施の形態等に記載に増幅トランジスタＡＭＰと共通の構成を有するトランジスタ３２１と、トランジスタ３２２とを有している。トランジスタ３２１は、本開示の「第２トランジスタ」の一具体例に相当する。トランジスタ３２１のゲート電極３２１Ｂと、トランジスタ３２２のソースもしくはドレインとは、例えば、絶縁層３４０内に設けられた接続部３４１，３４２や、絶縁層３４０上に設けられた配線３４３などによって電気的に接続されている。ゲート電極３２１Ｂは、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている。
　トランジスタ３２１は、例えば、半導体基板３２０に対する選択エッチングにより形成された開口の内側面内にチャネル領域３２１Ａ、ソース領域およびドレイン領域を有している。つまり、トランジスタ３２１は、半導体基板３２０の表面と交差する面内にチャネル領域３２１Ａ、ソース領域およびドレイン領域を有している。トランジスタ３２１は、さらに、チャネル領域３２１Ａに接するゲート絶縁膜３２１Ｄを有しており、このゲート絶縁膜３２１Ｄを介してチャネル領域３２１Ａと対向するゲート電極３２１Ｂを有している。
　ゲート電極３２１Ｂは、チャネル領域３２１Ａ、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板３２０の厚さ方向）に延在している。ゲート電極３２１Ｂは、さらに、絶縁層３３０内にまで延在している。ゲート電極３２１Ｂの下端は、接続部３３１に接しており、接続部３３１を介してトランジスタ３１１のソースもしくはドレインと電気的に接続されている。つまり、ゲート電極３２１Ｂと、トランジスタ３１１のソースもしくはドレインとを電気的に接続する配線が、絶縁層３４０内を介さずに、ゲート電極３２１Ｂと、トランジスタ３１１のソースもしくはドレインとの最短距離で形成されている。
　なお、ゲート電極３２１Ｂは、例えば、図７に記載のゲート電極７４と同様に、チャネル領域を、半導体基板３２０の表面と平行な方向から挟み込むダブルゲート構造となっていてもよい。このとき、トランジスタ３２１は、例えば、チャネル領域３２１Ａ、ソース領域およびドレイン領域が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極３２１Ｂは、例えば、図１０に記載のゲート電極７４と同様に、チャネル領域３２１Ａを、半導体基板３２０の表面と平行な方向から挟み込むとともに、半導体基板３２０の表面と交差する方向においてゲート絶縁膜３２１Ｄを介してチャネル領域３２１Ａと対向するトライゲート構造となっていてもよい。このとき、トランジスタ３２１は、例えば、チャネル領域３２１Ａ、ソース領域およびドレイン領域が同一の極性を持つジャンクションレストランジスタであってもよい。
　また、ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが、一括で形成されていてもよいし、製造過程で別々に形成されていてもよい。ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが製造過程で別々に形成される場合、ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが、互いに同一の材料で形成されていてもよいし、互いに異なる材料で形成されていてもよい。
　また、半導体基板３２０が、例えば、図２６、図２７、図２９、図３０に記載の増幅トランジスタＡＭＰと同様に、互いに並列に接続された複数のトランジスタ３２１を有していてもよい。「互いに並列に接続された複数のトランジスタ３２１」は、所定の方向に並んで配置された、複数組のチャネル領域３２１Ａ、ソース領域およびドレイン領域と、ゲート絶縁膜３２１Ｄを介して各チャネル領域３２１Ａと対向配置されたゲート電極３２１Ｂとを有する１つのトランジスタであるとも言える。
　また、例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、例えば、図５２に示したような半導体素子４にも適用することが可能である。半導体素子４は、半導体素子３においてトランジスタ３１１の代わりにフォトダイオード３１２が設けられた構成となっている。フォトダイオード３１２は、接続部３３１と電気的に接続されている。
　また、本開示は、以下のような構成を取ることも可能である。
（１）
　光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、
　絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
　を備え、
　前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有する
　撮像素子。
（２）
　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
　（１）に記載の撮像素子。
（３）
　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
　（１）に記載の撮像素子。
（４）
　前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
　（１）ないし（３）のいずれか１つに記載の撮像素子。
（５）
　前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
　前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
　（１）ないし（４）のいずれか１つに記載の撮像素子。
（６）
　前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
　（１）ないし（５）のいずれか１つに記載の撮像素子。
（７）
　前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
　前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
　（２）に記載の撮像素子。
（８）
　前記複数の電荷保持部は、複数のグループに等分されており、
　前記複数の増幅トランジスタは、前記グループごとに等分されており、
　前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
　各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
　（７）に記載の撮像素子。
（９）
　前記複数の電荷保持部は、複数のグループに等分されており、
　前記複数の増幅トランジスタは、前記グループごとに等分されており、
　当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
　各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
　（７）に記載の撮像素子。
（１０）
　前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
　前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
　前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
　（７）に記載の撮像素子。
（１１）
　前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
　前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
　（３）に記載の撮像素子。
（１２）
　前記複数の電荷保持部は、複数のグループに等分されており、
　前記複数の増幅トランジスタは、前記グループごとに等分されており、
　前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
　各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
　（１１）に記載の撮像素子。
（１３）
　前記複数の電荷保持部は、複数のグループに等分されており、
　前記複数の増幅トランジスタは、前記グループごとに等分されており、
　当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
　各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
　（１１）に記載の撮像素子。
（１４）
　前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
　前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
　前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
　（１１）に記載の撮像素子。
（１５）
　第１トランジスタもしくは光電変換部を有する第１半導体基板と、
　絶縁層を介して前記第１半導体基板に積層され、第２トランジスタを有する第２半導体基板と
　を備え
　前記第２トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１半導体基板と電気的に接続されたゲート電極を有する
　半導体素子。
（１６）
　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
　（１５）に記載の半導体素子。
（１７）
　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
　（１５）に記載の半導体素子。
（１８）
　前記第２トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
　（１５）に記載の半導体素子。
（１９）
　前記第２トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
　前記第２トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
　（１５）に記載の半導体素子。
（２０）
　前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
　（１５）に記載の半導体素子。
　本開示の一実施の形態に係る撮像素子によれば、増幅トランジスタと電荷保持部とを接続する配線長を短くすることができ、寄生容量を低減することができるようにしたので、効率変換の低下を抑制することができる。
　本開示の一実施の形態に係る半導体素子によれば、第２トランジスタと第１半導体基板とを接続する配線長を短くすることができ、寄生容量を低減することができるようにしたので、効率変換の低下を抑制することができる。
　なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
　本出願は、日本国特許庁において２０１９年３月１５日に出願された日本特許出願番号第２０１９－０４８５５１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、
    　絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
    　を備え、
    　前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有する
    　撮像素子。
  2. 　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
    　請求項１に記載の撮像素子。
  3. 　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
    　請求項１に記載の撮像素子。
  4. 　前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
    　請求項１に記載の撮像素子。
  5. 　前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
    　前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
    　請求項１に記載の撮像素子。
  6. 　前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている。
    　請求項１に記載の撮像素子。
  7. 　前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
    　前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
    　請求項２に記載の撮像素子。
  8. 　前記複数の電荷保持部は、複数のグループに等分されており、
    　前記複数の増幅トランジスタは、前記グループごと等分されており、
    　前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
    　各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
    　請求項７に記載の撮像素子。
  9. 　前記複数の電荷保持部は、複数のグループに等分されており、

    　前記複数の増幅トランジスタは、前記グループごとに等分されており、
    　当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
    　各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
    　請求項７に記載の撮像素子。
  10. 　前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
    　前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
    　前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
    　請求項７に記載の撮像素子。
  11. 　前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
    　前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
    　請求項３に記載の撮像素子。
  12. 　前記複数の電荷保持部は、複数のグループに等分されており、
    　前記複数の増幅トランジスタは、前記グループごと等分されており、
    　前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
    　各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
    　請求項１１に記載の撮像素子。
  13. 　前記複数の電荷保持部は、複数のグループに等分されており、
    　前記複数の増幅トランジスタは、前記グループごと等分されており、
    　当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
    　各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
    　請求項１１に記載の撮像素子。
  14. 　前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
    　前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
    　前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
    　請求項１１に記載の撮像素子。
  15. 　第１トランジスタもしくは光電変換部を有する第１半導体基板と、
    　絶縁層を介して前記第１半導体基板に積層され、第２トランジスタを有する第２半導体基板と
    　を備え
    　前記第２トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１半導体基板と電気的に接続されたゲート電極を有する
    　半導体素子。
  16. 　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
    　請求項１５に記載の半導体素子。
  17. 　前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
    　請求項１５に記載の半導体素子。
  18. 　前記第２トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
    　請求項１５に記載の半導体素子。
  19. 　前記第２トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
    　前記第２トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
    　請求項１５に記載の半導体素子。
  20. 　前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
    　請求項１５に記載の半導体素子。
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