JP2020077781A - 電子部品及び電子部品の製造方法 - Google Patents

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Abstract

【課題】放熱効率を向上させた電子部品及び電子部品の製造方法を提供する。【解決手段】電子部品は、金属部材、インダクタ２０及び封止樹脂１４を備える。前記金属部材は、外部リード１１、前記外部リード１１に対向する位置に設けられた内部リード１３、及び前記外部リード１１と前記内部リード１３とを接続するポスト１２を有する。前記インダクタ２０は、前記外部リード１１と前記内部リード１３との間に設けられ、前記外部リード１１又は前記内部リード１３に接続される。前記封止樹脂１４は、前記金属部材と前記インダクタ２０とを封止する。【選択図】図１

Description

本発明は、電子部品及び電子部品の製造方法に関する。
近年、スマートフォンやタブレットＰＣといった小型の高性能電子機器の需要が増大している。さらに、電子機器の高性能化、小型化の要求に伴い、回路部品の高密度、高機能化が一層求められ、回路部品の高密度、高機能化に対応した回路基板への要求が高まっている。回路基板には、コンデンサやインダクタなどの電子部品が実装される。
そして、部品の搭載量を増大させつつ小型化を図った回路基板として、部品内蔵基板が提案されている。部品内蔵基板は、例えば、回路基板の内部に部品を配置し、ついで絶縁層、導体層を順次積層して多層配線を形成することにより製造される。
このような部品内蔵基板の技術として、絶縁基板の片面に熱硬化性樹脂組成物層を積層した後、熱硬化性樹脂組成物層を特定の条件で加熱処理して基板反りを抑制する従来技術がある。また、製造工程で、半硬状態にある上層層間絶縁層及び充填樹脂を同時に硬化させて、クラックの発生を抑制する従来技術がある。
特開２０１５−１３５９４０号公報 特開２０１４−０９６４４６号公報
しかしながら、従来の部品内蔵基板は、第１層から樹脂のラミネートと銅めっきとの繰り返しや樹脂のラミネート後にレーザーで孔をあけて銅めっきで埋めるなどの工程を行うことで製造される。このような従来の製造方法では、銅などの金属部分が少なくなり放熱効率が悪い。
また、絶縁基板の片面に熱硬化性樹脂組成物層を積層した後に加熱処理を行う従来技術や、半硬状態にある上層層間絶縁層及び充填樹脂を同時に硬化させる従来技術などでも金属部分の容量は従来と同様であるので、放熱効率を向上させることは困難である。
開示の技術は、上記に鑑みてなされたものであって、放熱効率を向上させた電子部品及び電子部品の製造方法を提供することを目的とする。
本願の開示する電子部品及び電子部品の製造方法は、一つの態様において、金属部材は、外部リード、前記外部リードに対向する位置に設けられた内部リード、及び、前記外部リードと内部リードとの間に設けられ前記外部リードと前記内部リードとを接続する金属柱を有する。部品は、前記外部リードと前記内部リードとの間に設けられ、前記外部リード又は前記内部リードに接続される。樹脂部材は、前記金属部材と前記部品とを封止する。
１つの側面では、本発明は、放熱効率を向上させることができる。
図１は、実施例１に係るリードフレームの概略断面図である。 図２Ａは、実施例１に係るリードフレームの表面型の斜視図である。 図２Ｂは、実施例１に係るリードフレームの裏面側の斜視図である。 図３Ａは、実施例１に係る部品内蔵基板の表面側の斜視図である。 図３Ｂは、実施例１に係る部品内蔵基板の裏面側の斜視図である。 図４は、実施例１に係る部品内蔵基板の概略断面図である。 図５Ａは、外部リードフレームの平面図である。 図５Ｂは、外部リードの斜視図である。 図６Ａは、内部リードフレームの平面図である。 図６Ｂは、内部リードの斜視図である。 図７は、内部リードの側面図である。 図８は、エッチングによる基板生成を説明するための図である。 図９は、拡散接合を説明するための図である。 図１０は、はんだ又は金属ペーストによる接合を説明するための図である。 図１１Ａは、金属基板の表面側の斜視図である。 図１１Ｂは、金属基板の裏面側の斜視図である。 図１２は、金属基板の側面図である。 図１３は、インダクタが実装された状態を表す図である。 図１４は、封止された状態を表す図である。 図１５は、絶縁樹脂被膜が形成された状態を表す図である。 図１６は、両面研磨加工を説明するための図である。 図１７は、溝加工が行われた状態を表す図である。 図１８は、電極部にめっきが施された状態を表す図である。 図１９は、電子部品を実装した状態を表す図である。 図２０は、回路基板に部品内蔵基板を接合した状態を表す図である。 図２１Ａは、実施例２に係る部品内蔵基板の表面側の斜視図である。 図２１Ｂは、実施例２に係る部品内蔵基板の裏面側の斜視図である。 図２２は、実施例２に係る部品内蔵基板の概略断面図である。 図２３Ａは、実施例３に係る部品内蔵基板の表面側の斜視図である。 図２３Ｂは、実施例３に係る部品内蔵基板の裏面側の斜視図である。 図２４は、実施例３に係る部品内蔵基板の概略断面図である。
以下に、本願の開示する電子部品及び電子部品の製造方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する電子部品及び電子部品の製造方法が限定されるものではない。
［実施例１］
［リードフレームの構成］
図１は、実施例１に係るリードフレームの概略断面図である。以下の説明では、図１における紙面に向かって上側の面を表面といい、紙面に向かって裏側の面の裏面と言う。図２Ａは、実施例１に係るリードフレームの表面型の斜視図である。図２Ｂは、実施例１に係るリードフレームの裏面側の斜視図である。
図１に示すように、リードフレーム１は、複数の単位リードフレーム１０が平面上に並んだ状態で含まれる。この単位リードフレーム１０が、「電子部品」の一例にあたる。すなわち、リードフレーム１は、電子部品である個々の単位リードフレーム１０がフレーム部３０１で連結された状態である。一例として、リードフレーム１は、格子状に配列された単位リードフレーム１０を含む。以下の説明では、便宜上、単位リードフレーム１０を単に「リードフレーム１０」と呼ぶ場合がある。
リードフレーム１では、各単位リードフレーム１０の間の外部リード１１側に溝１５が設けられる。リードフレーム１０は、フレーム部３０１で連結された状態である。リードフレーム１０は、外部リード１１、ポスト１２及び内部リード１３を有する。さらに、リードフレーム１０は、インダクタ２０及び封止樹脂１４を有する。ここで、図２Ａ及び２Ｂは、リードフレーム１における２×２個の単位リードフレーム１０を抜き出して図示しており、且つ、２×２個の単位リードフレーム１０の外周側のフレーム部３０１を省略して図示している。
ポスト１２は、銅（Ｃｕ）や銅合金などの金属を材料とする柱状の部材である。例えば、銅を材料とすることで、良好な放熱性を得ることができる。ただし、ポスト１２は、鉄−ニッケル合金（Ｆｅ−Ｎｉ合金）などの鋼以外の金属を用いてもよい。また、本実施例に係るポスト１２は、円柱状である。ただし、ポスト１２は、角柱状であってもよい。
ポスト１２の一端には、外部リード１１が接続される。また、ポスト１２の他端には、内部リード１３が接合される。すなわち、ポスト１２を介して、外部リード１１と内部リード１３とが接続される。ポスト１２は、外部リード１１と内部リード１３とを導通させる。このポスト１２が、「１つの金属片」である「金属柱」の一例にあたる。
相互に接続された、外部リード１１、ポスト１２及び内部リード１３は、複数がリードフレーム１０の中に配置される。例えば、本実施例では、図２Ａ及び２Ｂに示すように、相互に接続された合計１２組の外部リード１１、ポスト１２及び内部リード１３が１つのリードフレーム１０の中に配置される。より詳しくは、接続された外部リード１１、ポスト１２及び内部リード１３は、リードフレーム１０の外周に配置される。接続された外部リード１１、ポスト１２及び内部リード１３は、高さを０．６〜１ｍｍ程度とすることができる。ここで、高さとは、内部リード１３の表面側の面から外部リード１１の裏面側の面までの長さである。
外部リード１１は、リードフレーム１０における外部電極である。外部リード１１の材料としては、例えば銅（Ｃｕ）、Ｃｕをベースにした合金、鉄−ニッケル（Ｆｅ−Ｎｉ）又はＦｅ−Ｎｉをベースにした合金等を用いることができる。外部リード１１の厚さは、例えば０．１〜０．２ｍｍ程度とすることができる。ここで、外部リード１１の厚さとは、ポスト１２に向かう方向の幅を指す。
外部リード１１は、リードフレーム１０の裏面側に配置される。外部リード１１は、最終的に回路基板に接続される。また、外部リード１１は、ポスト１２と反対側の裏面側の面及び溝１５側の側面が絶縁体である封止樹脂１４から外部に露出しその上にめっきが施される。外部リード１１の溝１５側にもめっきが施されることで、外部リード１１を回路基板にはんだ付けした場合にめっきがはんだで濡れることでフィレットを形成でき、実装信頼性を向上させることができる。
内部リード１３は、リードフレーム１０における内部電極である。内部リード１３の材料も、外部リード１１と同様に、例えば銅（Ｃｕ）、Ｃｕをベースにした合金、鉄−ニッケル（Ｆｅ−Ｎｉ）又はＦｅ−Ｎｉをベースにした合金等を用いることができる。基板フレームの厚さは、例えば０．１〜０．２ｍｍ程度とすることができる。
内部リード１３は、リードフレーム１０の表面側に配置される。内部リード１３は、ポスト１２側にインダクタ２０が接合される。具体的には、本実施例では、インダクタ２０が接続される接続部を有する１対の内部リード１３と、他の内部リード１３とが存在する。インダクタ２０が接続される接続部を有する１対の内部リード１３は、対向する位置に配置され、インダクタ２０がポスト１２側の面に接続される。また、内部リード１３は、最終的に抵抗やコンデンサなどの受動部品やコンバータＩＣ（Integrated Circuit）などの能動部品が、ポスト１２と反対側の表面側の面に接続される。
ここで、リードフレーム１における内部リード１３は、厚銅板をエッチングすることで形成された部材の一部であり、各内部リード１３の単位リードフレーム１０の外側に向かう端部のそれぞれが、複数の枠を有するフレーム部の１つの枠に接続された状態である。
そして、接合された状態の、外部リード１１、ポスト１２、内部リード１３及びインダクタ２０は、封止樹脂１４で封止される。封止樹脂１４として、例えば、エポキシ樹脂などの熱硬化性樹脂を用いることができる。
また、この封止樹脂１４は、磁性材入り樹脂を用いてもよい。磁性材料としては、Ｆｅ基アモルファス合金に外周絶縁処理を施した材料、カルボニル鉄粉に外周絶縁処理を施した材料又はフェライト粉末を用いることができる。磁性材入り樹脂は、磁性材料にバインダーとしてエポキシ樹脂などの熱硬化性樹脂を配合することで生成される。磁性材料とバインダーとの配合比率は、絶縁特性、透磁率及び生成方法などにより調整されることが好ましい。ここで、バインダーには、絶縁特性を有する材料を用いる。もしくは、磁性材入り樹脂における磁性材に多少の導電性がある場合は、外部リード１１、ポスト１２及び内部リード１３の表面に絶縁樹脂被膜を設けて、磁性材入り樹脂との絶縁を図ることが好ましい。磁性材入り樹脂を封止樹脂１４として用いることで、インダクタンス値の向上が図れる。この封止樹脂１４が、「樹脂部材」の一例にあたる。
［部品内蔵基板の構成］
図３Ａは、実施例１に係る部品内蔵基板の表面側の斜視図である。また、図３Ｂは、実施例１に係る部品内蔵基板の裏面側の斜視図である。さらに、図４は、実施例１に係る部品内蔵基板の概略断面図である。図３Ａ及び３Ｂでは、構造を分かり易くするため、図４における封止樹脂２３の図示を省略した。
部品内蔵基板５０は、リードフレーム１に電子部品が搭載され、単位リードフレーム１０毎に小片分割されることで生成される。この時点で内部リード１３はフレーム部の枠から切断される。本実施例に係る部品内蔵基板５０では、内部リード１３の封止樹脂１４からの露出面に、部品として抵抗及びキャパシタなどの受動部品２１や、コンバータＩＣ２２などの能動部品が搭載される。図４に示すように、リードフレーム１０に接合された受動部品２１及びコンバータＩＣ２２は、封止樹脂２３により封止される。封止樹脂２３には、エポキシ樹脂などの熱硬化性樹脂などを用いることができる。この部品内蔵基板５０が、「電子部品」の一例にあたる。
［リードフレームの製造方法］
まず、図５Ａに示す外部リードフレーム１００及び図６Ａに示す内部リードフレーム２００を用意する。図５Ａは、外部リードフレームの平面図である。図５Ｂは、外部リードの斜視図である。図６Ａは、内部リードフレームの平面図である。図６Ｂは、内部リードの斜視図である。
外部リードフレーム１００は、図５Ａに示すように、外部リード１１がフレーム部１０１に接続された状態のリードフレームである。外部リードフレーム１００は、リードフレーム１における第１層基板であり、厚銅板をエッチング又は打ち抜きすることで形成される。外部リードフレーム１００が切断線Ｌ１で切断されることで、図３Ｂに示すように複数の外部リード１１が生成される。ただし、リードフレーム１の製造工程におけるこの段階では外部リードフレーム１００の切断は未だ行われない。
内部リードフレーム３００は、図６Ａに示すように、内部リード１３がフレーム部３０１に接続された状態のリードフレームである。内部リードフレーム３００は、厚銅板をエッチングし、一部をハーフエッチングすることで形成される。本実施例では、内部リード１３には、インダクタ２０を接続する接続部分を有する内部リード１３Ａと、それ以外の内部リード１３Ｂとが存在する。以下では、内部リード１３Ａと内部リード１３Ｂとを区別しない場合、内部リード１３と呼ぶ。内部リードフレーム３００が切断線Ｌ２で切断されることで、図６Ｂに示すように複数の内部リード１３が生成される。ただし、リードフレーム１の製造工程におけるこの段階では内部リードフレーム３００の切断は未だ行われない。
ここで、内部リードフレーム３００において、内部リード１３は、ハーフエッチングにより、図７のようにフレーム部３０１に接続する側に厚みを薄くし、且つ、内部リード１３の他の部分よりも幅が狭い薄板部３３０を有するよう形成される。図７は、内部リードの側面図である。
内部リードフレーム３００は、部品内蔵基板５０が生成される際に最後に切断され切断面が封止樹脂１４の外部に露出する。本実施例では、図６Ａにおける切断線Ｌ２が薄板部３３０の場所にあたる。そのため、本実施例では、内部リード１３が、薄板部３３０を設けない銅板の場合よりも切断面を小さくすることができる。ここで、内部リード１３を形成する銅が外部に露出するとさびなどが発生し、内部リード１３の電気特性が悪化する。すなわち、本実施例に係る内部リード１３は、外部に露出する銅の面積を抑えることで、電気特性の悪化を軽減することができる。
ここで、エッチングによる基板生成について説明する。図８は、エッチングによる基板生成を説明するための図である。エッチングは、状態３１１〜３１４に向かって順に進む。
平板状の厚銅板３１０を準備する。そして、厚銅板３１０の表面全体及び裏面全体にそれぞれレジスト３０２を塗布し、乾燥させることで、状態３１１となる。次に、状態３１２に示すように、所望のパターンを有するフォトマスクをレジスト３０２上に配置し、状態３１２に示すように、光３０３を照射して、レジスト３０２を露光する。次に、露光されたレジスト３０２を現像することによって、所定の開口部を有するレジスト３０２を形成する。具体的には、状態３１３に示すように、厚銅板３１０の表面側において、貫通エッチング加工が施される部分に開口部３０４が形成される。また、厚銅板３１０の裏面側において、ハーフエッチング加工及びエッチング加工が施される部分に開口部３０５が形成される。次に、レジスト３０２をマスクとして厚銅板３１０に腐蝕液３０６でエッチングを施すことで基材を生成する。状態３１４に示すように、表面裏面の双方から腐食液３０６が供給される箇所は、貫通孔３０７となる。また、表面側から腐食液３０６が供給されない箇所は、裏面からハーフエッチングが施されることになり、薄板部３０８が形成される。この後、レジスト３０２が除去される。このような方法で、内部リードフレーム３００が形成される。
次に、外部リードフレーム１００の外部リード１１と、ポスト１２と、内部リードフレーム３００の内部リード１３とを接合する。接合方法としては、例えば、拡散接合やはんだ又は金属ペーストを用いた接合を用いることができる。
図９を参照して、拡散接合の詳細について説明する。図９は、拡散接合を説明するための図である。平板状のカーボン治具３１上に外部リードフレーム１００を配置する。次に、外部リードフレーム１００上に、貫通孔を有する平板状のカーボン治具３１であって、貫通孔内にポスト１２を収納したカーボン治具３１を配置する。さらに、ポスト１２を収納したカーボン治具３１上に、内部リードフレーム３００を配置する。次に、内部リードフレーム３００上に平板状のカーボン治具３１を配置する。以上のように配置した部材を真空状態に置く。そして、外側のカーボン治具３１に対して、カーボン治具３１の積層方向に圧力Ｐが加えられるとともに加熱され、外部リード１１、ポスト１２及び内部リード１３の原子を相互に拡散させることでそれぞれが相互に接合される。本実施例に係るリードフレーム１の場合、例えば、１０Ｐａ以下の真空状態で、圧力Ｐとして０．００５ｋＮ／ｍｍ２を加え、温度６００℃を５分間保持するといった条件で拡散接合を行うことができる。
図１０は、はんだ又は金属ペーストによる接合を説明するための図である。はんだ又は金属ペーストによる接合では、外部リード１１とポスト１２と接合部及び内部リード１３とポスト１２との接合部にはんだ又は金属ペーストが配置される。金属ペーストとしては、（銅）Ｃｕ又は銀（Ａｇ）などの金属を用いることができる。本実施例では、ポスト１２の内部リード１３との接合面に、はんだ３２を塗布し、外部リード１１のポスト１２との接合面に、はんだ３３を塗布する。そして、はんだ３２及び３３を塗布した外部リード１１、ポスト１２及び内部リード１３を積層して加熱などによりはんだ３２及び３３を溶融した後に冷却して硬化させることで、それぞれを接合させる。
図９を用いて説明した拡散結合では、銅を材料とする部材同士を直接接合するため、接続信頼性を向上させることができ、且つ電気抵抗を軽減することができるので、高品質な基板を生成することができる。これに対して、はんだ又は金属ペーストを用いた接合は、容易に行うことができ、拡散接合に比べてコストを抑えることができる。本実施例では、外部リード１１、ポスト１２及び内部リード１３の接合は、拡散接合により行われる。
この接合処理により、外部リード１１、ポスト１２及び内部リード１３が接合された図１１Ａ及び１１Ｂに示す金属基板が形成される。図１１Ａは、金属基板の表面側の斜視図である。また、図１１Ｂは、金属基板の裏面側の斜視図である。接合により、図１１Ａ及び図１１Ｂに示すように、外部リード１１、ポスト１２及び内部リード１３が一体となった状態で並ぶ。ここで、図１１Ａ及び１１Ｂでは、分かり易いように、単位リードフレーム１０に対応する外部リード１１、ポスト１２及び内部リード１３を示したが、実際には、この段階の状態は、図５Ａに示す外部リードフレーム１００に含まれる外部リード１１のそれぞれが、ポスト１２を介して、図６Ａに示す内部リードフレーム３００に含まれる内部リード１３のそれぞれに接続された状態である。
ここで、図１２を参照して、接合した状態の外部リード１１、ポスト１２及び内部リード１３の高さについて説明する。ここで、高さとは、外部リード１１から内部リード１３へ向かう方向の各部材の幅を指す。図１２は、金属基板の側面図である。図１２に示すように、外部リード１１の高さＨ１は、０．１〜０．２ｍｍ程度である。また、ポスト１２の高さＨ２は、０．２〜０．６ｍｍ程度である。また、内部リード１３の高さＨ３は、０．１〜０．２ｍｍ程度である。
次に、接合した状態の外部リード１１、ポスト１２及び内部リード１３に対して、電子部品実装機などを用いて、図６Ａ及び６Ｂの内部リード１３Ａの外部リード１１側の面に、インダクタ２０を実装する。インダクタ２０は、一例として直方体（平板状）であり、一対の対向する端部に電極が設けられる。この電極がはんだにより内部リード１３Ａに接続される。例えば、図１３に示すように、接合した状態の外部リード１１、ポスト１２及び内部リード１３の天地を反転させ、内部リード１３Ａの外部リード１１側の面にインダクタ２０を搭載して、内部リード１３Ａとインダクタ２０とをはんだ２０１ではんだ付けする。図１３は、インダクタが実装された状態を表す図である。
次に、インダクタ２０が実装された金属基板に対して樹脂成型を行い、図１４に示すように外部リード１１、ポスト１２、内部リード１３及びインダクタ２０を封止樹脂１４で封止する。図１４は、封止された状態を表す図である。
例えば、インダクタ２０が実装された金属基板の内部リード１３側に封止成形用テープ３４を貼り、トランスファーモールド装置に入れて、封止樹脂１４を圧入して樹脂成形を行う。この方法は、トランスファープレスモールドと呼ばれる。この封止樹脂１４には、熱硬化性樹脂である無機フィラー入りのエポキシ樹脂を用いることが好ましい。樹脂による封止後に、封止成形用テープ３４は、除去される。
また、封止樹脂１４として、前述したように磁性材入り樹脂を用いてもよい。磁性材入り樹脂を封止樹脂１４として用いることで、インダクタ２０のインダクタンス値の向上が図れる。磁性材入り樹脂は、磁性材料にバインダーとして無機フィラー入りのエポキシ樹脂などの熱硬化性樹脂を配合することで生成される。
ここで、磁性材入り樹脂における磁性材に多少の導電性がある場合は、封止の前に図１５に示すように絶縁樹脂をインダクタ２０が実装された金属基板の全体に塗布して絶縁樹脂被膜３５を形成することが好ましい。図１５は、絶縁樹脂被膜が形成された状態を表す図である。具体的には、電着塗装法などを用いて、インダクタ２０が実装された金属基板全体に均一に絶縁樹脂被膜３５を形成する。絶縁樹脂としては、例えば、エポキシ樹脂やポリイミド樹脂などを用いることができる。また、絶縁樹脂被膜３５の膜厚は、１０μｍ前後であることが好ましい。
次に、図１６に示すように、封止樹脂１４で封止されたインダクタ２０が実装された金属基板に対して、研磨機のバフローラ―３５及び３６を用いて両面研磨加工が行われ、外部リード１１及び内部リード１３の電極面が封止樹脂１４の外部に露出する。図１６は、両面研磨加工を説明するための図である。具体的には、封止樹脂１４で封止されたインダクタ２０が実装された金属基板に対して、バフ研磨やブラスト処理などが施され、研磨により外部リード１１及び内部リード１３の電極面に生じた封止樹脂１４の残渣を除去することで、電極面が外部に露出される。
次に、図１７に示すように、封止樹脂１４で封止されたインダクタ２０が実装された金属基板の外部電極側に溝１５が設けられる。図１７は、溝加工が行われた状態を表す図である。例えば、封止樹脂１４に対し外部リード１１が露出した裏面側の外部電極面からポスト１２の中間まで外部リード１１とフレーム部１０１とが接続した点が並ぶ方向にダイサーなどを用いて溝加工が行われることで、溝１５が形成される。これにより、外部リード１１が外部リードフレーム１００のフレーム部１０１から切り離される。そして、外部リード１１のフレーム部１０１に接続していた側面１１２が封止樹脂１４の外部に露出する。
次に、図１８に示すように、外部リード１１の外部に露出した電極面１１１及び内部リード１３の外部に露出した電極面１３１に電解めっき処理を施す。図１８は、電極部にめっきが施された状態を表す図である。めっき１６の材料の構成としては、例えば、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／Ａｕ、Ｎｉ／Ａｇ又はＮｉ／Ｓｎを用いることができる。具体的には、めっき１６は、電極面１１１及び電極面１３１側から順に、Ｎｉ層とＰｄ層とＡｕ層とが積層されたり、Ｎｉ層とＡｕ層とが積層されたり、Ｎｉ層とＡｇ層とが積層されたり、Ｎｉ層とＳｎ層とが積層されることで生成される。
この場合、内部リード１３が接続する内部リードフレーム３００に給電が行われることで、外部リード１１の電極面１１１にめっき１６が施され及び内部リード１３の電極面１３１にめっき１７が施される。さらに、電極面１１１にめっきが施される際に、外部リード１１の外部に露出した側面１１２にもめっき１６が施される。このように、内部リードフレーム３００に対して給電を行うことで全ての内部リード１３及び外部リード１１に給電するために、この工程まで、内部リード１３は内部リードフレーム３００のフレーム部３０１から切り離されない。以上の製造工程により、図１、２Ａ及び２Ｂで示したリードフレーム１が生成される。だだし、図１、２Ａ及び２Ｂ等では、めっき１６及び１７の図示は省略した。
［部品内蔵基板の製造方法］
次に、上述した製造方法により生成されたリードフレーム１を用いた部品内蔵基板５０の製造方法を説明する。図１９は、電子部品を実装した状態を表す図である。
本実施例では、図１９に示すように、上述した製造工程により図１８の状態になったリードフレーム１の内部リード１３の表面側の封止樹脂１４から露出した電極面に、受動部品２１及びコンバータＩＣ２２が搭載される。例えば、抵抗やキャパシタ等の受動部品２１は、直方体であり、一対の対向する端部に電極が設けられる。この電極が、はんだにより内部リード１３に接続される。また、例えば、コンバータＩＣ２２等の能動部品は、平板状であり、回路形成面に電極としてのはんだバンプが形成される。このはんだバンプにより、コンバータＩＣ２２等の能動部品は、内部リード１３に接続される。
リードフレーム１に搭載された受動部品２１及びコンバータＩＣ２２に対して封止樹脂２３をモールド成形し、封止樹脂２３で受動部品２１及びコンバータＩＣ２２を封止する。この封止樹脂２３には、無機フィラー入りの樹脂を用いることが好ましい。これにより、図１９で示す、リードフレーム１に受動部品２１及びコンバータＩＣ２２が実装された状態となる。
次に、受動部品２１及びコンバータＩＣ２２が実装されたリードフレーム１を切断して小片分割することで、単位リードフレーム１０を含む図３Ａ、３Ｂ及び４で示した部品内蔵基板５０のモジュールが完成する。この小片分割は、図６Ａの内部リードフレーム３００の切断線Ｌ２の位置で封止樹脂１４、フレーム部３０１及び封止樹脂２３を切断することで行われる。
次に、図２０を参照して、回路基板４１に部品内蔵基板５０を接合した状態について説明する。図２０は、回路基板に部品内蔵基板を接合した状態を表す図である。部品内蔵基板５０は、回路基板４１に接合されて回路の部品として使用される。
部品内蔵基板５０は、めっき１６を施された外部リード１１が回路基板４１に接合されることで、回路基板４１に実装される。具体的な接合方法は、例えば、めっき１６を施された外部リード１１が回路基板４１の電極４２にはんだ付けされる。ここで、上述したように、外部リード１１の電極面１１１に加えて側面１１２にめっき１６が施されている。この場合、はんだは電極面１１１のめっき部分に加えて側面１１２のめっき部分にまで濡れ拡がる。そのため、はんだ付けにより、側面１１２と回路基板４１の電極４２との間にはんだフィレット４０が形成される。これにより、接合強度が向上し、部品内蔵基板５０の実装信頼性を向上させることができる。
以上に説明したように、本実施例に係るリードフレームは、外部リード、ポスト及び内部リードを接合し、内部リードにインダクタを接続した上で、樹脂で封止することで製造される。これに対して、従来の樹脂多層積層基板では、樹脂のラミネートと銅めっきとを多層に積層形成することで製造される。すなわち、本実施例に係るリードフレームは、従来の樹脂多層積層基板に比べて製造工程が単純化され、低コストで部品内蔵基板の製造が可能となる。特に、ポストを１つの金属片とすることで、製造工程を単純化することができる。さらにリードフレームを用いることで、１回の製造工程で、多数の部品内蔵基板を製造でき、製造コストを抑えることができる。
また、ポストの高さは容易に変更することができるため、本実施例に係るリードフレームは、インダクタのサイズに応じてポストの高さを調整することが可能であり、サイズを小さく抑えることが可能である。
また、従来の樹脂多層積層基板では、スルーホールで内部電極と外部電極を接続していた。これに対して、本実施例に係るリードフレームでは、内部電極と外部電極とをポストで接続する。特にスルーホールを用いる場合、スルーホールを大きくするにはレーザーなどを用いた穴開け作業の工程が多くなり、コストが嵩む。これに対して、ポストは容易にサイズを大きくすることができ、コストを抑えつつ放熱性を容易に向上させることができる。また、樹脂多層積層基板の場合は内部電極や外部電極となる配線層の厚さが１０〜５０μｍ程度であるのに対して、本実施例に係るリードフレームでは内部リードや外部リードの厚さを１００μｍ〜２００μｍ程度にできる。そのため、本実施例に係るリードフレームは、コストを抑えつつ放熱性を容易に向上させることができる。
また、本実施例に係る内部リードは、内部リードフレームのフレーム部との接続部分が薄くなるように形成される。これにより、小片分割してフレーム部から内部リードを切り離し、部品内蔵基板のモジュールを完成させた際に、内部リードの外部に露出する領域を小さくすることができ、腐食等による内部リードの電気特性の劣化を軽減することができる。
また、本実施例に係るリードフレームでは、単位リードモジュールの間に溝加工が施されることで、外部リードの側面が露出し、その状態でめっき処理が施されるので、外部リードの電極面に加えて側面までめっきが施される。これにより、部品内蔵基板を回路基板に実装する際にはんだフィレットを形成することができ、部品内蔵基板の実装信頼性を向上させることができる。
また、本実施例に係る部品内蔵基板は、無機フィラー入りの樹脂を全体に亘りモールド充填することで、各面の放熱性を向上させることができる。さらに、本実施例に係るリードフレームにおいて封止する封止樹脂に磁性材入りの樹脂を用いることで、インダクタンスを向上させることができる。
本実施例に係る部品内蔵基板は、内部電極にコンデンサや抵抗といった受動部品を配置することで従来の外付け部品を内蔵できる。そして、受動部品を内蔵することで、高密度で部品の配置が可能となり、本実施例に係る部品内蔵基板を用いた回路のパッケージサイズをより小型化することができる。
（変形例）
図１、２Ａ及び２Ｂなどに示したリードフレーム１０を以下のような配置にすることも可能である。リードフレーム１０の内部リード１３の外部リード１１側の面に、コンバータＩＣ２２又は受動部品２１を配置する。また、リードフレーム１０の内部リード１３の封止樹脂１４からの露出面に、インダクタ２０を搭載する。
このように、部品内蔵基板における受動部品や能動部品の位置とインダクタの位置とを反対にすることも可能であり、その場合でも、放熱効率を向上などの実施例１と同様の効果を得ることが可能である。
［実施例２］
図２１Ａは、実施例２に係る部品内蔵基板の表面側の斜視図である。また、図２１Ｂは、実施例２に係る部品内蔵基板の裏面側の斜視図である。さらに、図２２は、実施例２に係る部品内蔵基板の概略断面図である。
本実施例に係る部品内蔵基板５０は、実施例１と同様に外部リード１１、ポスト１２、内部リード１３、封止樹脂１４、インダクタ２０、受動部品２１、コンバータＩＣ２２及び封止樹脂２３を有する。ただし、図２１Ａ及び２１Ｂでは、構造を分かり易く図示するために封止樹脂２３は図示していない。以下の説明では、実施例１と同様の符号を有する各部の機能については説明を省略する。
本実施例に係る部品内蔵基板５０では、図２１Ｂ及び２２に示すように、インダクタ２０が外部リード１１に接続される。ここで、本実施例において、図２２に示す単位リードフレーム１０を含むリードフレームを製造する場合、上述した実施例１と同様の手法で行われる。ただし、本実施例では、外部リード１１が、インダクタ２０を接続する領域を有する部材を含む。そして、図１３を用いて説明したインダクタ２０の実装の工程において、電子部品実装機は、インダクタ２０を接続する領域を有する外部リード１１にインダクタ２０をはんだ付けする。この場合、図２２に示すように、インダクタ２０は、内部リード１３側に内部リード１３の厚み分突出することが可能である。
以上に説明したように、本実施例に係る部品内蔵基板は、部品内蔵基板の厚さ方向でインダクタと内部リードとをオーバーラップさせることができ、低背化を図ることができ、サイズを小さく抑えることが可能である。
［実施例３］
図２３Ａは、実施例３に係る部品内蔵基板の表面側の斜視図である。また、図２３Ｂは、実施例３に係る部品内蔵基板の裏面側の斜視図である。さらに、図２４は、実施例３に係る部品内蔵基板の概略断面図である。
本実施例に係る部品内蔵基板５０は、外部リード１１、外部リード１１と同様の厚銅板１２Ａ〜１２Ｃ、内部リード１３、封止樹脂１４、インダクタ２０、受動部品２１、コンバータＩＣ２２及び封止樹脂２３を有する。ただし、図２３Ａ及び２３Ｂでは、構造を分かり易く図示するために封止樹脂２３は図示していない。以下の説明では、実施例１と同様の符号を有する各部の機能については説明を省略する。
本実施例に係る部品内蔵基板５０は、厚銅板１２Ａ〜１２Ｃを積層して外部リード１１と内部リード１３とを接続する。厚銅板１２Ａ〜１２Ｃは、外部リードフレーム１００と同様の形状のリードフレームとして生成される。ここで、本実施例では３枚の厚銅板１２Ａ〜１２Ｃを用いたが、この枚数に特に制限は無い。
ここで、本実施例において、図２４に示す単位リードフレーム１０を含むリードフレームを製造する場合、上述した実施例１と同様の手法で行われる。ただし、本実施例では、図９〜１１で例示したような金属基板を作成する際に、外部リード１１、厚銅板１２Ａ〜１２Ｃ及び内部リード１３が積層される。そして、積層された外部リード１１、厚銅板１２Ａ〜１２Ｃ及び内部リード１３が相互に接続される。厚銅板１２Ａ〜１２Ｃは、外部リードフレーム１００と同様のリードフレームから形成される。外部リードフレーム１００の外部リード１１部分が、厚銅板１２Ａ〜１２Ｃに相当する。この場合、厚銅板１２Ａ〜１２Ｃは、所望する高さに応じて枚数を調整されてもよい。また、厚銅板１２Ａ〜１２Ｃは、位置をずらして並べられてもよい。
以上に説明したように、本実施例に係るリードフレーム及び部品内蔵基板は、複数の厚銅板を積層して、外部リードと内部リードとを接続する。この場合、積層する厚銅板の枚数を調整することで、容易に高さを変更することができる。また、厚銅板の位置をずらすことで、インダクタの形状などの制限に合わせて様々な形状に変更することができる。さらに、外部リードと同じ位置に厚銅板を並べた場合、溝加工により厚銅板の側面も外部リードと同様に外部に露出せせることができる。これにより、めっき処理の際に、厚銅板の側面にもめっきを施すことができ、部品内蔵基板の実装信頼性をより向上させることができる。
１ リードフレーム
１０ 単位リードフレーム
１１ 外部リード
１２ ポスト
１２Ａ〜１２Ｃ 厚銅板
１３，１３Ａ，１３Ｂ 内部リード
１４ 封止樹脂
１５ 溝
１６，１７ めっき
２０ インダクタ
２１ 受動部品
２２ コンバータＩＣ
２３ 封止樹脂
５０ 部品内蔵基板
１００ 外部リードフレーム
１０１ フレーム部
１１１ 電極面
１１２ 側面
１３１ 電極面
３００ 内部リードフレーム
３０１ フレーム部

Claims (10)

  1. 外部リード、前記外部リードに対向する位置に設けられた内部リード、及び、前記外部リードと内部リードとの間に設けられ前記外部リードと前記内部リードとを接続する金属柱を有する金属部材と、
    前記外部リードと前記内部リードとの間に設けられ、前記外部リード又は前記内部リードに接続された部品と、
    前記金属部材と前記部品とを封止する樹脂部材と
    を備えたことを特徴とする電子部品。
  2. 前記金属柱は、１つの金属片であること特徴とする請求項１に記載の電子部品。
  3. 前記金属柱は、複数の金属片を重ねて形成されたこと特徴とする請求項１に記載の電子部品。
  4. 複数の前記金属部材のそれぞれの前記内部リードの一端が繋がる枠を複数有するフレーム部材を備え、
    前記枠毎に、前記金属部材に前記部品が接続され、
    前記樹脂部材は、前記フレーム部材の各前記枠に繋がる複数の前記金属部材及び複数の前記部品を封止する
    ことを特徴とする請求項１〜３のいずれか一つに記載の電子部品。
  5. 前記樹脂部材は、前記外部リードにおける前記一端側の面が露出するように溝が設けられたことを特徴とする請求項４に記載の電子部品。
  6. 前記内部リードの前記一端が他の部分に比べて薄く形成されていることを特徴とする請求項４又は５に記載の電子部品。
  7. 前記樹脂部材は、磁性材入り樹脂であることを特徴とする請求項１〜６のいずれか一つに記載の電子部品。
  8. 前記部品は、受動部品又は能動部品であることを特徴とする請求項１〜７のいずれか一つに記載の電子部品。
  9. 前記樹脂部材から露出する前記内部リードの表面に、他の部品が接続されていることを特徴とする請求項１〜８のいずれか一つに記載の電子部品。
  10. 外部リードと、金属柱と、内部リードとを順に積層して接合し、金属部材を形成する工程と、
    前記内部リードと外部リードとの間に部品を配置し、前記外部リード又は前記内部リードに前記部品を接続する工程と、
    前記金属部材と前記部品とを樹脂封止する工程と
    を含むことを特徴とする電子部品の製造方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2007157877A (ja) * 2005-12-02 2007-06-21 Sony Corp 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造
JP2009065201A (ja) * 2008-11-20 2009-03-26 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
TWI228303B (en) * 2003-10-29 2005-02-21 Advanced Semiconductor Eng Semiconductor package, method for manufacturing the same and lead frame for use in the same
US8080867B2 (en) * 2009-10-29 2011-12-20 Stats Chippac Ltd. Integrated circuit packaging system with stacked integrated circuit and method of manufacture thereof
JP2014096446A (ja) 2012-11-08 2014-05-22 Ibiden Co Ltd 電子部品内蔵配線板およびその製造方法
JP6350093B2 (ja) 2013-12-16 2018-07-04 味の素株式会社 部品内蔵基板の製造方法および半導体装置
MY171261A (en) * 2014-02-19 2019-10-07 Carsem M Sdn Bhd Stacked electronic packages

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2007157877A (ja) * 2005-12-02 2007-06-21 Sony Corp 受動素子パッケージ及びその製造方法、半導体モジュール、並びにこれらの実装構造
JP2009065201A (ja) * 2008-11-20 2009-03-26 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof

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