JP2020077711A - 半導体基板の評価方法 - Google Patents

Abstract

【課題】短時間（高スループット）で、正確な欠陥分布及び欠陥密度の評価が可能な、ＧＯＩ測定による半導体基板の評価方法を提供する。【解決手段】半導体基板の表面の全面に絶縁膜を形成し、前記絶縁膜の上に複数の電極を含むダイを複数形成して、ＭＯＳキャパシタを作製した後、前記複数のダイのそれぞれにおける前記電極から前記絶縁膜に電界を印加して、絶縁破壊特性を測定することによって半導体基板を評価する方法であって、前記電極１つ当たりの面積を４ｍｍ２とし、前記半導体基板の前記表面の全面積に対する、前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とする半導体基板の評価方法。【選択図】図２

Description

本発明は、絶縁破壊特性を測定することにより半導体基板を評価する方法に関する。

シリコンを始めとする半導体ウエーハの評価方法として、酸化膜の絶縁破壊特性を評価するゲート酸化膜耐圧（ＧＯＩ：Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）評価は、非常に有効であり（例えばＭ．Ｔａｍａｔｓｕｋａ ｅｔ ａｌ．，“Ｍｅｄｉｕｍ ＦｉｅｌｄＢｒｅａｋｄｏｗｎ Ｏｒｉｇｉｎ ｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃａｐａｃｉｔｏｒ Ｃｏｎｔａｉｎｉｎｇ Ｇｒｏｗｎ−ｉｎ Ｃｚｏｃｈｒａｌｓｋｉ Ｓｉｌｉｃｏｎ Ｃｒｙｓｔａｌ Ｄｅｆｅｃｔｓ”，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３７（１９９８），ｐｐ．１２３６−１２３９．参照）、一般的に広く用いられている。本方法によれば、シリコンウエーハ中のＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）や金属汚染による影響を、非常に感度よく検出することができる。

このＧＯＩ評価は、例えば、絶縁膜として、シリコンウエーハの表面を酸化してシリコン酸化膜（ゲート酸化膜）を形成し、その上にポリシリコン膜等の電極を形成して、ＭＯＳ構造を有するＭＯＳキャパシタを作製した後、電極に電気ストレスを印加してゲート酸化膜を破壊させ、この絶縁破壊電界強度からシリコンウエーハの品質を評価するものである。

例えば、ＣＯＰ等の欠陥がシリコンウエーハの主表面に存在すると、シリコンウエーハの主表面に酸化膜を形成する際に、ＣＯＰの空洞部内壁にもシリコン酸化膜が形成される。このＣＯＰの内壁酸化膜は、八面体構造の角部分（コーナー部分）で酸化膜厚が薄くなっている。そのため、その後酸化膜上に電極を形成して電界を印加することによって、この酸化膜厚の薄くなっている部分に電気ストレスが集中するために、低い電界強度でブレイクダウンが発生すると考えられている。したがって、このような現象を利用することによって、シリコンウエーハに存在するＣＯＰ等を検出してシリコンウエーハの評価を行うことができる。

上記電気ストレスの印加は、ＴＺＤＢ（Ｔｉｍｅ Ｚｅｒｏ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法やＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）法により行うことができる。

ＴＺＤＢ法では、０〜１５ＭＶ／ｃｍ程度まで階段状に電界強度を変化させながら、ＭＯＳキャパシタに流れる電流値をモニタし、ＭＯＳキャパシタのゲート酸化膜が破壊されたとき、すなわちブレイクダウンしたときの電界強度を測定する。この絶縁破壊電界強度が所定の値以上、例えば８ＭＶ／ｃｍ以上である絶縁膜を良とし、そうでないものを不良として、電圧を印加したＭＯＳキャパシタ総数に対する良であったＭＯＳキャパシタ数の割合に基づいて絶縁膜の品質を評価する。

一方、ＴＤＤＢ法は、絶縁膜に一定の電気ストレスを連続的に印加し続け、絶縁破壊に至るまでの時間より絶縁膜寿命を評価する方法である。例えば定電流を印加するＴＤＤＢ法では、絶縁膜に一定の電流を連続的に印加し続け、所定の時間間隔で電界強度を検出して経時的な変化を求め、絶縁破壊に至るまでの時間を評価する。

ＧＯＩ評価に関し、特許文献１には、シリコン単結晶ウエーハの欠陥密度をパーティクルカウンターで測定し、その測定結果に基づいて、ゲート酸化膜の耐圧特性の測定における電極の面積と、測定する電極の数を含む測定条件を決定することが記載されている。

また、特許文献２では、電極（測定部）の総面積をウエーハ表面の面積の５％以上とすることが、欠陥の検出精度向上に有効であるとしている。

特開２０１６−１０３５２８号公報 国際公開第２００８／０８１５６７号

上記特許文献１に記載の技術では、ウエーハ全体面積の５〜８０％以上を測定し、かつ小さな電極で、数多くの電極を測定することで、従来の方法ではわからなかった欠陥分布が特定できるとしている。しかし、この方法は、予想される欠陥密度によって測定条件を変えるものであり、予想される欠陥密度がわからない場合は、ウエーハの全面を測定せざるを得ない。例えば、直径３００ｍｍのウエーハの全面の評価を、電極面積を４ｍｍ^２として行う場合、１４７００点の測定を行う必要があり、３００個のプローブを有する３００点マルチプローブＴＤＤＢ装置を使っても１枚につき１日、１００点マルチプローブでは１枚につき４日の測定時間がかかっていた。そのため、２５枚（１ＢＯＸ）の測定を行うためには、約１か月もの測定時間が必要であった。

上記特許文献２に記載の技術では、電極（測定部）の総面積を増やす方法として、電極の数を増やす方法と、１点当たりの電極面積を増やす方法が有効であるとしている。１点あたりの電極面積を増やす方法では、測定時間はそのままで、低密度の結晶欠陥を検出する方法を見出したとしている。特許文献２では、ウエーハの全面積のうち５％以上を測定すれば良いとしているが、低欠陥化が進んだ現在の低欠陥ウエーハでは、このような方法では正確な判定ができなくなってきているという問題があった。

そのため、短時間（高スループット）で正確な欠陥分布及び欠陥密度の評価ができる絶縁破壊特性（ゲート酸化膜耐圧：ＧＯＩともいう）測定方法の開発が課題となっていた。

また、ウエーハ全面のＧＯＩ測定は、詳細な欠陥分布など有用なデータが得られるが、測定に時間がかかるのが難点である。そのため、ウエーハ全面のＧＯＩ測定と同等の精度で欠陥分布を検出でき、かつ短時間（高スループット）で測定できる方法が求められていた。

本発明は、上記問題を解決するためになされたものであり、短時間（高スループット）で、正確な欠陥分布及び欠陥密度の評価が可能な、絶縁破壊特性（ゲート酸化膜耐圧：ＧＯＩ）測定による半導体基板の評価方法を提供することを目的とする。

本発明は、上記目的を達成するためになされたものであり、半導体基板の表面の全面に絶縁膜を形成し、前記絶縁膜の上に複数の電極を含むダイを複数形成して、ＭＯＳキャパシタを作製した後、前記複数のダイのそれぞれにおける前記電極から前記絶縁膜に電界を印加して、絶縁破壊特性を測定することによって半導体基板を評価する方法であって、前記電極１つ当たりの面積を４ｍｍ^２とし、前記半導体基板の前記表面の全面積に対する、前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とする半導体基板の評価方法を提供する。

このような半導体基板の評価方法によれば、精度の高い欠陥分布及び欠陥密度の評価を可能としながら、短時間（高スループット）で絶縁破壊特性（ＧＯＩ）測定をすることができる。

このとき、前記半導体基板を単結晶シリコンウエーハとし、前記絶縁膜を酸化膜として、酸化膜耐圧特性を評価することができる。

これにより、単結晶シリコンウエーハ特有の欠陥に起因する絶縁破壊特性（ＧＯＩ）測定を、より精度高くより短時間で行うことができる。

このとき、前記絶縁破壊特性の測定において、ダイ１つ当たりの面積に対する、ダイ１つに含まれる前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とすることができる。

これにより、基板表面全体の評価をより精度高くより短時間で行うことができる。

このとき、前記ダイにおいて形成した前記複数の電極のパターンを、十字型パターン又はＸ型パターンとすることができる。

これにより、欠陥分布及び欠陥密度の評価をより精度高く行うことができる。

以上のように、本発明の半導体基板の評価方法によれば、様々な欠陥パターンを有する半導体基板に対して、短時間（高スループット）で正確な半導体基板の評価が可能となる。

サンプルＡ−Ｄの全面ＧＯＩ測定結果と、欠陥密度の関係を示す。 ダイにおけるＧＯＩ測定電極パターンを示す。 サンプルＡについてのＧＯＩ測定結果の比較を示す。 サンプルＡについての良品率の関係を示す。 サンプルＡについての参考例との良品率差の関係を示す。 サンプルＢについてのＧＯＩ測定結果の比較を示す。 サンプルＢについての良品率の関係を示す。 サンプルＢについての参考例との良品率差の関係を示す。 サンプルＣについてのＧＯＩ測定結果の比較を示す。 サンプルＣについての良品率の関係を示す。 サンプルＣについての参考例との良品率差の関係を示す。 サンプルＤについてのＧＯＩ測定結果の比較を示す。 サンプルＤについての良品率の関係を示す。 サンプルＤについての参考例との良品率差の関係を示す。

以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。

上述のように、短時間（高スループット）で、正確な欠陥分布及び欠陥密度の評価が可能な、ＧＯＩ測定による半導体基板の評価方法が求められていた。

本発明者らは、上記課題について鋭意検討を重ねた結果、半導体基板の表面の全面に絶縁膜を形成し、前記絶縁膜の上に複数の電極を含むダイを複数形成して、ＭＯＳキャパシタを作製した後、前記複数のダイのそれぞれにおける前記電極から前記絶縁膜に電界を印加して、絶縁破壊特性を測定することによって半導体基板を評価する方法であって、前記電極１つ当たりの面積を４ｍｍ^２とし、前記半導体基板の前記表面の全面積に対する、前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とする半導体基板の評価方法により、様々な欠陥パターンを有する半導体基板に対して、短時間（高スループット）で精度の高い半導体基板の評価が可能となることを見出し、本発明を完成した。

以下、本発明の半導体基板の評価方法について、図面を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。

（ＭＯＳキャパシタの作製）
まず、本発明の評価方法に用いることができるＭＯＳキャパシタの作製方法について述べる。
最初に、評価対象となる半導体基板を準備する。半導体基板としては、例えばシリコンウエーハが好適である。シリコンウエーハは、様々な結晶欠陥分布を持つものが存在しており、本発明の半導体基板の評価方法を、特に好適に適用できる。なお、ウエーハの大きさは特に限定されず、例えば直径２００ｍｍ以上、さらには３００ｍｍ以上の比較的大きなものを用いることができる。このような広い面積を有するシリコンウエーハの場合、本発明の効果が特に有効に発揮される。
以下、半導体基板としてシリコンウエーハを用いた場合について説明する。

準備したシリコンウエーハの酸化を行い、絶縁膜として酸化膜（ゲート酸化膜）を形成する。この酸化膜の形成は、例えば、シリコンウエーハをボートに載置して横型熱処理炉もしくは縦型熱処理炉に投入し、酸化性の雰囲気下で熱処理を行うことにより容易に形成することができるが、形成方法は特に限定されず、ＣＶＤ法等により形成しても良い。

次に、シリコンウエーハに形成した酸化膜上に電極を形成する。まず、例えばポリシリコン膜（多結晶シリコン膜）を成長させる。このポリシリコン膜は、例えば、酸化を行うための熱処理炉から取り出したシリコンウエーハをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ ｐｏｓｉｔｉｏｎ）装置に投入し、減圧下もしくは常圧下で、モノシラン等のシラン系ガス（珪素含有ガス）をＣＶＤ装置の反応容器内へ導入することにより成長させることができる。そして、上記のようにポリシリコン層を成長した後、リン等の不純物を熱拡散法又はイオン注入法を用いてポリシリコン層中にドープして、抵抗率の低いポリシリコン層を形成する。なお、ポリシリコン層の堆積時に、同時に不純物もドープするようにして低抵抗率のポリシリコン層を形成することもできる。

その後、上記のように形成した低抵抗率のポリシリコン層に、例えばレジスト塗布、露光、現像という一連のフォトリソグラフィ工程を施した後エッチング工程を行なうことによって、酸化膜上の所望の位置にポリシリコン電極を形成することができる。
なお、電極はポリシリコンによるものに限定されず、金属等、その都度材料を決定することができる。また、測定を精度良く行えるよう抵抗の小さいものとするのが好ましい。

ここで、上記フォトリソグラフィ工程により、電極パターンを形成する場合、露光の１ショットで、複数の電極を含む１つのダイが形成される。露光を繰り返すことで、複数の電極を含むダイを複数形成して、半導体基板の全面に電極を形成することができる。このようにして、ＧＯＩ測定を行うためのＭＯＳキャパシタ構造が作製される。

なお、１つ１つの電極は分離して形成されているため、半導体基板全面に電極を形成する場合でも、電極の総面積と半導体基板表面の面積とは一致しない。電極の総面積は、半導体基板表面の面積よりも小さいものとなる。例えば、特許文献２の段落［０００６］の表１に記載されるように、直径３００ｍｍウエーハの全面に、１つ当たりの面積が４ｍｍ^２の電極を、１４７００点配置した場合、ウエーハの表面全体の面積に占める電極の総面積の割合（占有比率）は、約８３％となる。ここでは、可能な限り基板全面をカバーするように電極を形成することを「全面に形成」するということがある。また、「全面に形成」した電極の全てについて、ＧＯＩ測定を行うことを「全面測定」ということがある。

ＧＯＩ測定の対象とする電極の面積や、半導体基板の表面の全面積に対する、ＧＯＩの測定を行う電極の総面積については、後述する。

（ＧＯＩ測定）
次に、ＧＯＩ測定の概略について述べる。
上記のようにして、ＭＯＳキャパシタを作製した後、プローブを電極に接触させて、可変電源から酸化膜に一定の電流又は電圧を印加するＧＯＩ測定を行う。このときの測定方法は特に限定されず、従来と同様にして測定を行うことができる。使用する測定装置等も特に限定されない。

なお、上述したように、ＧＯＩ評価にはＴＺＤＢ法とＴＤＤＢ法があるが、本発明の評価方法は、ＴＤＤＢ法、ＴＺＤＢ法のどちらの測定方法も用いることができる。ＴＤＤＢ法は一度に同時多点測定ができるため、例えば電極数を増やして測定を行うケースでは、より簡便かつ短時間でウエーハ全体の測定を行うことができる。

（ＧＯＩ測定対象とする電極）
本発明者は、短時間で、欠陥分布を高い精度で検出する方法について、基板の一部を測定するだけで、全面測定と同等の結果が得られるよう鋭意検討した結果、ダイに含まれる電極１つ当たりの面積を４ｍｍ^２とし、かつ、半導体基板の表面の全面積に対する、ＧＯＩの測定を行う電極の総面積を、２０％以上、３０％以下とすることで、半導体基板の全面を測定した場合と同等の結果を得ることができ、測定時間も約１／４に短縮できることを見出した

上述の通り、本発明の特徴の一つは、ダイに含まれる電極１つ当たりの面積を４ｍｍ^２とすることである。このような面積の電極とすることにより、欠陥密度の影響を小さくし、精度を向上することができる。
また、本発明の他の特徴の一つは、半導体基板の表面の全面積に対する、ＧＯＩ測定を行う電極の総面積を、２０％以上、３０％以下とする。２０％未満では、様々な欠陥パターンを有する半導体基板の評価を、高い精度で行うことができない。３０％を超える場合、評価に時間がかかり、スループットが低下する。
本発明者は、上記特徴を組み合わせることによって、高い測定精度と、測定時間の短縮化という、顕著な効果を得ることができることを見出し、本発明を完成させた。

なお、測定を行う電極の設定方法は、半導体基板の表面の全面積に対する、ＧＯＩ測定を行う電極の総面積を、２０％以上、３０％以下とする範囲であれば、限定されない。
例えば、ダイの中に所定の占有面積を有する電極のパターンを形成して、形成した電極の全てを測定することとしても良いし、電極を半導体基板の全面に形成し、半導体基板の表面の全面積に対する、ＧＯＩの測定を行う電極の総面積が、２０％以上、３０％以下となるように、測定する電極を選択することとしてもよい。

例えば、ダイ１つ当たりの面積に対する、ダイ１つに含まれるＧＯＩ測定を行う電極の総面積を、２０％以上、３０％以下とすることができる。このようにすれば、基板表面全体の評価をより精度高くより短時間で行うことができる。

また、ダイにおいて測定対象とする複数の電極のパターンを、十字型パターン又はＸ型パターンとすることが好ましい。このようにすれば、様々な欠陥分布を有する半導体基板の評価を、より精度高く、より安定して行うことができる。

以下、実施例を挙げて本発明について詳細に説明するが、これは本発明を限定するものではない。

まず、評価に用いるサンプルとして、面内の欠陥分布が異なる４種類のシリコンウエーハ（直径３００ｍｍ）を準備した。各サンプルの欠陥分布の特徴は、以下の通りである。なお、結晶欠陥は、シリコンウエーハ上では、基本的に同心円状に発生する。
サンプルＡ：中心からＲ／２（Ｒ：半径）にかけて欠陥が存在する。欠陥密度は中央ほど高く、Ｒ／２に近づくにつれて徐々に低くなる。
サンプルＢ：中心から２Ｒ／３まで欠陥が存在する。欠陥密度は、中心から２Ｒ／３までが高く、その外側の欠陥は急激に低くなる。
サンプルＣ：全面で欠陥密度が低い。欠陥はランダムに存在し、ウエーハ面内の欠陥数は約２０個、欠陥密度は０．０３個／ｃｍ^２である。
サンプルＤ：全面で欠陥密度が低い。但し、サンプルＣよりも欠陥密度が高い。ウエーハ面内の欠陥数は約４０個、欠陥密度は０．０６個／ｃｍ^２である。
なお、サンプルＡ、Ｂは、本発明の評価用に準備したサンプルであり、意図的に不良品部分となる欠陥分布を形成したものである。サンプルＣ、Ｄは、通常、全面良品のウエーハとして扱われるものである。
図１に、サンプルＡ−Ｄのそれぞれについて全面のＧＯＩ測定を行った結果（後述する参考例の測定結果である）と、欠陥密度の関係を示す。

次に、ＧＯＩ測定を行う電極の設定方法を述べる。
参考例、実施例、比較例で用いた上記のサンプルＡ−Ｄについて、シリコンウエーハの表面の全体に３００個のダイを形成した。１つのダイの中には、電極１つ当たりの面積が４ｍｍ^２である電極を、７×７＝４９個設けた。つまり電極は、ウエーハの全面に形成されている。この４９個の電極の中から測定対象となる電極を選択し、選択した電極パターンに含まれる電極の個数により、半導体基板の表面の全面積に対する、ＧＯＩ測定を行う電極の総面積を設定することとした。図２に、参考例、実施例、比較例の、ダイにおける測定電極パターンを示すが、詳細は後述する。

なお、使用したＧＯＩ測定装置は、３００個のプローブを有し、一度に３００点の測定ができるものである。測定対象における１つのダイに、１つのプローブが対応しており、３００個の全てのダイについて、同一の電極パターンで測定を行った。

（参考例）
図２（ａ）に示すように、各ダイにおいて、形成した４９個の電極全てを測定対象としたものであり、いわゆる全面測定である。なお、この場合、４ｍｍ^２×４９（個）×３００（ダイの総数）＝５８８００ｍｍ^２が測定を行う電極の総面積であるから、直径３００ｍｍのシリコンウエーハの表面の全面積（７０６５０ｍｍ^２）に対する、ＧＯＩ測定を行う電極の総面積は８３％である。参考例は、最も精度の高い測定条件であるものの、最もスループットが低い条件である。そこで、全面測定である本参考例を基準として、実施例、比較例の測定結果にどのような違いが出るのか、評価を行うこととした。本参考例は、以下の実施例、比較例の評価における基準となるものである。

（実施例１）
図２（ｂ）に示すように、各ダイにおいて、十字型パターンとなるように１３個の電極を測定対象とした。この場合、４ｍｍ^２×１３（個）×３００（ダイの総数）＝１５６００ｍｍ^２が測定を行う電極の総面積であるから、直径３００ｍｍのシリコンウエーハの表面の全面積（７０６５０ｍｍ^２）に対する、ＧＯＩ測定を行う電極の総面積は２２％である。

（実施例２）
図２（ｆ）に示すように、各ダイにおいて、Ｘ型パターンとなるように１３点の電極を測定対象とした。この場合、シリコンウエーハの表面の全面積に対する、ＧＯＩ測定を行う電極の総面積は２２％である。

（比較例１）
図２（ｃ）に示すように、各ダイにおいて、中心の電極１個のみを測定対象とした。この場合、シリコンウエーハの表面の全面積に対する、ＧＯＩ測定を行う電極の総面積は１．７％である。

（比較例２）
図２（ｄ）に示すように、各ダイにおいて、直線状の５個の電極を２列（１０個）選択し測定対象とした。この場合、シリコンウエーハの表面の全面積に対する、ＧＯＩ測定を行う電極の総面積は１７％である。

（比較例３）
図２（ｅ）に示すように、各ダイにおいて、十字型パターンで、電極が１つおきとなるように８個選択し測定対象とした。この場合、シリコンウエーハの表面の全面積に対する、ＧＯＩ測定を行う電極の総面積は１３．６％である。

（測定スループットの比較）
測定にかかる時間は、測定点の数に略比例する。参考例のスループットを基準の１とすると、実施例１は３．８、実施例２は３．８、比較例１は４９、比較例２は４．９、比較例３は８．２となる。

（良品率の比較）
参考例、実施例１−２、比較例１−３で得たＧＯＩ測定結果のそれぞれについて、ウエーハの中心から外周へ向けて１０ｍｍピッチで良品率を算出した。なお、良品率１は、１０ｍｍピッチで区切った領域において、１００％良品であることを意味する。これにより、ウエーハ面内の結晶欠陥の分布を検出する精度を評価できる。

また、参考例を基準として、参考例の測定結果からどの程度良品率にずれが生じるのかという観点で、各実施例、比較例の評価を行った。具体的には、上述の良品率について、参考例の良品率と、各実施例、比較例の良品率との差をとり、良品率が１０％以上異なった場合は、全面測定の参考例より精度が低く、代替不可（×）と判定することとした。

なお、一般にＧＯＩ測定は、結晶欠陥だけでなく、パーティクルなどでも不良が発生する場合があり、結晶欠陥のない完全な結晶であっても、面内で数点の不良が発生する場合がある。１０ｍｍピッチで欠陥の密度を求める場合に、電極数の測定結果への影響は、１０ｍｍピッチの範囲の中に１０点の測定点があれば、その影響は１０％であり、５点の測定点であれば影響は２０％となる。今回の実験では、例えば比較例１（パターンＢ）の０−１０ｍｍの範囲には測定点が１点しかないなど極端な例もあるものの、比較例１（パターンＢ）以外は１０ｍｍピッチの範囲に最低１０個の測定点が確保される為、良品率差の判断基準を１０％とした。

次に、測定を行ったサンプル毎に、実施例、比較例の評価結果を示す。

（サンプルＡ）
図３に、参考例、実施例１−２、比較例１−３についての、ＧＯＩ測定結果マップを示す。図３において、参考例は（ａ）、実施例１は（ｂ）、実施例２は（ｆ）、比較例１は（ｃ）、比較例２は（ｄ）、比較例３は（ｅ）に対応する。また、図４に、ウエーハの半径方向の位置と良品率の関係を、図５に、ウエーハの半径方向の位置と、参考例を基準とした実施例１−２、比較例１−３の良品率差の関係を示す。

サンプルＡはウエーハ中心部に欠陥があり、外周に欠陥の少ないウエーハであるため、結晶欠陥に起因するＧＯＩ不良は同心円状に発生する場合が多い。図３、図４に示すように、良品率は、参考例、実施例１−２、比較例１−３の全ての測定で、中心から外周に向けて徐々に高くなる結果が得られ、欠陥の分布に対応した良品率（ＧＯＩ不良）の傾向を検出できることが確認できた。
一方、図５に示すように、比較例１−３では、特に中心部での良品率差のばらつきが大きくなり全面測定の代替は難しいと考えられる。実施例１、実施例２の良品率は参考例と略同じであり、特に実施例１、実施例２は、参考例の良品率との差も少ないことがわかった。

（サンプルＢ）
図６に、参考例、実施例１−２、比較例１−３についての、ＧＯＩ測定結果マップを示す。図６において、参考例は（ａ）、実施例１は（ｂ）、実施例２は（ｆ）、比較例１は（ｃ）、比較例２は（ｄ）、比較例３は（ｅ）に対応する。また、図７に、ウエーハの半径方向の位置と良品率の関係を、図８に、ウエーハの半径方向の位置と、参考例を基準とした実施例１−２、比較例１−３の良品率差の関係を示す。

サンプルＢは、サンプルＡと同様にウエーハ中心部に欠陥があり、外周に欠陥の少ないウエーハである。サンプルＡと異なるのは、欠陥発生部分がより広く、欠陥発生部と無欠陥部の境目がはっきりしていることである。図６、図７に示すように、参考例、実施例１−２、比較例１−３の全ての測定で、良品率は、中心から半径方向１００ｍｍの範囲で低く、半径方向１００ｍｍより外側の領域では、ほとんど不良が発生していない結果が得られ、欠陥の分布に対応した良品率（ＧＯＩ不良）の傾向を検出できることが確認できた。
しかしながら、図８に示すように、比較例１−３では、特に中心部での良品率差のばらつきが大きくなった。このことから、比較例１−３の条件では、全面測定（参考例）の代替は難しいと考えられる。実施例１、実施例２の良品率は参考例と略同じであり、特に実施例１、実施例２は、参考例の良品率との差も少ないことがわかった。

（サンプルＣ）
図９に、参考例、実施例１−２、比較例１−３についての、ＧＯＩ測定結果マップを示す。図９において、参考例は（ａ）、実施例１は（ｂ）、実施例２は（ｆ）、比較例１は（ｃ）、比較例２は（ｄ）、比較例３は（ｅ）に対応する。また、図１０に、ウエーハの半径方向の位置と良品率の関係を、図１１に、ウエーハの半径方向の位置と、参考例を基準とした実施例１−２、比較例１−３の良品率差の関係を示す。

サンプルＣは、略全面が低欠陥密度のウエーハである。図９−１１に示すように、参考例、実施例１−２、比較例１−３で、ほとんど違いは見られなかった。

（サンプルＤ）
図１２に、参考例、実施例１−２、比較例１−３についての、ＧＯＩ測定結果マップを示す。図１２において、参考例は（ａ）、実施例１は（ｂ）、実施例２は（ｆ）、比較例１は（ｃ）、比較例２は（ｄ）、比較例３は（ｅ）に対応する。また、図１３に、参考例、実施例１−２、比較例１−３についての、ウエーハの半径方向の位置と良品率の関係を、図１４に、ウエーハの半径方向の位置と、参考例を基準とした実施例１−２、比較例１−３の良品率差の関係を示す。

サンプルＤは、略全面が低欠陥密度のウエーハである。図１２−１４に示すように、比較例１の場合、半径方向４０−５０ｍｍの範囲では、測定点の少ない比較例１では測定ばらつきが大きいため、良品率が０．８７５まで下がる結果となった。

以上の結果を、表１にまとめた。

表１に示すように、欠陥の少ないサンプルＣ、サンプルＤの評価では、実施例１、実施例２と、比較例２、比較例３で差がみられなかったものの、ウエーハ面内で欠陥の分布を有するサンプルＡ、サンプルＢの評価では、実施例１、実施例２で、全面測定である参考例と同等の精度のＧＯＩ評価結果を得ることができ、良品率の測定誤差も小さいことがわかった。表１に示すように、ウエーハ表面の全面積に対するＧＯＩ測定電極の総面積が、２０％以上とすれば、全面測定と同等の精度で、ＧＯＩ測定による欠陥評価を行うことができる。このことから、実施例１、実施例２の測定では、参考例の全面測定と同等のＧＯＩ測定結果を得られることがわかった。つまり、実施例１、実施例２は、全面測定である参考例と代替可能である。

また、実施例１、実施例２に示されるように、本発明の半導体基板の評価方法によれば、従来と同じ測定時間で約４倍の測定が可能となる。従来、２５枚（１ＢＯＸ）の測定を行うためには、約１か月の測定時間が必要であったが、本発明では、２５枚（１ＢＯＸ）の測定を約１週間で行うことができ、スループットが劇的に改善する。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (4)

1. 半導体基板の表面の全面に絶縁膜を形成し、前記絶縁膜の上に複数の電極を含むダイを複数形成して、ＭＯＳキャパシタを作製した後、前記複数のダイのそれぞれにおける前記電極から前記絶縁膜に電界を印加して、絶縁破壊特性を測定することによって半導体基板を評価する方法であって、
   前記電極１つ当たりの面積を４ｍｍ^２とし、
   前記半導体基板の前記表面の全面積に対する、前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とすることを特徴とする半導体基板の評価方法。
2. 前記半導体基板を単結晶シリコンウエーハとし、前記絶縁膜を酸化膜として、酸化膜耐圧特性を評価することを特徴とする請求項１に記載の半導体基板の評価方法。
3. 前記絶縁破壊特性の測定において、ダイ１つ当たりの面積に対する、ダイ１つに含まれる前記絶縁破壊特性の測定を行う電極の総面積を、２０％以上、３０％以下とすることを特徴とする請求項１又は２に記載の半導体基板の評価方法。
4. 前記ダイにおいて形成した前記複数の電極のパターンを、十字型パターン又はＸ型パターンとすることを特徴とする請求項１から３のいずれか一項に記載の半導体基板の評価方法。