JP2020061526A - 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 - Google Patents

半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Download PDF

Info

Publication number
JP2020061526A
JP2020061526A JP2018193569A JP2018193569A JP2020061526A JP 2020061526 A JP2020061526 A JP 2020061526A JP 2018193569 A JP2018193569 A JP 2018193569A JP 2018193569 A JP2018193569 A JP 2018193569A JP 2020061526 A JP2020061526 A JP 2020061526A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
plane
aln buffer
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018193569A
Other languages
English (en)
Other versions
JP7430316B2 (ja
Inventor
大樹 神野
Daiki Kamino
大樹 神野
杉森　正吾
Shogo Sugimori
正吾 杉森
大長　久芳
Hisayoshi Daicho
久芳 大長
上山　智
Satoshi Kamiyama
智 上山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koito Manufacturing Co Ltd
Meijo University
Original Assignee
Koito Manufacturing Co Ltd
Meijo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koito Manufacturing Co Ltd, Meijo University filed Critical Koito Manufacturing Co Ltd
Priority to JP2018193569A priority Critical patent/JP7430316B2/ja
Priority to PCT/JP2019/040305 priority patent/WO2020075852A1/ja
Publication of JP2020061526A publication Critical patent/JP2020061526A/ja
Application granted granted Critical
Publication of JP7430316B2 publication Critical patent/JP7430316B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Abstract

【課題】結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供する。【解決手段】ｒ面を主面とするサファイア基板（１）と、主面上に形成されたＡｌＮバッファ層（２）を備え、ＡｌＮバッファ層（２）は積層方向および面内方向に一軸配向性を有する半導体成長用基板。【選択図】図１

Description

本発明は、半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関し、特にａ面ＧａＮ結晶層を成長させる半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法に関する。
照明用途に用いられる紫色から青色を発光するＬＥＤとしては、窒化ガリウム（ＧａＮ）系材料の化合物半導体が一般的に用いられている。近年になって、発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた照明装置等が普及するにつれ、ＬＥＤチップの高輝度化が望まれるようになってきた。ＬＥＤを高輝度化するためには、電流密度を高くしても効率的に電子と正孔が発光再結合できるように、発光層の膜厚を厚くして発光層内部でのキャリア密度を下げる必要がある。
しかし、一般的に用いられているｃ面を主面とするＧａＮ系半導体材料では、ｃ軸方向にピエゾ電界が生じるため、厚膜化した発光層内に電位差が生じ電子と正孔が空間的に分離してしまい、発光再結合の効率が著しく低下してしまうドループ特性が問題となっている。
この問題を解決するため、非極性や半極性の面方位を主面としたＧａＮ系材料で発光層を形成することで、積層方向へのピエゾ電界の影響を無くして厚膜化を図り、大電流での発光を可能にする技術も提案されている。ＧａＮ系半導体層では、ａ面やｍ面が非極性面であり、半極性面の代表例としてｒ面がある。
特許文献１には、サファイア基板のｒ面上に有機金属気相成長法（ＭＯＣＶＤ法：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いてａ面ＧａＮ層を成長させる技術が開示されている。ｒ面サファイア基板上に形成されたａ面ＧａＮ層を下地層として用い、ｎ型層と発光層とｐ型層とを順次成長させることで、発光層の主面をａ面として厚膜化とＬＥＤのドループ特性の改善を図ることができる。
特開２００８−２１４１３２号公報
しかし、ｒ面サファイア上に形成されるａ面ＧａＮでは、成長面内に＋ｃ軸方向、−ｃ軸方向、ｍ軸方向が存在して面内異方性が大きく、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を得ることが困難であった。
そこで本発明は、上記従来の問題点に鑑みなされたものであり、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体成長用基板は、ｒ面を主面とするサファイア基板と、前記主面上に形成されたＡｌＮバッファ層を備え、前記ＡｌＮバッファ層は、積層方向および面内方向に一軸配向性を有することを特徴とする。
このような本発明の半導体成長用基板では、ＡｌＮバッファ層が積層方向および面内方向に一軸配向性を有することで、異常成長を抑制し結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
また本発明の一態様では、前記ＡｌＮバッファ層は、積層方向におけるＸ線回折のピーク角度が、バルクＡｌＮ単結晶よりも０．２〜０．８度の範囲で低角側にシフトしている。
また本発明の一態様では、前記ＡｌＮバッファ層は、面内方向におけるＸ線回折のピーク角度が、バルクＡｌＮ単結晶よりも０．２〜０．８度の範囲で高角側にシフトしている。
また本発明の一態様では、前記ＡｌＮバッファ層に含まれる炭素の不純物濃度が、２．５×１０１９ａｔｏｍｓ／ｃｍ３未満である。
また本発明の一態様では、前記ＡｌＮバッファ層に含まれる酸素の不純物濃度が、７．０×１０２０ａｔｏｍｓ／ｃｍ３未満である。
また上記課題を解決するために本発明の半導体素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に機能層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体発光素子は、上記何れか一つに記載の半導体成長用基板を用い、前記半導体成長用基板上に活性層を備えることを特徴とする。
また上記課題を解決するために本発明の半導体素子製造方法は、ｒ面を主面とするサファイア基板上にスパッタ法を用いてＡｌＮバッファ層を形成するスパッタ工程と、前記ＡｌＮバッファ層をアニールして、積層方向および面内方向に一軸配向性を有する単結晶化するアニール工程と、前記ＡｌＮバッファ層上にａ面ＧａＮ層を成長する半導体層成長工程と備えることを特徴とする。
このような本発明の半導体素子製造方法では、ＡｌＮバッファ層が積層方向および面内方向に一軸配向性を有するため、異常成長を抑制し結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
本発明では、結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能な半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法を提供することができる。
第１実施形態における半導体成長用基板を示す模式断面図である。 スパッタ条件の違いによるＡｌＮバッファ層２中の不純物濃度と、ａ面ＧａＮ層３の結晶性を示す表である。 ＡｌＮバッファ層２のＸＲＣ（Ｘ−ｒａｙ Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ）測定結果を示すグラフであり、（Ａ）はａ面での半値幅を示し、（Ｂ）はｍ面での半値幅を示している。 ＡｌＮバッファ層２のＸ線回折測定結果を示すグラフであり、（Ａ−１）は２θ／θ測定結果を示し、（Ｂ−１）は２θχ／φ測定結果を示し、（Ａ−２）は膜厚とａ面でのピーク回折強度の関係を示し、（Ｂ−２）は膜厚とｍ面でのピーク回折強度の関係を示している。 ａ面ＧａＮ層３のＸＲＣ測定の回折スペクトルを示すグラフであり、（Ａ）はａ面内のｃ軸方向での結果を示し、（Ｂ）はａ面内のｍ軸方向での結果を示し、（Ｃ）は｛１０−１１｝面内での結果を示している。 第２実施形態の半導体装置であるＬＥＤ１０を示す模式断面図である。
（第１実施形態）
以下、本発明の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、本発明の第１実施形態における半導体成長用基板を示す模式断面図である。
図１に示すように、本実施形態の半導体成長用基板は、六方晶のｒ面を主面とするサファイア基板１と、サファイア基板１上に形成されたＡｌＮバッファ層２と、ＡｌＮバッファ層２上に形成されたａ面を主面とするａ面ＧａＮ層３を備えている。ここではサファイア基板１として傾斜角度が０度のジャスト基板を示したが、ｒ面を所定の面方位に数度傾斜させたオフ基板としてもよい。
ＡｌＮバッファ層２はサファイア基板１とａ面ＧａＮ層３との格子定数の相違を緩和するための層である。ＡｌＮバッファ層２の厚みとしては、厚くしすぎるとａ面ＧａＮ層３の結晶品質が低下するため５〜３００ｎｍの範囲が好ましく、５〜９０ｎｍの範囲がより好ましく、５〜３０ｎｍの範囲がさらに好ましい。また、ＡｌＮバッファ層２中に含まれる不純物濃度は、炭素が２．５×１０１９ａｔｏｍｓ／ｃｍ３未満であり、酸素が７．０×１０２０ａｔｏｍｓ／ｃｍ３未満であることが好ましい。ＡｌＮバッファ層２中に含まれる不純物濃度がこれらの範囲以上であると、単結晶のａ面ＧａＮ層３をエピタキシャル成長できない。
ａ面ＧａＮ層３は、ＡｌＮバッファ層２上において、主面がａ面となるように成長された下地層であり、その上に窒化物半導体層をエピタキシャル成長するための層である。ａ面ＧａＮ層３の形成方法としては、ＭＯＣＶＤ法やＨＶＰＥ法（ハイドライド気相成長法：Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などの公知の方法を用いることができるが、ＭＯＣＶＤ法を用いることが好ましい。ａ面ＧａＮ層３の膜厚は特に限定されないが、１μｍ以上形成することが好ましい。
次に、図１に示した半導体成長用基板の製造方法について説明する。
（スパッタ工程）
はじめに、ｒ面を主面とするサファイア基板１上に、スパッタ法を用いてＡｌＮバッファ層２を形成する。ＡｌＮバッファ層２を形成するスパッタ法としては、Ａｌをターゲット材としてＮ２およびＡｒガスを用いる反応性スパッタ法を採用してもよいが、ＡｌＮをターゲット材としてＡｒガスを用いることがより好ましい。ターゲット材となるＡｌＮとしては単結晶基板であっても粉末焼体であってもよく、その状態や形態は限定されない。
反応性スパッタ法によりＡｌをターゲット材としてＮ２およびＡｒガスを用いてＡｌＮバッファ層２を形成する場合には、ＡｌＮ膜の物理的な堆積プロセスに加えて、Ａｌターゲット材とＮ２ガスの反応プロセスを考慮する必要がある。そのため反応性スパッタ法では、所望のＡｌＮバッファ層２を得るための成膜条件を適切に設定して制御する難易度が高くなる。特に、半導体基板の大面積化が進むと、基板表面の面内分布も考慮する必要があるためさらに難易度が高くなる。
一方、ＡｌＮをターゲット材としてＡｒガスを用いるスパッタ法によりＡｌＮバッファ層２を形成する場合には、Ａｌターゲット材とＮ２の反応プロセスを考慮する必要が無く、Ａｒガス流量やチャンバー内の真空度等のパラメータを最適化するだけでよい。したがって、反応性スパッタ法でＡｌＮバッファ層２を形成するよりも、ＡｌＮをターゲット材としてＡｒガスを用いるスパッタ法を用いるほうが、ＡｌＮバッファ層２を形成する際の成膜条件の設定や制御が容易であり、大面積化にも対応が容易となる。
ＡｌＮバッファ層２を形成する反応性スパッタの条件としては、基板温度は２００℃以上５００℃未満の範囲が好ましい。基板温度を５００℃よりも高温にすると、成膜後にＡｌＮバッファ層２に含まれる酸素や炭素の不純物濃度が高くなり、ＡｌＮバッファ層２上にａ面ＧａＮ層３をエピタキシャル成長できないため、好ましくない。本実施形態の半導体素子成長方法では、高品質なＡｌＮ結晶が得られる１５００℃程度よりも低温の２００〜５００℃でスパッタ工程を実施するため、成膜直後のＡｌＮバッファ層２はアモルファスライクな結晶性であると思われる。
（アニール工程）
次に、スパッタ工程で成膜したＡｌＮバッファ層２のアニール処理を実施し、ＡｌＮバッファ層２の再結晶化を促進して、積層方向および面内方向に一軸配向性を持たせる。アニール処理としては、例えば高周波誘導加熱方式による熱処理装置を用いることができる。アニール条件としては、不活性ガス（例えば窒素やＡｒ）雰囲気中において１３００℃以上１７００℃未満の基板温度を０．５〜３．０時間継続することが好ましい。より好ましくは１３００℃以上１６００℃以下である。アニール温度が１７００℃以上であると、サファイア基板１が熱分解して劣化するため好ましくない。また、アニール温度が１３００℃未満であると、ＡｌＮバッファ層２の再結晶化が不十分であり、ＡｌＮバッファ層２の積層方向および面内方向における一軸配向性が不十分となる。
（半導体層成長工程）
次に、ＡｌＮバッファ層２の表面を洗浄した後に、キャリアガスとして水素、窒素を用い、Ｖ族原料としてアンモニア（ＮＨ３）を用い、ＩＩＩ族原料としてＴＭＧ（ＴｒｉｍｅｔｈｙｌＧａｌｌｉｕｍ）を用いて、ＭＯＣＶＤ法でａ面ＧａＮ層３を成長させる。このとき、成長シーケンスは２段階で構成し、昇温した後に成長温度を一定とし、リアクタ圧力とＶ／ＩＩＩ比および成長時間を変更している。例えば、昇温直後の第１ステップではＶ／ＩＩＩ比を４０００〜５０００程度とし、圧力を９００〜１０００ｈＰａとして１０〜２０分程度維持する。第２ステップでは例えばＶ／ＩＩＩ比を１００〜２００程度とし、圧力を１００〜１５０ｈＰａとして９０〜１２０分維持する。ａ面ＧａＮ層３を成長した後に室温まで冷却して取り出すことで、図１に示した本実施形態の半導体成長用基板を得ることができる。
（実施例１−３）
スパッタ工程で、ＲＦ出力４５０Ｗ、１０ｒｐｍ、Ａｒ流量５．０ｓｃｃｍ、Ｎ２流量５．０ｓｃｃｍ、基板温度を３００℃、到達真空度１．５３×１０-５Ｐａの条件で、ＡｌＮバッファ層２を形成した。その後にアニール工程で、熱処理装置のカーボンサセプタ内に基板をセットし、減圧した後にＮ２封入して３８０ｔｏｒｒにし、昇温レート２０℃／ｍｉｎで１６００℃まで昇温して一時間アニールした。次に半導体素子成長工程で、温度を１０１０℃まで昇温した後に成長温度を１０１０℃で一定とし、第１段階ではＶ／ＩＩＩ比４４００、圧力９３３ｈＰａ、成長時間を１０分とし、第２段階ではＶ／ＩＩＩ比１００、圧力１００ｈＰａ、成長時間を９０分でａ面ＧａＮ層３を成長させて半導体成長用基板を得た。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ実施例１−３とした。
（比較例１−３）
スパッタ工程の後にアニール工程を実施せず、半導体素子成長工程を実施した他は実施例１と同様の条件で半導体成長用基板を得た。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ比較例１−３とした。
（比較例４）
スパッタ工程での基板温度を５００℃とし、到達真空度が４．４７×１０-４Ｐａである他は比較例１と同様の条件で比較例４の半導体成長用基板を得た。
（比較例５−７）
スパッタ工程を用いず、ｒ面を主面とするサファイア基板１上に、ＭＯＣＶＤ法を用いてＡｌＮバッファ層２をエピタキシャル成長させた他は、比較例１−３と同様にして半導体成長用基板を得た。成長条件は、成長温度１３４０℃、Ｖ／ＩＩＩ比６３００、であった。ＡｌＮバッファ層２の膜厚が３０ｎｍ、９０ｎｍ、１８０ｎｍのものをそれぞれ比較例５−７とした。
（スパッタ条件）
図２は、スパッタ条件の違いによるＡｌＮバッファ層２中の不純物濃度と、ａ面ＧａＮ層３の結晶性を示す表である。ＡｌＮバッファ層２中の不純物濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定し、ａ面ＧａＮ層３の結晶性はＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像とＸ線回折により評価した。図中左側に比較例１の結果を示し、図中右側に比較例４の結果を示している。
図２に示したように、ＡｌＮバッファ層２に含まれる不純物濃度は、比較例１では酸素濃度が６．５８×１０２０ａｔｏｍｓ／ｃｍ３、炭素濃度が２．１９×１０１９ａｔｏｍｓ／ｃｍ３であった。また、比較例４では酸素濃度が２．６６×１０２１ａｔｏｍｓ／ｃｍ３であり、炭素が９．７２×１０１９ａｔｏｍｓ／ｃｍ３であった。ＳＥＭ像およびＸ線回折の結果から、比較例１ではＡｌＮバッファ層２上に単結晶のａ面ＧａＮ層３を成長できているが、比較例４では単結晶のａ面ＧａＮ層３を成長できていないことわかる。したがって、スパッタ条件が５００℃以上であると、到達真空度が低いため不純物濃度が高くなり、単結晶のａ面ＧａＮ層を成長できないことがわかる。
（ＡｌＮバッファ層２の評価）
図３は、ＡｌＮバッファ層２のＸＲＣ（Ｘ−ｒａｙ Ｒｏｃｋｉｎｇ Ｃｕｒｖｅ）測定結果を示すグラフであり、（Ａ）はａ面での半値幅を示し、（Ｂ）はｍ面での半値幅を示している。グラフ中のａｎｎｅａｌｅｄ ｓｐ−ＡｌＮは実施例１−３を示し、ｓｐ−ＡｌＮは比較例１−３を示し、ｅｐ−ＡｌＮは比較例５−７を示している。
図３の（Ａ）（Ｂ）に示したように、ａ面およびｍ面での半値幅は比較例１−３で最も大きく、実施例１−３が最も小さい。したがって、スパッタ法で形成した後に、アニール工程を経た実施例１−３でＡｌＮバッファ層２の結晶性が最も良好であることがわかる。
図４は、ＡｌＮバッファ層２のＸ線回折測定結果を示すグラフであり、（Ａ−１）は２θ／θ測定結果を示し、（Ｂ−１）は２θχ／φ測定結果を示し、（Ａ−２）は膜厚とａ面でのピーク回折強度の関係を示し、（Ｂ−２）は膜厚とｍ面でのピーク回折強度の関係を示している。
（Ａ−１）では、全ての測定結果で５３°付近と５９°付近に回折ピークが確認できる。５３°付近のピークはサファイア基板１のｒ面に対応し、５９°付近のピークはＡｌＮバッファ層２のａ面に対応している。また実施例１−３では、バルクのＡｌＮ単結晶での理論的なピーク角度よりも、ピーク角度が０．２〜０．８度の範囲で低角側にシフトしている。２θ／θ測定における低角側へのピーク角度は、ＡｌＮバッファ層２の積層方向における格子面間隔の広がりを示しており、実施例１−３では面内圧縮応力が働いていると思われる。
また（Ａ−２）に示すように、実施例１−３では比較例１−３よりもピーク強度が著しく大きく、実施例１，２では比較例５，６よりもピーク強度が大きい。したがって、実施例１，２では、ＡｌＮバッファ層２が積層方向に良好にａ軸配向していることがわかる。
（Ｂ−１）では、全ての測定結果で３３°付近に回折ピークが確認できる。３３°付近のピークはＡｌＮバッファ層２のｍ面に対応している。また実施例１−３では、バルクのＡｌＮ単結晶での理論的なピーク角度よりも、ピーク角度が０．２〜０．８度の範囲で高角側にシフトしている。２θχ／φ測定における高角側へのピーク角度は、ＡｌＮバッファ層２の面内方向における格子面間隔の狭まりを示しており、実施例１−３では面内圧縮応力が働いていると思われる。
また（Ｂ−２）に示すように、実施例１，２では比較例１，２よりもピーク強度が著しく大きく、実施例１では比較例５よりもピーク強度が大きい。したがって、実施例１，２では、ＡｌＮバッファ層２が面内方向に良好にｍ軸配向していることがわかる。
図４で示したように、ＡｌＮバッファ層２の面内方向および積層方向での一軸配向性は実施例１，２が最も高く、面内方向の一軸配向性は膜厚が小さいほど良好であると言える。また実施例１−３では、バルクのＡｌＮ単結晶での理論的なピーク角度よりも積層方向で０．２〜０．８度の範囲で低角側にシフトし、面内方向で０．２〜０．８度の範囲で高角側にシフトしており、ＡｌＮバッファ層２に面内圧縮応力が加わっている。
（ａ面ＧａＮ層３の結晶性評価）
図５は、ａ面ＧａＮ層３のＸＲＣ測定の回折スペクトルを示すグラフであり、（Ａ）はａ面内のｃ軸方向での結果を示し、（Ｂ）はａ面内のｍ軸方向での結果を示し、（Ｃ）は｛１０−１１｝面内での結果を示している。図５（Ａ）〜（Ｃ）では、ＡｌＮバッファ層２の膜厚を３０ｎｍとした実施例１、比較例１、比較例５の測定結果を示している。
図５（Ａ）に示した測定結果における半値幅（単位：ａｒｃｓｅｃ）は、実施例１が５０５、比較例１が６０９、比較例５が５６２であった。図５（Ｂ）では、実施例１が７２９、比較例１が７５８、比較例５が９９５であった。図５（Ｃ）では、実施例１が１０７１、比較例１が１４７２、比較例５が１４０４であった。
図５（Ａ）〜（Ｃ）に示したように、実施例１の結晶性は比較例１，５よりも良好であり、面内方向および積層方向での一軸配向性を有するＡｌＮバッファ層２を用いることで、ａ面ＧａＮ層３の結晶性と表面平坦性を良好にすることができる。
以上に述べたように、本実施形態の半導体成長用基板では、ＡｌＮバッファ層が積層方向および面内方向に一軸配向性を有することで、異常成長を抑制し結晶性が良好で表面平坦性に優れた高品質なａ面ＧａＮ層を成長させることが可能となる。
（第２実施形態）
次に、本発明の第２実施形態について図６を用いて説明する。図６は第２実施形態の半導体装置であるＬＥＤ１０を示す模式断面図である。図６に示すようにＬＥＤ１０は、ｒ面を主面とするサファイア基板１１、ＡｌＮバッファ層１２、ａ面ＧａＮ層１３、ｎ型半導体層１４、発光層１５、ｐ型半導体層１６、ｎ側電極１７、ｐ側電極１８を有している。
第１実施形態と同様に、ｒ面を主面とするサファイア基板１１を用意し、スパッタ工程でＡｌＮバッファ層１２をサファイア基板１１上に形成する。次に、アニール工程でＡｌＮバッファ層１２をアニールして単結晶化し、積層方向および面内方向に一軸配向性をもたせる。次に、半導体層成長工程でａ面ＧａＮ層１３をＡｌＮバッファ層１２上にエピタキシャル成長し、続けてＭＯＣＶＤ法でｎ型半導体層１４、発光層１５、ｐ型半導体層１６を順次成長して半導体基板を得る。
次に、所定のパターンを用いてフォトリソグラフィーとエッチングによりｐ型半導体層１６と発光層１５の一部を除去してｎ型半導体層１４の一部を露出させる。次に、ｎ型半導体層１４とｐ型半導体層１６の露出面に蒸着等により電極材料を形成し、ダイシングして個別チップ化することでＬＥＤ１０を得る。
ここではｎ型半導体層１４、ｐ型半導体層１６をそれぞれ単層で説明したが、それぞれ材料や組成の異なる複数の層を含んでいるとしてもよく、例えば、ｎ型半導体層１４とｐ型半導体層１６にクラッド層、コンタクト層、電流拡散層、電子ブロック層、導波路層などを含めてもよい。また、発光層１５も単層で説明したが、多重量子井戸構造（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）などの複数層で構成してもよい。
ｎ型半導体層１４は、ａ面ＧａＮ層１３上にエピタキシャル成長され、ａ面を主面とするｎ型不純物がドープされた半導体層であり、ｎ側電極１７から電子が注入されて発光層１５に電子を供給する層である。ｎ型半導体層１４を構成する材料は、ＩＩＩ−Ｖ族化合物半導体層としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｎ型不純物としてはＳｉなどが挙げられる。
発光層１５は、ｎ型半導体層１４上にエピタキシャル成長され、ａ面を主面とする半導体層であり、層内で電子と正孔が発光再結合することでＬＥＤ１０が発光する。発光層１５は、ｎ型半導体層１４とｐ型半導体層１６よりもバンドギャップが小さい材料で構成されており、例えばＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられる。発光層１５は意図的に不純物を含まないノンドープとしてもよく、ｎ型不純物を含むｎ型やｐ型不純物を含むｐ型としてもよい。発光層１５は、ａ面を主面とする半導体層なので、厚膜化してもピエゾ電界による電子と正孔の空間的な分離は生じにくく、電流密度を高くしても効率的に電子と正孔が発光再結合できる。
ｐ型半導体層１６は、発光層１５上にエピタキシャル成長され、ａ面を主面とする半導体層であり、ｐ側電極１８から正孔が注入されて発光層１５に正孔を供給する層である。ｐ型半導体層１６を構成する材料は、ＩＩＩ−Ｖ族化合物半導体層としては、例えばＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどが挙げられ、ｐ型不純物としてはＺｎやＭｇなどが挙げられる。
本実施の形態でも、積層方向および面内方向に一軸配向性を有するＡｌＮバッファ層１２上に、ａ面ＧａＮ層１３を下地層としてｎ型半導体層１４、発光層１５、ｐ型半導体層１６をエピタキシャル成長している。したがって、第１実施形態で述べたようにａ面ＧａＮ層１３は結晶性も表面平坦性も良好であり、その上に成長されたｎ型半導体層１４、発光層１５、ｐ型半導体層１６も結晶性と表面平坦性が良好となる。これにより、ｎ型半導体層１４、発光層１５、ｐ型半導体層１６の特性も良好になり、ＬＥＤ１０の外部量子効率の向上などが見込まれる。
（第３実施形態）
本発明の半導体装置であるＬＥＤ１０は、上述したようにピエゾ電界によるドループが少なく、且つａ面内での異方性が小さく良好な結晶品質であることから高輝度化を実現できるので、車両用灯具などの灯具に用いることでチップ数の低減や高出力化を図ることが可能となる。
さらに、半導体装置はＬＥＤに限定されず、半導体レーザや高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の他の用途であってもよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
１０…ＬＥＤ
１，１１…サファイア基板
２，１２…ＡｌＮバッファ層
３，１３…ａ面ＧａＮ層
１４…ｎ型半導体層
１５…発光層
１６…ｐ型半導体層
１７…ｎ側電極
１８…ｐ側電極
（比較例４）
スパッタ工程での基板温度を６００℃とし、到達真空度が４．４７×１０-４Ｐａである他は比較例１と同様の条件で比較例４の半導体成長用基板を得た。
（スパッタ条件）
図２は、スパッタ条件の違いによるＡｌＮバッファ層２中の不純物濃度と、ａ面ＧａＮ層３の結晶性を示す表である。ＡｌＮバッファ層２中の不純物濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定し、ａ面ＧａＮ層３の結晶性はＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）像とＸ線回折により評価した。図中左側に実施例１の結果を示し、図中右側に比較例４の結果を示している。
図２に示したように、ＡｌＮバッファ層２に含まれる不純物濃度は、実施例１では酸素濃度が６．５８×１０２０ａｔｏｍｓ／ｃｍ３、炭素濃度が２．１９×１０１９ａｔｏｍｓ／ｃｍ３であった。また、比較例４では酸素濃度が２．６６×１０２１ａｔｏｍｓ／ｃｍ３であり、炭素が９．７２×１０１９ａｔｏｍｓ／ｃｍ３であった。ＳＥＭ像およびＸ線回折の結果から、実施例１ではＡｌＮバッファ層２上に単結晶のａ面ＧａＮ層３を成長できているが、比較例４では単結晶のａ面ＧａＮ層３を成長できていないことわかる。したがって、スパッタ条件が５００℃以上であると、到達真空度が低いため不純物濃度が高くなり、単結晶のａ面ＧａＮ層を成長できないことがわかる。
（Ａ−１）では、全ての測定結果で５３°付近と５９°付近に回折ピークが確認できる。５３°付近のピークはサファイア基板１のｒ面に対応し、５９°付近のピークはＡｌＮバッファ層２のａ面に対応している。また実施例１−３では、バルクのＡｌＮ単結晶での理論的なピーク角度よりも、ピーク角度が０．２〜０．８度の範囲で低角側にシフトしている。２θ／θ測定における低角側へのピーク角度は、ＡｌＮバッファ層２の積層方向における格子面間隔の広がりを示しており、実施例１−３では積層方向に引張応力が働いていると思われる。
（第２実施形態）
次に、本発明の第２実施形態について図６を用いて説明する。図６は第２実施形態の半導体装置であるＬＥＤ１０を示す模式断面図である。図６に示すようにＬＥＤ１０は、ｒ面を主面とするサファイア基板１１、ＡｌＮバッファ層１２、ａ面ＧａＮ層１３、ｎ型半導体層１４、発光層（活性層）１５、ｐ型半導体層１６、ｎ側電極１７、ｐ側電極１８を有している。
本実施の形態でも、積層方向および面内方向に一軸配向性を有するＡｌＮバッファ層１２上に、ａ面ＧａＮ層１３を下地層としてｎ型半導体層１４、発光層１５、ｐ型半導体層１６をエピタキシャル成長している。したがって、第１実施形態で述べたようにａ面ＧａＮ層１３は結晶性も表面平坦性も良好であり、その上に成長されたｎ型半導体層１４、発光層１５、ｐ型半導体層１６も結晶性と表面平坦性が良好となる。これにより、ｎ型半導体層１４、発光層１５、ｐ型半導体層１６の特性も良好になり、ＬＥＤ１０の外部量子効率の向上などが見込まれる。なお、本実施形態は、機能層として、ｎ型半導体層１４、発光層１５、及びｐ型半導体層１６を備えた例である。ここで、機能層とは、半導体素子において所定の電気的、化学的な機能を発揮するための層である。
さらに、半導体装置はＬＥＤに限定されず、半導体レーザや高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等の他の用途であってもよい。これらの半導体装置においても、機能層とは、半導体素子において所定の電気的、化学的な機能を発揮するための層である。

Claims (8)

  1. ｒ面を主面とするサファイア基板と、
    前記主面上に形成されたＡｌＮバッファ層を備え、
    前記ＡｌＮバッファ層は、積層方向および面内方向に一軸配向性を有することを特徴とする半導体成長用基板。
  2. 請求項１に記載の半導体成長用基板であって、
    前記ＡｌＮバッファ層は、積層方向におけるＸ線回折のピーク角度が、バルクＡｌＮ単結晶よりも０．２〜０．８度の範囲で低角側にシフトしていることを特徴とする半導体成長用基板。
  3. 請求項１または２に記載の半導体成長用基板であって、
    前記ＡｌＮバッファ層は、面内方向におけるＸ線回折のピーク角度が、バルクＡｌＮ単結晶よりも０．２〜０．８度の範囲で高角側にシフトしていることを特徴とする半導体成長用基板。
  4. 請求項１から３の何れか一つに記載の半導体成長用基板であって、
    前記ＡｌＮバッファ層に含まれる炭素の不純物濃度が、２．５×１０１９ａｔｏｍｓ／ｃｍ３未満であることを特徴とする半導体成長用基板。
  5. 請求項１から４の何れか一つに記載の半導体成長用基板であって、
    前記ＡｌＮバッファ層に含まれる酸素の不純物濃度が、７．０×１０２０ａｔｏｍｓ／ｃｍ３未満であることを特徴とする半導体成長用基板。
  6. 請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に機能層を備えることを特徴とする半導体素子。
  7. 請求項１から５の何れか一つに記載の半導体成長用基板を用い、
    前記半導体成長用基板上に活性層を備えることを特徴とする半導体発光素子。
  8. ｒ面を主面とするサファイア基板上にスパッタ法を用いてＡｌＮバッファ層を形成するスパッタ工程と、
    前記ＡｌＮバッファ層をアニールして、積層方向および面内方向に一軸配向性を有する単結晶化するアニール工程と、
    前記ＡｌＮバッファ層上にａ面ＧａＮ層を成長する半導体層成長工程と備えることを特徴とする半導体素子製造方法。
JP2018193569A 2018-10-12 2018-10-12 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法 Active JP7430316B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018193569A JP7430316B2 (ja) 2018-10-12 2018-10-12 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
PCT/JP2019/040305 WO2020075852A1 (ja) 2018-10-12 2019-10-11 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018193569A JP7430316B2 (ja) 2018-10-12 2018-10-12 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Publications (2)

Publication Number Publication Date
JP2020061526A true JP2020061526A (ja) 2020-04-16
JP7430316B2 JP7430316B2 (ja) 2024-02-13

Family

ID=70164282

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018193569A Active JP7430316B2 (ja) 2018-10-12 2018-10-12 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法

Country Status (2)

Country Link
JP (1) JP7430316B2 (ja)
WO (1) WO2020075852A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010183050A (ja) * 2009-02-04 2010-08-19 Jiaotong Univ 非極性ｉｉｉ族窒化物層を有する多層構造及びその製造方法
JP2011082570A (ja) * 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2017154964A (ja) * 2016-02-26 2017-09-07 国立研究開発法人理化学研究所 結晶基板、紫外発光素子およびそれらの製造方法
JP2018065733A (ja) * 2016-03-02 2018-04-26 株式会社小糸製作所 半導体基板、半導体発光素子および灯具

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010183050A (ja) * 2009-02-04 2010-08-19 Jiaotong Univ 非極性ｉｉｉ族窒化物層を有する多層構造及びその製造方法
JP2011082570A (ja) * 2011-01-11 2011-04-21 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法
JP2017154964A (ja) * 2016-02-26 2017-09-07 国立研究開発法人理化学研究所 結晶基板、紫外発光素子およびそれらの製造方法
JP2018065733A (ja) * 2016-03-02 2018-04-26 株式会社小糸製作所 半導体基板、半導体発光素子および灯具

Also Published As

Publication number Publication date
JP7430316B2 (ja) 2024-02-13
WO2020075852A1 (ja) 2020-04-16

Similar Documents

Publication Publication Date Title
JP4888857B2 (ja) Ｉｉｉ族窒化物半導体薄膜およびｉｉｉ族窒化物半導体発光素子
US8183071B2 (en) Method for producing nitride semiconductor optical device and epitaxial wafer
JP6902255B2 (ja) 紫外線発光素子
WO2006080376A1 (ja) 窒化物半導体素子および窒化物半導体結晶層の成長方法
JP4891462B2 (ja) 窒化ガリウム系化合物半導体発光素子
WO2009113497A1 (ja) Ｉｉｉ族窒化物半導体層の製造方法、ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
WO2008075559A1 (ja) Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
US20150091047A1 (en) Method of growing nitride semiconductor, method of manufacturing template for semiconductor fabrication and method of manufacturing semiconductor light emitting device using the same
WO2013042297A1 (ja) 窒化ガリウム系化合物半導体発光素子及びそれを用いた光源装置
JPH11145514A (ja) 窒化ガリウム系半導体素子およびその製造方法
US20060189019A1 (en) Growth process of a crystalline gallium nitride based compound and semiconductor device including gallium nitride based compound
JP6925141B2 (ja) 半導体基板、半導体発光素子および灯具
JP2002252177A (ja) 半導体素子
TW201633562A (zh) Iii族氮化物半導體發光元件的製造方法及iii族氮化物半導體發光元件
JP2002176197A (ja) フォトニックデバイス用基板およびその製造方法
JP2002176196A (ja) フォトニックデバイスおよびその製造方法
WO2020075849A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP4960621B2 (ja) 窒化物半導体成長基板及びその製造方法
JP2009516377A (ja) シリコン基板上に高品質の半導体発光デバイスを製造するための方法
JP7350477B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体成長用基板の製造方法
JP2004014587A (ja) 窒化物系化合物半導体エピタキシャルウエハ及び発光素子
WO2008056632A1 (fr) Élément électroluminescent semi-conducteur gan
JP7430316B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
KR20090053549A (ko) 질화물 반도체 발광소자 및 그 제조 방법
JP2007103955A (ja) 窒化物半導体素子および窒化物半導体結晶層の成長方法

Legal Events

Date Code Title Description
A80 Written request to apply exceptions to lack of novelty of invention

Free format text: JAPANESE INTERMEDIATE CODE: A80

Effective date: 20181101

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190930

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220517

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220714

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221222

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20221222

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20230110

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230202

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20230207

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20230428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240123

R150 Certificate of patent or registration of utility model

Ref document number: 7430316

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150