JP2020053030A

JP2020053030A - プロセッサモジュールのフレキシブル接続

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Publication number: JP2020053030A
Application number: JP2019149122A
Authority: JP
Inventors: 樂生周; Le-Sheng Chou; 添榮張; Tien-Jung Chang
Original assignee: Quanta Computer Inc
Current assignee: Quanta Computer Inc
Priority date: 2018-09-26
Filing date: 2019-08-15
Publication date: 2020-04-02
Anticipated expiration: 2039-08-15
Also published as: CN110955629B; CN110955629A; TWI706258B; US20200097441A1; EP3629188A1; JP6841876B2; TW202013205A; US10803008B2

Abstract

【課題】プロセッサモジュールのフレキシブル接続及びローカルモード又は協調モード構成を提供する。【解決手段】コンピューティングデバイス３００は、複数のプロセッサ３１１〜３１８と、各プロセッサに関連する複数のモジュール出力ポートと、を有するプロセッサモジュールを含む。各プロセッサは、複数のチップ通信チャネル（ＣＣＣ）を含む。ＣＣＣは、第１プロセッサのモジュール出力ポートに接続することができ、複数のプロセッサのうち他のプロセッサに接続することができる。また、ローカルモードは、４つのプロセッサ間の４方向接続を提供し、協調モードは、８つのプロセッサ間の８方向接続を提供する。【選択図】図３

Description

本発明は、出力ポートを有するプロセッサモジュールに関し、特に、プロセッサモジュールの出力ポートの構成を調整するシステム及び方法に関する。

コンピュータシステムは、複数のプロセッサを搭載して、これらの計算能力を向上させることができる。このようなプロセッサは、互いに通信して、計算タスクを配分及び割り当てる必要がある。多くの場合、コンピュータシステムは、４つのプロセッサを有する第１モジュールを有することができる。別の４つのプロセッサを有する第２モジュールをこのモジュールに取り付けて、８つのプロセッサをコンピュータシステムに設けることができる。しかし、第１モジュールと第２モジュールとの間の接続は、コンピュータシステムのマザーボード上にあるので、通常、第１モジュール及び第２モジュールの構成をすることができない。例えば、コンピュータシステムが８つのプロセッサ構成になると、コンピュータシステムは、マザーボードを交換することなく、４つのプロセッサ構成に切り替えることができない。

本発明は、プロセッサモジュールのフレキシブル接続を提供して、上述した問題を解決することを目的とする。

本発明の様々な例は、コンピューティングデバイス内のプロセッサモジュールをフレキシブル接続するように構成されたコンピューティングデバイスを対象とする。本発明の第１実施形態による例示的なコンピューティングデバイスは、複数のプロセッサと、複数のモジュール出力ポートと、を含むプロセッサモジュールを備える。複数のモジュール出力ポートを、複数のプロセッサの各々に関連付けることができる。複数のプロセッサの各々は、複数のチップ通信チャネル（ＣＣＣｓ）を含むことができる。複数のＣＣＣの各々を、複数のプロセッサのうち何れかのプロセッサに関連する複数のモジュール出力ポートのうち何れかのモジュール出力ポートに接続することができる。複数のＣＣＣの残りのチップ通信チャネルを、複数のプロセッサのうち他のプロセッサに接続することができる。

いくつかの例において、複数のＣＣＣの各々は、ポイントツーポイント（ＰＴＰ）プロセッサ相互接続チャネルを含むことができる。

いくつかの例において、複数のＣＣＣのうち残りのチップ通信チャネルを、クロスバー構成（cross bar configuration）で複数のプロセッサを接続するように構成することができる。別の例において、複数のＣＣＣのうち残りのチップ通信チャネルを、リング構成（ring configuration）で複数のプロセッサを接続するように構成することができる。

いくつかの例において、複数のモジュール出力ポートの各々は、ケーブル接続ポートであってもよい。

いくつかの例において、コントローラを、複数のモジュール出力ポートの接続状態を監視するように構成することができる。コントローラは、少なくとも接続状態に基づいて、ローカルモード又は協調（cooperative）モードの何れかで動作するようにプロセッサモジュールを構成することができる。プロセッサモジュールは、複数のモジュール出力ポートのうち少なくとも１つが非アクティブであることを接続状態が示す場合に、ローカルモードで動作するように構成されてもよい。プロセッサモジュールは、複数のモジュール出力ポートの各々がアクティブであることを接続状態が示す場合に、協調モードで動作するように構成されてもよい。

いくつかの例において、コントローラは、複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートに対して代替接続パスが利用可能であることを検出するように構成されている。コントローラは、代替接続パスが利用可能であることを検出したことに応じて、複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートを代替接続パスに接続することができる。コントローラは、プロセッサモジュールを協調モードで動作するように構成することができる。

本発明の第２実施形態は、コンピュータ実行方法を提供する。方法は、プロセッサモジュールが、協調モードで動作するための要求を受信したかどうかを判別することから開始することができる。プロセッサモジュールは、複数のプロセッサと、複数のモジュール出力ポートと、を含むことができる。複数のモジュール出力ポートを、複数のプロセッサの各々に関連付けることができる。要求を受信した場合、複数のモジュール出力ポートの接続状態を判別することができる。この後、複数のモジュール出力ポートの全てについてアクティブな接続状態が判別された場合、プロセッサモジュールを、第２プロセッサモジュールと協調モードで動作するように構成することができる。

いくつかの例において、方法は、複数のモジュール出力ポートのうち少なくとも１つのモジュール出力ポートが非アクティブな接続状態であることを判別する工程を含むことができる。次に、複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートに対して代替接続パスが利用可能であるかどうかが検出される。代替接続パスが利用可能であることを検出したことに応じて、複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートを代替接続パスに接続することができる。次に、プロセッサモジュールを、協調モードで動作するように構成することができる。

「コンピュータシステム」、「コンピューティングシステム」及び「サーバシステム」という用語は、本開示において交換可能に使用され、プロセッサを用いて通信し、タスクを実行する任意の電子コンピューティングシステムを識別するために使用することができる。このような電子コンピューティングシステムは、パーソナルコンピュータ、ラップトップコンピュータ、タブレット及び商用又は専用のサーバシステムを含むことができるが、これらに限定されない。

「チップ通信チャネル」又は「ＣＣＣ」は、中央処理装置への任意のチャネルを指し、このチャネルは、別のチップとの通信に用いられる。

「ポイントツーポイントのプロセッサ相互接続チャネル」又は「ＰＴＰプロセッサ相互接続チャネル」は、別のピアプロセッサと通信するための専用のチャネル（ＵＰＩチャネルを含む）を指す。

本発明によれば、プロセッサモジュールのフレキシブル接続が可能になる。

添付の図面は、本発明の実施形態を例示しており、説明と共に、本発明の原理を説明及び例示するのに用いる。図面は、例示的な実施形態の主な特徴を図式的に示すことを意図している。図面は、実際の実施形態の全ての特徴や、図示した要素の相対的寸法を示すことを意図しておらず、縮尺通りに示されていない。

従来の技術による、プロセッサの４方向クロスバー接続を示す図である。従来の技術による、プロセッサの８方向クロスバー接続を示す図である。本発明の一実施形態による、２つのプロセッサモジュール間を接続するための例示的なシステムを示す図である。本発明の一実施形態による、例示的なシステムのブロック図である。

添付の図面を参照して本発明を説明する。図面において、類似又は同様の要素を示すために同様の符号が用いられている。図面は縮尺通りに示されておらず、これらは、本発明を単に例示するために提供されている。本発明のいくつかの態様を、例示的なアプリケーションを参照して以下に説明する。本発明の完全な理解を提供するために、多くの特定の詳細、関係及び方法が示されていることを理解されたい。しかし、当業者であれば、１つ以上の特定の詳細無しに又は他の方法を用いて本発明を実施することができることを容易に認識するであろう。他の例では、本発明が曖昧になるのを防ぐために、周知の構造又は動作を詳細に示していない。いくつかの動作が異なる順序で、及び／又は、他の動作や事象と同時に発生し得るので、本発明は、示された動作や事象の順序によって限定されない。さらに、本発明による方法を実施するために、示された全ての動作や事象が必要とされているわけではない。

本発明は、プロセッサモジュールのフレキシブル接続を提供する。本発明の一実施形態による例示的なコンピューティングデバイスは、複数のプロセッサを有するプロセッサモジュールを含むことができる。例示的なコンピューティングデバイスは、各プロセッサに関連する複数のモジュール出力ポートを含むことができる。各プロセッサは、複数のチップ通信チャネル（ＣＣＣ）を含むことができる。ＣＣＣは、第１プロセッサのモジュール出力ポートに接続することができ、複数のプロセッサ内の別のプロセッサに接続することができる。よって、モジュール出力ポートの構成を用いて、プロセッサモジュールを、ローカルモード又は協調モードで動作するように構成することができる。本明細書で用いられる「ローカルモード」又は「ローカルモードの動作」という用語は、プロセッサモジュールが単独で動作する（すなわち、プロセッサモジュールが受信した計算タスクを当該プロセッサモジュールが完全に実行する）動作モードを指す。本明細書で用いられる「協調モード」又は「協調モードの動作」という用語は、プロセッサモジュールが他のプロセッサモジュールと協働する（すなわち、プロセッサモジュールが受信した計算タスクを、当該プロセッサモジュール又は当該プロセッサモジュールに接続された別のプロセッサモジュールが実行する）動作モードを指す。ローカルモードは、４つのプロセッサ間の４方向接続を提供することができ、協調モードは、８つのプロセッサ間の８方向接続を提供することができる。本発明の一実施形態によるコンピューティングデバイスは、接続状態を監視することによって、プロセッサモジュールがローカルモードで動作するか協調モードで動作するかを任意に変更することができる。

本発明のいくつかの実施形態によれば、例示的なコンピューティングデバイスは、プロセッサモジュールを、ローカルモードの４方向プロセッサ構成から、協調モードの８方向プロセッサ構成に変更するように構成する。この変更は、接続状態に基づいている。これらのデバイスは、ユーザのニーズに基づいて任意に接続又は解除可能なプロセッサモジュール間のフレキシブル接続を提供する。切り替えプロセスは、ユーザが物理的な変更を行うことなく、ローカルモードと協調モードとの間の移行を可能にする。例えば、切り替えプロセスは、コンピューティングデバイスが起動される前にシステムアーキテクチャ内固定することができる。

図１は、従来の技術において知られているように、４つのプロセッサ間の固定接続を提供する例示的なコンピューティングデバイス１００を示す図である。コンピューティングデバイス１００は、プロセッサ１１１，１１２，１１３，１１４と、マザーボードチップセット１２１，１２２，１２３，１２４と、周辺コンポーネント相互接続高速アップリンク接続（ＰＣＩｅ接続）１３１，１３２，１３３，１３４と、ＵＰＩ（UltraPath Interconnect）リンク１４０と、メモリモジュール１５１，１５２，１５３，１５４と、を含む。

コンピューティングデバイス１００は、プロセッサ１１１，１１２，１１３，１１４が、ＵＰＩリンク１４０を介して互いに送受信するように構成することができる。マザーボードチップセット１２１，１２２，１２３，１２４の各々は、他のチップセットと統合されて、プロセッサ１１１，１１２，１１３，１１４間の接続を提供する。また、マザーボードチップセット１２１，１２２，１２３，１２４は、各プロセッサ１１１，１１２，１１３，１１４と、プロセッサ１１１，１１２，１１３，１１４がデータにアクセス可能な対応するメモリモジュール１５１，１５２，１５３，１５４との間の接続を提供する。ＵＰＩリンク１４０は、図１に示す位置に配置されており、追加のハードウェア無しに代替構成を任意に提供することができないようになっている。プロセッサ１１１，１１２，１１３，１１４を、他のコンピュータコンポーネントに接続する必要がある場合、これらを、ＰＣＩｅ接続１３１，１３２，１３３，１３４を介して接続しなければならない。ＵＰＩリンクがより高速なデータ伝送を提供するので、ＰＣＩｅ接続１３１，１３２，１３３，は、ＵＰＩリンク１４０の代わりになることができない。

このコンピューティングデバイス１００は、選択された構成において、プロセッサ１１１，１１２，１１３，１１４間の接続を提供することができる。例えば、図１は、点線の円の領域においてクロスバー構成を示している。このクロスバー構成は、プロセッサ１１１とプロセッサ１１４とを接続するＵＰＩリンク１４０を有する。クロスバー構成は、プロセッサ１１２とプロセッサ１１３とを接続する追加のＵＰＩリンク１４０を有する。また、４つのプロセッサ１１１，１１２，１１３，１１４は、プロセッサ１１１がプロセッサ１１２に接続するリング構成において、ＵＰＩリンク１４０を介して接続することができる。次に、プロセッサ１１２は、プロセッサ１１３に接続される。次いで、プロセッサ１１３は、プロセッサ１１４に接続される。プロセッサ１１４は、プロセッサ１１１に接続される。リング構造を図１に示す。リング構成は、ＵＰＩリンク１４０を介して有効になる。

ＵＰＩリンク１４０は、４つのプロセッサ１１１，１１２，１１３，１１４間の固定接続を提供し、固定接続は、追加のハードウェア無しに変更することができない。よって、選択された構成（リング構成やクロスバー構成）は、４つのプロセッサ１１１，１１２，１１３，１１４間の送信のための恒久的な構成（permanent configuration）である。

図２は、８つのプロセッサ間の固定接続を提供する従来の技術における別の例示的なコンピューティングデバイス２００を示す図である。コンピューティングデバイス２００は、プロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８と、マザーボードチップセット２２１，２２２，２２３，２２４と、ＰＣＩｅ接続２３１，２３２，２３７，２３８と、ＵＰＩリンク２４０と、メモリモジュール２５１，２５２，２５３，２５４，２５５，２５６，２５７，２５８と、を含む。

コンピューティングデバイス２００は、８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８が、ＵＰＩリンク２４０を介して互いに送受信するように構成することができる。マザーボードチップセット２２１，２２２，２２３，２２４は、ＣＰＵ２１１，２１２，２１７，２１８にそれぞれ接続されたサブシステムデバイスである。マザーボードチップセット２２１，２２２，２２３，２２４は、他のチップセットとそれぞれ統合して、８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８間の接続を提供することができる。

また、マザーボードチップセット２２１，２２２，２２３，２２４は、８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８と、対応するメモリモジュール２５１，２５２，２５３，２５４，２５５，２５６，２５７，２５８との間の接続を提供することができる。８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８は、メモリモジュール２５１，２５２，２５３，２５４，２５５，２５６，２５７，２５８においてデータにアクセスすることができる。

ＵＰＩリンク２４０は、追加のハードウェア無しに代替構成を任意に設けることができないように、図２に示す位置に配置されている。８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８は、他のコンピュータコンポーネントに接続する必要がある場合に、ＰＣＩｅ接続２３１，２３２，２３７，２３８を介して接続する必要がある。ＵＰＩリンクがより高速なデータ伝送を提供するので、ＰＣＩｅ接続２３１，２３２，２３７，２３８は、ＵＰＩリンク２４０の代わりになることができない。

このコンピューティングデバイス２００は、選択された構成において、８つのプロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８間の接続を提供することができる。例えば、図２は、点線の円の領域において、クロスバー構成を示している。このクロスバー構成は、プロセッサ２１３とプロセッサ２１６とを接続するＵＰＩリンク２４０と、プロセッサ２１４とプロセッサ２１５とを接続する追加のＵＰＩリンク２４０と、を有する。また、プロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８は、ＵＰＩリンク２４０を通じたリング構成において、ＵＰＩリンク２４０を介して接続することができる。例えば、プロセッサ２１１，２１２，２１３，２１４は、第１リング構成で接続される。プロセッサ２１３，２１４，２１５，２１６は、第２リング構成で接続される。プロセッサ２１５，２１６，２１７，２１８は、第３リング構成で接続される。

ＵＰＩリンク２４０は、プロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８間の固定接続を提供し、この固定接続は、ＵＰＩリンク２４０を含むマザーボード（図示省略）を交換すること無しに変更することができない。よって、選択された構成（リング構成やクロスバー構成）は、プロセッサ２１１，２１２，２１３，２１４，２１５，２１６，２１７，２１８間の送信の恒久的な構成である。

図３は、本発明の一実施形態による、２つのプロセッサモジュール間のフレキシブル接続を有する例示的なコンピューティングデバイス３００を示す図である。コンピューティングデバイス３００は、４つのプロセッサ３１１，３１２，３１３，３１４を有する第１サーバシャーシ３６１と、４つのプロセッサ３１５，３１６，３１７，３１８を有する第２サーバシャーシ３６２と、第１固定４方向相互接続（first fixed four way interconnection）３７１と、第２固定４方向相互接続３７２と、ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８と、ＵＰＩリンク３８０と、接続レーン３８５と、を含む。

図３は、残りのコンピュータコンポーネント間のフレキシブル接続をサポートするために、マザーボードチップセットやＰＣＩｅ接続を必要としないので、コンピュータデバイスの要素の従来の接続を示す図１及び図２と異なっている。その代わりに、図３は、接続状態に基づいてケーブル接続ポートに接続するようにフレキシブルに構成可能な接続レーン３８５を提供する（接続状態に基づいて接続レーン３８５を構成することについては、図４に関連してさらに説明する）。

コンピューティングデバイス３００は、第１固定４方向相互接続３７１を介して、第１サーバシャーシ３６１の４つのプロセッサ３１１，３１２，３１３，３１４が互いに送受信するように構成することができる。この第１固定４方向相互接続３７１は、全部で４つのプロセッサ３１１，３１２，３１３，３１４間のチップ通信チャネルを、リング構成及びクロスバー構成で提供することができる。リング構成及びクロスバー構成は、互いに同時に使用されてもよいし、互いに独立して使用されてもよい。

第２固定４方向相互接続３７２は、同様に、第２サーバシャーシ３６２の４つのプロセッサ３１５，３１６，３１７，３１８間のチップ通信チャネルを提供することができる。第１固定４方向相互接続３７１及び第２固定４方向相互接続３７２のチップ通信チャネルは、信号トレース（signal traces）、ケーブル又は他の任意の接続技術を含む、コンピュータシステムにおける制限の無い任意のタイプの通信レーン技術であってもよいが、これらに限定されない。いくつかの実施形態において、第１固定４方向相互接続３７１及び第２固定４方向相互接続３７２は、１つ以上の接続構成を交互に行う（alternate）ようにフレキシブルであってもよい。例えば、リング構成とクロスバー構成とを交互に行うことができる。

８つのプロセッサ３１１，３１２，３１３，３１４，３１５，３１６，３１７，３１８の各々は、ＵＰＩリンク３８０を介してケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８に接続可能である。ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８は、送信パス（transmit paths）と受信パス（receive paths）とを有することができる。送信パス及び受信パスは、システムマザーボード上の信号トレースのセットを介して生じさせることができる。信号トレースの各セットは、１つ以上の信号トレースを含むことができる。例えば、各ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８の送信パス及び受信パスの各々は、２０の通信レーンを含むことができる。ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８は、コンピュータシステムにおける通信のエンドポイントとすることができ、特定のタイプの通信のために予約することができる。本発明のいくつかの実施形態において、ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８は、ＵＰＩポート又は他のタイプのプロセッサ用のケーブル接続ポートであってもよい。ＵＰＩポートは、共有アドレス空間を有するマルチプロセッサシステムに対して低遅延（low-latency）接続を提供するという利点がある。また、ＵＰＩポートは、最大１０．４ＧＴ／ｓの高速転送を提供することができる。しかし、本発明は、特定のタイプのケーブル接続ポートに限定されない。一般に、ケーブル接続ポートは、高速伝送に対応することができる。

同様に、各ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８を対応するプロセッサ３１１，３１２，３１３，３１４，３１５，３１６，３１７，３１８に接続するＵＰＩリンク３８０は、信号トレース、ケーブル、ＵＰＩケーブル又は他の任意の接続技術を含む、コンピュータシステムにおける制限の無い任意のタイプの通信レーン技術であってもよいが、これらに限定されない。一般に、通信レーン技術は、プロセッサ間の任意のタイプのバス接続であってもよい。例えば、ＵＰＩリンク３８０は、別のピアプロセッサとの通信専用であることから、ポイントツーポイントのプロセッサ相互接続チャネルと呼ばれる場合がある。

また、コンピューティングデバイス３００は、第１サーバシャーシ３６１のプロセッサと第２サーバシャーシ３６２のプロセッサとの間に接続レーン３８５を提供する。接続レーン３８５は、信号トレース、ケーブル、ＵＰＩケーブル、ポイントツーポイントのプロセッサ相互接続チャネル、又は、他の任意の接続技術を含む、コンピュータシステムにおける制限の無い任意のタイプの通信レーン技術であってもよいが、これらに限定されない。例えば、接続レーン３８５は、プロセッサ３１１のケーブル接続ポート３９１を、プロセッサ３７１のケーブル接続ポート３９７に接続することができる。例えば、接続レーン３８５は、プロセッサ３１２のケーブル接続ポート３９２を、プロセッサ３１８のケーブル接続ポート３９８に接続することができる。例えば、接続レーン３８５は、プロセッサ３１３のケーブル接続ポート３９３を、プロセッサ３１５のケーブル接続ポート３９５に接続することができる。例えば、接続レーン３８５は、プロセッサ３１４のケーブル接続ポート３９４を、プロセッサ３１６のケーブル接続ポート３９６に接続することができる。接続レーン３８５の任意の組み合わせを用いて、８つのプロセッサ３１１，３１２，３１３，３１４，３１５，３１６，３１７，３１８を接続することができる。

これらのＵＰＩリンク３８０は、接続状態を監視し、ローカルモード又は協働モードで動作するようにサーバシャーシ３６１，３６２を構成するコンピューティングデバイス３００のコントローラ（図示省略）によって制御されてもよい。例えば、コントローラは、プロセッサであってもよい。

ローカルモードにおいて、サーバシャーシ３６１，３６２の各々は、ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８の何れかからも入力を受信することなく、第１フレキシブル４方向相互接続３７１及び第２フレキシブル４方向相互接続３７２から動作する。協働モードにおいて、サーバシャーシ３６１，３６２は、第１固定４方向相互接続３７１及び第２固定４方向相互接続３７２を無視（ignore）する。サーバシャーシ３６１，３６２は、ケーブル接続ポート３９１，３９２，３９３，３９４，３９５，３９６，３９７，３９８から排他的に入力を受信し、出力を送信する。

よって、本発明は、単一のサーバシャーシ内のプロセッサ間、及び、異なるサーバシャーシ間のプロセッサ間のフレキシブル接続を提供する。本発明は、別のサーバシャーシ上のプロセッサからの入力を任意に受信することができるケーブル接続ポートを利用する。これにより、ユーザのニーズに応じて、コンピューティングデバイス３００を、４つのプロセッサ又は８つのプロセッサで動作させることができる。

図４に示すような例示的なシステム及びネットワークの簡単な導入説明が本明細書において開示されている。これらの変形例は、様々例に伴って、本明細書で示される。次に、本開示は、図４を参照する。

図４は、本発明の一実施形態による、例示的なサーバシステム５００のブロック図である。この例において、サーバシステム５００は、少なくとも１つのマイクロプロセッサ又はプロセッサ５０４と、ＢＭＣ５０３と、１つ以上の冷却モジュールと、メインメモリ（ＭＥＭ）５１１と、少なくとも１つの電源ユニット（ＰＳＵ）５０２と、を含み、ＰＳＵ５０２は、ＡＣ電源５０１からＡＣ電力を受け取り、電力を、サーバシステム５００の様々なコンポーネント（例えば、プロセッサ５０４、ノースブリッジ（ＮＢ）ロジック５０６、ＰＣＩｅスロット５６０、サウスブリッジ（ＳＢ）ロジック５０８、ストレージデバイス５０９、ＩＳＡスロット５５０、ＰＣＩスロット５７０及びＢＭＣ５０３等）に供給する。

電源がオンになった後、サーバシステム５００は、メモリ、コンピュータストレージデバイス又は外部のストレージデバイスからソフトウェアアプリケーションをロードして、様々な動作を実行するように構成されている。ストレージデバイス５０９は、オペレーティングシステム及びサーバシステム５００のアプリケーションに利用可能な論理ブロックに構造化されている。ストレージデバイス５０９は、サーバシステム５００の電源がオフになってもサーバデータを保存するように構成されている。

図４において、メモリ５１１は、ＮＢロジック５０６を介してプロセッサ５０４に接続されている。メモリ５１１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ダブルデータレートＤＲＡＭ（ＤＤＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）又は他のタイプの適切なメモリを含むことができるが、これらに限定されない。メモリ５１１は、サーバシステム５００のファームウェアデータを記憶するように構成することができる。いくつかの構成において、ファームウェアデータは、ストレージデバイス５０９に記憶することができる。

いくつかの実施形態において、サーバシステム５００は、フラッシュストレージデバイスをさらに含む。フラッシュストレージデバイスは、フラッシュドライブ、ランダムアクセスメモリ（ＲＡＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、又は、電気的消去可能プログラマブルＲＯＭ（ＥＥＲＯＭ）とすることができる。フラッシュストレージデバイスは、例えばファームウェアデータ等のシステム構成を記憶するように構成することができる。

プロセッサ５０４は、特定の機能のプログラム命令を実行するように構成された中央処理装置（ＣＰＵ）とすることができる。例えば、プロセッサ５０４は、起動プロセス中に、ＢＭＣ５０３又はフラッシュストレージデバイスに記憶されたファームウェアデータにアクセスし、ＢＩＯＳ５０５を実行してサーバシステム５００を初期化することができる。プロセッサ５０４は、起動プロセスの後に、オペレーティングシステムを実行して、サーバシステム５００の特定のタスクを実行及び管理する。

いくつかの構成において、プロセッサ５０４は、マルチコアプロセッサとすることができ、マルチコアプロセッサの各プロセッサは、ＮＢロジック５０６に接続されたＣＰＵバスを介して互いに接続されている。いくつかの構成において、ＮＢロジック５０６をプロセッサ５０４に統合することができる。また、ＮＢロジック５０６は、複数の周辺コンポーネント相互接続エクスプレス（ＰＣＩｅ）スロット５６０及びＳＢロジック５０８（オプション）に接続することができる。複数のＰＣＩｅスロット５６０は、例えば、ＰＣＩエクスプレスｘ１、ＵＳＢ２．０、ＳＭＢｕｓ、ＳＩＭカード、他のＰＣＩｅレーンの将来の拡張、１．５Ｖ及び３．３Ｖの電源、並びに、サーバシステム５００のシャーシ上の診断ＬＥＤへの配線等の接続及びバスに使用することができる。

システム５００において、ＮＢロジック５０６及びＳＢロジック５０８は、周辺機器相互接続（ＰＣＩ）バス５０７で接続されている。ＰＣＩバス５０７は、プロセッサ５０４の複数の機能をサポートすることができるが、プロセッサ５０４の何れかのネイティブバスから独立した標準フォーマットを用いている。さらに、ＰＣＩバス５０７は、複数のＰＣＩスロット５７０（例えば、ＰＣＩスロット５７１）に接続され得る。ＰＣＩバス５０７に接続されたデバイスは、ＣＰＵバスに直接接続され、プロセッサ５０４のアドレス空間内のアドレスが割り当てられ、単一のバスクロックに同期するように、バスコントローラ（図示省略）に現れてもよい。複数のＰＣＩスロット５７０で使用可能なＰＣＩカードは、ネットワークインタフェースカード（ＮＩＣ）、サウンドカード、モデム、ＴＶチューナーカード、ディスクコントローラ、ビデオカード、スカジー（ＳＣＳＩ）アダプタ、及び、パーソナルコンピュータメモリカード国際協会（ＰＣＭＣＩＡ）カードを含むが、これらに限定されない。

ＳＢロジック５０８は、拡張バスを介して、ＰＣＩバス５０７を、複数の拡張カード又はスロット５５０（例えば、ＩＳＡスロット５５１）に接続することができる。拡張バスは、ＳＢロジック５０８と周辺機器との間の通信に用いられるバスであってもよく、業界標準アーキテクチャ（ＩＳＡ）バス、ＰＣ／５０４バス、ローピンカウント（low pin count：ＬＰＣ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、ユニバーサルシリアルバス（ＵＳＢ）、ＩＤＥ（integrated drive electronics）バス、又は、周辺機器のデータ通信に使用可能な他の適切なバスを含むことができるが、これらに限定されない。

この例において、ＢＩＯＳ５０５は、サーバシステム５００の様々なコンポーネントを起動し識別するように構成された任意のプログラム命令又はファームウェアとすることができる。ＢＩＯＳは、対応するサーバシステムのハードウェアコンポーネントの初期化及びテストを担当する重要なシステムコンポーネントである。ＢＩＯＳは、ハードウェアコンポーネントに抽象化レイヤを提供することができるので、アプリケーション及びオペレーティングシステムは、キーボード、ディスプレイ及び他の入出力デバイス等の周辺機器と相互作用する一貫した方法を提供することができる。

システム５００において、ＳＢロジック５０８は、ＰＳＵ５０２に接続されたＢＭＣ５０３に接続されている。いくつかの実施形態において、ＢＭＣ５０３は、ラック管理コントローラ（ＲＭＣ）であってもよい。ＢＭＣ５０３は、サーバシステム５００のコンポーネントの動作状態を監視し、そのコンポーネントの動作状態に基づいてサーバシステム５００を制御するように構成されている。

図４の例示的なシステム５００には特定のコンポーネントのみが示されているが、データを処理又は記憶することができ、又は、信号を送受信することができる様々なタイプの電子又はコンピューティングコンポーネントも、例示的なシステム５００に含むことができる。さらに、例示的なシステム５００内の電子又はコンピューティングコンポーネントは、様々なタイプのアプリケーションを実行し、及び／又は、様々なタイプのオペレーティングシステムを用いるように構成することができる。これらのオペレーティングシステムには、Ａｎｄｒｏｉｄ（登録商標）、ＢＳＤ（Berkeley Software Distribution）、ｉＰｈｏｎｅ（登録商標）ＯＳ（ｉＯＳ）、Ｌｉｎｕｘ（登録商標）、ＯＳＸ、Ｕｎｉｘ系リアルタイムオペレーティングシステム（例えば、ＱＮＸ等）、ＭｉｃｒｏｓｏｆｔＷｉｎｄｏｗｓ（登録商標）、ＷｉｎｄｏｗＰｈｏｎｅ、及び、ＩＢＭｚ／ＯＳ（登録商標）が含まれるが、これらに限定されない。

システム５００の所望の実施形態に応じて、様々なネットワークプロトコル及びメッセーシングプロトコル（例えば、ＴＣＰ／ＩＰ、オープンシステム間相互接続（ＯＳＩ）、ファイル転送プロトコル（ＦＴＰ）、ユニバーサルプラグアンドプレイ（ＵｐｎＰ）、ネットワークファイルシステム（ＮＦＳ）、コモンインターネットファイルシステム（ＣＩＦＳ）、ＡｐｐｌｅＴａｌｋ（登録商標）等が含まれるが、これらに限定されない）が用いられる。当業者であれば理解できるように、図４は説明の目的で用いられている。よって、ネットワークシステムは、必要に応じて、多くのバリエーションで実装することができ、本発明の様々な実施形態によるネットワークプラットフォームの構成を提供する。

図４の例示的な構成において、例示的なシステム５００は、特定の無線チャネルの計算範囲内で１つ以上の電子デバイスと通信可能な１つ以上の無線コンポーネントを含むことができる。無線チャネルは、デバイスが無線で通信するために使用される任意の適切なチャネル（例えば、ブルートゥース（登録商標）、セルラー（cellular）、ＮＦＣ又はＷｉ−Ｆｉ（登録商標）チャネル等）であってもよい。このデバイスは、従来技術で知られているように、１つ以上の従来の有線通信接続を有することができることを理解されたい。様々な実施形態の範囲内で、様々な他のコンポーネント及び／又はその組み合わせが可能である。

本発明の様々な実施形態を説明したが、これらは例としてのみ示されており、これらに限定されないことを理解されたい。本発明の趣旨及び範囲から逸脱することなく、開示された実施形態に対して様々な変更を加えることができる。よって、本発明の広さや範囲は、上述した実施形態によって限定されるべきではない。むしろ、本発明の範囲は、添付の特許請求の範囲及びその均等物に従って定義されるべきである。

本発明は、１つ以上の実施形態に関して例示及び説明されているが、当業者であれば、本明細書及び添付の図面を読んで理解すれば、同等の変更及び修正を行うことができるであろう。また、本発明の特定の特徴は、複数の実施形態のうち１つのみに関連して述べられているが、このような特徴は、所定の又は特定の用途に必要で有利な１つ以上の他の実施形態の他の特徴と組み合わせることができる。

本明細書で使用する用語は、特定の実施形態のみを説明するものであって、本発明を限定することを意図するものではない。本明細書で使用される単数形（例えば、「１つの」、「その」等）は、文脈が明らかにそうでないことを示さない限り、複数形も含むことを意図している。さらに、「含む」、「有する」等の用語又はこれらの変形は、詳細な説明及び／又は特許請求の範囲で使用される限りにおいて、「備える」という用語と同様の意味で包括的であることを意図している。

特に定義されない限り、本明細書で使用される全ての用語（技術用語及び科学用語を含む）は、当業者によって通常理解されるのと同じ意味を有する。さらに、一般的に使用される辞書で定義されているような用語は、関連する技術の文脈における意味と同じ意味を有すると解釈されるべきであり、本明細書で明示的に定義されていない限り、理想的又は過度に形式的な意味で解釈されるべきではない。

１００，２００，３００…コンピューティングデバイス
１１１〜１１４，２１１〜２１８，３１１〜３１８，５０４…プロセッサ
１２１〜１２４，２２１〜２２４…マザーボードチップセット
１３１〜１３４…周辺コンポーネント相互接続高速アップリンク接続（ＰＣＩｅ接続）
１４０，２４０，３８０…ＵＰＩリンク
１５１〜１５４，２５１〜２５８…メモリモジュール
２３１，２３２，２３７，２３８…ＰＣＩｅリンク
３６１…第１サーバシャーシ
３６２…第２サーバシャーシ
３７１…第１固定４方向相互接続
３７２…第２固定４方向相互接続
３８５…接続レーン
３９１〜３９８…ケーブル接続ポート
５００…サーバシステム
５０２…ＰＳＵ
５０３…ＢＭＣ
５０５…ＢＩＯＳ
５０６…ノースブリッジ（ＮＢ）ロジック
５０７…ＰＣＩバス
５０８…サウスブリッジ（ＳＢ）ロジック
５０９…ストレージデバイス
５１１…メモリ
５５０〜５５１…ＩＳＡスロット
５６０…ＰＣＩｅスロット
５７０〜５７１…ＰＣＩスロット

Claims

コンピューティングデバイスであって、
複数のプロセッサと、前記複数のプロセッサの各々に関連する複数のモジュール出力ポートと、を有するプロセッサモジュールを備え、
前記複数のプロセッサの各々は、複数のチップ通信チャネル（ＣＣＣ）を含み、前記複数のＣＣＣのうち何れかのＣＣＣは、前記複数のプロセッサのうち何れかのプロセッサに関連する前記複数のモジュール出力ポートのうち何れかのモジュール出力ポートに接続されており、前記複数のＣＣＣのうち残りのＣＣＣは、前記複数のプロセッサのうち他のプロセッサに接続されている、ことを特徴とするコンピューティングデバイス。
前記複数のＣＣＣの各々は、ポイントツーポイント（ＰＴＰ）プロセッサ相互接続チャネルを含む、ことを特徴とする請求項１に記載のコンピューティングデバイス。
前記複数のＣＣＣのうち残りのＣＣＣは、クロスバー構成で前記複数のプロセッサを接続するように配置されている、ことを特徴とする請求項１に記載のコンピューティングデバイス。
前記複数のＣＣＣのうち残りのＣＣＣは、リング構成で前記複数のプロセッサを接続するように配置されている、ことを特徴とする請求項１に記載のコンピューティングデバイス。
前記複数のモジュール出力ポートの各々は、ケーブル接続ポートである、ことを特徴とする請求項１に記載のコンピューティングデバイス。
前記複数のモジュール出力ポートの接続状態を監視し、少なくとも前記接続状態に基づいて、ローカルモード又は協調モードの何れかで動作するように前記プロセッサモジュールを構成するように構成されたコントローラを備える、ことを特徴とする請求項１に記載のコンピューティングデバイス。
前記プロセッサモジュールは、前記接続状態が、前記複数のモジュール出力ポートのうち少なくとも１つのモジュール出力ポートが非アクティブであることを示す場合に、前記ローカルモードで動作するように構成されている、ことを特徴とする請求項６に記載のコンピューティングデバイス。
前記プロセッサモジュールは、前記接続状態が、前記複数のモジュール出力ポートの各々がアクティブであることを示す場合に、前記協調モードで動作するように構成されている、ことを特徴とする請求項６に記載のコンピューティングデバイス。
前記コントローラは前記複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートに対して代替接続パスが利用可能であるかどうかを検出し、代替接続パスが利用可能であることを検出したことに応じて、前記複数のモジュール出力ポートのうち非アクティブな少なくとも１つのモジュール出力ポートを前記代替接続パスに接続し、前記プロセッサモジュールを、前記協調モードで動作するように構成する、ことを特徴とする請求項６に記載のコンピューティングデバイス。