CN110955629A - 计算装置 - Google Patents

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Abstract

本揭示提供处理器模块的弹性耦接。根据本揭示实施例的范例性计算装置，可包括具有多个处理器及多个模块输出端口的处理器模块，其中多个模块输出端口与各个处理器组合。各个处理器可包括多个芯片通信通道。多个芯片通信通道可耦接至第一处理器的模块输出端口，并可耦接至多个处理器中的其他处理器。本揭示同时提供本地模式或合作模式配置。本地模式提供四个处理器之间的四路连接，而合作模式提供八个处理器之间的八路连接。

Description

计算装置
技术领域
本发明有关于具有输出端口的处理器模块，特别有关于用于调整处理器模块的输出端口的配置的系统及方法。
背景技术
计算机系统可具有多个处理器以增加它们的计算能力。这些处理器需要彼此通信以分配及分派计算任务。通常，计算机系统可拥有具有四个处理器的第一模块，并提供可附加于第一模块的另一具四个处理器的第二模块以为计算机系统提供八个处理器。然而，由于第一模块与第二模块间的连接位于计算机系统的主机板上，所以第一模块与第二模块的配置通常不能修改，举例来说，一旦计算机系统处于八处理器配置，则计算机系统不能在没有换掉主机板的情况下转换为四处理器配置。
发明内容
本揭示的多种范例直指一种计算装置，上述计算装置被配置来弹性地连接计算装置中的处理器模块。根据本揭示第一实施例的范例性计算装置包括一处理器模块，上述处理器模块包括多个处理器及多个模块输出端口。多个模块输出端口可与多个处理器中的各个处理器组合。多个处理器中的各个处理器包括多个芯片通信通道(chip communicationchannels，CCCs)。多个CCCs中的各个芯片通信通道耦接至与多个处理器中的其中一个处理器组合的多个模块输出端口中的其中一个输出端口。多个CCCs中的剩余芯片通信通道耦接至上述处理器中的其他处理器。
在一些范例中，多个CCCs中的各个芯片通信通道包括点对点(PTP)处理器互连通道。
在一些范例中，多个CCCs中的剩余芯片通信通道被安排来以交叉式(cross bar)配置耦接多个处理器。在其他范例中，多个CCCs中的剩余芯片通信通道被安排来以环状配置耦接多个处理器。
在一些范例中，多个模块输出端口中的各个模块输出端口可为电缆端口。
在一些范例中，控制器可被配置来监控多个模块输出端口的连接状态。控制器可至少基于连接状态配置处理器模块以在本地模式(local mode)或合作模式(cooperativemode)其中之一模式下操作。当连接状态表示多个模块输出端口中的至少一个模块输出端口为非动作(inactive)时，处理器模块可被配置为在本地模式下操作。当连接状态表示多个模块输出端口中的各个模块输出端口为动作(active)时，处理器模块可被配置为在合作模式下操作。
在一些实施例中，控制器可更进一步被配置来检测替代连接路径是否可用于非动作的模块输出端口中的至少一个模块输出端口。作为对检测出替代连接路径可用的响应，控制器可将非动作的模块输出端口中的至少一个模块输出端口耦接至替代连接路径。控制器可将处理器模块配置为在合作模式下操作。
本揭示的第二实施例提供一种计算机实施方法。此方法可始于确定处理器模块是否已接收到以合作模式操作的请求。处理器模块可包括多个处理器及多个模块输出端口。多个模块输出端口可与多个处理器中的各个处理器组合。若已接收到请求，则可以确定多个模块输出端口的连接状态。此后，若已确定多个模块输出端口的所有模块输出端口为活动连接状态，则处理器模块可接着被配置与第二处理器模块一起在合作模式下操作。
在一些范例中，上述计算机实施方法可进一步包括确定多个模块输出端口中的至少一个模块输出端口的非动作连接状态。然后检测替代连接路径是否可用于非动作的多个模块输出端口中的至少一个。作为对检测出替代连接路径可用的响应，非动作的多个模块输出端口中的至少一个模块输出端口可耦接到替代连接路径。处理器模块可接着被配置为以合作模式操作。
本揭示的第三实施例提供一种计算装置，上述计算装置可包括存储器及控制器。存储器可存储可由控制器执行的指令。当上述指令由控制器执行时，会使控制器确定是否已接收到以合作模式操作处理器模块的请求。处理器模块可包括多个处理器及多个模块输出端口，其中多个模块输出端口可与多个处理器中的各个处理器组合。作为对确定接收到上述请求的响应，上述指令被配置来使控制器检查多个模块输出端口的连接状态。控制器可确定所有多个模块输出端口的活动连接状态。上述指令亦被配置来使控制器配置处理器模块，以在合作模式下与第二处理器模块共同操作。
在一些范例中，控制器可确定多个模块输出端口中的至少一个模块输出端口的非动作连接状态。控制器可接着检测替代连接路径是否可用于非动作的多个模块输出端口中的至少一个。然后，控制器可将非动作的多个模块输出端口中的至少一个模块输出端口耦接到替代连接线路。控制器可接着配置处理器模块以在合作模式下操作。
于本揭示中，字汇“计算机系统”、“计算系统”以及“服务器系统”皆可互换使用，且可用于辨识任何使用处理器进行通信及执行任务的电子计算系统。这种电子计算系统可包括但不限于：个人计算机、笔记本电脑、平板计算机及商用或私人服务器系统。
“芯片通信通道”或“CCC”所指为任何通向中央处理单元的通道，此通道用于与另一芯片通信。
“点对点处理器互连通道”或“PTP处理器互连通道”所指为任何专用于与另一对等处理器通信的通道，包括UPI通道。
附图说明
附图例示本揭示的实施例，并与说明书一同用于解释及说明本揭示的原理。附图旨于以图解的方式说明范例性实施例的主要特征。附图并非旨于描绘实际实施例的所有特征，亦非旨于描绘所绘元件的相对尺寸，且并未按比例绘制。
图1所示为根据先前技术的处理器的四路交叉式耦接。
图2所示为根据先前技术的处理器的八路交叉式耦接。
图3为根据本揭示实施例所示，耦接于两个处理器模块间的范例性系统。
图4为根据本揭示实施例的范例性系统的区块示意图。
具体实施方式
本发明的描述参考附图，其中所有的附图使用相同的附图标记来表示相似或相等的元件。附图并未依比例绘制，且仅用于说明本发明。下列参考用于说明的范例性应用以描述本发明的若干样态。须理解的是，许多具体细节、关系及方法被提出以提供对本发明的通盘理解。然而，本领域技术人员将轻易认知到本发明可在没有一或多个具体细节下或以其他方法完成。在其他实例中，公知结构或操作并未详述以免模糊本发明。本发明并不限于所示的动作或事件的顺序，因为一些动作可以不同的顺序发生及/或与其他动作或事件同时发生。此外，并非所有出示的动作或事件皆为实施根据本发明的方法所必需的。
本揭示涉及处理器模块的弹性耦接。根据本揭示实施例的范例性计算系统可包括具有多个处理器的处理器模块。范例性计算系统亦可包括与各个处理器组合的多个模块输出端口。各个处理器可包括多个芯片通信通道(chip communication channels，CCCs)。上述CCCs可耦接至第一处理器的模块输出端口，并可耦接至多个处理器中的其他处理器。因此，模块输出端口的配置可用于配置处理器模块以在本地模式(local mode)或合作模式(cooperative mode)下操作。如此处所用的，术语“本地模式”或“本地操作模式(localmode of operation)”所指为处理器模块单独操作的操作模式，意即处理器模块所接收的计算任务完全由本处理器模块执行。如此处所用的，术语“合作模式”或“合作操作模式(cooperative mode of operation)”所指为处理器模块与其他处理器模块合作操作的操作模式，意即处理器模块所接收的计算任务，由处理器模块与其耦接的其他处理器模块执行。本地模式可提供四个处理器间的四路连接，而合作模式可提供八个处理器间的八路连接。根据本揭示一实施例，藉由监控连接状态，可选择性地改变处理器模块是以本地模式还是合作模式操作。
根据本揭示实施例，范例性计算装置配置处理器模块，将处理器模块自本地模式下的四路处理器配置，改变为合作模式下的八路处理器配置。上述改变可基于连接状态实现。这些计算装置提供处理器模块间的弹性耦接，可基于用户需求选择接合或解除。切换程序可实现本地模式与合作模式间的转换，而无需用户进行任何物理性的改变。
图1显示范例性的计算装置100，计算装置100提供先前技术的四个处理器间的固定连接。计算装置100包括处理器111、112、113及114；主机板芯片组121、122、123及124；外围组件互连快速上行链路连接(peripheral component interconnect express uplinkconnections,PCIe connections)131、132、133及134；超通路互连(UltraPathInterconnect,UPI)链接140；以及存储器模块151、152、153及154。
计算装置100可配置处理器111、112、113及114以接收来自彼此的传输，并经由UPI链接140向彼此发送传输。主机板芯片组121、122、123及124分别与其他芯片组整合，以提供处理器111、112、113及114之间的连接。主机板芯片组121、122、123及124亦可提供各个处理器111、112、113及114与对应的存储器模块151、152、153及154的连接，其中处理器111、112、113及114可自存储器模块151、152、153及154存取数据。UPI链接140配置于图1所示的位置，致使在没有附加硬件的情况下无法选择提供替代配置。若处理器111、112、113及114需要连接至任何其他计算机零件，则须经由PCIe连结131、132、133及134进行连接。PCIe连结131、132、133及134无法取代UPI链接140，因为UPI链接提供较快的数据传输。
计算装置100可在所选配置中提供处理器111、112、113及114之间的连接。举例来说，图1显示虚线圆形区域内的交叉式配置。此交叉式配置具有连接处理器111及处理器114的UPI链接140。此交叉式配置具有连接处理器112及处理器113的附加UPI链接140。四个处理器111、112、113及114亦可经由环状配置的UPI链接140连接。上述配置中，处理器111连接至处理器112，处理器112连接至处理器113，处理器113连接至处理器114。处理器114连接至处理器111。如图1所示，此环状配置可通过UPI链接140致能(enable)而实现。
UPI链接140提供四个处理器111、112、113及114间的固定连接，上述固定连接不能在没有附加硬件的情况下改变。因此，无论选择何种配置(环状配置或交叉式配置)，都是四个处理器111、112、113及114间传输的永久性配置(permanent configuration)。
图2显示先前技术的另一范例性的计算装置200，计算装置200提供八个处理器间的固定连接。计算装置200包括处理器211、212、213、214、215、216、217及218；主机板芯片组221、222、223及224；PCIe连结231、232、237及238；UPI链接240以及存储器模块251、252、253、254、255、256、257及258。
计算装置200可配置八个处理器211、212、213、214、215、216、217及218以接收来自彼此的传输，并经由UPI链接240向彼此发送传输。主机板芯片组221、222、223及224为次系统装置，并分别连接到处理器211、212、217及218。主机板芯片组221、222、223及224可分别与其他芯片组整合，以提供八个处理器211、212、213、214、215、216、217及218之间的连接。
主机板芯片组221、222、223及224亦可提供八个处理器211、212、213、214、215、216、217及218与对应的存储器模块251、252、253、254、255、256、257及258之间的连接。八个处理器211、212、213、214、215、216、217及218可自存储器模块251、252、253、254、255、256、257及258存取数据。
多个UPI链接240被配置于图2所示的位置，致使在没有附加硬件的情况下无法选择提供替代配置。若八个处理器211、212、213、214、215、216、217及218需要与任何其他计算机零件连接，则须由PCIe连结231、232、237及238进行连接。PCIe连结231、232、237及238无法取代UPI链接240，因为UPI链接提供较快的数据传输。
计算装置200可在所选配置中提供八个处理器211、212、213、214、215、216、217及218之间的连接。举例来说，图2显示虚线圆形区域内的交叉式配置。此交叉式配置具有连接处理器213及处理器216的UPI链接240，以及连接处理器214及处理器215的附加UPI链接240。处理器211、212、213、214、215、216、217及218亦可经由环状配置的UPI链接240连接。举例来说，处理器211、212、213及214以第一环状配置连接。处理器213、214、215及216以第二环状配置连接。处理器215、216、217及218以第三环状配置连接。
UPI链接240提供八个处理器211、212、213、214、215、216、217及218之间的固定连接，上述固定连接不能在不切换包含UPI链接240的主机板(未图示)的情况下改变。因此，无论选择何种配置(环状配置或交叉式配置)，都是八个处理器211、212、213、214、215、216、217及218之间传输的永久性配置。
图3所示为根据本揭示一实施例的范例性的计算装置300，计算装置300在两个处理器模块之间具有弹性耦接。计算装置300包括具有四个处理器311、312、313及314的第一服务器机箱(server chassis)361；具有四个处理器315、316、317及318的第二服务器机箱362；第一固定四路互连(first fixed four-way interconnection)371；第二固定四路互连(second fixed four-way interconnection)372；电缆连接端口391、392、393、394、395、396、397及398；UPI链接380以及连接通道385。
图1及图2显示计算机装置的元件的传统连接，图3不同于图1及图2，因为图3不需要主机板芯片组或PCIe连结以协助任何其他计算机零件之间的弹性连接。图3提供可基于连接状态(connection status)而弹性地配置以连接到电缆连接端口的连接通道385。
计算装置300可配置第一服务器机箱361的四个处理器311、312、313及314，以接收来自彼此的传输，并经由第一固定四路互连371向彼此发送传输。第一固定四路互连371可以环状及交叉式配置在所有四个处理器311、312、313及314之间提供芯片通信通道(chipcommunication channel)。上述环状及交叉式配置可彼此同时使用或彼此独立使用。
第二固定四路互连372可以类似的方式于第二服务器机箱362的四个处理器315、316、317及318之间提供芯片通信通道。第一固定四路互连371及第二固定四路互连372的芯片通信通道可为计算机系统中没有限制的任何种类的通信通道技术，包括信号迹线(signal trace)、电缆或任何其他种类的连接技术。在一些实施例中，第一固定四路互连371及第二固定四路互连372可为弹性配置，以便在一或多个连接配置间交替(alternate)。举例来说，它们可在环状及交叉式配置间交替。
八个处理器311、312、313、314、315、316、317及318中的各个处理器，可经由对应的UPI链接380分别附接到电缆连接端口391、392、393、394、395、396、397及398。电缆连接端口391、392、393、394、395、396、397及398可具有发送路径(transmit path)及接收路径(receive path)。上述发送路径及接收路径可藉由系统主机板上的信号迹线组实现(occur)。每组信号迹线(signal trace)可包括一或多个信号迹线。举例来说，各个电缆连接端口391、392、393、394、395、396、397及398的发送路径及接收路径可分别包括20个通信通道。电缆连接端口391、392、393、394、395、396、397及398可为计算机系统中的通信端点，且可保留以用于特定类型的通信。于本揭示的一些实施例中，电缆连接端口391、392、393、394、395、396、397及398可为UPI端口或用于处理器的任何其他类型的电缆端口。UPI端口具有为拥有共用地址空间的多处理器系统提供低延迟(low-latency)连接的优点。UPI端口亦可提供高达10.4GT/s的高传输速度。然而，本揭示并不限于特定类型的电缆连接端口。通常，电缆连接端口可适应高速传输。
相似地，UPI链接380将各个电缆连接端口391、392、393、394、395、396、397及398连接至相应的八个处理器311、312、313、314、315、316、317及318。UPI链接380可为计算机系统中没有限制的任何种类的通信通道技术，包括信号迹线、UPI电缆或任何其他连接技术。通常，通信通道技术可为处理器间的任何类型的总线连接。举例来说，UPI链接380可称为点对点处理器互连通道(point-to-point processor interconnection channels)，因为它们专用于与另一个对等处理器通信。
计算装置300亦提供第一服务器机箱361与第二服务器机箱362的处理器之间的连接通道(connection lanes)385。连接通道385可为计算机系统中没有限制的任何种类的通信通道技术，包括信号迹线、电缆、UPI电缆、点对点处理器互连通道或任何其他种类的连接技术。举例来说，连接通道385可将处理器311的电缆连接端口391连接到处理器317的电缆连接端口397。举例来说，连接通道385可将处理器312的电缆连接端口392连接到处理器318的电缆连接端口398。举例来说，连接通道385可将处理器313的电缆连接端口393连接到处理器315的电缆连接端口395。举例来说，连接通道385可将处理器314的电缆连接端口394连接到处理器316的电缆连接端口396。连接通道385的任何组合可用于连接八个处理器311、312、313、314、315、316、317及318。
这些UPI链接380可由计算装置300中的控制器(未图示)控制，上述控制器监控连接状态并配置服务器机箱361与362以在本地模式或合作模式下操作。举例来说，控制器可为处理器。
于本地模式中，服务器机箱361及362将分别自第一固定四路互连371及第二固定互连372操作，且不接收来自任何电缆连接端口391、392、393、394、395、396、397及398的输入。于合作模式中，服务器机箱361及362忽略(ignore)第一固定四路互连371及第二固定互连372。服务器机箱361及362仅自电缆连接端口391、392、393、394、395、396、397及398接收输入及发送输出。
因此，本揭示提供单一服务器机箱内的处理器之间、以及横跨不同服务器机箱的处理器之间的弹性连接。本揭示利用电缆连接端口，其可选择地接收来自其他服务器机箱上的处理器的输入。本揭示允许计算装置300根据用户需求，经由四个处理器或八个处理器操作。
本文于此揭示范例系统及网络的简要介绍性描述，如图4所示。这些变化将随着多种范例的阐述而于本文中描述。本揭示现在转向图4。
图4为根据本揭示实施例的区块示意图，用以说明范例性的服务器系统500，于此范例中，服务器系统500包括至少一个微处理器或处理器504；BMC 503；一或多个冷却模块560；主存储器(MEM)511；以及至少一个电源供应单元(PSU)502，其中PSU 502从交流电源供应器(未图示)接收交流电，并提供电力至服务器系统500的各种零件(例如：处理器504、北桥(NB)逻辑电路506、PCIe扩展槽560、南桥(SB)逻辑电路508、存储装置509、工业标准体系结构(ISA)扩展槽550、PCI扩展槽570、以及BMC 503)。
于电力开启后，服务器系统500被配置来加载来自存储器、计算机存储装置或外部存储装置的软件应用程序，以执行多种操作。存储装置509被建构为逻辑块，可用于服务器系统500的操作系统及应用程序。存储装置509被配置为即使在服务器系统500电力关闭时也能留存服务器数据。
于图4中，存储器511经由北桥逻辑电路506耦接至处理器504。存储器511可包括但不限于：动态随机存取存储器(DRAM)、双倍数据速率动态随机存取存储器(DDR DRAM)、静态随机存取存储器(SRAM)或其他型态的合适存储器。存储器511可配置来存储服务器系统500的固件数据。在一些配置中，固件数据可存储于存储装置509。
在一些实施例中，服务器系统500更可包括快闪存储装置。快闪存储装置可为快闪驱动器、随机存取存储器(RAM)、非挥发性随机存取存储器(NVRAM)或电子可抹除可程序化只读存储器(EEPROM)。快闪存储装置被配置来存储系统配置，例如固件数据。
处理器504可为一中央处理单元(CPU)，其被配置来执行特定功能的程序指令。举例来说，于启动程序中，处理器504可以存取存储于BMC 503或快闪存储装置的固件数据，并执行BIOS 505以初始化服务器系统500。于启动程序后，处理器504执行操作系统，以执行并管理用于服务器系统500的特定任务。
在一些配置中，处理器504可为多核心处理器，各个核心通过CPU总线被耦接在一起，而此CPU总线连接至北桥逻辑电路506。在一些配置中，北桥逻辑电路506可被整合至处理器504。北桥逻辑电路506亦可连接至多个快速外围组件互连(PCIe)扩展槽560及南桥逻辑电路508(可选择)。多个PCIe扩展槽560可以用于连接器及总线，例如PCI Express x1、USB 2.0、系统管理总线(SMBus)、SIM卡、作为日后扩展所用的另一PCIe通道、1.5V及3.3V电源以及作为诊断服务器系统500的机箱上的发光二极管(LEDs)的线路。
于服务器系统500中，北桥逻辑电路506及南桥逻辑电路508由外围组件互连(PCI)总线507所连接。PCI总线507可支持处理器504上的功能，但必须在独立于处理器504的原生总线(native buses)中的任一者的标准化格式下支持。PCI总线507可进一步连接至多个PCI扩展槽570(例如：PCI扩展槽571)。连接至PCI总线507的装置可看似被直接连接到CPU总线的一总线控制器(未图标)、位于处理器504的地址空间的被指定地址以及同步至单一总线时钟。PCI卡可用于多个PCI扩展槽570，其包括但不限于：网络适配器(NICs)、声卡、调制解调器、电视调谐器卡(TV tuner cards)、磁盘控制器、视频卡、小型计算机系统接口(SCSI)配接器以及个人计算机记忆卡国际协会(PCMCIA)卡。
南桥逻辑电路508可经由扩展总线将PCI总线507耦接至多个扩展卡(expansioncard)或ISA扩展槽550(例如：工业标准体系结构扩展槽551)。扩展总线可为用于在南桥逻辑电路508与外围装置之间进行通讯的总线，且可包括但不限于：工业标准体系结构(ISA)总线、PC/504总线、低接脚计数(low pin count)总线、扩展工业标准结构(EISA)总线、通用串行总线(USB)、整合驱动电子装置(integrated drive electronics,IDE)总线、或其他可用来为外围装置做数据通讯的任何合适总线。
于此范例中，BIOS 505可为被配置来启动或识别服务器系统500的各种零件的任何程序指令或固件。BIOS是一个重要系统零件，负责初始化及测试相应的服务器系统的硬件零件。BIOS可为硬件零件提供抽象层(abstraction layer)，从而为应用程序及操作系统提供一种一贯的方式与外围装置(如键盘、显示器及其他输入/输出装置)互动。
于服务器系统500中，南桥逻辑电路508可进一步耦接至BMC 503。在一些实施例中，BMC 503亦可为框架管理控制器(RMC)。BMC 503被配置来监控服务器系统500的零件的操作状态，并基于零件的操作状态控制服务器系统500。
尽管位于图4的范例性的服务器系统500仅显示某些零件，但可用于处理或存储数据，或接收或传输信号的多种类型的电子或计算零件，亦可包括于范例性的服务器系统500中。此外，范例性的服务器系统500中的电子或计算零件，可被配置来执行多种类型的应用程序及/或可使用多种类型的操作系统。这些操作系统可包括但不限于：Android、柏克莱软件分配(Berkeley Software Distribution，BSD)、iPhone OS(iOS)、Linux、OS X、类Unix实时操作系统(Unix-like Real-time Operating System)(例如：QNX)、微软视窗(MicrosoftWindows)、Window Phone以及IBM z/OS。
根据范例性的服务器系统500所欲的实施，可使用各种网络及通信协议，包括但不限于：TCP/IP、开放系统互连(open systems interconnection，OSI)、文件传送协议(filetransfer protocol，FTP)、通用即插即用(universal plug and play，UpnP)、网络文件系统(network file system，NFS)、公用因特网文件系统(common internet file system，CIFS)、AppleTalk通信协议等。如同本技术领域技术人员所理解的，图4为用于解释的目的。因此，网络系统可以不同方式适当地实施，但仍提供根据本揭示多种范例的网络平台的配置。
于图4的范例性配置中，范例性的服务器系统500亦可包括一或多个无线零件，可在特定无线通道(wireless channel)的计算范围内操作，以与一或多个电子装置通信。无线通道可为任何合适的通道用于使装置进行无线通信，例如：蓝芽(Bluetooth)、格状系统(cellular)、NFC或Wi-Fi通道。须理解的是，装置可具有一或多个传统有线通信连接，一如本技术领域已知的。多种其他组件及/或组合亦可于多种范例的范围内。
虽然本揭示的多种实施例已描述于上，但仍应理解，它们仅以范例的方式呈现而非限制。于不脱离本揭示的精神或范围的情况下，可根据本文的揭示对所揭示的范例进行许多改变。因此，本揭示的广度及范围不应被上述任何范例所限制。更确切地说，本揭示的范围应根据下列权利要求及与其等价之物来定义。
尽管已就一或多个实施例说明及描述本揭示，但于本技术领域技术人员在阅读及理解本说明书及附图时，将想到等价的改动及修改。此外，尽管本发明的特定特征可能仅在一或数个实施例中被揭示，但如此特征可与其他实施例的一或多个其他特征结合，如同任何给定或特定应用可能期望及有益的。
本文所用的术语仅用于描述特定范例，而非旨于限制本揭示。如此处所用的，单数型式“一”、“一个”及“该”亦旨于包括多个型式，除非上下文另有明确说明。此外，在详细说明及/或权利要求中使用术语“包括”、“包含”、“具有”、“有”、“拥有”或其变体的范围，这些术语旨在以近似于术语“包括”的方式包含。
除非另有定义，否则本文所用的所有术语(包括技术及科学术语)具有与于本揭示所属技术领域中的技术人员通常理解的含义相同的含义。此外，诸如于那些常用字典中定义的术语，应被解释为具有与其在相关领域的上下文中的含义一致的含义，且除非于本文中明确地如此定义，否则将不被理解为理想化或过于正式的含义。
【符号说明】
100～计算装置
111-114～处理器
121-124～主机板芯片组
131-134～PCIe连结
140～UPI链接
151-154～存储器模块
200～计算装置
211-218～处理器
221-224～主机板芯片组
231、232、237、238～PCIe连结
240～UPI链接
251-258～存储器模块
300～计算装置
311-318～处理器
361～第一服务器机箱
362～第二服务器机箱
371～第一固定四路互连
372～第二固定四路互连
380～UPI链接
385～连接通道
391-398～电缆连接端口
500～服务器系统
502～PSU
503～BMC
504～处理器505～BIOS
506～北桥逻辑电路
507～PCI总线
508～南桥逻辑电路
509～存储装置
511～存储器
550-551～ISA扩展槽
560～冷却模块
570-571～PCI扩展槽

Claims (9)

1.一种计算装置，包括：
一处理器模块，所述处理器模块包括多个处理器和多个模块输出端口，所述多个模块输出端口与所述多个处理器中的各个处理器关联；
其中所述多个处理器中的各个处理器包括多个芯片通信通道，其中所述多个芯片通信通道中的其中一个芯片通信通道耦接至与所述多个处理器中的其中一个处理器关联的所述多个模块输出端口中的其中一个输出端口，且其中所述多个芯片通信通道中的剩余芯片通信通道耦接至所述多个处理器中的其他处理器。
2.如权利要求1所述的计算装置，其中所述多个芯片通信通道中的各个芯片通信通道包括一点对点(PTP)处理器互连通道。
3.如权利要求1所述的计算装置，其中所述多个芯片通信通道中的所述剩余芯片通信通道被配置以交叉式配置耦接所述多个处理器。
4.如权利要求1所述的计算装置，其中所述多个芯片通信通道中的所述剩余芯片通信通道被配置以环状配置耦接所述多个处理器。
5.如权利要求1所述的计算装置，其中所述多个模块输出端口中的各个模块输出端口为一电缆连接端口。
6.如权利要求1所述的计算装置，更包括一控制器，所述控制器被配置以监控所述多个模块输出端口的一连接状态，以及至少基于所述连接状态以配置所述处理器模块，在一本地模式或一合作模式其中之一模式下操作。
7.如权利要求6所述的计算装置，其中当所述连接状态表示所述多个模块输出端口中的至少一个模块输出端口为非动作时，所述处理器模块被配置为在所述本地模式下操作。
8.如权利要求6所述的计算装置，其中当所述连接状态表示所述多个模块输出端口中的各个模块输出端口为动作时，所述处理器模块被配置为在所述合作模式下操作。
9.如权利要求6所述的计算装置，其中所述控制器更进一步被配置来检测一替代连接路径是否可用于所述非动作的模块输出端口中的至少一个模块输出端口；且作为对检测出一替代连接路径可用的响应，将所述非动作的模块输出端口中的至少一个模块输出端口耦接至所述替代连接路径，以及将所述处理器模块配置为在所述合作模式下操作。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060129585A1 (en) * 2004-12-09 2006-06-15 Toshihiro Ishiki Multi node server system
US20070139423A1 (en) * 2005-12-15 2007-06-21 Via Technologies, Inc. Method and system for multiple GPU support
US20070171894A1 (en) * 2006-01-26 2007-07-26 Jae-Hoon Han Call processing in dual mode terminal
CN101118522A (zh) * 2006-08-04 2008-02-06 欧姆龙株式会社 微型计算机装置
CN101504449A (zh) * 2009-03-13 2009-08-12 江苏省电力公司常州供电公司 备自投装置的试验测试仪
US20100017458A1 (en) * 2004-11-08 2010-01-21 Tiruvallur Keshavan K Techniques for broadcasting messages on a point-to-point interconnect
US20110131373A1 (en) * 2009-11-30 2011-06-02 Pankaj Kumar Mirroring Data Between Redundant Storage Controllers Of A Storage System
US20120042184A1 (en) * 2010-08-13 2012-02-16 Micro-Star International Corporation Limited Computer motherboard capable of reducing power consumption in suspend
CN104125172A (zh) * 2014-07-22 2014-10-29 福建星网锐捷网络有限公司 一种接口模式自动匹配的交换设备
CN105359119A (zh) * 2013-06-26 2016-02-24 国际商业机器公司 具有使得能够实现多维中的不同访问模式的配线结构的存储器架构
CN105579979A (zh) * 2013-07-25 2016-05-11 格罗方德半导体公司 具有可依据多于一组的规则和/或配置分割、联合并管理的多个缓存的三维处理系统
CN106227158A (zh) * 2015-06-02 2016-12-14 洛克威尔自动控制技术股份有限公司 用于工业控制基础设施的快速配置安防系统
US20170289024A1 (en) * 2016-04-01 2017-10-05 Francesc Guim Bernat Technologies for quality of service based throttling in fabric architectures
US20180019953A1 (en) * 2016-07-14 2018-01-18 Cisco Technology, Inc. Interconnect method for implementing scale-up servers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050196124A1 (en) * 2004-02-12 2005-09-08 International Business Machines Corporation Automated topology detection in a data processing system
US7148428B2 (en) * 2004-09-27 2006-12-12 Intel Corporation Flexible cable for high-speed interconnect
US9069929B2 (en) 2011-10-31 2015-06-30 Iii Holdings 2, Llc Arbitrating usage of serial port in node card of scalable and modular servers
US8954808B1 (en) 2010-11-30 2015-02-10 Symantec Corporation Systems and methods for performing input/output path failovers
US10078613B1 (en) * 2014-03-05 2018-09-18 Mellanox Technologies, Ltd. Computing in parallel processing environments
JP6373620B2 (ja) * 2014-04-01 2018-08-15 株式会社ソニー・インタラクティブエンタテインメント ゲーム提供システム
CN106776459B (zh) 2016-12-14 2020-06-26 华为技术有限公司 信号处理方法、节点控制器芯片与多处理器系统
CN206649376U (zh) 2017-02-10 2017-11-17 郑州云海信息技术有限公司 一种应用在purley平台八路服务器PCH配置结构
CN107396586A (zh) 2017-07-27 2017-11-24 郑州云海信息技术有限公司 一种减少背板层叠的upi互连系统
CN107766282B (zh) * 2017-10-27 2021-04-27 郑州云海信息技术有限公司 一种八路服务器背板与双扣板互联系统的设计方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100017458A1 (en) * 2004-11-08 2010-01-21 Tiruvallur Keshavan K Techniques for broadcasting messages on a point-to-point interconnect
US20060129585A1 (en) * 2004-12-09 2006-06-15 Toshihiro Ishiki Multi node server system
US20070139423A1 (en) * 2005-12-15 2007-06-21 Via Technologies, Inc. Method and system for multiple GPU support
US20070171894A1 (en) * 2006-01-26 2007-07-26 Jae-Hoon Han Call processing in dual mode terminal
CN101118522A (zh) * 2006-08-04 2008-02-06 欧姆龙株式会社 微型计算机装置
CN101504449A (zh) * 2009-03-13 2009-08-12 江苏省电力公司常州供电公司 备自投装置的试验测试仪
US20110131373A1 (en) * 2009-11-30 2011-06-02 Pankaj Kumar Mirroring Data Between Redundant Storage Controllers Of A Storage System
US20120042184A1 (en) * 2010-08-13 2012-02-16 Micro-Star International Corporation Limited Computer motherboard capable of reducing power consumption in suspend
CN105359119A (zh) * 2013-06-26 2016-02-24 国际商业机器公司 具有使得能够实现多维中的不同访问模式的配线结构的存储器架构
CN105579979A (zh) * 2013-07-25 2016-05-11 格罗方德半导体公司 具有可依据多于一组的规则和/或配置分割、联合并管理的多个缓存的三维处理系统
CN104125172A (zh) * 2014-07-22 2014-10-29 福建星网锐捷网络有限公司 一种接口模式自动匹配的交换设备
CN106227158A (zh) * 2015-06-02 2016-12-14 洛克威尔自动控制技术股份有限公司 用于工业控制基础设施的快速配置安防系统
US20170289024A1 (en) * 2016-04-01 2017-10-05 Francesc Guim Bernat Technologies for quality of service based throttling in fabric architectures
US20180019953A1 (en) * 2016-07-14 2018-01-18 Cisco Technology, Inc. Interconnect method for implementing scale-up servers

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
OSAMU NISHII等: "Design of a 90nm 4-CPU 4320MIPS SoC with individually managed frequency and 2.4GB/s multi-master on-chip interconnect", 《2007 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE》 *
樊智勇等: "基于网络的多通道航空总线板卡的设计", 《测控技术》 *

Also Published As

Publication number Publication date
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US20200097441A1 (en) 2020-03-26
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JP2020053030A (ja) 2020-04-02
TWI706258B (zh) 2020-10-01
CN110955629B (zh) 2022-11-08
US10803008B2 (en) 2020-10-13
JP6841876B2 (ja) 2021-03-10

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