JP2020031267A - Ａｄ変換装置、撮像装置、撮像システム及び移動体 - Google Patents

Abstract

【課題】伝送線の数の増加を抑えつつ、デジタル信号の伝送を高速化することができるＡＤ変換装置を提供する。【解決手段】入力されたアナログ信号と参照信号とを比較する比較器と、前記比較器による比較結果に基づいて生成された複数のビットを含むデジタル信号のうちの互いに異なる１ビットのビット信号を各々が保持する複数の第１ビットメモリと、前記複数の第１ビットメモリの各々から出力される前記ビット信号が共通に入力される出力回路と、前記出力回路から出力される前記ビット信号を伝送する伝送線と、前記出力回路に前記ビット信号を出力する第１ビットメモリを、前記複数の第１ビットメモリから順次選択する第１走査回路と、を有することを特徴とする。【選択図】図５

Description

本発明は、ＡＤ変換装置、撮像装置、撮像システム及び移動体に関する。

特許文献１は、光電変換部から出力された信号をデジタル信号に変換するＡＤ変換部を複数個有している撮像装置を開示している。当該複数のＡＤ変換部は、複数の行及び複数の列に渡って配されている。

同じ列に配された複数のＡＤ変換部は、共通の出力線に接続されている。この出力線は、各列に対応して設けられた信号保持部に接続される。各列の信号保持部は、順次、撮像装置の出力部にデジタル信号を出力する。

特開２０１４−１６５７３３号公報

特許文献１は、デジタル信号を保持するメモリと、デジタル信号を伝送する伝送線との接続形態について詳細に開示していない。

本発明は、伝送線の数の増加を抑えつつ、デジタル信号の伝送を高速化することができるＡＤ変換装置、撮像装置、撮像システム及び移動体を提供することを目的とする。

本発明の一観点によれば、入力されたアナログ信号と参照信号とを比較する比較器と、前記比較器による比較結果に基づいて生成された複数のビットを含むデジタル信号のうちの互いに異なる１ビットのビット信号を各々が保持する複数の第１ビットメモリと、前記複数の第１ビットメモリの各々から出力される前記ビット信号が共通に入力される出力回路と、前記出力回路から出力される前記ビット信号を伝送する伝送線と、前記出力回路に前記ビット信号を出力する第１ビットメモリを、前記複数の第１ビットメモリから順次選択する第１走査回路と、を有することを特徴とするＡＤ変換装置が提供される。

本発明の他の一観点によれば、入力されたアナログ信号と参照信号とを比較する比較器と、前記比較器による比較結果に基づいて生成された複数のビットを含むデジタル信号のうちの互いに異なる１ビットのビット信号を各々が保持する複数の第１ビットメモリと、前記複数の第１ビットメモリの各々から出力される前記ビット信号を伝送する伝送線と、前記ビット信号を出力する第１ビットメモリを、前記複数の第１ビットメモリから順次選択する第１走査回路と、前記複数の第１ビットメモリの各々から出力される前記ビット信号が前記伝送線を介して共通に入力される入力回路と、前記入力回路から出力される前記ビット信号を受けることにより、互いに異なる１ビットのビット信号を各々が保持する複数の第２ビットメモリと、前記入力回路から出力される前記ビット信号を受ける第２ビットメモリを、前記複数の第２ビットメモリから順次選択する第２走査回路と、を有することを特徴とするＡＤ変換装置が提供される。

本発明によれば、伝送線の数の増加を抑えつつ、デジタル信号の伝送を高速化することができるＡＤ変換装置、撮像装置、撮像システム及び移動体が提供される。

第１実施形態に係る撮像装置の概略構成を示す分解斜視図と断面図である。 第１実施形態に係る画素の回路構成を示す図である。 第１実施形態に係る第２チップの構成を示すブロック図である。 第１実施形態に係るＡＤ変換部及びバッファメモリの構成を示すブロック図である。 第１実施形態に係るＡＤ変換部及びバッファメモリの構成を詳細に示す回路図である。 第１実施形態に係る撮像装置の動作を示すタイミング図である。 第２実施形態に係るＡＤ変換部及びバッファメモリの構成を詳細に示す回路図である。 第３実施形態に係るＡＤ変換部及びバッファメモリの構成を詳細に示す回路図である。 第４実施形態に係る撮像装置の動作を示すタイミング図である。 第５実施形態に係る撮像装置における第１チップと第２チップとの接続及びＡＤ変換部の構成を示す図である。 第５実施形態に係る画素の回路構成を示す図である。 第５実施形態に係る撮像装置の動作を示すタイミング図である。 第６実施形態に係る撮像装置の概略構成を示す分解斜視図である。 第６実施形態に係る第２チップ、第３チップ及びＡＤ変換部の構成を示すブロック図である。 第７実施形態に係る撮像装置の回路構成を示す図である。 第８実施形態に係る撮像システムの構成例を示すブロック図である。 第９実施形態に係る撮像システム及び車両の構成例を示す図である。 第９実施形態に係る撮像システムにおける動作を示すフローチャートである。

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面に渡って同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。

［第１実施形態］
図１（ａ）は、本実施形態の撮像装置の概略構成を示す分解斜視図である。撮像装置は、積層された第１チップ１及び第２チップ５を含む。図１（ａ）では、第１チップ１と第２チップ５を上下に離して表示している。第１チップ１は、複数の行及び複数の列に渡って配された画素１１を有する。画素１１は、光電変換部を含み、入射光に応じたアナログ信号を生成する。第２チップ５は、複数の行及び複数の列に渡って配されたＡＤ変換部（アナログデジタル変換部）２１を有する。ＡＤ変換部２１は、画素１１によって生成されたアナログ信号を複数のビットを有するデジタル信号に変換する。言い換えると、本実施形態において、第２チップ５は、ＡＤ変換装置である。

なお、簡略化のため、図１（ａ）には、第１チップ１又は第２チップ５に形成される素子としては、画素１１とＡＤ変換部２１のみが図示されている。しかしながら、撮像装置は、これらの他に画素１１を制御する制御線、画素１１からの出力信号を伝送する信号線を含み得る。また撮像装置は、走査回路、タイミングジェネレータ等の駆動回路を含み得る。

図１（ｂ）は、本実施形態の撮像装置の概略構成を示す断面図である。第１チップ１は、シリコン等の材料により構成された基板１０と、基板１０上に形成された絶縁層１７と、絶縁層１７内に複数の層に渡って形成された配線１５とを含む。第２チップ５も同様の構造を有している。

第１チップ１と第２チップ５とは、絶縁層１７及び配線１５が形成されている面が互いに向かい合うように、接合面２で接合されている。この接合面２においては、第１チップ１の最も上層に位置する配線１５及び絶縁層１７と、第２チップ５の最も上層に位置する配線１５及び絶縁層１７とが接するように接合されている。配線１５の材料は、典型的には銅であるが、他の例としてはアルミニウムであってもよい。第１チップ１、第２チップ５の各々の最も上層に位置する配線１５は、接続部３において接続される。

図２は、第１チップ１に配される複数の画素１１のうちの１つの画素１１の回路構成を示す等価回路図である。画素１１は、光電変換部１３と、転送トランジスタ６０３と、リセットトランジスタ６０６と、増幅トランジスタ６０７と、選択トランジスタ６０８とを有する。

光電変換部１３は、フォトダイオードであり得る。フォトダイオードの光が入射する側には、不図示のマイクロレンズと、カラーフィルタとが形成されていてもよい。その場合、入射光は、マイクロレンズ及びカラーフィルタを透過して、フォトダイオードに入射される。

光電変換部１３のフォトダイオードはアノード及びカソードを有する。アノードは、接地電圧線に接続されており、カソードは、転送トランジスタ６０３のソースに接続されている。転送トランジスタ６０３のドレインは、リセットトランジスタ６０６のソース及び増幅トランジスタ６０７のゲートに接続されている。転送トランジスタ６０３のドレイン、リセットトランジスタ６０６のソース及び増幅トランジスタ６０７のゲートが接続されているノードは、フローティングディフュージョン領域（以下、ＦＤ領域と呼称する）６０５である。リセットトランジスタ６０６のドレイン及び増幅トランジスタ６０７のドレインは、電源電圧線Ｖｄｄに接続されている。増幅トランジスタ６０７のソースは、選択トランジスタ６０８のドレインに接続されている。選択トランジスタ６０８のソースは信号線２０１に接続されている。

第１チップ１には、画素１１の行方向（図２において横方向）に延在して、制御線６５０、６６０、６６５が配されている。制御線６５０、６６０、６６５は、同一の行に配された画素１１に対して共通のタイミングで制御信号を供給する。制御線６５０は、転送トランジスタ６０３のゲートに接続される。制御線６６０は、リセットトランジスタ６０６のゲートに接続される。制御線６６５は、選択トランジスタ６０８のゲートに接続される。図２において不図示の垂直走査回路（後述する垂直走査回路２２）は、制御線６５０を介して、転送トランジスタ６０３を制御する制御信号Ｔｘを供給する。また、垂直走査回路は、制御線６６０を介して、リセットトランジスタ６０６を制御する制御信号Ｒｘを供給する。また、垂直走査回路は、制御線６６５を介して、選択トランジスタ６０８を制御する制御信号ＰＳＥＬｘを供給する。なお、垂直走査回路は、第２チップ５に配置されており、シフトレジスタ、アドレスデコーダ等の論理回路により構成され得る。

図３は、本実施形態の第２チップ５の構成を示すブロック図である。第２チップ５は、ＡＤ変換領域２２、垂直走査回路２４、バッファメモリ２５、デジタル信号処理回路２８、タイミングジェネレータ３０、カウンタ３１、ランプ信号生成部３５及びデータインターフェース（Ｉ／Ｆ）部３７を有する。

タイミングジェネレータ３０は、撮像装置の各部の動作タイミング等を制御するための制御信号を生成する。垂直走査回路２４は、第１チップ１に配された画素１１を行ごとに順次走査するための制御信号を生成する。垂直走査回路２４で生成された制御信号は、制御線６５０、６６０、６６５を介して第１チップ１の各トランジスタに供給される。

ＡＤ変換領域２２は、複数の行及び複数の列に渡って配された複数のＡＤ変換部２１を含む。また、図３に示されているように、第２チップ５には２行２列に渡って４個のＡＤ変換領域２２が配されている。各ＡＤ変換部２１は、対応する画素１１から信号線２０１を介して出力されたアナログ信号をデジタル信号に変換する。

本実施形態において、ＡＤ変換部２１が行うＡＤ変換は、画素１１により生成されたアナログ信号と、参照信号であるランプ信号とを比較するランプ信号比較型である。ランプ信号生成部３５は、ランプ信号を生成し、ＡＤ変換部２１に供給する。カウンタ３１は、時間に応じて値が変化するカウント信号をＡＤ変換部２１に供給する。カウント信号は、例えば、グレイコードのデジタル値である。ＡＤ変換部２１は、アナログ信号と、ランプ信号との比較結果が変化したタイミングに応じたカウント値をデジタル信号として記憶することにより、ＡＤ変換を行う。

バッファメモリ２５は、複数のＡＤ変換領域２２の各々に対応して配されている。ＡＤ変換領域２２のＡＤ変換部２１とバッファメモリ２５とは、図３においては不図示の伝送線により接続されている。バッファメモリ２５は、ＡＤ変換部２１から出力されたデジタル信号を記憶し、所定のタイミングで出力する。

デジタル信号処理回路２８は、バッファメモリ２５から出力されたデジタル信号に対してノイズ減算処理、ゲイン補正処理、オフセット補正処理等の信号処理を行う。第２チップ５は、２個のデジタル信号処理回路２８を有する。１つのデジタル信号処理回路２８は、複数のバッファメモリ２５から出力されたデジタル信号を処理するように構成されている。データインターフェース部３７は、デジタル信号処理回路２８における信号処理により得られたデータを撮像装置の外部の装置に出力するインターフェースである。

図４（ａ）は、ＡＤ変換領域２２とバッファメモリ２５とをより詳細に示すブロック図である。第２チップ５には、図３で示したものに加え、ＡＤＣ走査回路４１、メモリ垂直走査回路４５、メモリ水平走査回路４８及び伝送線４３、４９が配されている。

上述のように、ＡＤ変換領域２２は、複数の行及び複数の列に渡って配されたＡＤ変換部２１を有する。この行数及び列数をそれぞれ、ｍ行及びｎ列とする（ｍ、ｎは２以上の整数）。

複数の伝送線４３は、ＡＤ変換領域２２の列ごとに配されている。複数の伝送線４３は、ＡＤ変換領域２２から、ＡＤ変換領域２２の外部に設けられたバッファメモリ２５に延在するように配されている。１つの伝送線４３は、対応する列の複数のＡＤ変換部２１に接続されている。すなわち、複数の伝送線４３の各々が、対応する列の複数の行のＡＤ変換部２１に接続されるように、ＡＤ変換領域２２に配されている。

また、ＡＤＣ走査回路４１は、複数のＡＤ変換部２１を行ごとに走査する。ＡＤ変換部２１の各々は、ＡＤ変換により得られたデジタル信号を保持するメモリ（後述の図５において第１のメモリ５５）を有する。このメモリは、複数のビットを有するデジタル信号のうちの互いに異なる１ビットの信号（以降、ビット信号と表記する）を保持するビットメモリを複数個有する。このメモリは、伝送線４３に接続されている。ＡＤＣ走査回路４１は、ＡＤ変換部２１のメモリを行ごとに選択する。ＡＤＣ走査回路４１によって選択されたメモリは、伝送線４３に、当該メモリが保持しているデジタル信号を出力する。

伝送線４３に出力されたデジタル信号は、伝送線４３を介してバッファメモリ２５に伝送される。バッファメモリ２５は、ビット信号を保持するビットメモリが複数の行及び複数の列に渡って配された構造をなしている。メモリ垂直走査回路４５は、バッファメモリ２５の行を選択する垂直走査を行う。また、メモリ水平走査回路４８は、バッファメモリ２５の列を選択する水平走査を行う。

メモリ垂直走査回路４５及びメモリ水平走査回路４８によって選択された位置に配されたビットメモリは、伝送線４９を介してデジタル信号処理回路２８にビット信号を伝送させる。

図４（ｂ）は、ＡＤ変換部２１の構成をより詳細に示すブロック図である。ＡＤ変換部２１は、図１（ｂ）で示した接続部３を介して、図２に示した信号線２０１に接続されている。電流源５０は、第２チップ５に設けられており、接続部３を介して信号線２０１に電流を供給する。これにより、画素１１の増幅トランジスタ６０７はソースフォロワとして動作する。言い換えると、電流源５０及び増幅トランジスタ６０７はソースフォロワ回路を形成する。

ＡＤ変換部２１は、比較器５１及び第１メモリ５５を有する。比較器５１の第１の入力端子には、信号線２０１を介して画素１１から出力されたアナログ信号が入力される。比較器５１の第２の入力端子には、図３に示したランプ信号生成部３５からランプ信号ＶＲＭＰが入力される。比較器５１は、画素１１からのアナログ信号とランプ信号ＶＲＭＰとの比較結果を示す比較結果信号を第１メモリ５５に出力する。

カウンタ３１は、第１メモリ５５にカウント信号Ｃｏｕｎｔを出力する。カウント信号Ｃｏｕｎｔは、例えば、クロック信号をグレイコードで計数したデジタル信号である。第１メモリ５５は、比較結果信号の信号レベルが変化したタイミングに基づいて、その時点のカウント信号Ｃｏｕｎｔを保持する。ここで、第１メモリ５５は、複数のビットを有するカウント信号Ｃｏｕｎｔに含まれるビット信号を保持する複数のビットメモリを含む。各ビットメモリにより保持されるカウント信号Ｃｏｕｎｔの各ビット信号は、光電変換部１３により生成された電荷に基づく信号に対応するデジタル信号の各ビット信号である。

本実施形態では、各第１メモリ５５は、対応するＡＤ変換部２１に含まれている。したがって、ＡＤ変換領域２２は、複数の行及び複数の列に渡って配された第１メモリ５５を有する領域であるといえる。

ＡＤＣ走査回路４１は、第１メモリ５５に走査信号を出力する。アクティブレベルの走査信号が入力されることにより選択された第１メモリ５５は、保持しているデジタル信号を伝送線４３に出力する。

図５は、ＡＤ変換部２１と、バッファメモリ２５の構成をより詳細に示すブロック図である。以下の図５の説明では、複数の行及び複数の列に渡って配されたＡＤ変換部２１のうちの１つに着目して説明する。ＡＤ変換領域２２の中の他のＡＤ変換部２１も同様の構成を備える。

第１メモリ５５は、４つの第１ビットメモリ５５０ａ〜５５０ｄと、４つのスイッチ５５１ａ〜５５１ｄと、出力回路５６と、を有する。出力回路５６は、バッファ５６１とスイッチ５６２とを含む。

第１ビットメモリ５５０ａ〜５５０ｄのそれぞれには、カウント信号Ｃｏｕｎｔのうちの互いに異なる１ビットの信号が入力される。第１ビットメモリ５５０ａ〜５５０ｄは、入力された各ビットの信号を保持する。比較器５１の出力端子は、第１ビットメモリ５５０ａ〜５５０ｄに接続されている。比較器５１から出力された比較結果信号は、第１ビットメモリ５５ａ〜５５０ｄに出力される。

第１ビットメモリ５５０ａと出力回路５６のバッファ５６１との間には、スイッチ５５１ａが配されている。同様に、第１ビットメモリ５５０ｂ〜５５０ｄとバッファ５６１との間には、スイッチ５５１ｂ〜５５１ｄがそれぞれ配されている。スイッチ５５１ａ〜５５１ｄには、ＡＤＣ走査回路４１から走査信号Ｓ１〜Ｓ４がそれぞれ入力される。走査信号Ｓ１〜Ｓ４がアクティブレベルのときにスイッチ５５１ａ〜５５１ｄはそれぞれ導通状態（オン）になる。

バッファ５６１と伝送線４３との間にはスイッチ５６２が配されている。スイッチ５６２には、ＡＤＣ走査回路４１から走査信号ＳＯ１が入力される。走査信号ＳＯ１がアクティブレベルのときにスイッチ５６２は導通状態（オン）になる。

ＡＤＣ走査回路４１は、スイッチ５５１ａ〜５５１ｄを順次オンにすることにより、第１ビットメモリ５５０ａ〜５５０ｄを第１方向（図中の上から下に向かう方向であり、かつ行番号が増加する方向）に走査する第１走査回路である。すなわち、ＡＤＣ走査回路４１は、出力回路５６に接続される第１ビットメモリ５５０ａ〜５５０ｄを順次選択する走査を行う。また、４つの第１ビットメモリ５５０ａ〜５５０ｄには、スイッチ５５１ａ〜５５１ｄ及び出力回路５６を介して１つの伝送線４３が接続される。すなわち、伝送線４３は、複数の第１ビットメモリが出力回路５６を介して接続された第１伝送線である。

ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４を順にアクティブレベルとする。また、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４がアクティブレベルになる期間に走査信号ＳＯ１をアクティブレベルとする。これにより、第１ビットメモリ５５０ａから順にビット信号が出力回路５６を介して伝送線４３に出力される。これにより、伝送線４３は、１つのＡＤ変換部２１から出力されるデジタル信号の各ビット信号をシリアルに伝送する。

本実施形態のＡＤ変換部２１は、第１ビットメモリ５５０ａ〜５５０ｄを、１つの出力回路５６を介して選択的に伝送線４３と接続させることが可能な構成となっている。これにより、すべての第１ビットメモリ５５０ａ〜５５０ｄが伝送線４３に直接接続されている場合と比較して、伝送線４３に付加される寄生容量等の負荷を低減できる。したがって、本実施形態によれば、シリアル伝送の高速化が実現される。

上述の第１ビットメモリ５５０ａ〜５５０ｄが配された行の次の行のＡＤ変換部２１に含まれる第１ビットメモリを第１ビットメモリ５５０ｅ〜５５０ｈと呼び、これに対応するスイッチをスイッチ５５１ｅ〜５５１ｈと呼ぶ。スイッチ５５１ｅ〜５５１ｈには、ＡＤＣ走査回路４１から走査信号Ｓ５〜Ｓ８がそれぞれ入力され、走査信号Ｓ５〜Ｓ８がアクティブレベルのときにスイッチ５５１ｅ〜５５１ｈはそれぞれオンになる。また、第１ビットメモリ５５０ｅ〜５５０ｈが配された行のスイッチ５６２は、走査信号ＳＯ２により制御され、走査信号ＳＯ２がアクティブレベルのときにスイッチ５６２はオンになる。

走査信号Ｓ１〜Ｓ４が順にアクティブレベルになった後、ＡＤＣ走査回路４１は、走査信号Ｓ５〜Ｓ８を順にアクティブレベルにする。また、ＡＤＣ走査回路４１は、走査信号Ｓ５〜Ｓ８がアクティブレベルになる期間に走査信号ＳＯ２をアクティブレベルとする。これにより、このように、複数の行のＡＤ変換部２１が順に走査されることにより、デジタル信号の各ビット信号が、１つの伝送線４３に出力回路５６を介してシリアル伝送される。

バッファメモリ２５は、選択回路６０、スイッチ６１及び第２メモリ２５０を有する。第２メモリ２５０は、複数の行及び複数の列に渡って配された複数の第２ビットメモリ２５０ａ〜２５０ｈを有する。

第２メモリ２５０は、１列のＡＤ変換部２１に対して、複数列（本実施形態では２列）に渡って設けられた複数の第２ビットメモリ２５０ａ〜２５０ｈを有する。複数列の第２ビットメモリ２５０ａ〜２５０ｈのうちの、ある列の第２ビットメモリ２５０ａ〜２５０ｈは１つのメモリ群といえる。このとき、別の列の第２ビットメモリ２５０ａ〜２５０ｈは、別のメモリ群であるといえる。すなわち、第２メモリ２５０は、１列のＡＤ変換部２１に対して、複数のメモリ群を有する。１列のＡＤ変換部２１に対して複数のメモリ群が設けられていることにより、第２メモリ２５０は、１列のＡＤ変換部２１から異なるタイミングで出力された複数のデジタル信号を記憶することができる。この複数のデジタル信号とは、画素１１への入射光に基づく信号と、画素１１のリセット状態に基づく信号であり得る。

選択回路６０は、複数のメモリ群のいずれにデジタル信号を記憶させるかを選択する機能を有する。選択回路６０は、例えばデマルチプレクサであり得る。選択回路６０は、ＡＤ変換部２１の列ごとに設けられている。選択回路６０の入力端子は伝送線４３に接続されている。選択回路６０の制御端子には、タイミングジェネレータ３０から制御信号ＳＥＬ１が入力され、データを出力する端子の制御が行われる。

選択回路６０の出力端子は、走査信号ＳＩ１により制御される１つのスイッチ６１を介して複数の第２ビットメモリ２５０ａ〜２５０ｄに接続される。また、選択回路６０の出力端子は、走査信号ＳＩ２により制御される別のスイッチ６１を介して複数の第２ビットメモリ２５０ｅ〜２５０ｈに接続される。すなわち、スイッチ６１は、第１ビットメモリ５５０ａ〜５５０ｄ又は第１ビットメモリ５５０ｅ〜５５０ｈから出力されるビット信号が共通に入力される入力回路である。

選択回路６０は、制御信号ＳＥＬ１がアクティブレベルである場合には、複数列のうちの一方の列に設けられた第２ビットメモリ２５０ａ〜２５０ｈに、伝送線４３から伝送される各ビット信号を伝送する。これに対し、選択回路６０は、制御信号ＳＥＬ１がノンアクティブレベルである場合には、他方の列に設けられた第２ビットメモリ２５０ａ〜２５０ｈ、伝送線４３から伝送される各ビット信号を伝送する。

メモリ垂直走査回路４５は、走査信号Ｓｘｙ（ｘは１から８までの整数、ｙは１又は２）を対応する行及び列の第２ビットメモリ２５０ａ〜２５０ｈに出力する。また、メモリ垂直走査回路４５は、走査信号ＳＩ１、ＳＩ２を対応するスイッチ６１に出力する。メモリ垂直走査回路４５は、複数の第２ビットメモリ２５０ａ〜２５０ｈを第１方向に走査する第２走査回路である。メモリ垂直走査回路４５は、スイッチ６１を介して入力されるビット信号を受ける第２ビットメモリ２５０ａ〜２５０ｈを選択する走査を行う。

メモリ垂直走査回路４５は、走査信号Ｓ１〜Ｓ４のそれぞれがアクティブレベルになる期間に、走査信号Ｓ１ｙ〜Ｓ４ｙを順にアクティブレベルとする。また、メモリ垂直走査回路４５は、走査信号Ｓ１ｙ〜Ｓ４ｙがアクティブレベルになる期間に走査信号ＳＩ１をアクティブレベルとする。これにより、第１ビットメモリ５５０ａ〜５５０ｄから出力回路５６を介して出力されたビット信号が、選択回路６０及びスイッチ６１を介して第２ビットメモリ２５０ａ〜２５０ｄに保持される。

第２ビットメモリ２５０ａ〜２５０ｈの出力端子には伝送線群２６０が接続されている。メモリ水平走査回路４８は、複数の列の伝送線群２６０を順次選択して、第２ビットメモリ２５０ａ〜２５０ｈからデジタル信号処理回路２８にビット信号を転送する。

本実施形態のバッファメモリ２５は、１つのスイッチ６１を介して複数の第２ビットメモリ２５０ａ〜２５０ｄに互いに異なる１ビットのビット信号を記憶させることができる。これにより、出力回路５６に対しては、オンになっているスイッチ６１に対応する第２ビットメモリのみが接続されるので、スイッチ６１がない場合と比べて出力回路５６に接続される第２ビットメモリの個数が少なくなる。したがって、出力回路５６側から見た場合において、第２ビットメモリを構成するトランジスタ等の素子の負荷容量が低減される。このように、本実施形態では、出力回路５６側から見える負荷が低減されるため、シリアル伝送の高速化が実現される。

図６は、本実施形態の撮像装置の動作を示すタイミング図である。図６に示されている制御信号などの符号は、図２、図４（ｂ）、図５に示されているものに対応している。また、図６に示した電位ＶＬＩＮＥは、信号線２０１の電位を示している。本タイミング図は、ある行の画素１１から信号を読み出す際の各制御信号のレベルとランプ信号ＶＲＭＰ及び信号線２０１の電位ＶＬＩＮＥのタイミングを示している。

期間Ｐ１において、垂直走査回路２４は、信号を出力させる行の画素１１に出力する制御信号Ｒｘをアクティブレベルとする。これにより、リセットトランジスタ６０６がアクティブとなり、ＦＤ領域６０５の電位がリセットされる。期間Ｐ１の後において、信号線２０１の電位ＶＬＩＮＥは、リセットが解除された後のＦＤ領域６０５の電位に応じた電位となる。これにより、信号線２０１には、リセット状態に相当する信号（ノイズ信号）が出力される。

期間Ｐ２において、ランプ信号生成部３５は、出力するランプ信号ＶＲＭＰの電位を単調変化させる。ここでいう単調変化とは、電位の時間に対する変化の方向が、変化の開始から終了までの間、同じ方向に維持されることを意味する。ランプ信号の単位時間当たりの電位変化率が、変化の開始から終了までの間に変化があったとしても、これは単調変化に含まれる。言い換えると、単調変化とは、変化の開始から終了までの間、電位が時間に応じて単調増加又は単調減少していることを意味する。

期間Ｐ２においてランプ信号ＶＲＭＰの電位は単調変化するため、画素１１から出力されたアナログ信号の電位とランプ信号ＶＲＭＰの電位との大小関係が変化するタイミングで比較結果信号のレベルが変化する。第１ビットメモリ５５０ａ〜５５０ｄは、比較結果信号のレベルが変化した時のカウント信号Ｃｏｕｎｔを保持する。このカウント信号Ｃｏｕｎｔは、ノイズ信号に基づくデジタル信号である。以下、このデジタル信号をＮデータと表記することがある。

期間Ｐ３において、垂直走査回路２４は、信号を出力させる行の画素１１に出力する制御信号Ｔｘをアクティブレベルとする。これにより、転送トランジスタ６０３がオンになり、光電変換部１３に蓄積された電荷がＦＤ領域６０５に転送される。ＦＤ領域６０５の電位は転送された電荷により低下する。ＦＤ領域６０５の電位の低下に応じて、信号線２０１の電位ＶＬＩＮＥは低下する。このようにして、信号線２０１には、光電変換部１３により生成された電荷に相当する信号（光信号）が出力される。

期間Ｐ４において、タイミングジェネレータ３０は、選択回路６０に出力する制御信号ＳＥＬ１をアクティブレベルとしている。これにより、第１ビットメモリ５５０ａ〜５５０ｄから出力されるビット信号が、出力回路５６と、選択回路６０と、スイッチ６１とを介して第２メモリ２５０の一方の列の第２ビットメモリ２５０ａ〜２５０ｈに出力され得る状態となる。

また、期間Ｐ４において、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ８を順次アクティブレベルとする。また、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４をアクティブレベルにする期間に走査信号ＳＯ１をアクティブレベルとし、走査信号Ｓ５〜Ｓ８をアクティブレベルにする期間に走査信号ＳＯ２をアクティブレベルとする。メモリ垂直走査回路４５は、走査信号Ｓ１〜Ｓ８、ＳＯ１、ＳＯ２の駆動に合わせて、走査信号Ｓ１１、Ｓ２１、Ｓ３１、Ｓ４１、Ｓ５１、Ｓ６１、Ｓ７１、Ｓ８１、ＳＩ１、ＳＩ２を順次アクティブレベルとする。

この走査において、例えば、走査信号Ｓ１及び走査信号ＳＯ１がアクティブレベルである期間には、走査信号Ｓ１１及び走査信号ＳＩ１もアクティブレベルになる。これにより、スイッチ５５１ａ、５６２、６１がオンになり、第２メモリ２５０の一方の列の第２ビットメモリ２５０ａにアクティブレベルの走査信号Ｓ１１が入力される。このとき、第１ビットメモリ５５０ａが出力したビット信号が、第２メモリ２５０の一方の列の第２ビットメモリ２５０ａに保持される。

同様にして、ＡＤ変換部２１の第１メモリ５５に保持されたＮデータのビット信号が、第２ビットメモリ２５０ａ〜２５０ｄに転送され、保持される。更に、上述の第１メモリ５５と同じ列かつ別の行のＡＤ変換部２１の第１メモリ５５に保持されたＮデータのビット信号が、第２ビットメモリ２５０ｅ〜２５０ｈに転送され、保持される。

なお、期間Ｐ３は、期間Ｐ４の一部に含まれている。すなわち、期間Ｐ４において、第１ビットメモリ５５０ａ〜５５０ｈから、第２ビットメモリ２５０ａ〜２５０ｈにビット信号を伝送する動作と、光電変換部１３からＦＤ領域６０５への電荷の転送動作とが並行して行われる。

期間Ｐ５において、ランプ信号生成部３５は、期間Ｐ２と同様にして出力するランプ信号ＶＲＭＰの電位を単調変化させる。第１ビットメモリ５５０ａ〜５５０ｄは、比較結果信号の信号レベルが変化した時のカウント信号Ｃｏｕｎｔを保持する。このカウント信号Ｃｏｕｎｔは、光信号に基づくデジタル信号である。以下、このデジタル信号をＳデータと表記することがある。

期間Ｐ６において、垂直走査回路２４は、次の行の画素１１に出力する制御信号Ｒｘをアクティブレベルとする。これにより、次の行のリセットトランジスタ６０６がアクティブとなり、ＦＤ領域６０５の電位がリセットされる。期間Ｐ６の後において、信号線２０１の電位ＶＬＩＮＥは、リセットが解除された後のＦＤ領域６０５の電位に応じた電位となる。これにより、信号線２０１には、次行の画素１１のリセット状態に相当する信号（ノイズ信号）が出力される。

期間Ｐ７において、タイミングジェネレータ３０は、選択回路６０に出力する制御信号ＳＥＬ１をノンアクティブレベルとしている。これにより、第１ビットメモリ５５０ａ〜５５０ｄから出力されるビット信号が、出力回路５６と、選択回路６０と、スイッチ６１とを介して第２メモリ２５０の他方の列の第２ビットメモリ２５０ａ〜２５０ｈに出力され得る状態となる。

また、期間Ｐ７において、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ８を順次アクティブレベルとする。また、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４をアクティブレベルにする期間に走査信号ＳＯ１をアクティブレベルとし、走査信号Ｓ５〜Ｓ８をアクティブレベルにする期間に走査信号ＳＯ２をアクティブレベルとする。メモリ垂直走査回路４５は、走査信号Ｓ１〜Ｓ８、ＳＯ１、ＳＯ２の駆動に合わせて、走査信号Ｓ１２、Ｓ２２、Ｓ３２、Ｓ４２、Ｓ５２、Ｓ６２、Ｓ７２、Ｓ８２、ＳＩ１、ＳＩ２を順次アクティブレベルとする。

この走査において、例えば、走査信号Ｓ１及び走査信号ＳＯ１がアクティブレベルである期間には、走査信号Ｓ１２及び走査信号ＳＩ１がアクティブレベルになる。これにより、スイッチ５５１ａ、５６２、６１がオンになり、第２メモリ２５０の他方の列の第２ビットメモリ２５０ａにアクティブレベルの走査信号Ｓ１２が入力される。このとき、第１ビットメモリ５５０ａが出力したビット信号が、第２メモリ２５０の他方の列の第２ビットメモリ２５０ａに保持される。

同様にして、ＡＤ変換部２１の第１メモリ５５に保持されたＳデータのビット信号が、第２ビットメモリ２５０ａ〜２５０ｄに転送され、保持される。更に、上述の第１メモリ５５と同じ列かつ別の行のＡＤ変換部２１の第１メモリ５５に保持されたＳデータのビット信号が、第２ビットメモリ２５０ｅ〜２５０ｈに転送され、保持される。

また、期間Ｐ１０において、期間Ｐ４と同様に次行の画素１１からのＮデータの転送が行われる。すなわち、第１メモリ５５に保持されたＮデータのビット信号が、第２ビットメモリ２５０ａ〜２５０ｄに転送され、保持される。更に、上述の第１メモリ５５と同じ列かつ別の行のＡＤ変換部２１の第１メモリ５５に保持されたＮデータのビット信号が、第２ビットメモリ２５０ｅ〜２５０ｈに転送され、保持される。

本実施形態においては、第１ビットメモリ５５０ａ〜５５０ｄと第２ビットメモリ２５０ａ〜２５０ｄとの間は伝送線４３により接続されており、シリアルな伝送が行われる。これにより、伝送線４３の数を少なくすることができ、ＡＤ変換領域２２における伝送線４３の配線面積が削減される。

ＡＤ変換領域２２内には、ＡＤ変換を行うための多数の素子が配されている。伝送線４３の配線面積を削減することにより、ＡＤ変換領域２２の面積に制限がある場合であってもＡＤ変換用の素子の数を多く確保することができる。これにより、ＡＤ変換用の素子の数が不十分である場合に生じるＡＤ変換時間の増加を抑制することができる。

シリアル伝送において生じ得る課題として、伝送線４３の寄生容量、メモリの負荷容量等の負荷による伝送速度の低下がある。本実施形態では、第１ビットメモリ５５０ａ〜５５０ｄの出力を束ねる出力回路５６が設けられており、伝送線４３に起因する寄生容量が低減される。また、本実施形態では、第２ビットメモリ２５０ａ〜２５０ｄの入力を束ねるスイッチ６１が設けられており、第２ビットメモリ２５０ａ〜２５０ｄに起因する負荷容量が低減される。

このように、本実施形態では、シリアル伝送を採用した構成において、負荷を低減することで、伝送速度の低下の抑制が実現される。したがって、本実施形態によれば、伝送線の数の増加を抑えつつ、デジタル信号の伝送を高速化することができるＡＤ変換装置及び撮像装置が提供される。

本実施形態において、バッファメモリ２５が設けられていることによる効果を説明する。バッファメモリ２５が設けられていない場合には、本実施形態の撮像装置は、ＡＤ変換領域２２から、バッファメモリ２５を介さずにデジタル信号処理回路２８にデジタル信号が伝送される構成となる。この場合、複数の行及び複数の列をなして配列されたＡＤ変換部２１の中から、指定されたアドレスの行及び列のＡＤ変換部２１からデジタル信号が読み出される。

ＡＤ変換領域２２内には、比較器５１等のＡＤ変換を行うための素子が多く設けられている。したがって、ＡＤ変換領域２２からデジタル信号処理回路２８に直接デジタル信号を伝送する場合には、複数のＡＤ変換部２１とデジタル信号処理回路２８との間の伝送経路の配線長は、ＡＤ変換部２１ごとに異なる。したがって、ＡＤ変換部２１からデジタル信号処理回路２８までの伝送時間が、伝送距離が最長のＡＤ変換部２１を基準に設定されている場合には、ＡＤ変換領域２２からデジタル信号処理回路２８までのデジタル信号の伝送時間が長大化する。一方、ＡＤ変換部２１からデジタル信号処理回路２８までの伝送時間が、伝送距離が最短のＡＤ変換部２１を基準に設定されている場合には、デジタル信号の伝送不良が生じ得る。

これに対し、本実施形態では、ＡＤ変換部２１から、バッファメモリ２５にデジタル信号を伝送し、その後、バッファメモリ２５からデジタル信号処理回路２８にデジタル信号を伝送する。これにより、複数のＡＤ変換部２１からデジタル信号処理回路２８にデジタル信号が伝送される際の伝送時間の差を低減することができる。これにより、デジタル信号の伝送に要する時間を十分に確保しつつ、高速にデジタル信号の伝送を行うことができる。

［第２実施形態］
第１実施形態の図５は、出力回路５６によって束ねられる第１ビットメモリの個数が４個であり、スイッチ６１によって束ねられる第２ビットメモリの個数も４個であることから、これらが同数である例を示している。これに対し、本実施形態では、スイッチ６１によって束ねられる第２ビットメモリの個数が、出力回路５６によって束ねられる第１ビットメモリの個数よりも多い例を示す。

図７は、ＡＤ変換部２１と、バッファメモリ２５の構成を詳細に示すブロック図である。図７において、出力回路５６によって束ねられる第１ビットメモリの個数が４個であり、スイッチ６１によって束ねられる第２ビットメモリの個数は８個である。このように、本実施形態では、スイッチ６１によって束ねられる第２ビットメモリの個数が、出力回路５６によって束ねられる第１ビットメモリの個数よりも多い。

比較器５１は、例えば差動対アンプで構成される素子である。そのため、比較器５１のレイアウトにおける第１方向の長さは、第１ビットメモリ等の素子と比べて長く、無視できない長さとなっている。したがって、複数個の比較器５１が接続された第１ビットメモリを１つの出力回路５６で束ねようとすると、比較器５１の長さだけ、第１ビットメモリの出力端子を束ねる配線が長くなる。そのため、スイッチ６１により第２ビットメモリを束ねる方が、複数個の比較器５１が接続された第１ビットメモリを１つの出力回路５６で束ねるよりも配線設計における制約が少なく、設計が容易である。すなわち、本実施形態のように、スイッチ６１によって束ねられる第２ビットメモリの個数を、出力回路５６によって束ねられる第１ビットメモリの個数よりも多くするか、あるいは、第１実施形態のように、これらを同数とすることが設計制約が少なく望ましい。

本実施形態では、第１実施形態と同様の効果が得られる。更に、第１実施形態及び本実施形態では、スイッチ６１によって束ねられる第２ビットメモリの個数が、出力回路５６によって束ねられる第１ビットメモリの個数以上である構成とすることにより、設計上の制約を少なくすることができる。

なお、図７の構成の場合、第２ビットメモリ２５０ａ〜２５０ｈが１つのスイッチ６１で束ねられているため、図６で示したタイミング図に変更点が生じる。具体的には、本実施形態では、走査信号ＳＩ１は、図６において走査信号ＳＩ１がアクティブになっている期間と、走査信号ＳＩ２がアクティブになっている期間との双方においてアクティブになる。

また、スイッチ６１によって束ねられる第２ビットメモリの個数は、出力回路５６によって束ねられる第１ビットメモリの個数の倍数であることが望ましい。個数の比率が整数であることにより、転送時にビットメモリの余りが生じないため、読み出しを効率よく行うことができる。

［第３実施形態］
第１実施形態及び第２実施形態では、１つの比較器５１に接続されている複数の第１ビットメモリが１つの出力回路５６によって束ねられている例を示している。これに対し、本実施形態では、複数の比較器５１に接続されている複数の第１ビットメモリが、１つの出力回路５６によって束ねられている例を示す。

図８は、ＡＤ変換部２１と、バッファメモリ２５の構成を詳細に示すブロック図である。本実施形態においては、ＡＤ変換領域２２は、図５に示したＡＤ変換部２１と同様の構成を有するＡＤ変換部２１−１（第１のＡＤ変換部）と、ＡＤ変換部２１−１に対して対称にレイアウトされたＡＤ変換部２１−２（第２のＡＤ変換部）とを有する。このように、ＡＤ変換部２１−１、２１−２において、比較器５１と複数のビットメモリとを対称な配置としてもよい。

本実施形態では、図８に示されるように、ＡＤ変換部２１−１の第１ビットメモリ５５０ａ〜５５０ｄとＡＤ変換部２１−２の第１ビットメモリ５５０ｅ〜５５０ｈとが隣接してレイアウトされる。そのため、第２実施形態で述べた比較器５１の長さによる影響が解消され、第１ビットメモリ５５０ａ〜５５０ｄと、第１ビットメモリ５５０ｅ〜５５０ｈとを１つの出力回路５６で束ねることが容易となる。これにより、出力回路５６によって束ねられる第１ビットメモリの個数が、スイッチ６１によって束ねられる第２ビットメモリの個数よりも多い構成も実現可能である。

本実施形態では、第１実施形態の効果に加え、伝送線４３に接続される出力回路５６の個数を少なくすることができるため、伝送線４３により生じる寄生容量の負荷を更に低減することができる。

なお、図８の構成の場合、第１ビットメモリ５５０ａ〜５５０ｈが１つの出力回路５６で束ねられているため、図６で示したタイミング図に変更点が生じる。具体的には、本実施形態では、走査信号ＳＯ１は、図６において走査信号ＳＯ１がアクティブになっている期間と、走査信号ＳＯ２がアクティブになっている期間との双方においてアクティブになる。

［第４実施形態］
第１実施形態では、期間Ｐ４において、走査信号Ｓ１〜Ｓ８、Ｓ１１〜Ｓ８１が順次アクティブレベルになっている。このように、第１実施形態ではすべてのビットのビット信号がシリアル伝送されている。これに対し、本実施形態では、一部のビットのビット信号のみがシリアル伝送される例を示す。

一部のビットのビット信号のみをシリアル伝送する読み出し方法は、シリアル転送の時間を短縮するために、ＡＤ変換の分解能を低下させて読み出しを高速化する目的で用いられる。例えば、図５の回路構成では１つの比較器５１に４個の第１ビットメモリが接続されているため、最大で４ビットの分解能によるＡＤ変換を行うことが可能である。しかしながら、撮像モードによっては、処理の高速化のため、より低分解能でＡＤ変換を行うことにより高速に読み出しを行うことが求められる場合もある。

図９は、本実施形態の撮像装置の動作を示すタイミング図である。本実施形態では、ＡＤ変換部２１、バッファメモリ２５等の回路構成は第１実施形態と同一であるが、ＡＤ変換の分解能が３ビットである点が第１実施形態と異なっているものとする。

期間Ｐ２４において、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ３、Ｓ５〜Ｓ７を順にアクティブレベルとする。また、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ３がアクティブレベルになる期間に走査信号ＳＯ１をアクティブレベルとし、走査信号Ｓ５〜Ｓ７がアクティブレベルになる期間に走査信号ＳＯ２をアクティブレベルとする。

また、期間Ｐ２４において、メモリ垂直走査回路４５は、走査信号Ｓ１〜Ｓ３、Ｓ５〜Ｓ７のそれぞれがアクティブレベルになる期間に、走査信号Ｓ１１〜Ｓ３１、Ｓ５１〜Ｓ７１を順にアクティブレベルとする。また、メモリ垂直走査回路４５は、走査信号Ｓ１１〜Ｓ３１がアクティブレベルになる期間に走査信号ＳＩ１をアクティブレベルとし、走査信号Ｓ５１〜Ｓ７１がアクティブレベルになる期間に走査信号ＳＩ２をアクティブレベルとする。このように、本実施形態では、走査信号Ｓ４、Ｓ８、Ｓ４１、Ｓ８１がアクティブレベルにならず、ビット信号が３ビット分のみ転送される点が第１実施形態と異なる。なお、期間Ｐ２７、Ｐ３０においては、図９に示されるように、期間Ｐ２４と同様の走査が行われるため説明を省略する。

本実施形態では、ＡＤ変換の分解能が３ビットであるため、４ビット目のビット信号は不要となる。ビット信号が３ビット分のみ転送することにより、シリアル伝送の時間を短縮することができ、第１実施形態と比べて処理を高速化することができる。

なお、第１実施形態の読み出し方法と、第４実施形態の読み出し方法は、撮影モードの選択等に応じて切り替え可能であってもよい。第１実施形態のように、第１の個数（本例では４個）のビットメモリによりデジタル信号が保持されるモードを第１のモードとし、第４実施形態のように、第２の個数（本例では３個）のビットメモリによりデジタル信号が保持されるモードを第２のモードとする。この場合、第２の個数は第１の個数よりも少ない。すなわち、ＡＤＣ走査回路４１、メモリ垂直走査回路４５により選択されるビットメモリの個数を変更することで、第１のモードと第２のモードの切り替えが実現され、撮影モード等の状況に応じて適切な速度での処理が可能となる。

［第５実施形態］
第４実施形態では、一部のビットのビット信号のみをシリアル伝送することにより読み出しを高速化する例を示した。これに対し本実施形態では、一部のＡＤ変換部に保持されたビット信号のみをシリアル伝送することによる読み出しの高速化の例を示す。

まず、図１０及び図１１を参照して本実施形態の撮像装置の構成を説明する。図１０は、本実施形態の撮像装置における第１チップ１と第２チップ５との接続及びＡＤ変換部２１−３、２１−４の構成を示す図である。図１１は、本実施形態の画素１１１の回路構成を示す図である。

図１１に示されるように、本実施形態の画素１１１は、２つの選択トランジスタ６０８−１、６０８−２を有している。２つの選択トランジスタ６０８−１、６０８−２のドレインはいずれも増幅トランジスタ６０７のソースに接続されている。選択トランジスタ６０８−１のソースは、信号線１２０１に接続されており、選択トランジスタ６０８−２のドレインは、信号線１２０２に接続されている。垂直走査回路２４は、制御線１６６５を介して、選択トランジスタ６０８−１を制御する制御信号ＰＳＥＬ１ｘを供給し、制御線１６６６を介して、選択トランジスタ６０８−２を制御する制御信号ＰＳＥＬ２ｘを供給する。

次に図１０を参照して、画素１１１とＡＤ変換部２１−３、２１−４との接続関係を説明する。図１０には、第１チップ１に配された４行２列分の画素１１１と、第２チップ５に配された２行２列分のＡＤ変換部２１−３及びＡＤ変換部２１−４との接続が示されている。各画素１１１には、２本の信号線１２０１、１２０２と、２本の制御線１６６５、１６６６が接続される。なお、図１０において、制御線１６６５、１６６６により供給される制御信号には、例えばＰＥＳＬ１ｘ［ｎ］のように末尾に行番号を付すことにより各行の制御信号を区別した表示がなされている。

画素１１１は、制御信号ＰＳＥＬ１ｘがアクティブレベルのときには信号線１２０１に信号を出力し、制御信号ＰＳＥＬ２ｘがアクティブレベルのときには信号線１２０２に信号を出力する。本構成において、異なる行の制御信号ＰＳＥＬ１ｘ、ＰＳＥＬ２ｘをともにアクティブレベルにすることにより、２行分の画素１１１から並行して信号を出力させることができる。信号線１２０１は、接続部３を介してＡＤ変換部２１−３に接続されており、信号線１２０２は、接続部３を介してＡＤ変換部２１−４に接続されている。これにより、ＡＤ変換部２１−３、２１−４は、２行分の画素１１１から出力された信号を並行してＡＤ変換することができる。なお、上述のように２行分を並行して読み出すことは必須ではなく、例えば、信号線１２０１とＡＤ変換部２１−３のみを用いることで１行ずつ読み出してもよい。また、高速に読み出す必要がある場合と高速に読み出す必要がない場合とで２行ずつ読み出すモードと１行ずつ読み出すモードとが切り替え可能であってもよい。

図１２は、本実施形態の撮像装置の動作を示すタイミング図である。本タイミング図は、ｎ行目とｎ＋１行目の２行の画素１１１を１行ずつ順次読み出す場合の動作を示している。図１２には、制御信号ＰＳＥＬ２ｘが図示されていないが、すべての行の制御信号ＰＳＥＬ２ｘはノンアクティブレベルであるものとする。また、制御信号Ｔｘ、Ｒｘは、行番号の表示を省略しているが、読み出される行の制御信号Ｔｘ、Ｒｘがアクティブレベルになるものとする。

期間Ｐ４１において、制御信号ＰＳＥＬ１ｘ［ｎ］がアクティブレベルになり、ｎ行目の画素１１１が信号線１２０１に接続される。また、期間Ｐ４２において、制御信号ＰＳＥＬ１ｘ［ｎ＋１］がアクティブレベルになり、ｎ＋１行目の画素１１１が信号線１２０１に接続される。

期間Ｐ４１内の期間Ｐ５４において、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４を順にアクティブレベルとする。また、ＡＤＣ走査回路４１は、走査信号Ｓ１〜Ｓ４がアクティブレベルになる期間に走査信号ＳＯ１をアクティブレベルとする。

また、期間Ｐ５４において、メモリ垂直走査回路４５は、走査信号Ｓ１〜Ｓ４のそれぞれがアクティブレベルになる期間に、走査信号Ｓ１１〜Ｓ４１を順にアクティブレベルとする。また、メモリ垂直走査回路４５は、走査信号Ｓ１１〜Ｓ４１がアクティブレベルになる期間に走査信号ＳＩ１をアクティブレベルとする。期間Ｐ５７、Ｐ６０においても同様の走査が行われる。

このように、本実施形態では、走査信号Ｓ５〜Ｓ８、ＳＯ２がアクティブレベルにならない点が第１実施形態等と異なる。これにより、本モードでは使用されていないＡＤ変換部２１−４の第１ビットメモリの走査がスキップされ、シリアル転送期間の短縮が実現される。

なお、第１実施形態のようにすべてのＡＤ変換部の第１ビットメモリを走査する第１のモードと、図１２のように一部のＡＤ変換部の第１ビットメモリを走査しない第２のモードとは、撮影モードの選択等に応じて切り替え可能であってもよい。第１のモードでは、第１の個数のＡＤ変換部（メモリ領域）によりデジタル信号が保持され、第２のモードでは、第２の個数のＡＤ変換部（メモリ領域）によりデジタル信号が保持される。この場合、第２の個数は第１の個数よりも少ない。すなわち、ＡＤＣ走査回路４１、メモリ垂直走査回路４５により選択されるＡＤ変換部（メモリ領域）の個数を変更することで、第１のモードと第２のモードの切り替えが実現され、撮影モード等の状況に応じて適切な速度での処理が可能となる。

［第６実施形態］
第１実施形態乃至第５実施形態では、撮像装置は第１チップ１及び第２チップ５の２つのチップにより構成されている。しかしながら、撮像装置を構成するチップの個数は２つに限定されるものではなく、１つであってもよく、３つ以上であってもよい。本実施形態では、撮像装置が３つのチップで構成される場合の例を説明する。

図１３は、本実施形態の撮像装置の概略構成を示す分解斜視図である。撮像装置は、第１チップ１０１、第２チップ１０２及び第３チップ１０３がこの順に積層された構造をなしている。図１３では、第１チップ１０１、第２チップ１０２及び第３チップ１０３を上下に離して表示している。

第１チップ１０１は、複数の行及び複数の列に渡って配された画素１１を有する。画素１１の構成は、例えば、図２と同様の構成であり、光電変換部１３を含む。第２チップ１０２は、複数の行及び複数の列に渡って配されたＡＤ変換部２１−５を有する。第３チップ１０３は、複数のバッファメモリ２５及び複数のデジタル信号処理回路２８を有する。

図１４（ａ）は、第２チップ１０２の構成を示すブロック図である。第２チップ１０２は、ＡＤ変換領域２２、垂直走査回路２４、タイミングジェネレータ３０及びランプ信号生成部３５を有する。ＡＤ変換領域２２は、複数の行及び複数の列に渡って配された複数のＡＤ変換部２１−５を含む。

図１４（ｂ）は、第３チップ１０３の構成を示すブロック図である。第３チップ１０３は、バッファメモリ２５、デジタル信号処理回路２８、カウンタ３１、データインターフェース部３７及び第１メモリ５５を有する。

図１４（ｃ）は、ＡＤ変換部２１−５の構成をより詳細に示すブロック図である。比較器５１は、画素１１からのアナログ信号とランプ信号ＶＲＭＰとを比較した結果を示す比較結果信号を第３チップ１０３に配されている第１メモリ５５に出力する。

以上のように、本実施形態の撮像装置は、第１実施形態乃至第５実施形態とは異なり、ＡＤ変換部２１−５の外部に第１メモリ５５が設けられている。より具体的には、第１メモリ５５は、第３チップ１０３に配されているため、ＡＤ変換部２１−５とは別のチップに配されている。

このように、本実施形態の撮像装置は、第１チップ１０１、第２チップ１０２及び第３チップ１０３の３つのチップにより構成されている。また、本実施形態の撮像装置は、比較器５１を有するＡＤ変換部２１−５と、ＡＤ変換部２１−５の出力を受ける第１メモリ５５とが別のチップに設けられている。このような構成であっても、第１実施形態と同様の効果が得られる。

［第７実施形態］
第１実施形態乃至第６実施形態の撮像装置では、画素を構成する素子とＡＤ変換部を構成する素子が別々に設けられている。しかしながら、画素を構成する素子とＡＤ変換部を構成する素子の一部が共有されていてもよい。本実施形態では、図２における増幅トランジスタ６０７が比較器を構成する素子の一部を兼ねている例を説明する。

図１５は、本実施形態に係る撮像装置の回路構成を示す図である。第１チップ１は、複数の画素３１１を有しており、第２チップ５は、複数のＡＤ変換部３２１とランプ信号生成部３５とを有している。

画素３１１は、光電変換部１３、転送トランジスタ６０３、リセットトランジスタ６０６、入力トランジスタ９１１、９１２及び電流源トランジスタ９１３を有している。入力トランジスタ９１１、９１２及び電流源トランジスタ９１３はＮチャネル型のＭＯＳトランジスタである。

ＡＤ変換部３２１は、第１メモリ５５及び負荷トランジスタ９１４、９１５を有している。負荷トランジスタ９１４、９１５は、Ｐチャネル型のＭＯＳトランジスタである。

光電変換部１３、転送トランジスタ６０３及びリセットトランジスタ６０６の接続関係は図２と同様である。転送トランジスタ６０３のドレイン、リセットトランジスタ６０６のソース及び入力トランジスタ９１２のゲートが接続されているノードは、ＦＤ領域６０５をなしている。

入力トランジスタ９１１のソース及び入力トランジスタ９１２のソースは、電流源トランジスタ９１３のドレインに接続されている。電流源トランジスタ９１３のゲートには、電流源トランジスタ９１３を定電流源として動作させるように所定の電圧が印加される。電流源トランジスタ９１３のソースは接地電圧線に接続されている。入力トランジスタ９１１のゲートには、ランプ信号生成部３５からランプ信号ＶＲＭＰが入力される。

入力トランジスタ９１１のドレインは、負荷トランジスタ９１４のドレインと接続されており、入力トランジスタ９１２のドレインは、負荷トランジスタ９１５のドレインと接続されている。負荷トランジスタ９１４、９１５のソースは、電源電圧線Ｖｄｄに接続されている。負荷トランジスタ９１４のゲート、負荷トランジスタ９１４のドレイン及び負荷トランジスタ９１５のゲートは相互に接続されている。このように、負荷トランジスタ９１４、９１５はカレントミラー回路を構成している。入力トランジスタ９１２のドレイン及び負荷トランジスタ９１５のドレインの接続ノードは第１メモリ５５に接続されている。

入力トランジスタ９１１、９１２、電流源トランジスタ９１３及び負荷トランジスタ９１４、９１５は差動対９１０を構成している。入力トランジスタ９１１のゲート及び入力トランジスタ９１２のゲートは差動対９１０の入力端子であり、入力トランジスタ９１２のドレイン及び負荷トランジスタ９１５のドレインの接続ノードは、差動対９１０の出力端子である。差動対９１０は、入力トランジスタ９１１のゲートの電位と入力トランジスタ９１２のゲートの電位とを比較した結果を示す比較結果信号を第１メモリ５５に出力する。このように、差動対９１０は光電変換部１３で生成された電荷に基づくアナログ信号とランプ信号ＶＲＭＰとを比較する比較器である。

本実施形態の撮像装置においては、画素３１１の入力トランジスタ９１２が光電変換部１３で生成された電荷に基づく電位を増幅する増幅トランジスタの機能と、差動対９１０の入力トランジスタの機能とを兼ねている。また、差動対９１０を構成する複数のトランジスタは、第１チップ１と第２チップ５との間に分かれて配されている。このような構成であっても、第１実施形態と同様の効果が得られる。

［第８実施形態］
図１６は、本実施形態による撮像システム５００の構成を示すブロック図である。本実施形態の撮像システム５００は、上述の各実施形態で述べた撮像装置のいずれかの構成を適用した撮像装置２００を含む。撮像システム５００の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図１６は、一例としてデジタルスチルカメラの構成例を示している。

図１６に例示した撮像システム５００は、撮像装置２００、被写体の光学像を撮像装置２００に結像させるレンズ５０２０、レンズ５０２０を通過する光量を可変にするための絞り５０４、レンズ５０２０の保護のためのバリア５０６を有する。レンズ５０２０及び絞り５０４は、撮像装置２００に光を集光する光学系である。

また、撮像システム５００は、撮像装置２００から出力される出力信号の処理を行う信号処理部５０８０を有する。信号処理部５０８０は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。

撮像システム５００は、更に、画像データを一時的に記憶するための一時記憶部５１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）５１２を有する。更に撮像システム５００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体５１４、記録媒体５１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）５１６を有する。なお、記録媒体５１４は、撮像システム５００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム５００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部５１８、撮像装置２００と信号処理部５０８０に各種タイミング信号を出力するタイミング発生部５２０を有する。ここで、タイミング信号等は外部から入力されてもよく、撮像システム５００は、少なくとも撮像装置２００と、撮像装置２００から出力された出力信号を処理する信号処理部５０８０とを有すればよい。全体制御・演算部５１８及びタイミング発生部５２０は、撮像装置２００の制御機能の一部又は全部を実施するように構成してもよい。

撮像装置２００は、画像用信号を信号処理部５０８０に出力する。信号処理部５０８０は、撮像装置２００から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部５０８０は、画像用信号を用いて、画像を生成する。

上述した各実施形態の撮像装置を用いて撮像システム５００を構成することにより、より高速な撮像が可能な撮像システム５００を実現することができる。

［第９実施形態］
本実施形態の撮像システム７０１及び車両７００について、図１７（ａ）、図１７（ｂ）及び図１８を用いて説明する。図１７（ａ）及び図１７（ｂ）は、本実施形態による撮像システム７０１及び車両７００の構成例を示す図である。図１８は、本実施形態による撮像システム７０１の動作を示すフローチャートである。

本実施形態では、車載カメラに関する撮像システム７０１の一例を示す。図１７（ａ）及び図１７（ｂ）は、車両システムとこれに搭載される撮像システム７０１の一例を示したものである。撮像システム７０１は、撮像装置７０２、画像前処理部７１５、集積回路７０３、光学系７１４を含む。光学系７１４は、撮像装置７０２に被写体の光学像を結像する。撮像装置７０２は、光学系７１４により結像された被写体の光学像を電気信号に変換する。撮像装置７０２は、上述の各実施形態のいずれかの撮像装置である。画像前処理部７１５は、撮像装置７０２から出力された信号に対して所定の信号処理を行う。画像前処理部７１５の機能は、撮像装置７０２内に組み込まれていてもよい。撮像システム７０１には、光学系７１４、撮像装置７０２及び画像前処理部７１５が、少なくとも２組設けられており、各組の画像前処理部７１５からの出力が集積回路７０３に入力されるようになっている。

集積回路７０３は、撮像システム用途向けの集積回路であり、メモリ７０５を含む画像処理部７０４、光学測距部７０６、視差演算部７０７、物体認知部７０８、異常検出部７０９を含む。画像処理部７０４は、画像前処理部７１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ７０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部７０６は、被写体の合焦や、測距を行う。視差演算部７０７は、複数の撮像装置７０２により取得された複数の画像データから視差（視差画像の位相差）の算出を行う。物体認知部７０８は、車、道、標識、人等の被写体の認知を行う。異常検出部７０９は、撮像装置７０２の異常を検出すると、主制御部７１３に異常を発報する。

集積回路７０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

主制御部７１３は、撮像システム７０１、車両センサ７１０、制御ユニット７２０等の動作を統括・制御する。なお、主制御部７１３を持たず、撮像システム７０１、車両センサ７１０、制御ユニット７２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）構成であってもよい。

集積回路７０３は、主制御部７１３からの制御信号を受け、あるいは自身の制御部によって、撮像装置７０２に制御信号及び設定値を送信する機能を有する。例えば、集積回路７０３は、撮像装置７０２内のスイッチ（トランジスタ）をパルス駆動させるための設定、フレーム毎にスイッチを切り替える設定等を送信する。

撮像システム７０１は、車両センサ７１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ７１０は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム７０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部７１１に接続されている。特に、衝突判定機能に関しては、撮像システム７０１や車両センサ７１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、運転支援制御部７１１は、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。

また、撮像システム７０１は、衝突判定部での判定結果に基づいて、運転者に警報を発する警報装置７１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部７１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置７１２は、音等の警報を鳴らす、カーナビゲーションシステム、メーターパネル等の表示部画面に警報情報を表示する、シートベルト又はステアリングに振動を与える等により運転者に警告を行う。

本実施形態では、車両７００の周囲、例えば前方又は後方を撮像システム７０１により撮影する。図１７（ｂ）は、車両前方を撮像システム７０１で撮像する場合の撮像システム７０１の配置例を示している。

２つの撮像装置７０２は、車両７００の前方に配置される。具体的には、車両７００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの撮像装置７０２が線対称に配置されると、車両７００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置７０２は、運転者が運転席から車両７００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置７１２は、運転者の視野に入りやすい配置が好ましい。

次に、撮像システム７０１における撮像装置７０２の故障検出動作について、図１８を用いて説明する。撮像装置７０２の故障検出動作は、図１８に示すステップＳ８１０〜Ｓ８８０に従って実施される。なお、本故障検出動作における前提として、撮像装置７０２は、撮像のための有効画素（画像取得用画素）と故障検出のための故障検出画素を備えているものとする。

ステップＳ８１０は、撮像装置７０２のスタートアップ時の設定を行うための処理である。すなわち、撮像システム７０１の外部（例えば主制御部７１３）又は撮像システム７０１の内部の装置が、撮像装置７０２の動作のための設定を撮像装置７０２に送信することにより、撮像装置７０２の撮像動作及び故障検出動作が開始する。

次いで、ステップＳ８２０において、撮像装置７０２は、有効画素から画素信号を取得する。また、ステップＳ８３０において、撮像装置７０２は、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ８２０とステップＳ８３０との順序は逆でもよい。

次いで、ステップＳ８４０において、撮像装置７０２は、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との一致又は不一致を判定する該非判定を行う。

ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、処理はステップＳ８５０に移行する。ステップＳ８５０において、撮像装置７０２は、撮像動作が正常に行われていると判定し、処理はステップＳ８６０へと移行する。ステップＳ８６０において、撮像装置７０２は、走査行の画素信号をメモリ７０５に送信する。メモリ７０５は、走査行の画素信号を一次保存する。その後、処理はステップＳ８２０に戻り、故障検出動作を継続する。

一方、ステップＳ８４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理はステップＳ８７０に移行する。ステップＳ８７０において、撮像装置７０２は、撮像動作に異常があると判定し、主制御部７１３又は警報装置７１２に警報を発報する。警報装置７１２は、運転者に異常が検出されたことを通知する。その後、ステップＳ８８０において、撮像装置７０２は停止し、撮像システム７０１の動作が終了する。

なお、本実施形態では、１行の読み出しごとにステップＳ８２０からステップＳ８６０の故障検出処理がループする例を示したが、故障検出処理の周期はこの例に限定されない。例えば、複数行の読み出しごとに故障検出処理が行われてもよく、１フレームごとに故障検出動作が行われてもよい。

なお、ステップＳ８７０における警報装置７１２による警報の発報先は車両７００の外部であってもよい。この場合、警報のための信号は、無線ネットワークを介して、車両７００の外部に送信され得る。

また、本実施形態では、他の車両と衝突しないようにするための制御を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、撮像システム７０１は、車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上述の実施形態に限定されるものではなく種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した構成又は他の実施形態の一部の構成と置換した構成も本発明の実施形態である。

上述の実施形態において、比較器５１に入力される参照信号としては、ランプ信号ＶＲＭＰが例示されている。しかしながら、用いられ得る参照信号はこれに限定されるものではなく、例えば、比較器５１に入力される参照信号は、逐次比較型のＡＤ変換に用いられる参照信号であってもよい。

また、上述の実施形態において撮像装置の動作は、画素における電荷蓄積期間の開始時刻及び終了時刻が画素の行ごとに異なるローリングシャッタ動作が前提とされている。しかしながら、撮像装置の動作は、これに限定されるものではなく、電荷蓄積期間の開始時刻及び終了時刻が複数の行及び複数の列の間で一致しているグローバルシャッタ動作であってもよい。

また、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらの例示によって本発明の技術的範囲が限定的に解釈されてはならない。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な態様で実施することができる。

２１ ＡＤ変換部
２２ ＡＤ変換領域
４１ ＡＤＣ走査回路
４３ 伝送線
５１ 比較器
５６ 出力回路
５５０ａ−５５０ｈ 第１ビットメモリ

Claims (18)

1. 入力されたアナログ信号と参照信号とを比較する比較器と、
   前記比較器による比較結果に基づいて生成された複数のビットを含むデジタル信号のうちの互いに異なる１ビットのビット信号を各々が保持する複数の第１ビットメモリと、
   前記複数の第１ビットメモリの各々から出力される前記ビット信号が共通に入力される出力回路と、
   前記出力回路から出力される前記ビット信号を伝送する伝送線と、
   前記出力回路に前記ビット信号を出力する第１ビットメモリを、前記複数の第１ビットメモリから順次選択する第１走査回路と、
   を有することを特徴とするＡＤ変換装置。
2. 入力されたアナログ信号と参照信号とを比較する比較器と、
   前記比較器による比較結果に基づいて生成された複数のビットを含むデジタル信号のうちの互いに異なる１ビットのビット信号を各々が保持する複数の第１ビットメモリと、
   前記複数の第１ビットメモリの各々から出力される前記ビット信号を伝送する伝送線と、
   前記ビット信号を出力する第１ビットメモリを、前記複数の第１ビットメモリから順次選択する第１走査回路と、
   前記複数の第１ビットメモリの各々から出力される前記ビット信号が前記伝送線を介して共通に入力される入力回路と、
   前記入力回路から出力される前記ビット信号を受けることにより、互いに異なる１ビットのビット信号を各々が保持する複数の第２ビットメモリと、
   前記入力回路から出力される前記ビット信号を受ける第２ビットメモリを、前記複数の第２ビットメモリから順次選択する第２走査回路と、
   を有することを特徴とするＡＤ変換装置。
3. 前記複数の第１ビットメモリの各々から出力される前記ビット信号が前記伝送線を介して共通に入力される入力回路と、
   前記入力回路から出力される前記ビット信号を受けることにより、互いに異なる１ビットのビット信号を各々が保持する複数の第２ビットメモリと、
   前記入力回路から出力される前記ビット信号を受ける第２ビットメモリを、前記複数の第２ビットメモリから順次選択する第２走査回路と、
   を更に有することを特徴とする請求項１に記載のＡＤ変換装置。
4. １つの前記入力回路が前記ビット信号を出力する前記複数の第２ビットメモリの個数は、１つの前記出力回路に前記ビット信号を共通に入力する前記複数の第１ビットメモリの個数以上である
   ことを特徴とする請求項３に記載のＡＤ変換装置。
5. １つの前記入力回路が前記ビット信号を出力する前記複数の第２ビットメモリの個数は、１つの前記出力回路に前記ビット信号を共通に入力する前記複数の第１ビットメモリの個数の倍数である
   ことを特徴とする請求項４に記載のＡＤ変換装置。
6. 前記比較器と前記複数の第１ビットメモリとを各々が有する第１のＡＤ変換部及び第２のＡＤ変換部を有し、
   前記第１のＡＤ変換部における前記比較器と前記複数の第１ビットメモリの配置と、前記第２のＡＤ変換部における前記比較器と前記複数の第１ビットメモリの配置とが対称である
   ことを特徴とする請求項１乃至５のいずれか１項に記載のＡＤ変換装置。
7. 前記複数の第１ビットメモリのうちの第１の個数の第１ビットメモリを用いて前記デジタル信号が保持される第１のモードと、
   前記複数の第１ビットメモリのうちの、前記第１の個数よりも少ない第２の個数の第１ビットメモリを用いて前記デジタル信号が保持される第２のモードと、
   が切り替え可能である
   ことを特徴とする請求項１乃至６のいずれか１項に記載のＡＤ変換装置。
8. 前記第１のモードと前記第２のモードの切り替えは、前記第１走査回路により選択される第１ビットメモリの個数を変更することにより行われる
   ことを特徴とする請求項７に記載のＡＤ変換装置。
9. 前記複数の第１ビットメモリを有するメモリ領域を複数個有し、
   第１の個数のメモリ領域に含まれる前記複数の第１ビットメモリを用いて前記デジタル信号が保持される第１のモードと、
   前記第１の個数よりも少ない第２の個数のメモリ領域に含まれる前記複数の第１ビットメモリを用いて前記デジタル信号が保持される第２のモードと、
   が切り替え可能である
   ことを特徴とする請求項１乃至６のいずれか１項に記載のＡＤ変換装置。
10. 前記第１のモードと前記第２のモードの切り替えは、前記第１走査回路により選択されるメモリ領域の個数を変更することにより行われる
    ことを特徴とする請求項９に記載のＡＤ変換装置。
11. 時間に応じて値が変化するカウント信号を生成するカウンタを更に有し、
    前記参照信号は、電位が時間に応じて単調増加又は単調減少するランプ信号であり、
    前記複数の第１ビットメモリは、前記比較器の出力信号のレベルが変化したタイミングに応じたカウント信号を前記ビット信号として保持する
    ことを特徴とする請求項１乃至１０のいずれか１項に記載のＡＤ変換装置。
12. 入射光に応じた電荷を生成する光電変換部と、
    前記電荷に基づくアナログ信号が入力される請求項１乃至１１のいずれか１項に記載のＡＤ変換装置と、
    を有することを特徴とする撮像装置。
13. 積層された第１チップと第２チップとを有し、
    前記光電変換部は、前記第１チップに配されており、
    前記複数の第１ビットメモリは、前記第２チップに配されている
    ことを特徴とする請求項１２に記載の撮像装置。
14. 前記比較器は複数のトランジスタを含み、
    前記複数のトランジスタの一部は、前記第１チップに配されており、
    前記複数のトランジスタの他の一部は、前記第２チップに配されている
    ことを特徴とする請求項１３に記載の撮像装置。
15. 積層された第１チップと第２チップと第３チップとを有し、
    前記光電変換部は、前記第１チップに配されており、
    前記比較器は、前記第２チップに配されており、
    前記複数の第１ビットメモリは、前記第３チップに配されている
    ことを特徴とする請求項１２に記載の撮像装置。
16. 前記光電変換部で生成された電荷が転送されるフローティングディフュージョン領域を更に有し、
    前記比較器は、入力トランジスタを有し、
    前記入力トランジスタのゲートが前記フローティングディフュージョン領域に接続されている
    ことを特徴とする請求項１２乃至１５のいずれか１項に記載の撮像装置。
17. 請求項１２乃至１６のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理部と、
    を有することを特徴とする撮像システム。
18. 請求項１２乃至１６のいずれか１項に記載の撮像装置を有する移動体であって、
    前記撮像装置から出力される信号に基づいて前記移動体の制御を行う制御部を有する
    ことを特徴とする移動体。

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