JP2020021828A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
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Abstract
【課題】バンドギャップが広くて絶縁耐圧に優れる半導体装置およびその製造方法を提供する。【解決手段】半導体装置はａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である酸化ガリウムの結晶を含む半導体層とゲート電極と、半導体層と前記ゲート電極との間に設けられた絶縁体層とを備える。また、その製造方法はドーパントを含有する窒化ガリウム結晶基板を準備する工程と結晶基板上に酸化ガリウム半導体層を形成する工程と酸化ガリウム半導体層の上に絶縁体層を形成する工程と絶縁体層の上にゲート電極を形成する工程を含む。【選択図】図１
Description
本発明は、半導体装置および半導体装置の製造方法に係り、特にバンドギャップが広くキャリア移動度の高い半導体装置およびその半導体装置の製造方法に関する。
近年、高パワーデバイスは、需要が急激に高まっていて、すでにハイブリッド車や高効率電車のキーデバイスになっている。そして、高パワーデバイスは、今後のスマート社会を支えるキーデバイスと位置づけられている。このため、高パワーデバイスの需要は今後も益々高まっていくものと考えられている。
高パワーデバイスを提供するためにはバンドギャップの広い半導体が必要になる。
広バンドギャップの半導体の中でも酸化ガリウム（Ｇａ2Ｏ3）は、４．８〜５．０ｅＶという極めて広いバンドギャップを有するため、近年特に注目を集めている半導体である。このため、Ｇａ2Ｏ3を用いた半導体装置の開発が精力的に進められており、例えば特許文献１に開示がある。そこでは、酸化ガリウム半導体としてβ−Ｇａ2Ｏ3が用いられている。
広バンドギャップの半導体の中でも酸化ガリウム（Ｇａ2Ｏ3）は、４．８〜５．０ｅＶという極めて広いバンドギャップを有するため、近年特に注目を集めている半導体である。このため、Ｇａ2Ｏ3を用いた半導体装置の開発が精力的に進められており、例えば特許文献１に開示がある。そこでは、酸化ガリウム半導体としてβ−Ｇａ2Ｏ3が用いられている。
ここで、β−Ｇａ2Ｏ3は安定な構造の結晶であり、結晶格子がａ＝１．２２１４ｎｍ、ｂ＝０．３０３７１ｎｍ、ｃ＝０．５７９８１ｎｍ、α＝γ＝９０°、β＝１０８．８３°の単斜晶系の結晶である。そのバンドギャップは４．８〜４．９ｅＶであり、臨界電界強度は約８ＭＶ／ｃｍと見積られている。
β−Ｇａ2Ｏ3半導体は広いバンドギャップを有し、絶縁耐圧が高いため、高パワー用途の半導体装置（例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ））として注目を集めているが、キャリアの移動度が低く、高周波デバイスや高速のロジック適用に難があるという問題があった。
本発明が解決しようとする課題は、バンドギャップが広くて絶縁耐圧に優れ、かつキャリアの移動度が高い半導体装置およびその製造方法を提供することである。
本発明が解決しようとする課題は、バンドギャップが広くて絶縁耐圧に優れ、かつキャリアの移動度が高い半導体装置およびその製造方法を提供することである。
本発明の構成を下記に示す。
（構成１）
酸化ガリウムの結晶を含む半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。
（構成２）
酸化ガリウムの結晶からなる半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。
（構成３）
前記酸化ガリウムの結晶は、六方晶または立方晶の少なくとも何れかの結晶である、構成１または２記載の半導体ナノシート。
（構成４）
前記半導体層の表面粗さが０ｎｍ以上０．５ｎｍ以下である、構成１から３の何れかに記載の半導体装置。
（構成５）
前記半導体層の表面粗さが０ｎｍ以上０．２ｎｍ以下である、構成１から３の何れかに記載の半導体装置。
（構成６）
前記半導体層はｎ型半導体である、構成１から５の何れか１記載の半導体装置。
（構成７）
前記半導体層は、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上のドーパントを含む、構成１から６の何れか１記載の半導体装置。
（構成８）
前記絶縁体層が、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物を有する、構成１から７の何れか１記載の半導体装置。
（構成９）
前記ゲート電極が、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つを有する、構成１から８の何れか１記載の半導体装置。
（構成１０）
構成１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に酸化ガリウム半導体層を形成する酸化ガリウム半導体層形成工程と、
前記酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。
（構成１１）
構成１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に第１の酸化ガリウム半導体層を形成する第１の酸化ガリウム半導体層形成工程と、
前記第１の酸化ガリウム半導体層の上に酸化ガリウム層をエピタキシャル形成する酸化ガリウム形成工程と、
前記酸化ガリウムにドーパントを注入して第２の酸化ガリウム半導体層を形成するドーパント注入工程と、
前記第２の酸化ガリウム半導体層の上に剛性を有する基体を被着形成する基体形成工程と、
前記窒化ガリウム結晶基板を除去する窒化ガリウム結晶基板除去工程と、
前記第１の酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。
（構成１２）
前記窒化ガリウム結晶基板はウルツ鉱構造の単結晶である、構成１０または１１記載の半導体装置の製造方法。
（構成１３）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つを使用して表面処理するステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
（構成１４）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、５００℃以下でプラズマ酸化、オゾン酸化の少なくとも何れか１の酸化処理をするステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
（構成１５）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板上に、７００℃以下で電子ビーム蒸着、７００℃以下でＭＢＥ、８７０℃以下でＣＶＤ、７００℃以下でＨＶＰＥ、４００℃以下でＡＬＤ、５００℃以下でスパッタリングからなる群から選択された少なくとも１つの方法を使用して酸化物を形成するステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
（構成１）
酸化ガリウムの結晶を含む半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。
（構成２）
酸化ガリウムの結晶からなる半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。
（構成３）
前記酸化ガリウムの結晶は、六方晶または立方晶の少なくとも何れかの結晶である、構成１または２記載の半導体ナノシート。
（構成４）
前記半導体層の表面粗さが０ｎｍ以上０．５ｎｍ以下である、構成１から３の何れかに記載の半導体装置。
（構成５）
前記半導体層の表面粗さが０ｎｍ以上０．２ｎｍ以下である、構成１から３の何れかに記載の半導体装置。
（構成６）
前記半導体層はｎ型半導体である、構成１から５の何れか１記載の半導体装置。
（構成７）
前記半導体層は、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上のドーパントを含む、構成１から６の何れか１記載の半導体装置。
（構成８）
前記絶縁体層が、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物を有する、構成１から７の何れか１記載の半導体装置。
（構成９）
前記ゲート電極が、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つを有する、構成１から８の何れか１記載の半導体装置。
（構成１０）
構成１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に酸化ガリウム半導体層を形成する酸化ガリウム半導体層形成工程と、
前記酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。
（構成１１）
構成１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に第１の酸化ガリウム半導体層を形成する第１の酸化ガリウム半導体層形成工程と、
前記第１の酸化ガリウム半導体層の上に酸化ガリウム層をエピタキシャル形成する酸化ガリウム形成工程と、
前記酸化ガリウムにドーパントを注入して第２の酸化ガリウム半導体層を形成するドーパント注入工程と、
前記第２の酸化ガリウム半導体層の上に剛性を有する基体を被着形成する基体形成工程と、
前記窒化ガリウム結晶基板を除去する窒化ガリウム結晶基板除去工程と、
前記第１の酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。
（構成１２）
前記窒化ガリウム結晶基板はウルツ鉱構造の単結晶である、構成１０または１１記載の半導体装置の製造方法。
（構成１３）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つを使用して表面処理するステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
（構成１４）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、５００℃以下でプラズマ酸化、オゾン酸化の少なくとも何れか１の酸化処理をするステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
（構成１５）
前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板上に、７００℃以下で電子ビーム蒸着、７００℃以下でＭＢＥ、８７０℃以下でＣＶＤ、７００℃以下でＨＶＰＥ、４００℃以下でＡＬＤ、５００℃以下でスパッタリングからなる群から選択された少なくとも１つの方法を使用して酸化物を形成するステップを含む、構成１０から１２の何れか１記載の半導体装置の製造方法。
本発明によれば、半導体層のバンドギャップが広くて絶縁耐圧に優れ,かつ移動度の高い半導体装置（ＭＩＳＦＥＴ、ＭＯＳＦＥＴなど）およびその製造方法を提供することが可能になる。
発明者は、上述のように優れたポテンシャルをもつβ−Ｇａ2Ｏ3からなる半導体層を用いた半導体装置が、期待されるほどの高い移動度をもたない原因を鋭意研究した。
その結果、β−Ｇａ2Ｏ3からなる半導体層の界面が物理的に粗面になっており、そこでキャリアの散乱が起こって移動度が高まらなくなっていることがわかった。すなわち、β−Ｇａ2Ｏ3半導体層が形成される際に、β−Ｇａ2Ｏ3半導体層界面が物理的に荒れて粗面状になっていることが、移動度が高まらない一因になっていることを突き止めた。
その結果、β−Ｇａ2Ｏ3からなる半導体層の界面が物理的に粗面になっており、そこでキャリアの散乱が起こって移動度が高まらなくなっていることがわかった。すなわち、β−Ｇａ2Ｏ3半導体層が形成される際に、β−Ｇａ2Ｏ3半導体層界面が物理的に荒れて粗面状になっていることが、移動度が高まらない一因になっていることを突き止めた。
そこで、発明者は、酸化ガリウム半導体がもつ高パワー半導体としての高いポテンシャルを活かしつつ、半導体層の界面が荒れない、粗面とならない半導体装置の研究を重ねた。
その結果、窒化ガリウム（ＧａＮ）結晶からなる半導体層上に酸化ガリウムからなる半導体層（酸化ガリウム半導体層）を形成し、その酸化ガリウム半導体層をａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のＧａ2Ｏ3結晶を含むようにすれば、キャリアの界面散乱が抑制されて高い移動度が得られることを見出した。特に、酸化ガリウム半導体層をａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のＧａ2Ｏ3結晶からなるようにすれば、キャリアの界面散乱が大きく抑制されて非常に高い移動度が得られることを見出した。この構成にすると、移動度に加え、酸化ガリウム半導体層は結晶欠陥も少なく、トラップサイトも少ないものになるので、絶縁耐圧等も含めて電気特性に優れた半導体装置を提供することが可能になる。
＜実施の形態１＞
以下、本発明を実施するための形態を、図面を参照しながら説明する。
実施の形態１の半導体装置１０１０は、図１に示すように、ＧａＮ基板１１、酸化ガリウム半導体層１２、絶縁体層（ゲート絶縁膜）１３、ゲート電極１４を基本構成要素とする。
以下、本発明を実施するための形態を、図面を参照しながら説明する。
実施の形態１の半導体装置１０１０は、図１に示すように、ＧａＮ基板１１、酸化ガリウム半導体層１２、絶縁体層（ゲート絶縁膜）１３、ゲート電極１４を基本構成要素とする。
ＧａＮ基板１１は単結晶ＧａＮ（０００１）であり、その結晶の構造は、安定性の高さからウルツ鉱構造が好ましい。ＧａＮ基板１１はｎ型の不純物（ドーパント）を含んでいるｎ型半導体基板である。そのドーパントとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、酸素（Ｏ）の群から選ばれる少なくとも１以上を挙げることができる。ドーパントの量としては５×１０15／ｃｍ3以上５×１０19／ｃｍ3以下が好ましい。この範囲以外のドーパント量の場合は、ＧａＮ基板１１の上に形成される酸化ガリウム半導体層１２をｎ型半導体層とすることが難しくなる。
酸化ガリウム半導体層１２は、単結晶ＧａＮの結晶格子と面内格子定数ａがほぼ整合しているａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む膜である。このようにすると、酸化ガリウム半導体層１２の欠陥は少なくなり、トラップサイトは少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも極めて小さなものになることを見出した。
酸化ガリウム半導体層１２がａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量は、５０体積％以上が好ましく、７０体積％以上がより好ましく、１００体積％がさらに一層好ましい。
ここで、酸化ガリウム半導体層１２は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量が多いほど好ましい。この量が増えるほど酸化ガリウム半導体層１２の欠陥は少なくなり、トラップサイトは少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも少なくなる。
酸化ガリウム半導体層１２がａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量は、５０体積％以上が好ましく、７０体積％以上がより好ましく、１００体積％がさらに一層好ましい。
ここで、酸化ガリウム半導体層１２は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を含む量が多いほど好ましい。この量が増えるほど酸化ガリウム半導体層１２の欠陥は少なくなり、トラップサイトは少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも少なくなる。
酸化ガリウム半導体層１２は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶、または六方晶および立方晶の酸化ガリウムからなることが好ましい。
ウルツ鉱構造のＧａＮの結晶構造は、ａ軸の格子定数が０．３１９ｎｍの六方晶であり、この構造のＧａＮと酸化ガリウム半導体層１２は結晶格子の整合性が高く、その両半導体が形成する界面は平滑度が極めて高く、粗さが極めて抑えられた界面になる。そして、その結果、酸化ガリウム半導体層１２の表面は、平滑度が極めて高く、粗さが極めて抑えられた表面になる。
ウルツ鉱構造のＧａＮの結晶構造は、ａ軸の格子定数が０．３１９ｎｍの六方晶であり、この構造のＧａＮと酸化ガリウム半導体層１２は結晶格子の整合性が高く、その両半導体が形成する界面は平滑度が極めて高く、粗さが極めて抑えられた界面になる。そして、その結果、酸化ガリウム半導体層１２の表面は、平滑度が極めて高く、粗さが極めて抑えられた表面になる。
ここで、本発明におけるａ軸の格子定数とは、六方晶結晶の場合は通常のａ軸の格子定数を指し、立方晶結晶の場合は、（１１１）面でスライスしたときの切り口における結晶格子の格子定数を指す。
図２は、立方晶の酸化ガリウム、例えばγ―Ｇａ2Ｏ3の結晶を（１００）面から見た図で、同図の２００１は酸素原子（Ｏ）を、２００２はガリウム原子（Ｇａ）を表す。（１００）面でスライスした面（インプレーン）においては、六角形の酸素原子配置は認められず、この面に接するＧａＮ半導体とは格子整合はしない。
図３は、立方晶の酸化ガリウム、例えばγ―Ｇａ2Ｏ3の結晶を（１１１）面から見た図である。ここで、図２の場合と同様に、図３の２００１は酸素原子（Ｏ）を、２００２はガリウム原子（Ｇａ）を表す。そして、この結晶を（１１１）面、かつ酸素原子２００１がある場所でスライスしたとき、その切り口に位置する原子の配置を図４に示す。図４からわかるように、この切り口における（このインプレーンにおける）酸素原子２００１は六方晶と同じ結晶配置（結晶格子２０１１）をなす。
本発明では、このインプレーンでの図４の２０２１に示されるａ1、２０２２に示されるａ2、２０２３に示されるａ3をａ軸の格子定数とするが、ほぼ正六角形をなすため、ａ1、ａ2およびａ3の値はほぼ等しく、格子定数ａで表させる。
本発明では、このインプレーンでの図４の２０２１に示されるａ1、２０２２に示されるａ2、２０２３に示されるａ3をａ軸の格子定数とするが、ほぼ正六角形をなすため、ａ1、ａ2およびａ3の値はほぼ等しく、格子定数ａで表させる。
発明者は、酸化ガリウム半導体層１２が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶構造の酸化ガリウムであると、ＧａＮ基板１１と酸化ガリウム半導体層１２の格子が整合されて、酸化ガリウム半導体層１２の結晶欠陥は小さなものとなり、トラップサイトも少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも極めて小さなものになることを見出した。また、発明者は、酸化ガリウム半導体層１２が（１１１）面の立方晶の酸化ガリウムの場合、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下において六方晶構造であるウルツ鉱構造の窒化ガリウムと格子が十分に整合されて、酸化ガリウム半導体層１２の結晶欠陥は小さなものとなり、トラップサイトも少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも極めて小さなものになることを見出した。さらに、発明者は、酸化ガリウム半導体層１２が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶構造および立方晶の酸化ガリウムであると、六方晶構造であるウルツ鉱構造の窒化ガリウムと格子が十分に整合されて、酸化ガリウム半導体層１２の結晶欠陥は小さなものとなり、トラップサイトも少ないものとなり、さらに酸化ガリウム半導体層１２の表面粗さも極めて小さなものになることを見出した。
また、酸化ガリウム半導体層１２は、ε構造の酸化ガリウム若しくはγ構造の酸化ガリウムから構成され、または、ε構造の酸化ガリウムおよびγ構造の酸化ガリウムの組合せから構成されてもよい。
ここで、ε構造の酸化ガリウムは、六方晶の結晶であり、そのａ軸の結晶格子定数は０．２９０ｎｍである。また、γ構造の酸化ガリウムは、立方晶の結晶であり、（１１１）面におけるそのａ軸の結晶格子定数は０．２９１ｎｍである。
ここで、ε構造の酸化ガリウムは、六方晶の結晶であり、そのａ軸の結晶格子定数は０．２９０ｎｍである。また、γ構造の酸化ガリウムは、立方晶の結晶であり、（１１１）面におけるそのａ軸の結晶格子定数は０．２９１ｎｍである。
酸化ガリウム半導体層１２は、ε―Ｇａ2Ｏ3を５０体積％以上、好ましくは７０体積％以上１００体積％以下含むガリウム酸化膜が好ましい。
また、酸化ガリウム半導体層１２は、ε―Ｇａ2Ｏ3を７０体積％以上９０体積％以下、γ―Ｇａ2Ｏ3を１０体積％以上３０体積％以下含んでよい。
そして、酸化ガリウム半導体層１２の結晶面は、ＧａＮ基板１１を構成する単結晶ＧａＮ（０００１）の結晶面に揃えて配列されることが好ましい。
また、酸化ガリウム半導体層１２は、ε―Ｇａ2Ｏ3を７０体積％以上９０体積％以下、γ―Ｇａ2Ｏ3を１０体積％以上３０体積％以下含んでよい。
そして、酸化ガリウム半導体層１２の結晶面は、ＧａＮ基板１１を構成する単結晶ＧａＮ（０００１）の結晶面に揃えて配列されることが好ましい。
酸化ガリウム半導体層１２が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下のガリウム酸化物の結晶を５０体積％以上含むガリウム酸化膜であることを満たさない場合は、酸化ガリウム半導体層１２の欠陥は大きくなり、さらに酸化ガリウム半導体層１２の表面の粗さも大きなものになる。
また、酸化ガリウム半導体層１２が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを５０体積％以上含むガリウム酸化膜であることを満たさない場合は、酸化ガリウム半導体層１２の欠陥は大きくなり、トラップサイトも多数発生し、さらに酸化ガリウム半導体層１２の表面の粗さも大きなものになる。
また、ガリウム酸化物結晶膜１２がε―Ｇａ2Ｏ3またはε―Ｇａ2Ｏ3とγ―Ｇａ2Ｏ3を含むこと、およびε―Ｇａ2Ｏ3またはε―Ｇａ2Ｏ3とγ―Ｇａ2Ｏ3を上で示した比率で含むこと、を満たさない場合は、酸化ガリウム半導体層１２の欠陥は大きくなり、トラップサイトも多数発生し、さらに酸化ガリウム半導体層１２の表面の粗さも大きなものになる。
また、酸化ガリウム半導体層１２が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを５０体積％以上含むガリウム酸化膜であることを満たさない場合は、酸化ガリウム半導体層１２の欠陥は大きくなり、トラップサイトも多数発生し、さらに酸化ガリウム半導体層１２の表面の粗さも大きなものになる。
また、ガリウム酸化物結晶膜１２がε―Ｇａ2Ｏ3またはε―Ｇａ2Ｏ3とγ―Ｇａ2Ｏ3を含むこと、およびε―Ｇａ2Ｏ3またはε―Ｇａ2Ｏ3とγ―Ｇａ2Ｏ3を上で示した比率で含むこと、を満たさない場合は、酸化ガリウム半導体層１２の欠陥は大きくなり、トラップサイトも多数発生し、さらに酸化ガリウム半導体層１２の表面の粗さも大きなものになる。
ここで、酸化ガリウム半導体層１２の膜厚は２ｎｍ以上３０ｎｍ以下が好ましく、より好ましくは５ｎｍ以上３０ｎｍ以下が好ましい。なお、ε―Ｇａ2Ｏ3およびγ―Ｇａ2Ｏ3は準安定のガリウム酸化膜と位置づけられているガリウム酸化膜の結晶構造体である。
また、酸化ガリウム半導体層１２の表面粗さは、ＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）で表して０ｎｍ以上０．５ｎｍ以下が好ましく、より好ましくは０ｎｍ以上０．２ｎｍ以下が好ましい。酸化ガリウム半導体層１２の表面粗さがこの範囲にあると、キャリアの散乱が少なくなり、高いキャリア移動度を得ることが可能になる。
酸化ガリウム半導体層１２は、ＧａＮ基板１１の酸化形成層でｎ型のドーパントが引き継がれて形成されるため、酸化ガリウム半導体層１２にはＧａＮ基板１１と同種のドーパントが存在する。かつ、ドーパントとして活性であるため、酸化ガリウム半導体層１２はｎ型半導体として機能する。また、酸化ガリウム半導体層１２には微量の窒素（Ｎ）や炭素（Ｃ）も取り込まれる。
ここで、ｎ型のドーパントを酸化ガリウム半導体層１２に注入してドーパント量の調整を行ってもよい。そのドーパントとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、弗素（Ｆ）、塩素（Ｃｌ）の群から選ばれる少なくとも１以上を挙げることができる。このドーパントの注入方法としては、イオン注入法、不純物拡散法などを挙げることができる。
ここで、ｎ型のドーパントを酸化ガリウム半導体層１２に注入してドーパント量の調整を行ってもよい。そのドーパントとしては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、弗素（Ｆ）、塩素（Ｃｌ）の群から選ばれる少なくとも１以上を挙げることができる。このドーパントの注入方法としては、イオン注入法、不純物拡散法などを挙げることができる。
ゲート絶縁膜１３としては、Ａｌ2Ｏ3，ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ｔａ2Ｏ3、ＨｆＯ2、ＨｆＳｉＯxなどを、その形成方法としてはＡＬＤ法、ＰＥ−ＡＬＤ法、スパッタリング法、ＣＶＤ法などを挙げることができる。ここで、ゲート絶縁膜１３は単層膜でも二層膜でも多層膜でもよい。
ゲート電極１４は、酸化ガリウム半導体層１２にゲート絶縁膜１３を介して設けられた電極であり、その材料としては、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、亜鉛（Ｚｎ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。また、これらの積層膜でもよい。
この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。これらの中から、ＭＩＳＦＥＴのゲート電極としての仕事関数、抵抗率、製造プロセス工程での耐熱性、汚染および加工性を鑑みて最適な材料が選択される。
この電極材料の被着方法としては、蒸着法、スパッタリング法、ＣＶＤ法などを挙げることができる。これらの中から、ＭＩＳＦＥＴのゲート電極としての仕事関数、抵抗率、製造プロセス工程での耐熱性、汚染および加工性を鑑みて最適な材料が選択される。
次に、実施の形態１による半導体装置の製造工程を、製造工程を示すフローチャート図である図５と製造フローを断面概要図で示した図６および図７を参照しながら説明する。
最初に、ｎ型のドーパントを含有するＧａＮ基板１１を準備する（図５の工程Ｓ１１、図６（ａ））。
ＧａＮ基板１１は、ＧａＮからなる基板でも、ＧａＮからなる基板やＡｌＧａＮ基板上にエピタキシャル成長法でＧａＮ単結晶からなる半導体層を形成したものでも構わない。エピタキシャル形成法によりＧａＮ半導体層を形成した場合は、例えば、ＧａＮ半導体層の厚さを２μｍとすることができる。
ｎ型のドーパントは、ＧａＮ基板１１を形成する際にＧａＮ基板１１に取り込まれて含有するようにしてもよいし、ＧａＮ基板１１を作製後にイオン注入法や不純物拡散法によって含有するようにしてもよい。
ドーパントとしては、Ｓｉ、Ｇｅ、Ｏの群から選ばれる少なくとも１以上を挙げることができる。ドーパントの量としては５×１０15／ｃｍ3以上５×１０19／ｃｍ3以下が好ましい。
ＧａＮ基板１１は、ＧａＮからなる基板でも、ＧａＮからなる基板やＡｌＧａＮ基板上にエピタキシャル成長法でＧａＮ単結晶からなる半導体層を形成したものでも構わない。エピタキシャル形成法によりＧａＮ半導体層を形成した場合は、例えば、ＧａＮ半導体層の厚さを２μｍとすることができる。
ｎ型のドーパントは、ＧａＮ基板１１を形成する際にＧａＮ基板１１に取り込まれて含有するようにしてもよいし、ＧａＮ基板１１を作製後にイオン注入法や不純物拡散法によって含有するようにしてもよい。
ドーパントとしては、Ｓｉ、Ｇｅ、Ｏの群から選ばれる少なくとも１以上を挙げることができる。ドーパントの量としては５×１０15／ｃｍ3以上５×１０19／ｃｍ3以下が好ましい。
次に、ＧａＮ基板１１の主面上に酸化ガリウム半導体層１２を形成する（工程Ｓ１２、図６（ｂ））。
ここで、酸化ガリウム半導体層１２は、上述のａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の酸化ガリウムの結晶を含む膜、好ましくは、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶、または六方晶および立方晶の酸化ガリウムを含む膜である。これらの酸化ガリウムの量は多いほど好ましく、これらの酸化ガリウムからなる膜が好ましい。ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶の例としては、ε−Ｇａ2Ｏ3を、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の立方晶の例としては、γ−Ｇａ2Ｏ3を挙げることができる。
ここで、酸化ガリウム半導体層１２は、上述のａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の酸化ガリウムの結晶を含む膜、好ましくは、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶、または六方晶および立方晶の酸化ガリウムを含む膜である。これらの酸化ガリウムの量は多いほど好ましく、これらの酸化ガリウムからなる膜が好ましい。ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶の例としては、ε−Ｇａ2Ｏ3を、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の立方晶の例としては、γ−Ｇａ2Ｏ3を挙げることができる。
一般に、酸化ガリウムの結晶はβ構造が安定構造で、ε構造やγ構造は準安定構造とされているが、ＧａＮ基板１１上に形成されたε構造やγ構造の酸化ガリウム結晶は、ＧａＮの影響を受けて、半導体層として好適な欠陥もトラップサイトも少なく、かつ表面が平滑で粗さの少ないものとなる。また、通常使用の使用環境では経時変化も少ないものとなる。
酸化ガリウム半導体層１２を形成する第１の方法は、ＧａＮ基板１１の表面を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ １）（ＮＨ4ＯＨ（アンモニア水）−Ｈ2Ｏ2（過酸化水素）−Ｈ2Ｏ（水））、ＳＣ２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ ２）（ＨＣｌ（塩酸）−Ｈ2Ｏ2−Ｈ2Ｏ）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）（Ｈ2ＳＯ4（硫酸）−Ｈ2Ｏ2−Ｈ2Ｏ）、バッファードフッ酸溶液（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＢＨＦ）など通常は洗浄として用いられる方法を挙げることができる。バッファードフッ酸溶液は通常酸化膜を除去する方法として知られているが、除去とともに生成される酸化膜は、酸化ガリウム半導体層１２として好適な膜となる。
この酸化方法としては、ＳＣ１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ １）（ＮＨ4ＯＨ（アンモニア水）−Ｈ2Ｏ2（過酸化水素）−Ｈ2Ｏ（水））、ＳＣ２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ ２）（ＨＣｌ（塩酸）−Ｈ2Ｏ2−Ｈ2Ｏ）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）（Ｈ2ＳＯ4（硫酸）−Ｈ2Ｏ2−Ｈ2Ｏ）、バッファードフッ酸溶液（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＢＨＦ）など通常は洗浄として用いられる方法を挙げることができる。バッファードフッ酸溶液は通常酸化膜を除去する方法として知られているが、除去とともに生成される酸化膜は、酸化ガリウム半導体層１２として好適な膜となる。
この第１の方法によると、酸化ガリウム半導体層１２の結晶面（酸化ガリウムの結晶面）はＧａＮ基板１１表面の結晶面に揃えて配列される。このため、トラップの少ない良質な酸化ガリウム半導体層１２を形成する上で第１の方法は特に好ましい。
なお、この第１の方法に際し、光照射を併用してもよい（Ｐｈｏｔｏ−Ｅｌｃｔｒｏｃｈｅｍｉｃａｌ Ｏｘｉｄａｔｉｏｎ）。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液にＧａＮ基板１１を浸し、ＧａＮ基板１１の表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、ＧａＮ基板１１の表面を酸化させて酸化ガリウム半導体層１２を形成してもよい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、ドーパントのプロファイルが変化する、応力が発生するなどの問題を生じやすい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、ドーパントのプロファイルが変化する、応力が発生するなどの問題を生じやすい。
酸化ガリウム半導体層１２を形成する第２の方法は、ＧａＮ基板１１の表面を、５００℃以下の雰囲気においてプラズマ酸化処理することによって酸化させて酸化膜を形成する方法である。また、ＧａＮ基板１１の表面を、５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、酸化膜を形成してもよい。
酸化ガリウム半導体層１２を形成する第３の方法は、ＧａＮ基板１１の表面上に、７００℃以下の雰囲気において電子ビーム蒸着法および／または分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）法によって酸化膜を堆積させる方法である。また、ＧａＮ基板１１の表面上に、８７０℃以下の雰囲気において化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって酸化膜を堆積させる方法でもよい。また、ＧａＮ基板１１の表面上に、７００℃以下の雰囲気においてハイドライド気相成長（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）法によって酸化膜を堆積させる方法でもよい。また、ＧａＮ基板１１の表面上に、５００℃以下の雰囲気において原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法によって酸化膜を堆積させる方法でもよい。また、ＧａＮ基板１１の表面上に、５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行って酸化膜を堆積させる方法でもよい。
ここで、この際、ｎ型のドーパントを注入するのが好ましい。ｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。ドーパントの注入方法としては、堆積時に上記のドーパント元素を添加する方法、堆積後にイオン注入を行う方法、不純物拡散を行う方法、これらの組み合わせを行う方法などを挙げることができる。
ここで、この際、ｎ型のドーパントを注入するのが好ましい。ｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。ドーパントの注入方法としては、堆積時に上記のドーパント元素を添加する方法、堆積後にイオン注入を行う方法、不純物拡散を行う方法、これらの組み合わせを行う方法などを挙げることができる。
なお、これらの酸化ガリウム半導体層１２の形成において酸素リッチな条件で成膜すると、ε構造の酸化ガリウムおよび／またはγ構造の酸化ガリウムが形成される。
酸化ガリウム半導体層１２を形成する第４の方法は、ＧａＮ基板１１の表面上に、５００℃以上７５０℃以下の熱処理により酸化ガリウムを形成し、その後エッチングを行ってこの酸化ガリウムの厚さを１０ｎｍ以下にして、酸化ガリウム半導体層１２を形成する方法である。
その後、ゲート絶縁膜１３ａを形成する（工程Ｓ１３、図６（ｃ））。
ゲート絶縁膜１３ａとしては、例えばＳｉＯx、ＳｉＯＮ、ＳＯＧ、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。ここで、ゲート絶縁膜１３ａは単層膜でも２層膜でも多層膜でもよい。
ゲート絶縁膜１３ａとしては、例えばＳｉＯx、ＳｉＯＮ、ＳＯＧ、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。ここで、ゲート絶縁膜１３ａは単層膜でも２層膜でも多層膜でもよい。
その後、ゲート絶縁膜１３ａの上にゲート電極１４を形成し、ゲート電極が形成された半導体装置１０１０を得る（工程Ｓ１４、図６（ｄ））。
ゲート電極１４は、ゲート電極を構成するゲート材料（メタル）をゲート絶縁膜１３の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。この方法は、ゲート電極加工精度が高いという特徴がある。
ゲート電極１４は、ゲート電極を構成するゲート材料（メタル）をゲート絶縁膜１３の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。この方法は、ゲート電極加工精度が高いという特徴がある。
ゲート電極１４の材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。
ここで、ゲート電極１４の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。
ここで、ゲート電極１４の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりゲート材料を堆積させ、フォトレジスト層を剥離することによりゲート電極１４を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
また、ゲート電極１４を形成する場所を開口部とした層間膜をゲート絶縁膜１３の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｎｇ）法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１４を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
また、ゲート電極１４を形成する場所を開口部とした層間膜をゲート絶縁膜１３の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｎｇ）法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１４を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
その後、ソース電極１６およびドレイン電極１７を形成して（工程Ｓ１５）、半導体装置１０１１を作製する（工程Ｓ１６）。
ソース電極１６およびドレイン電極１７の形成方法としては下記の方法がある。
最初に、絶縁膜１５ａをゲート絶縁膜１３およびゲート電極１４の上に形成（図７（ａ））した後、リソグラフィとエッチングによりソース電極１６およびドレイン電極１７形成用の開口１８が形成された絶縁膜７、ゲート絶縁膜１３とする（図７（ｂ））。その後、開口部にメタルを形成してドレイン電極１６およびソース電極１７を形成して半導体装置１０１１を得る（図７（ｃ））。
最初に、絶縁膜１５ａをゲート絶縁膜１３およびゲート電極１４の上に形成（図７（ａ））した後、リソグラフィとエッチングによりソース電極１６およびドレイン電極１７形成用の開口１８が形成された絶縁膜７、ゲート絶縁膜１３とする（図７（ｂ））。その後、開口部にメタルを形成してドレイン電極１６およびソース電極１７を形成して半導体装置１０１１を得る（図７（ｃ））。
ここで、絶縁膜１５ａとしては、例えばシリコン酸化膜、ＴＥＯＳ（Ｔｅｔｒａ−ｅｔｈｏｘｙ ｓｉｌａｎｅ）膜、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜、リンガラス膜、ポリイミド膜を挙げることができる。
また、ソース電極１６およびドレイン電極１７と酸化ガリウム半導体層１２との電気的接触においては、オーミック接触が好ましい。ソース電極１６およびドレイン電極１７は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１６およびドレイン電極１７としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
また、ソース電極１６およびドレイン電極１７と酸化ガリウム半導体層１２との電気的接触においては、オーミック接触が好ましい。ソース電極１６およびドレイン電極１７は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１６およびドレイン電極１７としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
ソース電極１６およびドレイン電極１７材料の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。この方法は、ゲート電極加工精度が高いという特徴がある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりソース電極１６およびドレイン電極１７材料を堆積させ、フォトレジスト層を剥離することによりソース電極１６およびドレイン電極１７を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
第１の実施の形態の製造方法による半導体装置（ＭＩＳＦＥＴ）１０１１は、キャリアの散乱が抑制されて高い移動度をもつ半導体装置となる。また、酸化ガリウム半導体層１２は４．８〜５．０ｅＶとバンドギャップが広くて絶縁耐圧が優れるので高パワー用途に適する。さらに、半導体層の欠陥が少なく、トラップ準位も少ない。
＜実施の形態２＞
実施の形態２では、製造工程を示すフローチャート図である図８と製造フローを断面概要図で示した図９から図１１を参照して、高周波用途に好適な半導体装置（ＭＩＳＦＥＴ）１０１３の製造方法について説明する。
実施の形態２では、製造工程を示すフローチャート図である図８と製造フローを断面概要図で示した図９から図１１を参照して、高周波用途に好適な半導体装置（ＭＩＳＦＥＴ）１０１３の製造方法について説明する。
最初に、実施の形態１と同様にして、ｎ型の窒化ガリウム半導体層を少なくともその表面に有するＧａＮ基板（窒化ガリウム結晶基板）１１を準備し（図８の工程Ｓ２１、図９（ａ））、ＧａＮ基板１１上に第１の酸化ガリウム半導体層１２を形成する（工程Ｓ２２、図９（ｂ））。
第１の酸化ガリウム半導体層１２は、実施の形態１と同様に、ＧａＮ基板１１の酸化形成層でｎ型のドーパントが引き継がれて形成されるためｎ型のドーパントを含み、かつそのドーパントが活性なためｎ型の半導体層となる。
ここで、ｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。
第１の酸化ガリウム半導体層１２は、実施の形態１と同様に、ＧａＮ基板１１の酸化形成層でｎ型のドーパントが引き継がれて形成されるためｎ型のドーパントを含み、かつそのドーパントが活性なためｎ型の半導体層となる。
ここで、ｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。
第１の酸化ガリウム半導体層１２の厚さは、２ｎｍ以上３０ｎｍ以下が好ましく、より好ましくは５ｎｍ以上３０ｎｍ以下が好ましい。厚さが３０ｎｍを超えると結晶が乱れやすく欠陥が発生しやすくなる。また、厚さが２ｎｍ未満では、ＭＩＳＦＥＴの半導体層としての電気的特性機能が低下しやすくなる。
ＧａＮ基板１１の主表面がＣＭＰによる研磨などにより十分平滑である場合、第１の酸化ガリウム半導体層１２とＧａＮ基板１１との界面の粗さは十分小さく、その粗さを０．２ｎｍ（ＲＳＭ）とすることが可能になる。
ＧａＮ基板１１の主表面がＣＭＰによる研磨などにより十分平滑である場合、第１の酸化ガリウム半導体層１２とＧａＮ基板１１との界面の粗さは十分小さく、その粗さを０．２ｎｍ（ＲＳＭ）とすることが可能になる。
次に、第１の酸化ガリウム半導体層１２の上に、ＨＶＰＥなどのエピタキシャル成長法により、エピタキシャルＧａ2Ｏ3膜２１ａ（酸化ガリウム層）を形成する（工程Ｓ２３、図９（ｃ））。エピタキシャル形成法としては、ＨＶＰＥのほか、実施の形態１で述べた第２および第３の方法を用いてもよい。
ここで、エピタキシャルＧａ2Ｏ3膜２１ａの厚さは、３ｎｍ以上２００ｎｍ以下が好ましい。厚さが３ｎｍを下回ると、後述するように、第１の酸化ガリウム半導体層１２とのドーパントの濃度差をつけるのが難しくなり、厚さが２００ｎｍを超えると欠陥の少ない膜を形成するのが困難になる。
ここで、エピタキシャルＧａ2Ｏ3膜２１ａの厚さは、３ｎｍ以上２００ｎｍ以下が好ましい。厚さが３ｎｍを下回ると、後述するように、第１の酸化ガリウム半導体層１２とのドーパントの濃度差をつけるのが難しくなり、厚さが２００ｎｍを超えると欠陥の少ない膜を形成するのが困難になる。
その後、エピタキシャルＧａ2Ｏ3膜２１ａにイオン注入２２などによりｎ型のドーパントを注入して、Ｇａ2Ｏ3膜２１ａを第２の酸化ガリウム半導体層であるドープドＧａ2Ｏ3膜２１に変える（工程Ｓ２４、図９（ｄ））。
ここで、注入するｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。このｎ型のドーパントは第１の酸化ガリウム半導体層１２のドーパントと同じ元素でもよいし、元素を変えてもよい。
なお、エピタキシャルＧａ2Ｏ3膜２１ａに注入するドーパントの量は、第１の酸化ガリウム半導体層１２に含有されているドーパントの量と変えておくことが好ましい。
また、エピタキシャルＧａ2Ｏ3膜２１ａにドーパントを注入した後に熱処理を行って、ドーパントを活性化するのが好ましい。
ここで、注入するｎ型のドーパントとしては、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上を挙げることができる。このｎ型のドーパントは第１の酸化ガリウム半導体層１２のドーパントと同じ元素でもよいし、元素を変えてもよい。
なお、エピタキシャルＧａ2Ｏ3膜２１ａに注入するドーパントの量は、第１の酸化ガリウム半導体層１２に含有されているドーパントの量と変えておくことが好ましい。
また、エピタキシャルＧａ2Ｏ3膜２１ａにドーパントを注入した後に熱処理を行って、ドーパントを活性化するのが好ましい。
しかる後、ドープドＧａ2Ｏ3膜２１の上に剛性を有する基体２３を形成する（工程Ｓ２５、図１０（ａ））。基体２３の形成方法としては、貼り付け法、ＣＶＤ法、スパッタリング法などを挙げることができる。
基体２３としては、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板、ＡｌＧａＮ基板、ＩｎＰ基板、サファイア基板、合成石英ガラス、ホウケイ酸ガラス、ソーダライムガラスなどのガラス基板、アルミナ、窒化ケイ素などのセラミックス基板、アクリル、ポリスチレン（ＰＳ）、ポリプロピレン（ＰＰ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリカーボネート（ＰＣ）などの有機材料基板、アルミニウム、鉄、ステンレス、銅などの金属基板を挙げることができる。
基体２３としては、Ｓｉ基板、ＧａＡｓ基板、ＧａＮ基板、ＡｌＧａＮ基板、ＩｎＰ基板、サファイア基板、合成石英ガラス、ホウケイ酸ガラス、ソーダライムガラスなどのガラス基板、アルミナ、窒化ケイ素などのセラミックス基板、アクリル、ポリスチレン（ＰＳ）、ポリプロピレン（ＰＰ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリカーボネート（ＰＣ）などの有機材料基板、アルミニウム、鉄、ステンレス、銅などの金属基板を挙げることができる。
引き続いて、ＧａＮ基板１１を除去する（工程Ｓ２６、図１０（ｂ））。ＧａＮ基板１１の除去法方法としては、ＣＭＰなどによる研磨法、ドライエッチング法、ウェットエッチング法、およびそれらの組み合わせを挙げることができる。この除去の際に、露出する第１の酸化ガリウム半導体層１２の表面を荒らさないようにすることが肝要で、このため、除去の最終段階では研磨あるいはウェットエッチングを行うことが好ましい。
その後、ゲート絶縁膜１３ａを形成する（工程Ｓ２７、図１０（ｃ））。
ゲート絶縁膜１３ａとしては、実施の形態１と同様に、例えばＳｉＯx、ＳｉＯＮ、ＳＯＧ、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。ここで、ゲート絶縁膜１３ａは単層膜でも２層膜でも多層膜でもよい。
ゲート絶縁膜１３ａとしては、実施の形態１と同様に、例えばＳｉＯx、ＳｉＯＮ、ＳＯＧ、ポリイミドを挙げることができる。その形成法としては、例えばＣＶＤ法、スパッタリング法、塗布形成法を挙げることができる。ここで、ゲート絶縁膜１３ａは単層膜でも２層膜でも多層膜でもよい。
その後、ゲート絶縁膜１３ａの上にゲート電極１４を形成し（工程Ｓ２８）、ゲート電極が形成された半導体装置１０１２を得る（図１０（ｄ））。
ゲート電極１４は、ゲート電極を構成するゲート材料（メタル）をゲート絶縁膜１３の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。この方法は、ゲート電極加工精度が高いという特徴がある。
ゲート電極１４は、ゲート電極を構成するゲート材料（メタル）をゲート絶縁膜１３の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。この方法は、ゲート電極加工精度が高いという特徴がある。
ゲート電極１４の材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つ、およびこれらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物を挙げることができる。
ここで、ゲート電極１４の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。
ここで、ゲート電極１４の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりゲート材料を堆積させ、フォトレジスト層を剥離することによりゲート電極１４を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
また、ゲート電極１４を形成する場所を開口部とした層間膜をゲート絶縁膜１３の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｎｇ）法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１４を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
また、ゲート電極１４を形成する場所を開口部とした層間膜をゲート絶縁膜１３の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｎｇ）法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１４を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
その後、ソース電極１６およびドレイン電極１７を形成して（工程Ｓ２９）、半導体装置１０１３を作製する。
ソース電極１６およびドレイン電極１７の形成方法としては下記の方法がある。
最初に、絶縁膜１５ａをゲート絶縁膜１３およびゲート電極１４の上に形成（図１１（ａ））した後、リソグラフィとエッチングによりソース電極１６およびドレイン電極１７形成用の開口１８が形成された絶縁膜７、ゲート絶縁膜１３とする（図１１（ｂ））。その後、開口部にメタルを形成してドレイン電極１６およびソース電極１７を形成して、半導体装置１０１３を得る（工程Ｓ３０、図１１（ｃ））。
最初に、絶縁膜１５ａをゲート絶縁膜１３およびゲート電極１４の上に形成（図１１（ａ））した後、リソグラフィとエッチングによりソース電極１６およびドレイン電極１７形成用の開口１８が形成された絶縁膜７、ゲート絶縁膜１３とする（図１１（ｂ））。その後、開口部にメタルを形成してドレイン電極１６およびソース電極１７を形成して、半導体装置１０１３を得る（工程Ｓ３０、図１１（ｃ））。
ここで、絶縁膜１５ａとしては、例えばシリコン酸化膜、ＴＥＯＳ（Ｔｅｔｒａ−ｅｔｈｏｘｙ ｓｉｌａｎｅ）膜、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜、リンガラス膜、ポリイミド膜を挙げることができる。
また、ソース電極１６およびドレイン電極１７と第１の酸化ガリウム半導体層１２との電気的接触においては、オーミック接触が好ましい。ソース電極１６およびドレイン電極１７は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１６およびドレイン電極１７としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
また、ソース電極１６およびドレイン電極１７と第１の酸化ガリウム半導体層１２との電気的接触においては、オーミック接触が好ましい。ソース電極１６およびドレイン電極１７は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１６およびドレイン電極１７としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
ソース電極１６およびドレイン電極１７材料の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。この方法は、ゲート電極加工精度が高いという特徴がある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりソース電極１６およびドレイン電極１７材料を堆積させ、フォトレジスト層を剥離することによりソース電極１６およびドレイン電極１７を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
第２の実施の形態の製造方法による半導体装置（ＭＩＳＦＥＴ）１０１３は、半導体層の界面の平滑性が高く、キャリアの散乱が少ないので高い移動度が得られる。特にキャリア移動度特性を主に決めるゲート電極側の半導体層である第１の酸化ガリウム半導体層１２の界面は、極めて平滑で粗さが少ないため高い移動度が得られる。
また、ゲート電極側の半導体層である第１の酸化ガリウム半導体層１２は欠陥やトラップ準位も少ない。
さらに、半導体装置１０１３の半導体層は、第１の酸化ガリウム半導体層１２と第２の酸化ガリウム半導体層であるドープドＧａ2Ｏ3膜２１からなるため、２段階にドーパントの量を厚さ方向に変えることができ、キャリア移動の制御、漏れ電流の制御が容易になる。
加えて、第１の酸化ガリウム半導体層１２および第２の酸化ガリウム半導体層２１は４．８〜５．０ｅＶとバンドギャップが広くて絶縁耐圧が優れるので高パワー用途に適する。
これらのことから、実施の形態２の半導体装置１０１３は高パワー用途に好適で、かつ高いキャリア移動度をもつ半導体装置である。
また、ゲート電極側の半導体層である第１の酸化ガリウム半導体層１２は欠陥やトラップ準位も少ない。
さらに、半導体装置１０１３の半導体層は、第１の酸化ガリウム半導体層１２と第２の酸化ガリウム半導体層であるドープドＧａ2Ｏ3膜２１からなるため、２段階にドーパントの量を厚さ方向に変えることができ、キャリア移動の制御、漏れ電流の制御が容易になる。
加えて、第１の酸化ガリウム半導体層１２および第２の酸化ガリウム半導体層２１は４．８〜５．０ｅＶとバンドギャップが広くて絶縁耐圧が優れるので高パワー用途に適する。
これらのことから、実施の形態２の半導体装置１０１３は高パワー用途に好適で、かつ高いキャリア移動度をもつ半導体装置である。
以下、本発明の実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。
（実施例１）
実施例１ではガリウム窒化物半導体基板（ＧａＮ基板）上に形成される酸化ガリウムについて述べる。
実施例１ではガリウム窒化物半導体基板（ＧａＮ基板）上に形成される酸化ガリウムについて述べる。
まず、ＨＶＰＥ法で作製したｃ−ｐｌａｎｅのＧａＮ（０００１）基板を準備し、そのＧａＮ基板の主表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨した。ＧａＮ基板の厚さは３３０μｍで、フリースタンディングであり、その結晶転移密度は１０6／ｃｍ2台で、キャリア密度は１．４×１０18／ｃｍ3である。ここで、このＧａＮはウルツ鉱構造の単結晶である。
そして、このＧａＮ基板を超音波浴槽中でアセトンおよびエタノールにより有機洗浄し、その後、硫酸と過酸化水素水を体積比で１：１の比率で混合させた混合液を用いて洗浄を行ってＧａＮ基板の表面に酸化膜を形成した。
そして、このＧａＮ基板を超音波浴槽中でアセトンおよびエタノールにより有機洗浄し、その後、硫酸と過酸化水素水を体積比で１：１の比率で混合させた混合液を用いて洗浄を行ってＧａＮ基板の表面に酸化膜を形成した。
次に、室温２３℃のクリンルーム中に１日放置した時点でのＧａＮ（０００１）基板上１に形成された酸化膜の状態を、断面ＴＥＭおよびそのデータを基にしたＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）解析により調べた。ＦＦＴ解析により、結晶の格子整合性が調べられる。断面ＴＥＭとしてはＪＥＭ−ＡＲＭ２００Ｆ（ＪＥＯＬ製）を用い、２００ｋＶで観察した。
輪帯暗照明による断面観察結果を図１２に示す。同図中の（ａ）は［１−１００］方向の断面観察図であり、（b）は(a)の断面ＴＥＭ像にＦＦＴ信号解析を施した像である。同図中の（ｃ）は［１−２１０］方向の断面観察図であり、（ｄ）は(ｃ)の断面ＴＥＭ像にＦＦＴ信号解析を施した像である。図１２（ｂ）および（ｄ）の白線は回折パターンを示す。その白線が一直線上にあると基板の結晶とその上に形成された膜の結晶格子が格子整合されていることになる。
観察の結果、白線は一直線上に並んでおり、ＧａＮ基板上に形成された膜はＧａＮ基板の結晶と結晶格子が整合し、その結晶面は基板であるＧａＮ（０００１）基板の結晶面に揃っていることが確認された。
なお、ここでは、ＧａＮ基板上に形成された膜の厚さが約１ｎｍの場合を例示したが、膜の厚さがより厚い場合（例えば３ｎｍ）でもその膜の結晶格子は整合し、また結晶面も基板であるＧａＮ（０００１）に揃っていることは確認されている。
次に、低速イオン散乱分光を行って、ＧａＮ基板上に形成された膜が６回対称性をもつガリウム酸化物であることを確認した。
観察の結果、白線は一直線上に並んでおり、ＧａＮ基板上に形成された膜はＧａＮ基板の結晶と結晶格子が整合し、その結晶面は基板であるＧａＮ（０００１）基板の結晶面に揃っていることが確認された。
なお、ここでは、ＧａＮ基板上に形成された膜の厚さが約１ｎｍの場合を例示したが、膜の厚さがより厚い場合（例えば３ｎｍ）でもその膜の結晶格子は整合し、また結晶面も基板であるＧａＮ（０００１）に揃っていることは確認されている。
次に、低速イオン散乱分光を行って、ＧａＮ基板上に形成された膜が６回対称性をもつガリウム酸化物であることを確認した。
その後、ＧａＮ基板上に形成されたガリウム酸化膜の表面粗さをＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）によって測定した。ここで、ＡＦＭとしてはＤＮＦ Ｌ−ｔｒａｃｅ（ＳＩＩ製）を用い、１μｍ×１μｍの領域を測定した。
その結果を図１３に示す。その表面粗さＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）は０．０８７ｎｍと大変小さいものであることが確認された。
このことから、ガリウム酸化物半導体層界面は極めて平滑で、そこでのキャリアの散乱は小さいものとなる。
その結果を図１３に示す。その表面粗さＲＭＳ（Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）は０．０８７ｎｍと大変小さいものであることが確認された。
このことから、ガリウム酸化物半導体層界面は極めて平滑で、そこでのキャリアの散乱は小さいものとなる。
以上説明したように、本発明により、高パワーデバイスに好適な、バンドギャップが広く、絶縁耐圧に優れ、キャリア移動度の高い半導体装置およびその製造方法が提供される。
絶縁耐圧が高く、キャリア移動度も高い半導体装置は、高パワー下での高周波デバイスおよびロジックデバイスへの道を開くものであり、産業の発展に大いに寄与するものと考えられる。
絶縁耐圧が高く、キャリア移動度も高い半導体装置は、高パワー下での高周波デバイスおよびロジックデバイスへの道を開くものであり、産業の発展に大いに寄与するものと考えられる。
１１：ＧａＮ基板
１２：半導体層（第１の酸化ガリウム半導体層）
１３：ゲート絶縁膜（絶縁体層）
１３ａ：ゲート絶縁膜（絶縁体層）
１４：ゲート電極
１５：絶縁膜
１５ａ：絶縁膜
１６：ソース電極
１７：ドレイン電極
１８：開口
２１ａ：エピタキシャルＧａ2Ｏ3膜（酸化ガリウム層）
２１：ドープドＧａ2Ｏ3膜（第２の酸化ガリウム半導体層）
２２：イオン注入
２３：基体
１０１０：半導体装置
１０１１：半導体装置
１０１２：半導体装置
１０１３：半導体装置
２００１：酸素原子（Ｏ）
２００２：ガリウム原子（Ｇａ）
２０１１：結晶格子
２０２１：格子定数ａ1
２０２２：格子定数ａ2
２０２３：格子定数ａ3
１２：半導体層（第１の酸化ガリウム半導体層）
１３：ゲート絶縁膜（絶縁体層）
１３ａ：ゲート絶縁膜（絶縁体層）
１４：ゲート電極
１５：絶縁膜
１５ａ：絶縁膜
１６：ソース電極
１７：ドレイン電極
１８：開口
２１ａ：エピタキシャルＧａ2Ｏ3膜（酸化ガリウム層）
２１：ドープドＧａ2Ｏ3膜（第２の酸化ガリウム半導体層）
２２：イオン注入
２３：基体
１０１０：半導体装置
１０１１：半導体装置
１０１２：半導体装置
１０１３：半導体装置
２００１：酸素原子（Ｏ）
２００２：ガリウム原子（Ｇａ）
２０１１：結晶格子
２０２１：格子定数ａ1
２０２２：格子定数ａ2
２０２３：格子定数ａ3
Claims (15)
- 酸化ガリウムの結晶を含む半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。 - 酸化ガリウムの結晶からなる半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層とを備え、
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下である、半導体装置。 - 前記酸化ガリウムの結晶は、六方晶または立方晶の少なくとも何れかの結晶である、請求項１または２記載の半導体ナノシート。
- 前記半導体層の表面粗さが０ｎｍ以上０．５ｎｍ以下である、請求項１から３の何れかに記載の半導体装置。
- 前記半導体層の表面粗さが０ｎｍ以上０．２ｎｍ以下である、請求項１から３の何れかに記載の半導体装置。
- 前記半導体層はｎ型半導体である、請求項１から５の何れか１記載の半導体装置。
- 前記半導体層は、Ｓｉ、Ｇｅ、Ｓｎ、Ｆ、Ｃｌの群から選ばれる少なくとも１以上のドーパントを含む、請求項１から６の何れか１記載の半導体装置。
- 前記絶縁体層が、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、または酸窒化物を有する、請求項１から７の何れか１記載の半導体装置。
- 前記ゲート電極が、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ−Ｓｉからなる群から選択された少なくとも１つを有する、請求項１から８の何れか１記載の半導体装置。
- 請求項１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に酸化ガリウム半導体層を形成する酸化ガリウム半導体層形成工程と、
前記酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。 - 請求項１から９の何れか１記載の半導体装置の製造方法であって、
ドーパントを含有する窒化ガリウム結晶基板を準備する基板準備工程と、
前記窒化ガリウム結晶基板上に第１の酸化ガリウム半導体層を形成する第１の酸化ガリウム半導体層形成工程と、
前記第１の酸化ガリウム半導体層の上に酸化ガリウム層をエピタキシャル形成する酸化ガリウム形成工程と、
前記酸化ガリウムにドーパントを注入して第２の酸化ガリウム半導体層を形成するドーパント注入工程と、
前記第２の酸化ガリウム半導体層の上に剛性を有する基体を被着形成する基体形成工程と、
前記窒化ガリウム結晶基板を除去する窒化ガリウム結晶基板除去工程と、
前記第１の酸化ガリウム半導体層の上に絶縁体層を形成する絶縁体層形成工程と、
前記絶縁体層の上にゲート電極を形成するゲート電極形成工程を有する、半導体装置の製造方法。 - 前記窒化ガリウム結晶基板はウルツ鉱構造の単結晶である、請求項１０または１１記載の半導体装置の製造方法。
- 前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つを使用して表面処理するステップを含む、請求項１０から１２の何れか１記載の半導体装置の製造方法。
- 前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板を、５００℃以下でプラズマ酸化、オゾン酸化の少なくとも何れか１の酸化処理をするステップを含む、請求項１０から１２の何れか１記載の半導体装置の製造方法。
- 前記酸化ガリウム半導体層および前記第１の酸化ガリウム半導体層形成工程は、前記窒化ガリウム結晶基板上に、７００℃以下で電子ビーム蒸着、７００℃以下でＭＢＥ、８７０℃以下でＣＶＤ、７００℃以下でＨＶＰＥ、４００℃以下でＡＬＤ、５００℃以下でスパッタリングからなる群から選択された少なくとも１つの方法を使用して酸化物を形成するステップを含む、請求項１０から１２の何れか１記載の半導体装置の製造方法。
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2018
- 2018-08-01 JP JP2018144690A patent/JP7162833B2/ja active Active
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A131 | Notification of reasons for refusal |
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| A977 | Report on retrieval |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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