JP2020013342A5

JP2020013342A5 - 情報処理装置とその制御方法

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Publication number: JP2020013342A5
Application number: JP2018135220A
Authority: JP
Filing date: 2018-07-18
Publication date: 2021-07-26
Anticipated expiration: 2038-07-18

Description

本発明は、情報処理装置とその制御方法に関する。

上記目的を達成するために本発明の一態様に係る情報処理装置は以下のような構成を備える。即ち、
ハードウェアを接続できる情報処理装置であって、
複数の処理回路又は複数のプロセッサと、
前記ハードウェアが接続されるソケットであって、前記ハードウェアは前記ソケットに接続され、前記複数の処理回路又は前記複数のプロセッサはバスを介して直列に接続され、
前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアに電力を供給する電源と、を有し、
前記複数の処理回路又は前記複数のプロセッサは、
前記バスに所定のパケットを送信し、
前記所定のパケットに対する応答パケットを受信し、
前記応答パケットが期待した応答パケットかどうか判定し、
受信した前記応答パケットの判定結果に基づいて、前記電源から、前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアへの電力供給を停止することを特徴とする。

制御部１０３は、メインボード２００とサブボード２２０を有している。メインボード２００はいわゆる汎用的なＣＰＵシステムで、ボード全体を制御するメインＣＰＵ２０１、ブートプログラムが含まれるブートロム２０２、ＣＰＵ２０１がワークメモリとして使用するメモリ２０３を有する。更に、メインボード２００は、外部バスとのブリッジ機能を持つバスコントローラ２０４、電源がオフされた場合でも、記憶しているデータが消えない不揮発性メモリ２０５、時計機能を有するＲＴＣ２１１を有している。更に、ＨＤＤ１０６へのアクセスを制御するディスクコントローラ２０６、半導体デバイスで構成された比較的小容量な不揮発性記憶装置であるフラッシュディスク（ＳＳＤ等）２０７、ＵＳＢを制御することが可能なＵＳＢコントローラ２０８を有している。このメインボード２００には、ＵＳＢメモリ２０９、操作部１０５、ＨＤＤ１０６等が接続される。

第三ＣＰＵ５０２は、正しい応答パケットを受信した場合、サブボード２２０の起動を継続させる。一方、正しい応答パケットを受信できなかった場合は攻撃用ハードウェア４０１が接続されていると判定して、サブボード用電源５０３からの電源供給を遮断することにより、サブボード２２０の起動を止める。このように、リクエストパケットに付加情報を追加することで、攻撃者による通信解析の難易度を大幅上げて、攻撃用ハードウェアによる攻撃から守ることができる。尚、このような情報の付加はあくまでも一例に過ぎず、本発明は、このような実施形態に限らない。

Claims

ハードウェアを接続できる情報処理装置であって、
複数の処理回路又は複数のプロセッサと、
前記ハードウェアが接続されるソケットであって、前記ハードウェアは前記ソケットに接続され、前記複数の処理回路又は前記複数のプロセッサはバスを介して直列に接続され、
前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアに電力を供給する電源と、を有し、
前記複数の処理回路又は前記複数のプロセッサは、
前記バスに所定のパケットを送信し、
前記所定のパケットに対する応答パケットを受信し、
前記応答パケットが期待した応答パケットかどうか判定し、
受信した前記応答パケットの判定結果に基づいて、前記電源から、前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアへの電力供給を停止することを特徴とする情報処理装置。
前記応答パケットは前記ソケットに接続された前記ハードウェアで生成されることを特徴とする請求項１に記載の情報処理装置。
前記電源は、前記複数の処理回路又は前記複数のプロセッサの内の一つで制御されることを特徴とする請求項１又は２に記載の情報処理装置。
前記応答パケットが前記期待した応答パケットでない場合、前記複数の処理回路又は前記複数のプロセッサの内の一つは、前記電源を制御して、前記ソケットに接続された前記ハードウェア、及び前記バスを介して接続された前記複数の処理回路又は前記複数のプロセッサへの電力供給を停止することを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
前記所定のパケットは、前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサを特定する宛先を含み、
前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサの内の一つは、前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサの内の一つ宛のパケットに関する処理を実行することを特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
前記所定のパケットは日時及び前記情報処理装置の機種に基づいて暗号化された付加情報を含み、前記期待した応答パケットは、前記付加情報を復号した情報を含むことを特徴とする請求項５に記載の情報処理装置。
前記複数の処理回路又は前記複数のプロセッサは、ＡＳＩＣ（application specific integrated circuit）を含むことを特徴とする請求項１乃至６のいずれか１項に記載の情報処理装置。
複数の処理回路又は複数のプロセッサと、ハードウェアを接続できるソケットとを有し、前記ハードウェアは前記ソケットに接続され、前記複数の処理回路又は前記複数のプロセッサはバスを介して直列に接続されていて、前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアに電力を供給する電源とを有する情報処理装置を制御する制御方法であって、
所定のパケットを前記バスに送信する送信工程と、
前記所定のパケットに対する応答パケットを受信する受信工程と、
前記応答パケットが期待した応答パケットかどうか判定する判定工程と、
前記判定工程の判定結果に基づいて、前記電源から、前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアへの電力供給を制御する制御工程と、
を有することを特徴とする制御方法。
前記応答パケットは前記ソケットに接続された前記ハードウェアで生成されることを特徴とする請求項８に記載の制御方法。
前記制御工程では、前記ハードウェアへの電力供給は、前記受信した応答パケットが前記期待した応答パケットでない場合に停止されることを特徴とする請求項８又は９に記載の制御方法。
前記所定のパケットは日時及び前記情報処理装置の機種に基づいて暗号化された付加情報を含み、前記期待した応答パケットは、前記付加情報を復号した情報を含むことを特徴とする請求項８乃至１０のいずれか１項に記載の制御方法。
情報処理装置であって、
複数の処理回路又は複数のプロセッサと、
ハードウェアが接続されるソケットであって、前記ハードウェアは前記ソケットに接続され、前記複数の処理回路又は前記複数のプロセッサはバスを介して直列に接続され、
前記複数の処理回路又は前記複数のプロセッサ、及び前記ソケットに接続された前記ハードウェアに電力を供給する電源と、を有し、
前記複数の処理回路又は前記複数のプロセッサの一つは、前記バスに所定のパケットを送信し、
前記所定のパケットに対する応答パケットを受信すると、前記複数の処理回路又は前記複数のプロセッサの一つは、前記応答パケットが期待した応答パケットかどうか判定し、
前記複数の処理回路又は前記複数のプロセッサの一つは、前記応答パケットの判定結果に基づいて、前記電源から、前記複数の処理回路又は前記複数のプロセッサ及び前記ソケットに接続された前記ハードウェアへの電力供給を制御することを特徴とする情報処理装置。
前記応答パケットが前記期待した応答パケットでない場合、前記複数の処理回路又は前記複数のプロセッサの内の一つは、前記電源を制御して、前記ソケットに接続された前記ハードウェアへの電力供給を停止することを特徴とする請求項１２に記載の情報処理装置。
前記応答パケットが前記期待した応答パケットでないとの判定結果に応じて、前記複数の処理回路又は前記複数のプロセッサの内の一つは、前記電源を制御して、前記ソケットに接続された前記ハードウェア、及び前記バスを介して接続された前記複数の処理回路又は前記複数のプロセッサへの電力供給を停止することを特徴とする請求項１２又は１３に記載の情報処理装置。
前記所定のパケットは、前記ソケットに接続された前記ハードウェア、及び前記複数の処理回路又は前記複数のプロセッサを特定する宛先を含み、
前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサの内の一つは、前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサの内の一つ宛のパケットに関する処理を実行し、
前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサは、前記ソケットに接続された前記ハードウェア及び前記複数の処理回路又は前記複数のプロセッサの内の一つ宛となるべきパケットに関する処理を実行することを特徴とする請求項１２乃至１４のいずれか１項に記載の情報処理装置。
前記所定のパケットは日時及び前記情報処理装置の機種に基づいて暗号化された付加情報を含み、前記期待した応答パケットは、前記付加情報を復号した情報を含むことを特徴とする請求項１２乃至１５のいずれか１項に記載の情報処理装置。
前記複数の処理回路又は前記複数のプロセッサは、直列に接続された複数の回路を含み、
前記複数の処理回路又は前記複数のプロセッサのうちの一つは、前記複数の回路それぞれを特定する宛先を含み、前記複数の処理回路から前記所定のパケットに対する応答を受信することを特徴とする請求項１２乃至１６のいずれか１項に記載の情報処理装置。
前記ハードウェアが前記ソケットに接続されていない場合、前記ソケットは、入力信号を変更することなくそのまま出力する回路を含むことを特徴とする請求項１２乃至１７のいずれか１項に記載の情報処理装置。
前記複数の処理回路又は前記複数のプロセッサは、ＡＳＩＣ（application specific integrated circuit）を含むことを特徴とする請求項１２乃至１８のいずれか１項に記載の情報処理装置。