JP2020001333A - 液体噴射ヘッドおよび液体噴射記録装置 - Google Patents

Abstract

【課題】信号線の本数を削減することが可能な液体噴射ヘッドおよび液体噴射記録装置を提供する。【解決手段】液体噴射ヘッド1は、複数のノズルを有する噴射部１１ａと、外部のヘッド制御部から供給される、シリアルデータ信号、クロック信号、ラッチ信号、ファイアリング信号およびストローブ信号に基づいて、ノズルから液体を噴射させるための駆動信号を生成し、噴射部に対して出力する、１または複数の駆動回路部１２ａとを備えている。駆動回路部は、複数のノズルごとに個別に規定されたｍビット（ｍ：２以上の整数）のシリアル画素データ信号を含んで構成されたシリアルデータ信号とクロック信号とに基づいてシリアル／パラレル変換を行うシリアル／パラレル変換部１２１と、駆動信号生成部１２２と、ｍビットのパラレル画素データ信号とクロック信号とに基づいてパラレル／シリアル変換を行うパラレル／シリアル変換部１２３とを有している。【選択図】図２

Description

本開示は、液体噴射ヘッドおよび液体噴射記録装置に関する。

液体噴射ヘッドを備えた液体噴射記録装置が様々な分野に利用されており、液体噴射ヘッドとしては、各種方式のものが開発されている。また、例えば特許文献１には、液体噴射ヘッドにおけるデータ転送の手法が、提案されている。

特開２０１３−２２６７６５号公報

このような液体噴射ヘッドでは一般に、データ転送の際の信号線の本数を削減することが求められている。信号線の本数を削減することが可能な液体噴射ヘッドおよび液体噴射記録装置を提供することが望ましい。

本開示の一実施の形態に係る液体噴射ヘッドは、液体を噴射する複数のノズルを有する噴射部と、外部のヘッド制御部から供給される、シリアルデータ信号、クロック信号、ラッチ信号、ファイアリング信号およびストローブ信号に基づいて、ノズルから液体を噴射させるための駆動信号を生成し、その駆動信号を噴射部に対して出力する、１または複数の駆動回路部とを備えたものである。駆動回路部は、複数のノズルごとに個別に規定されたｍビット（ｍ：２以上の整数）のシリアル画素データ信号を含んで構成されたシリアルデータ信号と、クロック信号とに基づいてシリアル／パラレル変換を行うことにより、ｍビットのパラレル画素データ信号を生成するシリアル／パラレル変換部と、ｍビットのパラレル画素データ信号と、ラッチ信号と、ファイアリング信号と、ストローブ信号と、クロック信号とに基づいて、複数のノズルごとの駆動信号を生成する駆動信号生成部と、ｍビットのパラレル画素データ信号と、クロック信号とに基づいてパラレル／シリアル変換を行うことにより、シリアルデータ信号を生成すると共に、そのシリアルデータ信号とクロック信号とをそれぞれ、駆動回路部の外部へと出力するパラレル／シリアル変換部とを有している。

本開示の一実施の形態に係る液体噴射記録装置は、上記本開示の一実施の形態に係る液体噴射ヘッドと、シリアルデータ信号、クロック信号、ラッチ信号、ファイアリング信号およびストローブ信号をそれぞれ、上記液体噴射ヘッドに対して供給するヘッド制御部とを備えたものである。

本開示の一実施の形態に係る液体噴射ヘッドおよび液体噴射記録装置によれば、信号線の本数を削減することが可能となる。

本開示の一実施の形態に係る液体噴射装置の概略構成例を表すブロック図である。 図１に示した液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。 比較例に係る液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。 比較例に係る液体噴射ヘッドにおける動作例を模式的に表すタイミング図である。 図２に示した各駆動回路部における動作例を模式的に表すタイミング図である。 図５に示した動作例の一部分を拡大して模式的に表すタイミング図である。 図１に示した液体噴射ヘッド全体での動作例を模式的に表すタイミング図である。 変形例１に係る液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。 図８に示した分波器における動作例を模式的に表すタイミング図である。 変形例２に係る液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。 変形例３に係る液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。 変形例３に係る複数のノズルのグループ分けの構成例を表す模式図である。 図１１に示した各駆動回路部における動作例を模式的に表すタイミング図である。 変形例４に係る液体噴射ヘッドにおける各駆動回路部の構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（単一のシリアルデータ信号を用いてデータ転送を行う場合の例）
２．変形例
変形例１（ラッチ信号，ファイアリング信号を単一の合成信号とした場合の例）
変形例２（シリアル画素データ信号と他の信号とを多重化していない場合の例）
変形例３（複数のシリアルデータ信号を用いてデータ転送を行う場合の例）
変形例４（変形例３において変形例２と同様に多重化していない場合の例）
３．その他の変形例

＜１．実施の形態＞
［プリンタ３の構成］
図１は、本開示の一実施の形態に係る液体噴射記録装置としてのプリンタ３の概略構成例を、ブロック図で表したものである。また、図２は、図１に示した液体噴射ヘッドとしてのインクジェットヘッド１における、各駆動回路部（後述する駆動回路部１２ａ，１２ｂ，１２ｃ）の構成例を、ブロック図で表したものである。なお、これらの図１，図２において、信号の配線上に示した「／Ｎ」（Ｎ：２以上の整数）は、配線の本数を示しており、以降のブロック図（後述する図３，図８，図１０，図１１，図１４）においても、同様である。また、本明細書の説明に用いられる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。

プリンタ３は、後述するインク９を利用して、被記録媒体（例えば記録紙）に対し、画像や文字等の記録（印刷）を行うインクジェットプリンタである。このプリンタ３は、図１に示したように、インクジェットヘッド１と、ヘッド制御部２とを備えている。

なお、インクジェットヘッド１は、本開示における「液体噴射ヘッド」の一具体例に対応し、プリンタ３は、本開示における「液体噴射記録装置」の一具体例に対応している。また、インク９は、本開示における「液体」の一具体例に対応している。

（Ａ．ヘッド制御部２）
ヘッド制御部２は、インクジェットヘッド１に対して、各種の情報（データ）を供給するものである。具体的には図１に示したように、ヘッド制御部２は、インクジェットヘッド１内の後述する駆動回路部１２ａ（最前段の駆動回路部）に対して、１つ（単一）のシリアルデータ信号Ｄｓと、１つのクロック信号ＣＬＫとを、それぞれ供給するようになっている。

ここで、これらのシリアルデータ信号Ｄｓおよびクロック信号ＣＬＫはそれぞれ、例えば、ＬＶＤＳ（Low Voltage Differential Signaling：低電圧差動信号）にて伝送されるようになっている。これにより、小振幅信号による高速伝送が可能となるとともに、差動信号を用いることで同相ノイズの除去能力が向上するようになっている。また、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫはそれぞれ、図１に示したように、１本の信号線にて伝送されるようになっている。更に、シリアルデータ信号Ｄｓは、クロック信号ＣＬＫに同期しており、１クロック期間（後述する１つの周期Ｔの期間）内に、７ビット分のシリアルデータを含んでいる。ただし、７ビットには限られず、７ビット以外の複数ビットのシリアルデータであってもよい。

また、本実施の形態では、このシリアルデータ信号Ｄｓには、詳細は後述するが（図５参照）、ｍビット（ｍ：２以上の整数，この例では４ビット）のシリアル画素データ信号ＰＤｓとともに、他の信号が多重化されている。具体的には、この例ではシリアルデータ信号Ｄｓは、４ビットのシリアル画素データ信号ＰＤｓとともに、後述するラッチ信号ＬＡＴＣＨ、ファイアリング信号（吐出開始信号）ＦＩＲＥおよびストローブ信号ＳＴＢ（ＳＴＲＯＢＥ）を、それぞれ含んで構成されている。また、本実施の形態では、このような単一のシリアルデータ信号Ｄｓには、インクジェットヘッド１における後述する複数のノズルのうちの全てのノズルに対応して個別に規定された、シリアル画素データ信号ＰＤｓが含まれるようになっている。

なお、このようなシリアルデータ信号Ｄｓは、本開示における「単一のシリアルデータ信号」の一具体例に対応している。

（Ｂ．インクジェットヘッド１）
インクジェットヘッド１は、図１，図２中の破線の矢印で示したように、後述する複数のノズルから被記録媒体に対して液滴状のインク９を噴射（吐出）して、画像や文字等の記録を行うヘッドである。このインクジェットヘッド１は、図１に示したように、噴射部１１と、複数の駆動回路部（この例では、３つの駆動回路部１２ａ，１２ｂ，１２ｃ）とを備えている。なお、このようなインクジェットヘッド１内には、図示しないインクタンク内から供給チューブ等を介して、インク９が供給されるようになっている。

（Ｂ−１．噴射部１１）
噴射部１１は、図１に示したように、複数（この例では３つ）の噴射部１１ａ，１１ｂ，１１ｃを含んで構成されている。噴射部１１ａ，１１ｂ，１１ｃはそれぞれ、上記した駆動回路部１２ａ，１２ｂ，１２ｃに対して、個別に対応するように配置されている。これらの噴射部１１ａ，１１ｂ，１１ｃはそれぞれ、上記した複数のノズルを有しており、駆動回路部１２ａ，１２ｂ，１２ｃから個別に供給される駆動信号Ｓｄ（駆動電圧Ｖｄ）に従って、これらのノズルからインク９を噴射するようになっている。

このような噴射部１１ａ，１１ｂ，１１ｃはそれぞれ、例えば図２に示したように、圧電アクチュエータ（アクチュエータプレート）１１１およびノズルプレート１１２を含んで構成されている。

ノズルプレート１１２は、ポリイミド等のフィルム材または金属材料により構成されたプレートであり、図２に示したように、上記した複数のノズル（この例では５つのノズル孔Ｈｎ１〜Ｈｎ５：以下では適宜、ノズル孔Ｈｎと総称する）を有している。これらのノズル孔Ｈｎ１〜Ｈｎ５は、例えば、所定の間隔をおいて一直線上（１列）に並んで形成されており、例えば円形状となっている。

なお、これらのノズル孔Ｈｎ１〜Ｈｎ５（複数のノズル孔Ｈｎ）はそれぞれ、本開示における「ノズル」の一具体例に対応している。

圧電アクチュエータ１１１は、例えばＰＺＴ（チタン酸ジルコン酸鉛）等の圧電材料により構成されたプレートである。この圧電アクチュエータ１１１には、図示しない複数のチャネル（圧力室）が設けられている。これらのチャネルは、インク９に対して圧力を印加するための部分であり、所定の間隔をおいて互いに平行となるよう、並んで配置されている。各チャネルは、圧電体からなる駆動壁（不図示）によってそれぞれ画成されており、断面視にて凹状の溝部となっている。

このようなチャネルには、インク９を吐出させるための吐出チャネルと、インク９を吐出させないダミーチャネル（非吐出チャネル）とが存在している。言い換えると、吐出チャネルにはインク９が充填される一方、ダミーチャネルにはインク９が充填されないようになっている。なお、この吐出チャネル内には、前述した供給チューブおよび所定の流路等を介して、インク９が供給されるようになっている。また、各吐出チャネルは、上記したノズルプレート１１２におけるノズル孔Ｈｎと連通している一方、各ダミーチャネルは、ノズル孔Ｈｎには連通しないようになっている。これらの吐出チャネルとダミーチャネルとは、交互に並んで配置されている。

上記した駆動壁における対向する内側面にはそれぞれ、駆動電極（不図示）が設けられている。この駆動電極には、吐出チャネルに面する内側面に設けられたコモン電極（共通電極）と、ダミーチャネルに面する内側面に設けられたアクティブ電極（個別電極）とが存在している。これらの駆動電極と、後述する駆動回路部１２ａ，１２ｂ，１２ｃとの間は、フレキシブル基板（不図示）に形成された複数の引き出し電極（不図示）を介して、電気的に接続されている。これにより、このフレキシブル基板を介して、駆動回路部１２ａ，１２ｂ，１２ｃから各駆動電極に対し、前述した駆動電圧Ｖｄ（駆動信号Ｓｄ）が印加されるようになっている（図１，図２参照）。

（Ｂ−２．駆動回路部１２ａ，１２ｂ，１２ｃ）
駆動回路部１２ａ，１２ｂ，１２ｃはそれぞれ、図１に示したように、対応する噴射部１１ａ，１１ｂ，１１ｃに対して、各ノズル孔Ｈｎからインク９を噴射させるための駆動信号Ｓｄ（駆動電圧Ｖｄ）を供給する回路である。具体的には、駆動回路部１２ａ，１２ｂ，１２ｃはそれぞれ、前述したヘッド制御部２から供給される、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫに基づいて駆動信号Ｓｄを生成し、この駆動信号Ｓｄを対応する噴射部１１ａ，１１ｂ，１１ｃに対して個別に出力するようになっている。

また、図１に示したように、これら複数の駆動回路部１２ａ，１２ｂ，１２ｃ同士は、インクジェットヘッド１内（図示しない駆動回路基板上）において、互いに直列的に多段接続（カスケード接続）されている。言い換えると、インクジェットヘッド１における駆動回路部１２ａ，１２ｂ，１２ｃ同士のカスケード接続の段数は、３段となっている。具体的には図１に示したように、ヘッド制御部２、駆動回路部１２ａ（最前段）、駆動回路部１２ｂおよび駆動回路部１２ｃ（最後段）の順に、前段側から後段側へのカスケード接続がなされており、詳細は後述するが、この順にデータ転送が行われるようになっている。

ここで、このような駆動回路部１２ａ，１２ｂ，１２ｃはそれぞれ、例えば図２に示したように、シリアル／パラレル変換部１２１、駆動信号生成部１２２およびパラレル／シリアル変換部１２３を有している。

（シリアル／パラレル変換部１２１）
シリアル／パラレル変換部１２１は、前述したｍビット（この例では４ビット）のシリアル画素データ信号ＰＤｓを含んで構成されたシリアルデータ信号Ｄｓと、クロック信号ＣＬＫとに基づいて、所定のシリアル／パラレル変換を行う回路である。このようなシリアル／パラレル変換により、図２に示したように、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐ（ＰＤｐ［３：０］）が生成されるようになっている。

具体的には図２に示したように、シリアル／パラレル変換部１２１は、このようなシリアル／パラレル変換を行うことにより、４ビットのパラレル画素データ信号ＰＤｐとともに、前述したラッチ信号ＬＡＴＣＨ、ファイアリング信号ＦＩＲＥおよびストローブ信号ＳＴＢを、それぞれ生成している。なお、このシリアル／パラレル変換部１２１からは、クロック信号ＣＬＫも出力されるようになっている（図２参照）。

（駆動信号生成部１２２）
駆動信号生成部１２２は、前述した駆動信号Ｓｄ（駆動電圧Ｖｄ）を複数のノズル孔Ｈｎごとに生成するものである。具体的には図２に示したように、駆動信号生成部１２２は、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐと、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥと、ストローブ信号ＳＴＢと、クロック信号ＣＬＫとに基づいて、そのような駆動信号Ｓｄを生成する。

このような駆動信号生成部１２２は、図２に示したように、シフトレジスタ部１２２Ａ、ラッチ回路部１２２Ｂ、波形生成回路部１２２Ｃ、レベル変換回路１２２Ｄおよび論理積回路（ＡＮＤ回路）４０を有している。

論理積回路４０は、図２に示したように、ストローブ信号ＳＴＢとクロック信号ＣＬＫとの論理積信号（ＡＮＤ信号）Ｓｃｏｍを生成する論理回路である。

シフトレジスタ部１２２Ａは、複数のノズル孔Ｈｎごとのパラレル画素データ信号ＰＤｐを、複数のノズル孔Ｈｎごとの駆動信号Ｓｄに対応して、前段側（ノズル孔Ｈｎ１側）から後段側（ノズル孔Ｈｎ５側）へと、順次転送して保持する回路である（図２参照）。このシフトレジスタ部１２２Ａは、複数のノズル孔Ｈｎの個数と同数（この例では５個）の、Ｄ−ＦＦ（フリップフロップ）回路４１を有しており、各Ｄ−ＦＦ回路４１において、４ビットのパラレル画素データ信号ＰＤｐを保持することが可能となっている。また、図２に示したように、各Ｄ−ＦＦ回路４１には、順次転送の際のシフトクロックとして、上記した論理積回路４０により生成された論理積信号Ｓｃｏｍが入力されるようになっている。言い換えると、このシフトレジスタ部１２２Ａは、上記した論理積信号Ｓｃｏｍに同期して、上記したパラレル画素データ信号ＰＤｐの順次転送を行うようになっている。

ラッチ回路部１２２Ｂは、図２に示したように、シフトレジスタ部１２２Ａ内の各Ｄ−ＦＦ回路４１から出力される、複数のノズル孔Ｈｎごとの４ビットのパラレル画素データ信号ＰＤｐを、ラッチ信号ＬＡＴＣＨに同期して保持する回路である。このラッチ回路部１２２Ｂは、複数のノズル孔Ｈｎの個数と同数（この例では５個）の、ラッチ回路４２を有しており、各ラッチ回路４２において、４ビットのパラレル画素データ信号ＰＤｐを保持することが可能となっている。

波形生成回路部１２２Ｃは、図２に示したように、ラッチ回路部１２２Ｂ内の各ラッチ回路４２から出力される、複数のノズル孔Ｈｎごとの４ビットのパラレル画素データ信号ＰＤｐに基づいて、駆動信号Ｓｄの基となる波形信号を生成する回路である。この波形生成回路部１２２Ｃは、複数のノズル孔Ｈｎの個数と同数（この例では５個）の、波形生成回路４３を有しており、各波形生成回路４３では、ファイアリング信号ＦＩＲＥに同期して、そのような波形信号の生成を行うようになっている。

レベル変換回路１２２Ｄは、図２に示したように、波形生成回路部１２２Ｃ内の各波形生成回路４３から出力される、複数のノズル孔Ｈｎごとの波形信号に基づいて、複数のノズル孔Ｈｎごとの駆動信号Ｓｄを生成する回路である。具体的には、レベル変換回路１２２Ｄは、各波形信号のレベル（電圧値）の変換を行うことにより、各ノズル孔Ｈｎに対応する駆動電圧Ｖｄを有する駆動信号Ｓｄを、それぞれ生成するようになっている。

（パラレル／シリアル変換部１２３）
パラレル／シリアル変換部１２３は、前述したｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫとに基づいて、所定のパラレル／シリアル変換を行う回路である。このようなパラレル／シリアル変換により、図２に示したように、前述したシリアルデータ信号Ｄｓが生成（再生成）され、このシリアルデータ信号Ｄｓとクロック信号ＣＬＫとがそれぞれ、各駆動回路部１２ａ，１２ｂ，１２ｃの外部へと出力されるようになっている。

具体的には、パラレル／シリアル変換部１２３は、シフトレジスタ部１２２Ａ（最後段のＤ−ＦＦ回路４１）から出力される４ビットのパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥとに基づいて、上記したパラレル／シリアル変換を行うようになっている（図２参照）。

ここで、図１，図２に示したように、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３から出力される、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫはそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１に対して入力されている。具体的には、相対的に前段側の駆動回路部１２ａから出力されるシリアルデータ信号Ｄｓおよびクロック信号ＣＬＫがそれぞれ、相対的に後段側の駆動回路部１２ｂへと入力されている。同様に、相対的に前段側の駆動回路部１２ｂから出力されるシリアルデータ信号Ｄｓおよびクロック信号ＣＬＫがそれぞれ、相対的に後段側の駆動回路部１２ｃへと入力されている。これにより図１に示したように、複数の駆動回路部１２ａ，１２ｂ，１２ｃ同士が、互いに直列的に多段接続（カスケード接続）されるようになっている。

［動作および作用・効果］
（Ａ．プリンタ３の基本動作）
このプリンタ３では、以下のようなインクジェットヘッド１によるインク９の噴射動作を用いて、被記録媒体に対する画像や文字等の記録動作（印刷動作）が行われる。具体的には、本実施の形態のインクジェットヘッド１では、以下のようにして、せん断（シェア）モードを用いたインク９の噴射動作が行われる。なお、このプリンタ３では初期状態として、前述したインクタンク内のインク９が、供給チューブおよび所定の流路等を介して、インクジェットヘッド１の圧電アクチュエータ１１１における吐出チャネル内に、充填されている。

まず、各駆動回路部１２ａ，１２ｂ，１２ｃは、対応する噴射部１１ａ，１１ｂ，１１ｃにおける圧電アクチュエータ１１１内の前述した駆動電極（コモン電極およびアクティブ電極）に対し、駆動電圧Ｖｄ（駆動信号Ｓｄ）を印加する。具体的には、各駆動回路部１２ａ，１２ｂ，１２ｃは、前述した吐出チャネルを画成する一対の駆動壁に配置された各駆動電極に対し、駆動電圧Ｖｄを印加する。これにより、これら一対の駆動壁がそれぞれ、その吐出チャネルに隣接するダミーチャネル側へ、突出するように変形する。

このとき、駆動壁における深さ方向の中間位置を中心として、駆動壁がＶ字状に屈曲変形することになる。そして、このような駆動壁の屈曲変形により、吐出チャネルがあたかも膨らむように変形する。このように、一対の駆動壁での圧電厚み滑り効果による屈曲変形によって、吐出チャネルの容積が増大する。そして、吐出チャネルの容積が増大することにより、インク９が吐出チャネル内へ誘導されることになる。

次いで、このようにして吐出チャネル内へ誘導されたインク９は、圧力波となって吐出チャネルの内部に伝播する。そして、ノズルプレート１１２のノズル孔Ｈｎにこの圧力波が到達したタイミングで、駆動電極に印加される駆動電圧Ｖｄが、０（ゼロ）Ｖとなる。これにより、上記した屈曲変形の状態から駆動壁が復元する結果、一旦増大した吐出チャネルの容積が、再び元に戻ることになる。

このようにして、吐出チャネルの容積が元に戻る過程で、吐出チャネル内部の圧力が増加し、吐出チャネル内のインク９が加圧される。その結果、液滴状のインク９が、ノズル孔Ｈｎを通って外部へと（被記録媒体へ向けて）吐出される（図１，図２参照）。このようにしてインクジェットヘッド１におけるインク９の噴射動作（吐出動作）がなされ、その結果、被記録媒体に対する画像や文字等の記録動作が行われることになる。

（Ｂ．データ転送動作）
次に、図１，図２に加えて図３〜図７を参照して、ヘッド制御部２と駆動回路部１２ａとの間、および、各駆動回路部１２ａ，１２ｂ，１２ｃ間でのデータ転送動作について、比較例（図３，図４）と比較しつつ詳細に説明する。

（Ｂ−１．比較例）
図３は、比較例に係る液体噴射ヘッド（インクジェットヘッド１０１）における各駆動回路部１０２ａ，１０２ｂ，１０２ｃの構成例をそれぞれ、ブロック図で表したものである。また、図４は、比較例のインクジェットヘッド１０１における動作例（データ転送動作例）を、模式的にタイミング図で表したものである。

なお、この比較例のインクジェットヘッド１０１においても、図１に示した本実施の形態のインクジェットヘッド１と同様に、複数の駆動回路部１０２ａ，１０２ｂ，１０２ｃ同士が、互いに直列的に多段接続（カスケード接続）されているものとする。

ここで、図４において、（Ａ）はクロック信号ＣＬＫを、（Ｃ）はラッチ信号ＬＡＴＣＨを、（Ｄ）はファイアリング信号ＦＩＲＥを、（Ｅ）はストローブ信号ＳＴＢを、それぞれ示している。また、この図４において、（Ｂ），（Ｆ），（Ｇ）はそれぞれ、駆動回路部１０２ａ，１０２ｂ，１０２ｃに入力された、４ビットのパラレル画素データ信号ＰＤｐ［３：０］を示している。また、図４における横軸は時間ｔを示しており、以降のタイミング図においても同様である。

なお、図４（Ｂ），図４（Ｆ），図４（Ｇ）において、パラレル画素データ信号ＰＤｐ［３：０］中に示した、「Ｄｎ_ａ_ｂ」における「ｎ」，「ａ」，「ｂ」はそれぞれ、以下の番号を意味している。また、「Ｎ／Ａ」は、欠損値（Not Available）を意味している。これらの意味は、以降のタイミング図においても、基本的に同様である。
「ｎ」：パラレル画素データ信号ＰＤｐにおけるビット番号
「ａ」：ノズル孔Ｈｎの番号
「ｂ」：カスケード接続されている複数の駆動回路部（この例では３つの駆動回路部１２ａ，１２ｂ，１２ｃ）における番号

このインクジェットヘッド１０１における各駆動回路部１０２ａ，１０２ｂ，１０２ｃは、インクジェットヘッド１における前述した各駆動回路部１２ａ，１２ｂ，１２ｃ（図２参照）において、以下のようにしたものに対応している。すなわち、図３に示したように、各駆動回路部１０２ａ，１０２ｂ，１０２ｃは、各駆動回路部１２ａ，１２ｂ，１２ｃにおいて、シリアル／パラレル変換部１２１およびパラレル／シリアル変換部１２３を設けないようにした（省いた）ものに対応しており、他の構成は基本的には同様となっている。

また、シリアル／パラレル変換部１２１およびパラレル／シリアル変換部１２３が設けられていないことから、各駆動回路部１０２ａ，１０２ｂ，１０２ｃでは、４ビットのパラレル画素データ信号ＰＤｐが、入力および出力されるようになっている（図３参照）。なお、各駆動回路部１０２ａ，１０２ｂ，１０２ｃでは、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥもそれぞれ、パラレル画素データ信号ＰＤｐと並行して入力および出力されている（図３参照）。

この図４に示した比較例のデータ転送動作では、ストローブ信号ＳＴＢ＝「１」の期間（タイミングｔ１０１〜ｔ１０４の期間）のみ、各Ｄ−ＦＦ回路４１に対してシフトクロック（論理積信号Ｓｃｏｍ）が入力される。したがって、この期間が、シフトレジスタ部１２２Ａに対するデータ入力（パラレル画素データ信号ＰＤｐの入力）の有効期間となる（図４（Ｂ），図４（Ｆ），図４（Ｇ）参照）。

この期間において、まず、最前段の駆動回路部１０２ａでは、３つの駆動回路部１０２ａ，１０２ｂ，１０２ｃの分の、各ノズル孔Ｈｎ１〜Ｈｎ５に対応したパラレル画素データ信号ＰＤｐが、シフトレジスタ部１２２Ａに順次入力される（図４（Ｂ）参照）。次いで、このシフトレジスタ部１２２Ａ内において、順次転送されて保持されているパラレル画素データ信号ＰＤｐは、ラッチ信号ＬＡＴＣＨが「０」から「１」に変化するタイミング（タイミングｔ１０５）で、ラッチ回路部１２２Ｂ内の各ラッチ回路４２に保持される（図４（Ｃ）参照）。続いて、ファイアリング信号ＦＩＲＥが「０」から「１」に変化するタイミング（タイミングｔ１０６）で、波形生成回路部１２５Ｃ内の各波形生成回路４３は、各ラッチ回路４２に保持されているパラレル画素データ信号ＰＤｐに基づき、駆動信号Ｓｄの基となる波形信号の生成を開始する（図４（Ｄ）参照）。そして、レベル変換回路１２２Ｄでは、このような各波形信号に基づき、各ノズル孔Ｈｎに対応する駆動信号Ｓｄを生成し、この駆動信号Ｓｄに基づいて、前述した駆動壁が駆動される（その結果、例えば各ノズル孔Ｈｎからインク９が吐出される）ことになる（図３参照）。

また、このとき、駆動回路部１０２ａにおけるシフトレジスタ部１２２Ａの最後段のＤ−ＦＦ回路４１から出力された、４ビットのパラレル画素データ信号ＰＤｐは、この駆動回路部１０２ａの後段の駆動回路部１０２ｂへと出力される（図３参照）。同様に、この駆動回路部１０２ｂにおけるシフトレジスタ部１２２Ａの最後段のＤ−ＦＦ回路４１から出力された、４ビットのパラレル画素データ信号ＰＤｐは、この駆動回路部１０２ｂの後段（最後段）の駆動回路部１０２ｃへと出力される（図３参照）。この際に、各駆動回路部１０２ａ，１０２ｂ，１０２ｃの分のパラレル画素データ信号ＰＤｐはそれぞれ、順次シフトしながら、駆動回路部１０２ａから駆動回路部１０２ｂ，１０２ｃへと順次転送されていく（図４（Ｂ），図４（Ｆ），図４（Ｇ）参照）。

このようにして比較例のインクジェットヘッド１０１では、パラレル画素データ信号ＰＤｐを含むパラレルデータ信号等を用いて、各駆動回路部１０２ａ，１０２ｂ，１０２ｃにおける入力信号および出力信号がそれぞれ構成されている。したがって、この比較例では、ヘッド制御部２と駆動回路部１０２ａとの間や、駆動回路部１０２ａ，１０２ｂ，１０２ｃ同士の間における信号の個数（信号線の本数）が、増加してしまうことになる（信号線の本数が増加してしまう）。このようにして信号線の本数が増加してしまう結果、この比較例では、インクジェットヘッド１０１の大型化や、信号間でのスキューの増加、インクジェットヘッド１０１における設計の自由度の低下等が、生じるおそれがある。

（Ｂ−２．本実施の形態）
これに対して、本実施の形態の各駆動回路部１２ａ，１２ｂ，１２ｃには、図２に示したように、シリアル／パラレル変換部１２１およびパラレル／シリアル変換部１２３が、それぞれ設けられている。そして、各駆動回路部１２ａ，１２ｂ，１２ｃおよびインクジェットヘッド１全体では、以下のようにして、データ転送動作が行われる。

図５は、図２に示した各駆動回路部１２ａ，１２ｂ，１２ｃにおける動作例（データ転送動作例）を、模式的にタイミング図で表したものであり、図６は、この図５に示した動作例の一部分を、拡大して模式的にタイミング図で表したものである。また、図７は、図１に示したインクジェットヘッド１全体でのデータ転送動作を、模式的にタイミング図で表したものである。なお、これらの図５〜図７において、クロック信号ＣＬＫの１周期を周期Ｔとして示しており、以降のタイミング図においても同様である。

ここで、図５，図６において、（Ａ），（Ｂ），（Ｃ）はそれぞれ、各駆動回路部１２ａ，１２ｂ，１２ｃ（におけるシリアル／パラレル変換部１２１）に入力される、クロック信号ＣＬＫ、シリアルデータ信号Ｄｓ、および、このシリアルデータ信号Ｄｓがシリアル／パラレル変換された後の７ビットのパラレルデータ（４ビットのパラレル画素データ信号ＰＤｐ［３：０］を含む）を、示している。

一方、図５において、（Ｄ），（Ｅ），（Ｆ）はそれぞれ、各駆動回路部１２ａ，１２ｂ，１２ｃ（におけるパラレル／シリアル変換部１２３）から出力される、クロック信号ＣＬＫ、シリアルデータ信号Ｄｓ、および、パラレル／シリアル変換前の７ビットのパラレルデータ（４ビットのパラレル画素データ信号ＰＤｐ［３：０］を含む）を、示している。

また、図７において、（Ａ）はクロック信号ＣＬＫを示しており、（Ｂ）〜（Ｅ），（Ｆ）〜（Ｉ），（Ｊ）〜（Ｍ）はそれぞれ、駆動回路部１２ａ，１２ｂ，１２ｃ内における７ビットのパラレルデータ（４ビットのパラレル画素データ信号ＰＤｐ［３：０］を含む）を、それぞれ示している。具体的には、（Ｂ），（Ｆ），（Ｊ）はそれぞれ、４ビットのパラレル画素データ信号ＰＤｐ［３：０］を、（Ｃ），（Ｇ），（Ｋ）はそれぞれ、ラッチ信号ＬＡＴＣＨを、示している。また、（Ｄ），（Ｈ），（Ｌ）はそれぞれ、ファイアリング信号ＦＩＲＥを、（Ｅ），（Ｉ），（Ｍ）はそれぞれ、ストローブ信号ＳＴＢを、示している。

なお、この図７においては、便宜上、４ビットのパラレル画素データ信号ＰＤｐ［３：０］における各ビットの内容をまとめると共に記号を簡略化して、前述した定義の「Ｄｎ_ａ_ｂ」ではなく、「Ｄａｂ」として示している。

本実施の形態のデータ転送動作は、例えば図５，図６に示したように、各駆動回路部１２ａ，１２ｂ，１２ｃ内においては、以下のようになる。すなわち、まず、シリアルデータ信号Ｄｓは、クロック信号ＣＬＫに同期して、周期Ｔの期間（１クロック期間）内に、７ビット分のシリアルデータを含んでいる（図５（Ａ），図５（Ｂ），図６（Ａ），図６（Ｂ）参照）。このシリアルデータ信号Ｄｓは、シリアル／パラレル変換部１２１においてシリアル／パラレル変換されることで、４ビットのパラレル画素データ信号ＰＤｐ［３：０］と、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥと、ストローブ信号ＳＴＢとが、それぞれ生成される（図６中の破線の矢印参照）。なお、この例では図６に示したように、シリアルデータ信号Ｄｓにおける先頭からの４ビット分が、シリアル画素データ信号ＰＤｓとなっており、続いて、ラッチ信号ＬＡＴＣＨ、ファイアリング信号ＦＩＲＥおよびストローブ信号ＳＴＢの順序に並んでいる。

ここで、このようにして生成されたストローブ信号ＳＴＢ＝「１」の期間（タイミングｔ１１〜ｔ１６の期間）のみ、シフトレジスタ部１２２Ａにおける各Ｄ−ＦＦ回路４１に対し、シフトクロック（論理積信号Ｓｃｏｍ）が入力される。したがって、この期間が、シフトレジスタ部１２２Ａに対するデータ入力（パラレル画素データ信号ＰＤｐの入力）の有効期間となる（図５（Ｃ），図６（Ｃ）参照）。

この期間において、まず、各ノズル孔Ｈｎ１〜Ｈｎ５に対応したパラレル画素データ信号ＰＤｐが、シフトレジスタ部１２２Ａに順次入力される。次いで、このシフトレジスタ部１２２Ａ内において、順次転送されて保持されているパラレル画素データ信号ＰＤｐは、ラッチ信号ＬＡＴＣＨが「０」から「１」に変化するタイミング（タイミングｔ１７）で、ラッチ回路部１２２Ｂ内の各ラッチ回路４２に保持される（図５（Ｃ）参照）。続いて、ファイアリング信号ＦＩＲＥが「０」から「１」に変化するタイミング（タイミングｔ１９）で、波形生成回路部１２２Ｃ内の各波形生成回路４３は、各ラッチ回路４２に保持されているパラレル画素データ信号ＰＤｐに基づき、駆動信号Ｓｄの基となる波形信号の生成を開始する（図５（Ｃ）参照）。そして、レベル変換回路１２２Ｄでは、このような各波形信号に基づき、各ノズル孔Ｈｎに対応する駆動信号Ｓｄを生成し、この駆動信号Ｓｄに基づいて、前述した駆動壁が駆動される（その結果、例えば各ノズル孔Ｈｎからインク９が吐出される）ことになる（図１，図２，図５中のタイミングｔ１９〜ｔ２０参照）。

また、このとき、シフトレジスタ部１２２Ａの最後段のＤ−ＦＦ回路４１から出力された、４ビットのパラレル画素データ信号ＰＤｐ［３：０］は、パラレル／シリアル変換部１２３においてパラレル／シリアル変換がなされる。具体的には、この４ビットのパラレル画素データ信号ＰＤｐ［３：０］と、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥと、ストローブ信号ＳＴＢとに基づいてパラレル／シリアル変換が行われることで、上記したシリアルデータ信号Ｄｓが再生成される（図５（Ｄ）〜図５（Ｆ）参照）。そして、このようにして再生成されたシリアルデータ信号Ｄｓは、クロック信号ＣＬＫとともに、パラレル／シリアル変換部１２３から各駆動回路部１２ａ，１２ｂ，１２ｃの外部へと出力される（図５（Ｄ），図５（Ｅ）参照）。なお、図５（Ｃ）中の「ＰＤｐ［３：０］」（ＩＮ）におけるタイミングｔ１６〜２３では、ストローブ信号ＳＴＢ＝「０」となっているため、前述した順次転送が行われない。したがって、図５（Ｆ）中の「ＰＤｐ［３：０］」（ＯＵＴ）におけるタイミングｔ１８〜ｔ２３に示したように、パラレル画素データ信号ＰＤｐ［３：０］では「Ｄｎ_５_１」のまま、変化しないようになっている。

なお、この際に、例えば図５中の破線の矢印Ｐ１０，Ｐ１１で示したように、各駆動回路部１２ａ，１２ｂ，１２ｃ内においてデータ入力からデータ出力までの間に、７つの周期Ｔの期間分（７周期分）、各データが順次シフトしていく。具体的には、タイミングｔ１１までの期間に入力されたシリアルデータ信号Ｄｓに含まれる、パラレル画素データ信号ＰＤｐは、タイミングｔ１３〜ｔ１８の期間において、シリアルデータ信号Ｄｓに含まれて出力されることになる（破線の矢印Ｐ１０参照）。同様に、タイミングｔ１１〜ｔ１６の期間に入力されたシリアルデータ信号Ｄｓに含まれる、パラレル画素データ信号ＰＤｐは、タイミングｔ１８〜ｔ２３の期間において、シリアルデータ信号Ｄｓに含まれて出力されることになる（破線の矢印Ｐ１１参照）。

また、例えば図７に示したように、インクジェットヘッド１全体でのデータ転送動作は、以下のようになる。すなわち、まず、駆動回路部１２ａ内における４ビットのパラレル画素データ信号ＰＤｐは、上記したようにしてシリアルデータ信号Ｄｓとなって、この駆動回路部１２ａの後段の駆動回路部１２ｂへと出力される（図７中の矢印Ｐ２１〜Ｐ２３参照）。同様に、この駆動回路部１２ｂ内における４ビットのパラレル画素データ信号ＰＤｐは、上記したようにしてシリアルデータ信号Ｄｓとなって、この駆動回路部１２ｂの後段（最後段）の駆動回路部１２ｃへと出力される（図７中の矢印Ｐ３１〜Ｐ３３参照）。なお、この図７においても、ストローブ信号ＳＴＢ＝「０」となった期間においては、前述した順次転送が行われず、パラレル画素データ信号ＰＤｐ［３：０］では「Ｄ_５_１」や「Ｄ_５_２」のまま、変化しないようになっている。

なお、この際に、各駆動回路部１２ａ，１２ｂ，１２ｃの分のパラレル画素データ信号ＰＤｐはそれぞれ、順次シフトしながら、駆動回路部１２ａから駆動回路部１２ｂ，１２ｃへと順次転送されていくことになる（図７中の矢印Ｐ２１〜Ｐ２３，Ｐ３１〜Ｐ３３参照）。

（Ｂ−３．作用・効果）
このようにして本実施の形態のインクジェットヘッド１では、外部（ヘッド制御部２）から供給される、シリアルデータ信号Ｄｓ（複数のノズル孔Ｈｎごとのシリアル画素データ信号ＰＤｓを含む）とクロック信号ＣＬＫとに基づき、各駆動回路部１２ａ，１２ｂ，１２ｃ内において、複数のノズル孔Ｈｎごとのパラレル画素データ信号ＰＤｐが生成される。また、各駆動回路部１２ａ，１２ｂ，１２ｃ内では、そのパラレル画素データ信号ＰＤｐ等に基づいて、複数のノズル孔Ｈｎごとの駆動信号Ｓｄが生成される。そして、各駆動回路部１２ａ，１２ｂ，１２ｃ内では、そのようなパラレル画素データ信号ＰＤｐ等に基づいてシリアルデータ信号Ｄｓが再度生成されて、クロック信号ＣＬＫとともに、各駆動回路部１２ａ，１２ｂ，１２ｃの外部へと出力される。

このようにしてインクジェットヘッド１では、各駆動回路部１２ａ，１２ｂ，１２ｃにおける入力信号および出力信号がそれぞれ、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫを含んで構成されることになる。従って、このインクジェットヘッド１では、例えば、パラレル画素データ信号ＰＤｐを含むパラレルデータ信号を用いて、各駆動回路部１０２ａ，１０２ｂ，１０２ｂにおける入力信号および出力信号がそれぞれ構成される、上記比較例のインクジェットヘッド１０１と比べ、以下のようになる。すなわち、本実施の形態ではシリアルデータ転送となることから、ヘッド制御部２と駆動回路部１２ａとの間や、駆動回路部１２ａ，１２ｂ，１２ｃ同士の間における信号の個数（信号線の本数）が、上記比較例（パラレルデータ転送）と比べ、少なくて済むようになる（信号線の本数を削減することができる）。

以上のようにして、本実施の形態のインクジェットヘッド１では、信号線の本数を削減することができる結果、上記比較例と比べて、インクジェットヘッド１の小型化や、信号間でのスキューの低減化、インクジェットヘッド１における設計の自由度の向上等を、図ることが可能となる。具体的には、設計の自由度が高まることから、例えば、プリンタ３におけるハードウェアの変更を伴うことなく、ノズル数（ノズル孔Ｈｎの個数）の拡張対応等を行うことが可能となる。また、例えば、低速のクロック信号ＣＬＫを用いつつ、高速でのデータ転送を行うことが可能となる。

また、本実施の形態では、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３から出力される、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫがそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１に対して入力されていることで、複数の駆動回路部１２ａ，１２ｂ，１２ｃ同士が、互いに直列的に多段接続（カスケード接続）されている。このようにして、前段側および後段側の駆動回路部間において、上記のような信号接続が行われることで、以下のようになる。すなわち、複数の駆動回路部１２ａ，１２ｂ，１２ｃ同士のカスケード接続を、容易に実現することが可能となると共に、カスケード接続の段数を容易に増加させることも可能となる。

更に、本実施の形態では、ラッチ信号ＬＡＴＣＨ、ファイアリング信号ＦＩＲＥおよびストローブ信号ＳＴＢがそれぞれ、シリアルデータ信号Ｄｓに更に含まれている（多重化されている）ようにしたので、以下のようになる。すなわち、各駆動回路部１２ａ，１２ｂ，１２ｃにおける入力信号および出力信号がそれぞれ、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫのみで構成されることになる。従って、ヘッド制御部２と駆動回路部１２ａとの間や、駆動回路部１２ａ，１２ｂ，１２ｃ同士の間における信号の個数（信号線の本数）が、更に少なくて済むようになる（信号線の本数を更に削減することができる）。よって、インクジェットヘッド１の更なる小型化や、信号間でのスキューの更なる低減化、インクジェットヘッド１における設計の自由度の更なる向上等を、図ることが可能となる。

加えて、本実施の形態では、単一のシリアルデータ信号Ｄｓを用いるようにしたので、シリアルデータ信号Ｄｓの個数（信号線の本数）が、１つで済むことになる。よって、インクジェットヘッド１の更なる小型化や、信号間でのスキューの更なる低減化、インクジェットヘッド１における設計の自由度の更なる向上等を、図ることが可能となる。

また、本実施の形態では、ストローブ信号ＳＴＢとクロック信号ＣＬＫとの論理積信号Ｓｃｏｍに同期して、シフトレジスタ部１２２Ａにおいてパラレル画素データ信号ＰＤｐの順次転送が行われるようにしたので、以下のようになる。すなわち、クロック信号ＣＬＫを間欠的な信号で規定する必要が無くなり、連続的な信号とすることができる。したがって、このような連続的なクロック信号ＣＬＫに基づいて、シリアル／パラレル変換部１２１内でシリアル／パラレル変換を行い、パラレル画素データ信号ＰＤｐを生成することが可能となる。また、例えばシリアル／パラレル変換部１２１において、この連続的なクロック信号ＣＬＫを逓倍化することで、１クロック期間（周期Ｔの期間）内に複数ビット（例えば７ビット）が含まれるように高速化されたシリアルデータ信号Ｄｓを、処理することが可能となる。

更に、本実施の形態では、いわゆる「８Ｂ／１０Ｂ方式」によるデータ転送方法の場合と比べ、シリアル／パラレル変換部１２１やパラレル／シリアル変換部１２３の周辺の回路規模を、小さくすることが可能となる。

＜２．変形例＞
続いて、上記実施の形態の変形例（変形例１〜４）について説明する。なお、これらの変形例１〜４に係る各液体噴射ヘッドもまた、上記実施の形態と同様にして、液体噴射記録装置（プリンタ）に設けられているようにしてもよい。また、以下では、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

［変形例１］
図８は、変形例１に係る液体噴射ヘッド（インクジェットヘッド１Ａ）における各駆動回路部１３ａ，１３ｂ，１３ｃの構成例を、ブロック図で表したものである。なお、この変形例１のインクジェットヘッド１Ａ内においても、図１に示した実施の形態のインクジェットヘッド１と同様に、これら複数の駆動回路部１３ａ，１３ｂ，１３ｃ同士は、互いに直列的に多段接続（カスケード接続）されているものとする。すなわち、インクジェットヘッド１Ａにおける駆動回路部１３ａ，１３ｂ，１３ｃ同士のカスケード接続の段数は、３段となっているものとする。

このインクジェットヘッド１Ａにおける各駆動回路部１３ａ，１３ｂ，１３ｃは、インクジェットヘッド１における前述した各駆動回路部１２ａ，１２ｂ，１２ｃ（図２参照）において、以下のようにしたものに対応している。すなわち、図８に示したように、各駆動回路部１３ａ，１３ｂ，１３ｃは、各駆動回路部１２ａ，１２ｂ，１２ｃにおいて、シリアル／パラレル変換部１２１およびパラレル／シリアル変換部１２３の代わりに、シリアル／パラレル変換部１２１Ａおよびパラレル／シリアル変換部１２３Ａを設けると共に、分波器１２４Ａを更に設けるようにしたものに対応しており、他の構成は基本的には同様となっている。

なお、インクジェットヘッド１Ａは、本開示における「液体噴射ヘッド」の一具体例に対応している。

（シリアル／パラレル変換部１２１Ａ）
シリアル／パラレル変換部１２１Ａは、シリアル／パラレル変換部１２１と同様に、ｍビット（この例では４ビット）のシリアル画素データ信号ＰＤｓを含んで構成されたシリアルデータ信号Ｄｓと、クロック信号ＣＬＫとに基づいて、所定のシリアル／パラレル変換を行う回路である。このようなシリアル／パラレル変換により、図８に示したように、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐ（ＰＤｐ［３：０］）が生成されるようになっている。

ただし、このシリアル／パラレル変換部１２１Ａはシリアル／パラレル変換部１２１とは異なり、このようなシリアル／パラレル変換を行うことにより、以下の各信号を生成する。すなわち、図８に示したように、シリアル／パラレル変換部１２１Ａは、上記した４ビットのパラレル画素データ信号ＰＤｐとともに、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとを、それぞれ生成している。このラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥは、詳細は後述するが（図９参照）、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとを個別に規定した単一の合成信号である。なお、このシリアル／パラレル変換部１２１Ａからは、クロック信号ＣＬＫも出力されるようになっている（図８参照）。

ここで、このようなラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥは、本開示における「単一の合成信号」の一具体例に対応している。

（パラレル／シリアル変換部１２３Ａ）
パラレル／シリアル変換部１２３Ａは、パラレル／シリアル変換部１２３と同様に、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫとに基づいて、所定のパラレル／シリアル変換を行う回路である。このようなパラレル／シリアル変換により、図８に示したように、上記したシリアルデータ信号Ｄｓが生成（再生成）され、このシリアルデータ信号Ｄｓとクロック信号ＣＬＫとがそれぞれ、各駆動回路部１３ａ，１３ｂ，１３ｃの外部へと出力されるようになっている。

ただし、このパラレル／シリアル変換部１２３Ａは、パラレル／シリアル変換部１２３とは異なり、具体的には以下のようにして、パラレル／シリアル変換を行う。すなわち、パラレル／シリアル変換部１２３Ａは、シフトレジスタ部１２２Ａから出力される４ビットのパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、上記したラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとに基づいて、パラレル／シリアル変換を行う（図８参照）。

また、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３Ａから出力される、シリアルデータ信号Ｄｓおよびクロック信号ＣＬＫはそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１Ａに対して入力されるようになっている（図８参照）。

（分波器１２４Ａ）
分波器１２４Ａは、上記した単一の合成信号であるラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥを、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとに分波（分離）する回路である。なお、このようにして生成されたラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとはそれぞれ、駆動回路部１２ａ，１２ｂ，１２ｃ（図２参照）と同様に、ラッチ回路部１２２Ｂおよび波形生成回路部１２２Ｃへと出力されるようになっている（図８参照）。

ここで、図９は、分波器１２４Ａにおける動作例（上記した分波する動作の例）を、模式的にタイミング図で表したものである。

まず、図９（Ａ）に示した例では、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥにおいて、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとがそれぞれ、以下のようにして、個別に規定されている。すなわち、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥにおける立ち上がりタイミングと、この立ち上がりタイミングから所定時間Δｔの経過後のタイミングとを用いて、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとがそれぞれ、個別に規定されている。したがって分波器１２４Ａは、このようなタイミングの相違を利用して、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥを、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとに分波するようになっている。

一方、図９（Ｂ）に示した例では、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥにおいて、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとがそれぞれ、以下のようにして、個別に規定されている。すなわち、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥにおける立ち上がりタイミングと立ち下がりタイミングとを用いて、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとがそれぞれ、個別に規定されている。したがって分波器１２４Ａは、このようなタイミングの相違を利用して、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥを、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとに分波するようになっている。

（作用・効果）
このような構成の変形例１においても、基本的には実施の形態と同様の作用により、同様の効果を得ることが可能である。

また、特にこの変形例１では、２種類の制御信号（ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥ）同士を、単一の合成信号（ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥ）に統合させて規定できるようになるため、例えば、以下の効果も得られる。すなわち、制御信号の個数を減らすことができ、制御信号のオーバヘッドを減らすことが可能となる。

［変形例２］
図１０は、変形例２に係る液体噴射ヘッド（インクジェットヘッド１Ｂ）における各駆動回路部１４ａ，１４ｂ，１４ｃの構成例を、ブロック図で表したものである。なお、この変形例１のインクジェットヘッド１Ｂ内においても、図１に示した実施の形態のインクジェットヘッド１と同様に、これら複数の駆動回路部１４ａ，１４ｂ，１４ｃ同士は、互いに直列的に多段接続（カスケード接続）されているものとする。すなわち、インクジェットヘッド１Ｂにおける駆動回路部１４ａ，１４ｂ，１４ｃ同士のカスケード接続の段数は、３段となっているものとする。

このインクジェットヘッド１Ｂにおける各駆動回路部１４ａ，１４ｂ，１４ｃは、インクジェットヘッド１における前述した各駆動回路部１２ａ，１２ｂ，１２ｃ（図２参照）において、以下のようにしたものに対応している。すなわち、図１０に示したように、各駆動回路部１４ａ，１４ｂ，１４ｃは、各駆動回路部１２ａ，１２ｂ，１２ｃにおいて、シリアル／パラレル変換部１２１およびパラレル／シリアル変換部１２３の代わりに、シリアル／パラレル変換部１２１Ｂおよびパラレル／シリアル変換部１２３Ｂを設けるようにしたものに対応しており、他の構成は基本的には同様となっている。

なお、インクジェットヘッド１Ｂは、本開示における「液体噴射ヘッド」の一具体例に対応している。

（シリアル／パラレル変換部１２１Ｂ）
シリアル／パラレル変換部１２１Ｂは、実施の形態のシリアル／パラレル変換部１２１（図２参照）と同様に、外部のヘッド制御部２から供給される各種信号に基づいて、所定のシリアル／パラレル変換を行う回路である。このようなシリアル／パラレル変換により、図１０に示したように、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐ（ＰＤｐ［３：０］）が生成されるようになっている。

ただし、このシリアル／パラレル変換部１２１Ｂはシリアル／パラレル変換部１２１とは異なり、以下のようにして、シリアル／パラレル変換を行う。すなわち、図１０に示したように、シリアル／パラレル変換部１２１Ｂは、シリアル画素データ信号ＰＤｓを含んで構成されたシリアルデータ信号Ｄｓと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥとに基づいて、シリアル／パラレル変換を行う。なお、このシリアル／パラレル変換部１２１Ｂからは、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥもそれぞれ、出力されるようになっている（図１０参照）。

（パラレル／シリアル変換部１２３Ｂ）
パラレル／シリアル変換部１２３Ｂは、パラレル／シリアル変換部１２３と同様に、ｍビット（この例では４ビット）のパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫとに基づいて、所定のパラレル／シリアル変換を行う回路である。具体的には、このパラレル／シリアル変換部１２３Ｂは、シフトレジスタ部１２２Ａから出力される４ビットのパラレル画素データ信号ＰＤｐと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥとに基づいて、パラレル／シリアル変換を行う（図１０参照）。

このようなパラレル／シリアル変換により、図１０に示したように、上記したシリアルデータ信号Ｄｓが生成（再生成）されるようになっている。そして、このシリアルデータ信号Ｄｓと、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ信号ＬＡＴＣＨと、ファイアリング信号ＦＩＲＥとがそれぞれ、各駆動回路部１４ａ，１４ｂ，１４ｃの外部へと出力されるようになっている。

また、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３Ｂから出力される、シリアルデータ信号Ｄｓ、クロック信号ＣＬＫ、ストローブ信号ＳＴＢ、ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥはそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１Ｂに対して入力されるようになっている（図１０参照）。

このように、これまでに説明した実施の形態および変形例１とは異なり、シリアル画素データ信号ＰＤｓと他の信号（ストローブ信号ＳＴＢ、ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥ等の制御信号）とが、多重化されていないようにしてもよい。換言すると、これらの他の信号が、シリアルデータ信号Ｄｓに含まれていないようにしてもよい。

このような構成の変形例２においても、基本的には実施の形態と同様の作用により、同様の効果を得ることが可能である。

なお、この変形例２においても、上記した変形例１と同様に、２種類の制御信号（ラッチ信号ＬＡＴＣＨおよびファイアリング信号ＦＩＲＥ）同士を、単一の合成信号（ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥ）に統合させて規定するようにしてもよい（図９参照）。

［変形例３］
（Ａ．構成）
図１１は、変形例３に係る液体噴射ヘッド（インクジェットヘッド１Ｃ）における各駆動回路部１５ａ，１５ｂ，１５ｃの構成例を、ブロック図で表したものである。また、図１２は、変形例３に係る複数のノズル（後述する１０個のノズル孔Ｈｎ１〜Ｈｎ１０）のグループ分けの構成例を、模式的に表したものである。

なお、この変形例３のインクジェットヘッド１Ｃ内においても、図１に示した実施の形態のインクジェットヘッド１と同様に、これら複数の駆動回路部１５ａ，１５ｂ，１５ｃ同士は、互いに直列的に多段接続（カスケード接続）されているものとする。すなわち、インクジェットヘッド１Ｃにおける駆動回路部１５ａ，１５ｂ，１５ｃ同士のカスケード接続の段数は、３段となっているものとする。

ここで、このインクジェットヘッド１Ｃは、本開示における「液体噴射ヘッド」の一具体例に対応している。

インクジェットヘッド１Ｃは、図１１に示したように、噴射部１１ａ，１１ｂ，１１ｃと、駆動回路部１５ａ，１５ｂ，１５ｃとを備えている。

なお、この変形例３の噴射部１１ａ，１１ｂ，１１ｃでは、一例として、１０個のノズル孔Ｈｎ１〜Ｈｎ１０が設けられているものとする（図１１参照）。これらのノズル孔Ｈｎ１〜Ｈｎ１０（複数のノズル孔Ｈｎ）はそれぞれ、本開示における「ノズル」の一具体例に対応している。

駆動回路部１５ａ，１５ｂ，１５ｃはそれぞれ、図１１に示したように、シリアル／パラレル変換部１２１Ｃ、駆動信号生成部１２５、パラレル／シリアル変換部１２３Ｃおよび分波器１２４Ｃを有している。

（シリアル／パラレル変換部１２１Ｃ）
シリアル／パラレル変換部１２１Ｃは、これまでに説明したシリアル／パラレル変換部１２１，１２１Ａ，１２１Ｂとは異なり、複数（この例では２つ）のシリアルデータ信号Ｄｓ１，Ｄｓ２とクロック信号ＣＬＫとに基づいて、所定のシリアル／パラレル変換を行うようになっている。すなわち、この変形例３ではヘッド制御部２（図１参照）は、インクジェットヘッド１Ｃ内の駆動回路部１５ａ（最前段の駆動回路部）に対して、２つのシリアルデータ信号Ｄｓ１，Ｄｓ２と、１つのクロック信号ＣＬＫとを、それぞれ供給するようになっている。

このようなシリアル／パラレル変換により、詳細は後述するが、ｍビット（この例では６ビット）の２つのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２（ＰＤｐ１［５：０］，ＰＤｐ２［５：０］）と、ストローブ信号ＳＴＢと、前述したラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとが、それぞれ生成されるようになっている（図１１参照）。なお、このシリアル／パラレル変換部１２１Ｃからは、クロック信号ＣＬＫも出力されるようになっている（図１１参照）。

ここで、これらのシリアルデータ信号Ｄｓ１，Ｄｓ２およびクロック信号ＣＬＫもそれぞれ、例えば前述したような、ＬＶＤＳ（低電圧差動信号）にて伝送されるようになっている。また、シリアルデータ信号Ｄｓ１，Ｄｓ２およびクロック信号ＣＬＫはそれぞれ、図１１に示したように、１本の信号線にて伝送されるようになっている。更に、シリアルデータ信号Ｄｓ１，Ｄｓ２はそれぞれ、クロック信号ＣＬＫに同期しており、１クロック期間（周期Ｔの期間）内に、７ビット分のデータを含んでいる。ただし、７ビットには限られず、７ビット以外の複数ビットのデータであってもよい。そして、詳細は後述するが、この１クロック期間ごとに、インクジェットヘッド１Ｃにおける２つのノズル孔Ｈｎに対応したシリアル画素データ信号ＰＤｓ１，ＰＤｓ２が、伝送されるようになっている。

また、変形例３では、これらのシリアルデータ信号Ｄｓ１，Ｄｓ２にはそれぞれ、詳細は後述するが（図１３参照）、ｍビット（この例では６ビット）のシリアル画素データ信号ＰＤｓとともに、他の信号が多重化されている。具体的には、ラッチ信号ＬＡＴＣＨ、ファイアリング信号ＦＩＲＥおよびストローブ信号ＳＴＢはそれぞれ、これら２つシリアルデータ信号Ｄｓ１，Ｄｓ２のうちの、いずれか１つに含まれるようになっている。

なお、このような２つのシリアルデータ信号Ｄｓ１，Ｄｓ２は、本開示における「ｎ個（ｎ：２以上の整数）のシリアルデータ信号」の一具体例に対応している。

ここで、例えば図１２に示したように、変形例３では、インクジェットヘッド１Ｃにおける複数のノズル孔Ｈｎ（１０個のノズル孔Ｈｎ１〜Ｈｎ１０）が、以下のようにグループ分けされている。すなわち、この例では１０個のノズル孔Ｈｎ１〜Ｈｎ１０が、２つのノズルグループＧｐ１，Ｇｐ２のうちのいずれか１つのノズルグループに所属するように、グループ分けされている。具体的には、図１２に示した例では、ノズルグループＧｐ１には、偶数番目に位置するノズル孔Ｈｎ２，Ｈｎ４，Ｈｎ６，Ｈｎ８，Ｈｎ１０が、所属している。一方、ノズルグループＧｐ２には、奇数番目に位置するノズル孔Ｈｎ１，Ｈｎ３，Ｈｎ５，Ｈｎ７，Ｈｎ９が、所属している。

そして、上記した２つのシリアルデータ信号Ｄｓ１，Ｄｓ２はそれぞれ、これら２つのノズルグループＧｐ１，Ｇｐ２のうちの、対応する１つのノズルグループに所属するノズル孔Ｈｎに対応した、シリアル画素データ信号を含んで構成されている。具体的には、図１２に示したように、シリアルデータ信号Ｄｓ１は、ノズルグループＧｐ１に所属するノズル孔Ｈｎ２，Ｈｎ４，Ｈｎ６，Ｈｎ８，Ｈｎ１０に対応した、シリアル画素データ信号ＰＤｓ１を含んで構成されている（破線の矢印Ｐ４１参照）。一方、図１２に示したように、シリアルデータ信号Ｄｓ２は、ノズルグループＧｐ２に所属するノズル孔Ｈｎ１，Ｈｎ３，Ｈｎ５，Ｈｎ７，Ｈｎ９に対応した、シリアル画素データ信号ＰＤｓ２を含んで構成されている（破線の矢印Ｐ４２参照）。なお、各シリアルデータ信号Ｄｓ１，Ｄｓ２に対する、ノズルグループやノズル孔Ｈｎの振り分けの手法については、図１２に示した例には限られず、他の手法を用いて、ノズルグループやノズル孔Ｈｎの振り分けを行うようにしてもよい。

（分波器１２４Ｃ）
分波器１２４Ｃは、前述した分波器１２４Ａと同様に、単一の合成信号であるラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥを、ラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとに分波する回路である。特に、この分波器１２４Ｃは、図１１に示したように、論理否定回路（ＮＯＴ回路）４５を用いて構成されている。具体的には、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥの論理否定信号（反転信号）が、ファイアリング信号ＦＩＲＥとして生成されるとともに、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥがそのまま、ラッチ信号ＬＡＴＣＨとして出力されるようになっている。

なお、このようにして生成されたラッチ信号ＬＡＴＣＨとファイアリング信号ＦＩＲＥとはそれぞれ、ラッチ回路部１２５Ｂおよび波形生成回路部１２５Ｃへと出力されるようになっている（図１１参照）。

（駆動信号生成部１２５）
駆動信号生成部１２５は、シフトレジスタ部１２５Ａ、ラッチ回路部１２５Ｂ、波形生成回路部１２５Ｃ、レベル変換回路１２５Ｄおよび論理積回路４０を有している。

シフトレジスタ部１２５Ａは、前述した２つのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２をそれぞれ、複数のノズル孔Ｈｎごとの駆動信号Ｓｄに対応して、前段側から後段側へと、順次転送して保持する回路である（図１１参照）。このシフトレジスタ部１２５Ａは、複数のノズル孔Ｈｎの個数と同数（この例では１０個）の、Ｄ−ＦＦ回路４１を有している。そして、各Ｄ−ＦＦ回路４１では、６ビットのパラレル画素データ信号ＰＤｐ１、または、６ビットのパラレル画素データ信号ＰＤｐ２を、保持することが可能となっている。

なお、図１１に示したように、各Ｄ−ＦＦ回路４１には、順次転送の際のシフトクロックとして、実施の形態（図２参照）と同様に、論理積回路４０により生成された論理積信号Ｓｃｏｍが入力されるようになっている。言い換えると、このシフトレジスタ部１２５Ａは、この論理積信号Ｓｃｏｍに同期して、上記したパラレル画素データ信号ＰＤｐ１，ＰＤｐ２の順次転送を行うようになっている。

ラッチ回路部１２５Ｂは、シフトレジスタ部１２５Ａ内の各Ｄ−ＦＦ回路４１から出力される、複数のノズル孔Ｈｎごとの６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２をそれぞれ、ラッチ信号ＬＡＴＣＨに同期して保持する回路である（図１１参照）。このラッチ回路部１２５Ｂは、複数のノズル孔Ｈｎの個数と同数（この例では１０個）の、ラッチ回路４２を有している。そして、各ラッチ回路４２では、６ビットのパラレル画素データ信号ＰＤｐ１、または、６ビットのパラレル画素データ信号ＰＤｐ２を、保持することが可能となっている。

波形生成回路部１２５Ｃは、ラッチ回路部１２５Ｂ内の各ラッチ回路４２から出力される、複数のノズル孔Ｈｎごとの６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２に基づいて、駆動信号Ｓｄの基となる波形信号を生成する回路である（図１１参照）。この波形生成回路部１２５Ｃは、複数のノズル孔Ｈｎの個数と同数（この例では１０個）の、波形生成回路４３を有しており、各波形生成回路４３では、ファイアリング信号ＦＩＲＥに同期して、そのような波形信号の生成を行うようになっている。

レベル変換回路１２５Ｄは、波形生成回路部１２５Ｃ内の各波形生成回路４３から出力される、複数のノズル孔Ｈｎごとの波形信号に基づいて、複数のノズル孔Ｈｎごとの駆動信号Ｓｄを生成する回路である（図１１参照）。具体的には、レベル変換回路１２５Ｄは、各波形信号のレベル（電圧値）の変換を行うことにより、各ノズル孔Ｈｎ（ノズル孔Ｈｎ１〜Ｈｎ１０）に対応する駆動電圧Ｖｄを有する駆動信号Ｓｄを、それぞれ生成するようになっている。

（パラレル／シリアル変換部１２３Ｃ）
パラレル／シリアル変換部１２３Ｃは、これまでに説明したパラレル／シリアル変換部１２３，１２３Ａ，１２３Ｂとは異なり、２つのシリアルデータ信号Ｄｓ１，Ｄｓ２とクロック信号ＣＬＫとに基づいて、所定のパラレル／シリアル変換を行う回路である。具体的には、このパラレル／シリアル変換部１２３Ｃは、シフトレジスタ部１２５Ａから出力される６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２と、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとに基づいて、パラレル／シリアル変換を行う（図１１参照）。

このようなパラレル／シリアル変換により、図１１に示したように、上記した２つのシリアルデータ信号Ｄｓ１，Ｄｓ２がそれぞれ生成（再生成）され、クロック信号ＣＬＫとともに、各駆動回路部１５ａ，１５ｂ，１５ｃの外部へと出力されるようになっている。

また、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３Ｃから出力される、シリアルデータ信号Ｄｓ１，Ｄｓ２およびクロック信号ＣＬＫはそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１Ｃに対して入力されるようになっている（図１１参照）。

（Ｂ．データ転送動作）
ここで、図１３は、図１１に示した各駆動回路部１５ａ，１５ｂ，１５ｃにおける動作例（データ転送動作例）を、模式的にタイミング図で表したものである。

この図１３において、（Ａ），（Ｂ），（Ｃ）はそれぞれ、各駆動回路部１５ａ，１５ｂ，１５ｃ（におけるシリアル／パラレル変換部１２１Ｃ）に入力される、クロック信号ＣＬＫ、シリアルデータ信号Ｄｓ１およびシリアルデータ信号Ｄｓ２を、示している。また、（Ｄ），（Ｅ）はそれぞれ、これらのシリアルデータ信号Ｄｓ１，Ｄｓ２がシリアル／パラレル変換された後の７ビットのパラレルデータ（６ビットのパラレル画素データ信号ＰＤｐ１［５：０］，ＰＤｐ２［５：０］をそれぞれ含む）を、示している。

一方、図１３において、（Ｆ），（Ｇ），（Ｈ）はそれぞれ、各駆動回路部１５ａ，１５ｂ，１５ｃ（におけるパラレル／シリアル変換部１２３Ｃ）から出力される、クロック信号ＣＬＫ、シリアルデータ信号Ｄｓ１およびシリアルデータ信号Ｄｓ２を、示している。また、（Ｉ），（Ｊ）はそれぞれ、パラレル／シリアル変換前の７ビットのパラレルデータ（６ビットのパラレル画素データ信号ＰＤｐ１［５：０］，ＰＤｐ２［５：０］をそれぞれ含む）を、示している。

この変形例３のデータ転送動作は、例えば図１３に示したように、各駆動回路部１５ａ，１５ｂ，１５ｃ内においては、以下のようになる。すなわち、まず、シリアルデータ信号Ｄｓ１，Ｄｓ２はそれぞれ、クロック信号ＣＬＫに同期して、周期Ｔの期間（１クロック期間）内に、７ビット分のシリアルデータを含んでいる（図１３（Ａ）〜図１３（Ｃ）参照）。このうち、シリアルデータ信号Ｄｓ１は、シリアル／パラレル変換部１２１Ｃにおいてシリアル／パラレル変換されることで、６ビットのパラレル画素データ信号ＰＤｐ１［５：０］と、ストローブ信号ＳＴＢとが、それぞれ生成される（図１３（Ｂ），図１３（Ｄ）参照）。一方、シリアルデータ信号Ｄｓ２は、シリアル／パラレル変換部１２１Ｃにおいてシリアル／パラレル変換されることで、６ビットのパラレル画素データ信号ＰＤｐ２［５：０］と、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとが、それぞれ生成される（図１３（Ｃ），図１３（Ｅ）参照）。

なお、この例では、シリアルデータ信号Ｄｓ１における先頭からの６ビット分が、シリアル画素データ信号ＰＤｓ１となっており、続いて、ストローブ信号ＳＴＢの順序に並んでいる。同様に、この例では、シリアルデータ信号Ｄｓ２における先頭からの６ビット分が、シリアル画素データ信号ＰＤｓ２となっており、続いて、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥの順序に並んでいる。

ここで、このようにして生成されたストローブ信号ＳＴＢ＝「１」の期間（タイミングｔ３１〜ｔ３６の期間）のみ、シフトレジスタ部１２５Ａにおける各Ｄ−ＦＦ回路４１に対し、シフトクロック（論理積信号Ｓｃｏｍ）が入力される。したがって、この期間が、シフトレジスタ部１２５Ａに対するデータ入力（パラレル画素データ信号ＰＤｐ１，ＰＤｐ２の入力）の有効期間となる（図１３（Ｄ），図１３（Ｅ）参照）。

この期間において、まず、各ノズル孔Ｈｎ１〜Ｈｎ１０に対応したパラレル画素データ信号ＰＤｐ１，ＰＤｐ２が、シフトレジスタ部１２５Ａに順次入力される。次いで、このシフトレジスタ部１２５Ａ内において、順次転送されて保持されているパラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥが「０」から「１」に変化するタイミング（タイミングｔ３７）で、ラッチ回路部１２５Ｂ内の各ラッチ回路４２に保持される（図１３（Ｅ）参照）。続いて、このラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥが、その後に「１」から「０」に変化するタイミング（タイミングｔ３９）で、波形生成回路部１２５Ｃ内の各波形生成回路４３は、各ラッチ回路４２に保持されているパラレル画素データ信号ＰＤｐ１，ＰＤｐ２に基づき、駆動信号Ｓｄの基となる波形信号の生成を開始する（図１３（Ｅ）参照）。そして、レベル変換回路１２５Ｄでは、このような各波形信号に基づき、各ノズル孔Ｈｎに対応する駆動信号Ｓｄを生成し、この駆動信号Ｓｄに基づいて、前述した駆動壁が駆動される（その結果、例えば各ノズル孔Ｈｎからインク９が吐出される）ことになる（図１１，図１３中のタイミングｔ３９〜ｔ４０参照）。

また、このとき、シフトレジスタ部１２５Ａの最後段のＤ−ＦＦ回路４１から出力された、６ビットのパラレル画素データ信号ＰＤｐ１［５：０］，ＰＤｐ２［５：０］はそれぞれ、パラレル／シリアル変換部１２３Ｃにおいてパラレル／シリアル変換がなされる。具体的には、これら６ビットのパラレル画素データ信号ＰＤｐ１［５：０］，ＰＤｐ２［５：０］と、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとに基づいてパラレル／シリアル変換が行われることで、上記したシリアルデータ信号Ｄｓ１，Ｄｓ２がそれぞれ、再生成される（図１３（Ｆ）〜図１３（Ｊ）参照）。そして、このようにして再生成されたシリアルデータ信号Ｄｓ１，Ｄｓ２はそれぞれ、クロック信号ＣＬＫとともに、パラレル／シリアル変換部１２３Ｃから各駆動回路部１５ａ，１５ｂ，１５ｃの外部へと出力される（図１３（Ｉ），図１３（Ｊ）参照）。

なお、この際に、例えば図１３中の破線の矢印Ｐ５１，Ｐ５２で示したように、各駆動回路部１５ａ，１５ｂ，１５ｃ内においてデータ入力からデータ出力までの間に、７つの周期Ｔの期間分（７周期分）、各データが順次シフトしていく。具体的には、タイミングｔ３１までの期間に入力されたシリアルデータ信号Ｄｓ１，Ｄｓ２に含まれる、パラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、タイミングｔ３３〜ｔ３８の期間において、シリアルデータ信号Ｄｓ１，Ｄｓ２に含まれて出力されることになる（破線の矢印Ｐ５２参照）。同様に、タイミングｔ３１〜ｔ３６の期間に入力されたシリアルデータ信号Ｄｓ１，Ｄｓ２に含まれる、パラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、タイミングｔ３８〜ｔ４３の期間において、シリアルデータ信号Ｄｓ１，Ｄｓ２に含まれて出力されることになる（破線の矢印Ｐ５１参照）。なお、この図１３においても、ストローブ信号ＳＴＢ＝「０」となった期間（図１３（Ｄ），（Ｅ）中のタイミングｔ３６〜ｔ４３）においては、前述した順次転送が行われない。したがって、図１３（Ｉ），（Ｊ）中の「ＰＤｐ１［５：０］」，「ＰＤｐ２［５：０］」（ＯＵＴ）におけるタイミングｔ３８〜ｔ４３に示したように、パラレル画素データ信号ＰＤｐ１［５：０］，ＰＤｐ２［５：０］ではそれぞれ、「Ｄｎ_１０_１」や「Ｄｎ_９_１」のまま、変化しないようになっている。

また、インクジェットヘッド１Ｃ全体でのデータ転送動作は、前述した実施の形態の場合（インクジェットヘッド１全体でのデータ転送動作：図７参照）と同様に、以下のようになる。すなわち、まず、駆動回路部１５ａ内における６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、上記したようにしてシリアルデータ信号Ｄｓ１，Ｄｓ２となって、この駆動回路部１５ａの後段の駆動回路部１５ｂへと出力される。同様に、この駆動回路部１５ｂ内における６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、上記したようにしてシリアルデータ信号Ｄｓ１，Ｄｓ２となって、この駆動回路部１５ｂの後段（最後段）の駆動回路部１５ｃへと出力される。

なお、この際に、各駆動回路部１５ａ，１５ｂ，１５ｃの分のパラレル画素データ信号ＰＤｐ１，ＰＤｐ２はそれぞれ、実施の形態の場合（図７参照）と同様にして順次シフトしながら、駆動回路部１５ａから駆動回路部１５ｂ，１５ｃへと順次転送されていくことになる。

（Ｃ．作用・効果）
このような構成の変形例３においても、基本的には実施の形態と同様の作用により、同様の効果を得ることが可能である。

また、特にこの変形例３では、複数（この例では２つ）のシリアルデータ信号Ｄｓ１，Ｄｓ２を用いるようにしたので、例えば、以下のような効果を得ることも可能となる。すなわち、これら複数（２つ）のシリアルデータ信号Ｄｓ１，Ｄｓ２において、各シリアル画素データ信号ＰＤｓ１，ＰＤｓ２のビット数や、制御信号（ラッチ信号ＬＡＴＣＨ、ファイアリング信号ＦＩＲＥおよびストローブ信号ＳＴＢなど）の構成の自由度を、高めることができる。つまり、例えば、各シリアル画素データ信号ＰＤｓ１，ＰＤｓ２のビット数を増加させたりして、より多くのデータを伝送することができ、上記した制御信号のオーバヘッドを減らすことが可能となる。

なお、変形例３では、２つのシリアルデータ信号Ｄｓ１，Ｄｓ２を用いた場合を例に挙げて説明したが、この例には限られず、例えば、３つ以上のシリアルデータ信号を用いるようにしてもよい。すなわち、一般化すると、シリアルデータ信号が、ｎ個（ｎ：２以上の整数）のシリアルデータ信号により構成されているようにしてもよい。また、そのような場合においても、この変形例３のように、インクジェットヘッドにおける複数のノズル孔Ｈｎを、複数のノズルグループのうちのいずれか１つのノズルグループに所属するように、グループ分けすればよい。更に、この場合において、ｎ個のシリアルデータ信号はそれぞれ、複数のノズルグループのうちの１または複数のノズルグループに所属するノズル孔Ｈｎに対応した、シリアル画素データ信号を含むようにすればよい。すなわち、各ノズル孔Ｈｎに対応したシリアル画素データ信号と、各シリアルデータ信号とを対応付ける態様（規則性）については、各ノズルグループに対応する態様だけでなく、各種の態様を用いることが可能である。

［変形例４］
図１４は、変形例４に係る液体噴射ヘッド（インクジェットヘッド１Ｄ）における各駆動回路部１６ａ，１６ｂ，１６ｃの構成例を、ブロック図で表したものである。なお、この変形例４のインクジェットヘッド１Ｄ内においても、図１に示した実施の形態のインクジェットヘッド１と同様に、これら複数の駆動回路部１６ａ，１６ｂ，１６ｃ同士は、互いに直列的に多段接続（カスケード接続）されているものとする。すなわち、インクジェットヘッド１Ｄにおける駆動回路部１６ａ，１６ｂ，１６ｃ同士のカスケード接続の段数は、３段となっているものとする。

このインクジェットヘッド１Ｄにおける各駆動回路部１６ａ，１６ｂ，１６ｃは、変形例３のインクジェットヘッド１Ｃにおける前述した各駆動回路部１５ａ，１５ｂ，１５ｃ（図１１参照）において、以下のようにしたものに対応している。すなわち、図１４に示したように、各駆動回路部１６ａ，１６ｂ，１６ｃは、各駆動回路部１５ａ，１５ｂ，１５ｃにおいて、シリアル／パラレル変換部１２１Ｃおよびパラレル／シリアル変換部１２３Ｃの代わりに、シリアル／パラレル変換部１２１Ｄおよびパラレル／シリアル変換部１２３Ｄを設けようにしたものに対応しており、他の構成は基本的には同様となっている。

なお、インクジェットヘッド１Ｄは、本開示における「液体噴射ヘッド」の一具体例に対応している。

（シリアル／パラレル変換部１２１Ｄ）
シリアル／パラレル変換部１２１Ｄは、変形例３のシリアル／パラレル変換部１２１Ｃ（図１１参照）と同様に、外部のヘッド制御部２から供給される各種信号に基づいて、所定のシリアル／パラレル変換を行う回路である。このようなシリアル／パラレル変換により、図１４に示したように、ｍビット（この例では６ビット）のパラレル画素データ信号ＰＤｐ１，ＰＤｐ２が、それぞれ生成されるようになっている。

ただし、このシリアル／パラレル変換部１２１Ｄはシリアル／パラレル変換部１２１Ｃとは異なり、以下のようにして、シリアル／パラレル変換を行う。すなわち、図１４に示したように、シリアル／パラレル変換部１２１Ｄは、シリアルデータ信号Ｄｓ１，Ｄｓ２と、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとに基づいて、シリアル／パラレル変換を行う。なお、このシリアル／パラレル変換部１２１Ｄからは、クロック信号ＣＬＫ、ストローブ信号ＳＴＢおよびラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥもそれぞれ、出力されるようになっている（図１４参照）。

（パラレル／シリアル変換部１２３Ｄ）
パラレル／シリアル変換部１２３Ｄは、変形例３のパラレル／シリアル変換部１２３Ｃと同様に、ｍビット（この例では６ビット）のパラレル画素データ信号ＰＤｐ１，ＰＤｐ２と、クロック信号ＣＬＫとに基づいて、所定のパラレル／シリアル変換を行う回路である。具体的には、このパラレル／シリアル変換部１２３Ｄは、シフトレジスタ部１２５Ａから出力される６ビットのパラレル画素データ信号ＰＤｐ１，ＰＤｐ２と、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとに基づいて、パラレル／シリアル変換を行う（図１４参照）。

このようなパラレル／シリアル変換により、図１４に示したように、上記した２つのシリアルデータ信号Ｄｓ１，Ｄｓ２がそれぞれ生成（再生成）されるようになっている。そして、これらのシリアルデータ信号Ｄｓ１，Ｄｓ２と、クロック信号ＣＬＫと、ストローブ信号ＳＴＢと、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥとがそれぞれ、各駆動回路部１６ａ，１６ｂ，１６ｃの外部へと出力されるようになっている。

また、相対的に前段側に位置する駆動回路部におけるパラレル／シリアル変換部１２３Ｄから出力される、シリアルデータ信号Ｄｓ１，Ｄｓ２、クロック信号ＣＬＫ、ストローブ信号ＳＴＢおよびラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥはそれぞれ、相対的に後段側に位置する駆動回路部における、シリアル／パラレル変換部１２１Ｄに対して入力されるようになっている（図１４参照）。

このように、上記した変形例３とは異なり、シリアル画素データ信号ＰＤｓ１，ＰＤｓ２と他の信号（ストローブ信号ＳＴＢ、ラッチ／ファイアリング信号ＬＡＴＣＨ／ＦＩＲＥ等の制御信号）とが、多重化されていないようにしてもよい。換言すると、上記した変形例２と同様に、これらの他の信号が、シリアルデータ信号（シリアルデータ信号Ｄｓ１，Ｄｓ２）に含まれていないようにしてもよい。

このような構成の変形例４においても、基本的には変形例３と同様の作用により、同様の効果を得ることが可能である。

＜３．その他の変形例＞
以上、実施の形態および変形例をいくつか挙げて本開示を説明したが、本開示はこれらの実施の形態等に限定されず、種々の変形が可能である。

例えば、上記実施の形態等では、プリンタ３およびインクジェットヘッド１，１Ａ〜１Ｄにおける各部材の構成例（形状、配置、個数等）を具体的に挙げて説明したが、上記実施の形態等で説明したものには限られず、他の形状や配置、個数等であってもよい。

また、インクジェットヘッドの構造としては、各タイプのものを適用することが可能である。すなわち、例えば、圧電アクチュエータ１１１における各吐出チャネルの延在方向の中央部からインク９を吐出する、いわゆるサイドシュートタイプのインクジェットヘッドであってもよい。あるいは、例えば、各吐出チャネルの延在方向に沿ってインク９を吐出する、いわゆるエッジシュートタイプのインクジェットヘッドであってもよい。更には、プリンタの方式としても、上記実施の形態等で説明した方式には限られず、例えば、サーマル式（バブルジェット式）やＭＥＭＳ（Micro Electro Mechanical Systems）方式、感熱紙方式、ドットインパクト方式など、各種の方式を適用することが可能である。

更に、例えば、インク容器とインクジェットヘッドとの間でインク９を循環させて利用する、循環式のインクジェットヘッド、あるいは、インク９を循環させずに利用する、非循環式のインクジェットヘッドのいずれであっても、本開示を適用することが可能である。

加えて、上記実施の形態等では、データ転送方法の例を具体的に挙げて説明したが、上記実施の形態等で挙げた例には限られず、他の手法を用いてデータ転送を行うようにしてもよい。具体的には、例えば、いわゆる「８Ｂ／１０Ｂ方式」によるデータ転送方法においても、８Ｂ／１０Ｂデコーダ，エンコーダ，プロトコル制御回路を設けることにより、本開示の手法を適用することが可能である。

また、上記実施の形態等で説明した一連の処理は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。ソフトウェアで行われるようにした場合、そのソフトウェアは、各機能をコンピュータにより実行させるためのプログラム群で構成される。各プログラムは、例えば、上記コンピュータに予め組み込まれて用いられてもよいし、ネットワークや記録媒体から上記コンピュータにインストールして用いられてもよい。

更に、上記実施の形態等では、本開示における「液体噴射記録装置」の一具体例として、プリンタ３（インクジェットプリンタ）を挙げて説明したが、この例には限られず、インクジェットプリンタ以外の他の装置にも、本開示を適用することが可能である。換言すると、本開示の「液体噴射ヘッド」（インクジェットヘッド）を、インクジェットプリンタ以外の他の装置に適用するようにしてもよい。具体的には、例えば、いわゆる３Ｄプリンタやファクシミリ、オンデマンド印刷機などの装置に、本開示の「液体噴射ヘッド」を適用するようにしてもよい。

加えて、これまでに説明した各種の例を、任意の組み合わせで適用させるようにしてもよい。

なお、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。

また、本開示は、以下のような構成を取ることも可能である。
（１）
液体を噴射する複数のノズルを有する噴射部と、
外部のヘッド制御部から供給される、シリアルデータ信号、クロック信号、ラッチ信号、ファイアリング信号およびストローブ信号に基づいて、前記ノズルから前記液体を噴射させるための駆動信号を生成し、前記駆動信号を前記噴射部に対して出力する、１または複数の駆動回路部と
を備え、
前記駆動回路部は、
前記複数のノズルごとに個別に規定されたｍビット（ｍ：２以上の整数）のシリアル画素データ信号を含んで構成された前記シリアルデータ信号と、前記クロック信号とに基づいてシリアル／パラレル変換を行うことにより、前記ｍビットのパラレル画素データ信号を生成するシリアル／パラレル変換部と、
前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、前記クロック信号とに基づいて、前記複数のノズルごとの前記駆動信号を生成する駆動信号生成部と、
前記ｍビットの前記パラレル画素データ信号と、前記クロック信号とに基づいてパラレル／シリアル変換を行うことにより、前記シリアルデータ信号を生成すると共に、前記シリアルデータ信号と前記クロック信号とをそれぞれ、前記駆動回路部の外部へと出力するパラレル／シリアル変換部と
を有する液体噴射ヘッド。
（２）
前記複数の駆動回路部同士において、
相対的に前段側に位置する前記駆動回路部における前記パラレル／シリアル変換部から出力される前記シリアルデータ信号および前記クロック信号がそれぞれ、
相対的に後段側に位置する前記駆動回路部における前記シリアル／パラレル変換部に対して入力されていることにより、
前記複数の駆動回路部同士が、互いに直列的に多段接続されている
上記（１）に記載の液体噴射ヘッド。
（３）
前記シリアルデータ信号が、前記ｍビットの前記シリアル画素データ信号とともに、前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号を更に含んで構成されており、
前記シリアル／パラレル変換部は、前記シリアルデータ信号と前記クロック信号とに基づいて前記シリアル／パラレル変換を行うことにより、前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、をそれぞれ生成し、
前記パラレル／シリアル変換部は、前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号とに基づいて前記パラレル／シリアル変換を行うことにより、前記シリアルデータ信号を生成する
上記（１）または（２）に記載の液体噴射ヘッド。
（４）
前記シリアルデータ信号が、単一のシリアルデータ信号により構成されており、
前記単一のシリアルデータ信号は、全ての前記ノズルに対応した個数の前記シリアル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、を含んで構成されている
上記（３）に記載の液体噴射ヘッド。
（５）
前記シリアルデータ信号が、ｎ個（ｎ：２以上の整数）のシリアルデータ信号により構成されていると共に、
前記複数のノズルが、ｎ個のノズルグループのうちのいずれか１つのノズルグループに所属するようにグループ分けされており、
前記ｎ個のシリアルデータ信号はそれぞれ、前記ｎ個のノズルグループのうちの対応する１または複数のノズルグループに所属するノズルに対応した、前記シリアル画素データ信号を含んで構成されており、
前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号はそれぞれ、前記ｎ個のシリアルデータ信号のうちの、いずれか１つに含まれている
上記（３）に記載の液体噴射ヘッド。
（６）
前記ラッチ信号と前記ファイアリング信号とが、
信号の立ち上がりタイミングと立ち下がりタイミングとを用いて個別に規定された、単一の合成信号、または、
前記立ち上がりタイミングと、前記立ち上がりタイミングから所定時間経過後のタイミングと、を用いて個別に規定された、単一の合成信号により構成されている
上記（１）ないし（５）のいずれかに記載の液体噴射ヘッド。
（７）
前記駆動信号生成部は、前記ｍビットの前記パラレル画素データ信号を、前記複数のノズルごとの前記駆動信号に対応して前段側から後段側へと順次転送して保持する、シフトレジスタ部を有しており、
前記シフトレジスタ部は、前記ストローブ信号と前記クロック信号との論理積信号に同期して、前記前段側から前記後段側への順次転送を行う
上記（１）ないし（６）のいずれかに記載の液体噴射ヘッド。
（８）
上記（１）ないし（７）のいずれかに記載の液体噴射ヘッドと、
前記シリアルデータ信号、前記クロック信号、前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号をそれぞれ、前記液体噴射ヘッドに対して供給する前記ヘッド制御部と
を備えた液体噴射記録装置。

１，１Ａ，１Ｂ，１Ｃ，１Ｄ…インクジェットヘッド、１１，１１ａ，１１ｂ，１１ｃ…噴射部、１１１…圧電アクチュエータ（アクチュエータプレート）、１１２…ノズルプレート、１２ａ，１２ｂ，１２ｃ，１３ａ，１３ｂ，１３ｃ，１４ａ，１４ｂ，１４ｃ，１５ａ，１５ｂ，１５ｃ，１６ａ，１６ｂ，１６ｃ…駆動回路部、１２１，１２１Ａ，１２１Ｂ，１２１Ｃ，１２１Ｄ…シリアル／パラレル変換部、１２２，１２５…駆動信号生成部、１２２Ａ，１２５Ａ…シフトレジスタ部、１２２Ｂ，１２５Ｂ…ラッチ回路部、１２２Ｃ，１２５Ｃ…波形生成回路部、１２２Ｄ，１２５Ｄ…レベル変換回路、１２３，１２３Ａ，１２３Ｂ，１２３Ｃ，１２３Ｄ…パラレル／シリアル変換部、１２４Ａ，１２４Ｃ…分波器、２…ヘッド制御部、３…プリンタ、４０…論理積回路（ＡＮＤ回路）、４１…Ｄ−ＦＦ回路、４２…ラッチ回路、４３…波形生成回路、４５…論理否定回路（ＮＯＴ回路）、９…インク、Ｈｎ，Ｈｎ１〜Ｈｎ１０…ノズル孔、Ｇｐ１，Ｇｐ２…ノズルグループ、Ｄｓ，Ｄｓ１，Ｄｓ２…シリアルデータ信号、ＰＤｓ，ＰＤｓ１，ＰＤｓ２…シリアル画素データ信号、ＰＤｐ，ＰＤｐ１，ＰＤｐ２…パラレル画素データ信号、ＣＬＫ…クロック信号、ＳＴＢ…ストローブ信号、ＬＡＴＣＨ…ラッチ信号、ＦＩＲＥ…ファイアリング信号、ＬＡＴＣＨ／ＦＩＲＥ…ラッチ／ファイアリング信号、Ｓｃｏｍ…論理積信号、Ｓｄ…駆動信号、Ｖｄ…駆動電圧、ｔ…時間、Δｔ…所定時間、ｔ１１〜ｔ２３，ｔ３１〜ｔ４３…タイミング、Ｔ…周期。

Claims (8)

1. 液体を噴射する複数のノズルを有する噴射部と、
   外部のヘッド制御部から供給される、シリアルデータ信号、クロック信号、ラッチ信号、ファイアリング信号およびストローブ信号に基づいて、前記ノズルから前記液体を噴射させるための駆動信号を生成し、前記駆動信号を前記噴射部に対して出力する、１または複数の駆動回路部と
   を備え、
   前記駆動回路部は、
   前記複数のノズルごとに個別に規定されたｍビット（ｍ：２以上の整数）のシリアル画素データ信号を含んで構成された前記シリアルデータ信号と、前記クロック信号とに基づいてシリアル／パラレル変換を行うことにより、前記ｍビットのパラレル画素データ信号を生成するシリアル／パラレル変換部と、
   前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、前記クロック信号とに基づいて、前記複数のノズルごとの前記駆動信号を生成する駆動信号生成部と、
   前記ｍビットの前記パラレル画素データ信号と、前記クロック信号とに基づいてパラレル／シリアル変換を行うことにより、前記シリアルデータ信号を生成すると共に、前記シリアルデータ信号と前記クロック信号とをそれぞれ、前記駆動回路部の外部へと出力するパラレル／シリアル変換部と
   を有する液体噴射ヘッド。
2. 前記複数の駆動回路部同士において、
   相対的に前段側に位置する前記駆動回路部における前記パラレル／シリアル変換部から出力される前記シリアルデータ信号および前記クロック信号がそれぞれ、
   相対的に後段側に位置する前記駆動回路部における前記シリアル／パラレル変換部に対して入力されていることにより、
   前記複数の駆動回路部同士が、互いに直列的に多段接続されている
   請求項１に記載の液体噴射ヘッド。
3. 前記シリアルデータ信号が、前記ｍビットの前記シリアル画素データ信号とともに、前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号を更に含んで構成されており、
   前記シリアル／パラレル変換部は、前記シリアルデータ信号と前記クロック信号とに基づいて前記シリアル／パラレル変換を行うことにより、前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、をそれぞれ生成し、
   前記パラレル／シリアル変換部は、前記ｍビットの前記パラレル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号とに基づいて前記パラレル／シリアル変換を行うことにより、前記シリアルデータ信号を生成する
   請求項１または請求項２に記載の液体噴射ヘッド。
4. 前記シリアルデータ信号が、単一のシリアルデータ信号により構成されており、
   前記単一のシリアルデータ信号は、全ての前記ノズルに対応した個数の前記シリアル画素データ信号と、前記ラッチ信号と、前記ファイアリング信号と、前記ストローブ信号と、を含んで構成されている
   請求項３に記載の液体噴射ヘッド。
5. 前記シリアルデータ信号が、ｎ個（ｎ：２以上の整数）のシリアルデータ信号により構成されていると共に、
   前記複数のノズルが、ｎ個のノズルグループのうちのいずれか１つのノズルグループに所属するようにグループ分けされており、
   前記ｎ個のシリアルデータ信号はそれぞれ、前記ｎ個のノズルグループのうちの対応する１または複数のノズルグループに所属するノズルに対応した、前記シリアル画素データ信号を含んで構成されており、
   前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号はそれぞれ、前記ｎ個のシリアルデータ信号のうちの、いずれか１つに含まれている
   請求項３に記載の液体噴射ヘッド。
6. 前記ラッチ信号と前記ファイアリング信号とが、
   信号の立ち上がりタイミングと立ち下がりタイミングとを用いて個別に規定された、単一の合成信号、または、
   前記立ち上がりタイミングと、前記立ち上がりタイミングから所定時間経過後のタイミングと、を用いて個別に規定された、単一の合成信号により構成されている
   請求項１ないし請求項５のいずれか１項に記載の液体噴射ヘッド。
7. 前記駆動信号生成部は、前記ｍビットの前記パラレル画素データ信号を、前記複数のノズルごとの前記駆動信号に対応して前段側から後段側へと順次転送して保持する、シフトレジスタ部を有しており、
   前記シフトレジスタ部は、前記ストローブ信号と前記クロック信号との論理積信号に同期して、前記前段側から前記後段側への順次転送を行う
   請求項１ないし請求項６のいずれか１項に記載の液体噴射ヘッド。
8. 請求項１ないし請求項７のいずれか１項に記載の液体噴射ヘッドと、
   前記シリアルデータ信号、前記クロック信号、前記ラッチ信号、前記ファイアリング信号および前記ストローブ信号をそれぞれ、前記液体噴射ヘッドに対して供給する前記ヘッド制御部と
   を備えた液体噴射記録装置。

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