JP2019535147A - 熱膨張整合されたデバイスを提供する転写方法 - Google Patents

熱膨張整合されたデバイスを提供する転写方法 Download PDF

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Abstract

異なる材料に対する回路層の熱膨張係数（ＣＴＥ）整合を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法が提供される。当該方法は、回路層（１２）と、第１主面（１２１）と、該第１主面とは反対側の第２主面（１２２）と、該第１主面に固定された基板（１３）とを有するウエハ（１１）に対して実行可能である。当該方法は、第２主面にハンドル（１４）を一時的に接合し、上記基板の大部分を除去して第１主面を露出させ、堆積された接合材料（１５）を用いて第１主面に第２の基板（１６）を接合することを含む。

Description

本開示は、ダイレクトボンディング方法、及び、真の異種三次元インテグレーションのための、熱膨張整合されたデバイスを提供するダイレクトボンディング方法に関する。
現在使用されている多くの赤外線センサチップアセンブリは、インジウム（Ｉｎ）バンプを用いて水銀カドミウムテルル（ＨｇＣｄＴｅ）検出器アレイにハイブリッド化（混成）されたシリコン読み出し集積回路（ＲＯＩＣ）を含んでいる。しかしながら、このようなアセンブリには、シリコン（Ｓｉ）とＨｇＣｄＴｅとの間の熱膨張係数（ＣＴＥ）の不一致（ミスマッチ）に起因して、それらのインジウムバンプが、アセンブリプロセスに必要とされる多数回の熱サイクルを乗り切ることができないことの結果として機能しなくなる傾向がある、という問題が存在する。
これらの問題に対処するためにこれまでも試みが為されてきたが、完全に有用なもの又は満足できるものはない。例えば、インジウムバンプ（ＩＢ）焦点面（フォーカルプレーン）アレイ（ＦＰＡ）についてのアプローチは、ダイシング及びハイブリッド化の後にセンサチップアセンブリ（ＳＣＡ）の裏面にチタン（Ｔｉ）及びシリコン（Ｓｉ）のシムを接着接合することによって、ＲＯＩＣを検出器にＣＴＥ整合させようと試みるものであった。このアプローチは効果的であり得るが、それは高価なダイレベルプロセスであるとともに熟練労働者によって手動で行われている。
他の一例として、異種三次元（３Ｄ）インテグレーションのためのアプローチは、格子整合を提供するバッファ層を用いた、シリコン（Ｓｉ）基板上での例えば窒化ガリウム（ＧａＮ）などのＩＩＩ―Ｖ族半導体材料のエピタキシャル成長、又は、接合される完成ＩＩＩ―Ｖ族ダイをシリコン（Ｓｉ）回路に超音波ボンディングすることを含む。これらの場合のどちらにおいても、ＩＩＩ―Ｖ族デバイスとシリコン（Ｓｉ）基板との間のＣＴＥミスマッチに伴う応力に起因して、ＩＩＩ―Ｖ族の層が性能劣化を生じる傾向がある。
米国特許第８１５４０９９号明細書
一実施形態によれば、異なる材料に対する回路層の熱膨張係数（ＣＴＥ）整合を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法が提供される。当該方法は、回路層と、第１主面と、該第１主面とは反対側の第２主面と、該第１主面に固定された基板とを有するウエハに対して実行可能である。当該方法は、第２主面にハンドルを一時的に接合し、上記基板の大部分を除去して第１主面を露出させ、堆積された接合材料を用いて第１主面に第２の基板を接合することを含む。
他の一実施形態によれば、熱膨張係数（ＣＴＥ）整合を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法が提供される。当該方法は、回路層と、第１主面と、該第１主面とは反対側の第２主面と、該第１主面に固定された基板とを有する相補型金属酸化膜半導体（ＣＭＯＳ）ウエハに対して実行可能である。当該方法は、第２主面にハンドルを一時的に接合し、上記基板の相当部分を除去して、薄い基板残部の層を通して第１主面を露出させ、堆積されて研磨された接合用の酸化物を用いて、第１主面及び薄い基板残部の層にサファイア基板を接合することを含む。
他の一実施形態によれば、ウエハレベルの集積回路（ＩＣ）転写可能構造体が提供される。当該構造体は、第１主面及び該第１主面とは反対側の第２主面を持つ回路層と、第１主面に固定された、回路層よりも実質的に薄い基板残部と、第２主面に一時的に接合されたハンドルと、堆積されて研磨された接合用の酸化物で、第１主面及び基板残部に接合されたサファイア基板とを含む。
更なる特徴及び利点が、本発明の技術を通じて実現される。本発明の他の実施形態及び態様が、ここに詳細に記載され、特許請求される発明の一部と見なされる。
より完全なる本開示の理解のため、ここで、同様の要素を似通った参照符号が表す添付図面及び詳細な説明とともに、以下の簡単な説明を参照する。
実施形態に従ったウエハ製造ファウンドリ及び処理プラントの概略図である。 実施形態に従った、図１のファウンドリで製造されるウエハの側面図である。 図２のウエハに一時的に接合されたハンドルの側面図である。 ウエハから基板材料を除去した後の図３のハンドル及びウエハの側面図である。 実施形態に従った、基板材料の相当部分の除去後の回路層のうち、丸で囲んだ部分の拡大側面図である。 図４Ａの基板欠けウエハに適用された接合材料の側面図である。 実施形態に従った、図５Ａの接合材料の堆積及びその後の研磨の概略図である。 図５Ａ及び５Ｂの接合材料によって、それまで基板欠けウエハであったものに接合された新たな基板の側面図である。 図３の一時的なハンドルが除去された、図６の新たな基板に接合されたウエハの側面図である。 実施形態に従った、混合半導体材料を用いた酸化物接合された３次元（３Ｄ）集積回路（ＩＣ）の側面図である。
以下にて説明するように、熱膨張係数（ＣＴＥ）整合された読み出し集積回路（ＲＯＩＣ）が、ハイブリッド化の前にウエハレベルで製造され、それによって歩留まりが高められ、コストが低減される。この製造方法はまた、真の異種デバイスにおいてのように混合半導体材料を使用して酸化物接合された３次元（３Ｄ）ＩＣを製造するために使用されることもできる。
図１を参照するに、ウエハ製造ファウンドリ１０が、処理プラント２０から遠隔に設けられている。ウエハ製造ファウンドリ１０は、例えば、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）ウエハ１１を製造するように構成及び装備され、それらの標準ＣＭＯＳウエハ１１は、後述するような更なる処理のために処理プラント２０へと出荷されることができる。ここでは、ウエハ製造ファウンドリ１０が処理プラント２０から遠隔に離れているとして図示して説明されているが、理解されるべきことには、これは必要なことではなく、これら２つの機構が単一の要素にて設けられてもよい。しかしながら、その場合にも、ＣＭＯＳウエハ１１を製造するために使用される製造プロセスは、後述する更なる処理とは別個で異なるものである。
図２−７を参照するに、ＣＴＥ整合（マッチング）を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法が提供されている。この方法は、例えばウエハ製造ファウンドリ１０（図１に示す）で製造されたＣＭＯＳウエハ１１を含む様々なタイプのウエハに対して処理プラント２０（図１に示す）で実行可能であると理解されるが、以下では、ウエハ製造ファウンドリ１０で製造されたＣＭＯＳウエハ１１に対して処理プラント２０でこの方法が実行されるケースについてのみ説明する。
図２に示すように、複数のＣＭＯＳウエハ１１の各々が、回路層１２及び基板１３を含んでいる。回路層１２は、実質的に平坦化されており、様々な回路要素、配線及びＣＭＯＳデバイスを含み得る。回路層１２は、約１０μｍ厚とすることができ、本体１２０と、本体１２０の第１の側の第１主面１２１と、本体１２０の第１の側とは反対側の第２の側の第２主面１２２とを有している。基板１３は、第１主面１２１に固定又は接合されている。
図３に示すように、回路層１２の第２主面１２２に、ウエハレベルのハンドル（又は単にハンドル）１４が一時的に接合される。ハンドル１４は、以下に限られないが、金属材料、セラミック材料、有機若しくは無機の誘電体、半導体、又は導電材料を含め、任意の好適な、多少なりとも剛性の材料で形成され得る。ハンドル１４は、平らであるとともに均一な厚さを有することができ、また、必要とされることではないが、平坦化されることができる。いずれにせよ、ハンドル１４は、第２主面１２２のトポグラフィに対して概して共形であるべきである。ハンドル１４と第２主面１２２との間の一時的な接合は、熱可塑性接着剤を用いた接着接合によって供され得る。
図４Ａに示すように、基板１３の全部又は相当部分（例えば、〜９０％又は大部分）が除去される。基板１３の相当部分の除去は、エッチング、研削、及び研磨によって達成又は実行されることができ、あるいは、より具体的に、所望の最終厚さから砥石粗さ（グリット）の約１０倍の深さのところで停止させて、基板１３の材料の大部分を研削し、次いで、回路層１２から離して僅かに残された基板１３の材料を研磨することよって達成又は実行されることができる。いずれにせよ、基板１３の相当部分を除去は、第１主面１２１を完全に露出させるように作用し、あるいは図４Ｂに示すように、薄い基板残部１３０の層を通して第１主面１２１をほぼ完全に露出させるように作用する。実施形態によれば、薄い基板残部１３０の層（これが存在する場合）は、回路層１２が約１０μｍ厚である場合であっても、回路層１２よりも実質的に薄い。一例として、最新の相補型金属酸化膜半導体（ＣＭＯＳ）プロセスでは、基板残部の厚さが１０μｍ以下になるようにウエハが薄化される。
図４Ａ及び４Ｂは、基板１３が完全に除去され得ること、又は基板残部１３０の薄層のみを残して基板１３の相当部分が除去され得ることを示しているが、以下では、明瞭さ及び簡潔さのために前者のケースに関して説明する。
図５Ａに示すように、今や基板１３の除去の結果として露出している回路層１２の第１主面１２１に、接着材１５が設けられる。実施形態によれば、図５Ｂに示すように、接着材１５は、第１主面１２１上に第１の厚さＴ１まで（例えば、物理気相成長すなわちＰＶＤによって）堆積され、その後に（例えば化学機械研磨すなわちＣＭＰによって）第２の厚さＴ２まで研磨された接合用の酸化物を含み得る。第１の厚さＴ１は約２−１５ｎｍとすることができ、第２の厚さＴ２は約０．３−０．５ｎｍとすることができる。
図６に示すように、低温酸化物ボンディングを用いて（すなわち、堆積されて研磨された接合用の酸化物又は接着材１５を用いて）、回路層１２の第１主面１２１（及び第１主面１２１上に残存している基板残部１３０の薄層）に、ウエハレベルの第２の基板（又は単に新たな基板若しくは第２の基板）１６が接合される。第２の基板１６は、約７２５μｍ厚とすることができ、また、プラズマ活性化された酸化物表面として又はそれを有して設けられ得る。第２の基板１６の材料は、酸化アルミニウム、サファイア、又はセラミックとすることができる。第２の基板１６がサファイア及び／又は他の同様の材料で形成される特定の例示的なケースにおいて、第２の基板１６は実効的に熱整合（サーマルマッチング）基板として機能する。
ここで使用されるとき、熱整合基板は、回路層１２に接合されたときに回路層１２の熱膨張率を望ましいように変える任意の基板とし得る。換言すれば、熱整合基板は、回路層１２への接合に適するとともに回路層１２のＣＴＥとは異なるＣＴＥを有する任意の材料を含み得る。特定の実施形態において、熱整合基板は、所望の熱膨張率を持つ複合半導体構造形成する基板とすることができる。この所望の熱膨張率は、それに対して回路層１２がハイブリッド化されることになる基板の熱膨張率に実質的に等しいとし得る。
熱整合基板として作用する第２の基板１６は、回路層１２のＣＴＥよりも高いＣＴＥを有し得る。結果として、第２の基板１６が回路層１２（及びこれまた存在し得るバランス化基板）に接合されるとき、第２の基板１６は、温度変化に応答して、より大きい率で回路層１２を膨張及び収縮させる。それに代えて、第２の基板１６は、回路層１２のＣＴＥよりも低いＣＴＥを有していてもよい。結果として、第２の基板１６が回路層１２（及びこれまた存在し得るバランス化基板）に接合されるとき、第２の基板１６は、温度変化に応答して、より低い率で回路層１２を膨張及び収縮させる。ここで、バランス化基板（図示せず）は、第２の基板１６に接合されたときに、得られる第２の基板１６及び回路層１２の複合半導体構造の反りを、該複合半導体構造の実効的なＣＴＥに実質的に影響を与えることなく、抑制又は除去する任意の基板とし得る。
いずれにせよ、図６は、ウエハレベルの集積回路（ＩＣ）転写可能構造体６０を例示している。構造体６０は、第１主面１２１及び該第１主面１２１とは反対側の第２主面１２２を持つ回路層１２と、第１主面１２１に固定された、回路層１２よりも実質的に薄い、潜在的に非常に薄いか存在しないかである基板残部１３０（図６には示さず）と、第２主面に一時的に接合されたハンドル１４と、第２の（例えば、サファイア）基板１６とを含んでいる。第２の基板１６は、第１主面１２１（及び薄い基板残部１３０の層）に接着材１５で接合されている。
図７を参照するに、第２の基板１６が回路層１２の第１主面１２１に接合されると、ハンドル１４が除去されて、第２主面１２２が露出される。回路層１２は、第２の基板１６に恒久的に接合されたままである。
更なる実施形態によれば、図８を参照するに、第２の基板１６が恒久的に接合された回路層１２は、検出器アレイに対してハイブリッド化される準備が整った混成レディ構造８０を形成し得る。従って、図８に示すように、回路層１２の第２主面１２２及び第２の基板８０２の相補面８０４に付与されたインターコネクト８０３を用いて、（第２の基板１６を備えた）回路層１２を、熱整合された第２の基板８０２に対してハイブリッド化することによって、デバイス８０１が形成される。第２の基板８０２は、例えば検出器アレイとして設けられることができ、従って、その中に光電素子のアレイを含み得る。インターコネクト８０３のうち少なくとも１つは、（インジウムバンプの場合においてのように）インジウムで、及び／又は他の同様の材料（例えば、錫、鉛、ビスマス合金、又は他の任意の好適な導電材料）で形成され得る。
以下の請求項中の全てのミーンズ・プラス・ファンクション要素又はステップ・プラス・ファンクション要素の対応する構造、材料、動作、及び均等物は、具体的にクレーム記載される他のクレーム要素と組み合わさってその機能を実行する如何なる構造、材料、又は動作をも含むことが意図される。本発明の記述は、例示及び説明の目的で提示されており、網羅的であること又は開示された形態での発明に限定されることは意図されていない。本発明の範囲及び精神から逸脱することなく、数多くの変更及び変形が当業者に明らかになる。実施形態は、本発明の原理及び実際の適用を最もよく説明するために、及び当業者が、企図される特定の用途に適した様々な変更とともに様々な実施形態に関して本発明を理解することを可能にするために、選択されて記述されている。
比較のために、米国特許第８，１５４，０９９号（特許文献１）は、複合材料ＣＴＥを他の層と一致するように調整するために２つの半導体の層の間にＣＴＥ整合材料が原子的に結合されるＣＴＥ整合方法を記載している。このケースでは、それらの半導体層は比較的薄く、ＣＴＥ整合材料は十分に堅くはなく、それにより、得られる構造が温度変動中に反ることが防止するために３層構造が使用されている。その一方で、上で提供された説明は、半導体層（すなわち、回路層１２）が比較的薄く（例えば、約１０μｍ）、ＣＴＥ整合基板（すなわち、第２の基板１６）が比較的厚い（例えば、約１５００μｍ）ケースに関する。この著しい厚さの違いは、得られる複合構造における反り効果が事実上重要ではないほどに、ＣＴＥ整合基板が反りに対して高度に耐性を持つことを可能にする。
本発明の好適実施形態について記述したが、理解されるように、当業者は、現時及び将来の双方において、以下に続く請求項の範囲に入る様々な改善及び改良を為し得る。これらの請求項は、最初に記載された発明に対する適正な保護を維持するように解釈されるべきである。

Claims (20)

  1. 異なる材料に対する回路層の熱膨張係数（ＣＴＥ）整合を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法であって、
    当該方法は、回路層と、第１主面と、該第１主面とは反対側の第２主面と、該第１主面に固定された基板とを有するウエハに対して実行可能であり、
    当該方法は、
    前記第２主面にハンドルを一時的に接合し、
    前記基板の大部分を除去して前記第１主面を露出させ、
    堆積された接合材料を用いて前記第１主面に第２の基板を接合する
    ことを含む、
    方法。
  2. 前記ウエハは、相補型金属酸化膜半導体（ＣＭＯＳ）ウエハを有する、請求項１に記載の方法。
  3. 前記第２主面にハンドルを一時的に接合することは、熱可塑性接着剤を塗布することを含む、請求項１に記載の方法。
  4. 前記基板の大部分を除去することは、研削すること及び研磨することのうちの少なくとも一方を含む、請求項１に記載の方法。
  5. 前記基板の大部分を除去することは、前記回路層よりも薄い基板残部を残す、請求項１に記載の方法。
  6. 前記回路層は約１０μｍ厚であり、前記基板の大部分を除去することは、前記回路層よりも薄い基板残部を残す、請求項１に記載の方法。
  7. 前記堆積された接合材料は、接合用の酸化物を有する、請求項１に記載の方法。
  8. 前記第１主面に第２の基板を接合することは、
    前記第１主面に前記接合材料を約２−１５ｎｍの厚さで堆積させ、
    前記接合材料を約０．３−０．５ｎｍの厚さまで研磨する
    ことを含む、請求項１に記載の方法。
  9. 前記第２の基板は、プラズマ活性化表面又は酸化アルミニウムを有する、請求項１に記載の方法。
  10. 前記回路層は約１０μｍ厚であり、前記第２の基板は約１５００μｍ厚である、請求項１に記載の方法。
  11. 前記第２主面から前記ハンドルを除去することを更に含む請求項１に記載の方法。
  12. 熱膨張係数（ＣＴＥ）整合を可能にするための、ウエハレベルで集積回路（ＩＣ）を別基板上に転写する方法であって、
    当該方法は、回路層と、第１主面と、該第１主面とは反対側の第２主面と、該第１主面に固定された基板とを有する相補型金属酸化膜半導体（ＣＭＯＳ）ウエハに対して実行可能であり、
    当該方法は、
    前記第２主面にハンドルを一時的に接合し、
    前記基板の相当部分を除去して、薄い基板残部の層を通して前記第１主面を露出させ、
    堆積されて研磨された接合用の酸化物を用いて、前記第１主面及び前記薄い基板残部の層にサファイア基板を接合する
    ことを含む、
    方法。
  13. 前記第２主面にハンドルを一時的に接合することは、熱可塑性接着剤を塗布することを含み、
    当該方法は更に、前記第２主面から前記ハンドルを除去することを含む、
    請求項１２に記載の方法。
  14. 前記基板の相当部分を除去することは、前記基板を前記基板残部まで研削すること及び研磨することのうちの少なくとも一方を含む、請求項１２に記載の方法。
  15. 前記回路層は約１０μｍ厚であり、前記基板残部は前記回路層よりも薄い、請求項１２に記載の方法。
  16. 前記回路層は約１０μｍ厚であり、前記サファイア基板は約１５００μｍ厚である、請求項１２に記載の方法。
  17. ウエハレベルの集積回路（ＩＣ）転写可能構造体であって、
    第１主面及び該第１主面とは反対側の第２主面を持つ回路層と、
    前記第１主面に固定された、前記回路層よりも実質的に薄い基板残部と、
    前記第２主面に一時的に接合されたハンドルと、
    堆積されて研磨された接合用の酸化物で、前記第１主面及び前記基板残部に接合されたサファイア基板と、
    を含む構造体。
  18. 熱可塑性接着剤が前記ハンドルを前記第２主面に一時的に接着している、請求項１７に記載の構造体。
  19. 前記回路層は約１０μｍ厚である、請求項１７に記載の構造体。
  20. 前記回路層は約１０μｍ厚であり、前記サファイア基板は約１５００μｍ厚である、請求項１７に記載の構造体。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7143182B2 (ja) * 2018-10-23 2022-09-28 株式会社ダイセル 半導体装置製造方法および半導体装置
US10847569B2 (en) * 2019-02-26 2020-11-24 Raytheon Company Wafer level shim processing
US12046477B2 (en) * 2021-01-08 2024-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. By-site-compensated etch back for local planarization/topography adjustment
CN117549205B (zh) * 2024-01-11 2024-04-02 东晶电子金华有限公司 一种石英晶片的抛光方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5308980A (en) 1991-02-20 1994-05-03 Amber Engineering, Inc. Thermal mismatch accommodated infrared detector hybrid array
US5591678A (en) 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
GB2279808B (en) * 1993-01-19 1996-11-20 Hughes Aircraft Co Thermally matched readout/detector assembly and method for fabricating same
GB0019322D0 (en) * 2000-08-08 2000-09-27 Isis Innovation Method of separating nucleoside phosphates
US6731244B2 (en) * 2002-06-27 2004-05-04 Harris Corporation High efficiency directional coupler
US7535100B2 (en) * 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
US6911375B2 (en) * 2003-06-02 2005-06-28 International Business Machines Corporation Method of fabricating silicon devices on sapphire with wafer bonding at low temperature
US7723815B1 (en) 2004-07-09 2010-05-25 Raytheon Company Wafer bonded composite structure for thermally matching a readout circuit (ROIC) and an infrared detector chip both during and after hybridization
US8154099B2 (en) 2009-08-19 2012-04-10 Raytheon Company Composite semiconductor structure formed using atomic bonding and adapted to alter the rate of thermal expansion of a substrate
KR101581595B1 (ko) * 2011-06-24 2015-12-30 도오꾜오까고오교 가부시끼가이샤 적층체의 제조 방법, 기판의 처리 방법 및 적층체
US20130168803A1 (en) * 2011-09-16 2013-07-04 Sionyx, Inc. Semiconductor-On-Insulator Devices and Associated Methods
US9673077B2 (en) * 2012-07-03 2017-06-06 Watlow Electric Manufacturing Company Pedestal construction with low coefficient of thermal expansion top
DE102013004559B4 (de) * 2013-03-18 2015-07-23 Apple Inc. Bruchstabile Saphirscheibe und Verfahren zu ihrer Herstellung
US9048091B2 (en) * 2013-03-25 2015-06-02 Infineon Technologies Austria Ag Method and substrate for thick III-N epitaxy
US9912084B2 (en) 2014-08-20 2018-03-06 Te Connectivity Corporation High speed signal connector assembly

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