JP2019532585A - 行直交（ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造を用いたＬＤＰＣ符号の伝送方法及びそのための装置 - Google Patents

Abstract

本発明の一実施例によるＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）コードのエンコード方法は、高率（ｈｉｇｈ ｒａｔｅ）コード行列と単一パリティーチェックコード行列で構成される多エッジ（ｍｕｌｔｉ ｅｄｇｅ）ＬＤＰＣコード行列を生成する段階と、多エッジＬＤＰＣコード行列を用いて信号をエンコードする段階を含み、単一パリティーチェックコード行列は、非行直交（ｎｏｎ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造の行列で構成される第１行列と純行直交（ｐｕｒｅ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造で構成される第２行列とが連接して構成される。【選択図】図１８

Description

本発明は無線ＬＡＮシステムに関し、より具体的には、ＬＤＰＣ（Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号を支援するシステムにおいて、行直交（ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造を用いてＬＤＰＣ符号を伝送する方法及びそれを支援する装置に関する。

無線接続システムが音声やデータなどのような様々な種類の通信サービスを提供するために広範囲に展開されている。一般的に、無線接続システムは利用可能なシステムリソース（帯域幅、伝送パワーなど）を共有して複数のユーザとの通信を支援可能な多重接続（ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ、多元接続）システムである。多重接続システムの例としては、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）システム、ＦＤＭＡ（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）システム、ＴＤＭＡ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）システム、ＯＦＤＭＡ（ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）システム、ＳＣ−ＦＤＭＡ（Ｓｉｎｇｌｅ ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）システムなどがある。

上述した通信システムだけではなく、方法システムにおいてもチャネル符号（ｃｈａｎｎｅｌ ｃｏｄｅ）が必須なものとして利用されている。チャネル符号の一般的な構成方法の例示として、送信端が符号化器を用いて入力シンボルに対して符号化を行い、符号化されたシンボルを送信することができる。また、例えば、受信端は符号化されたシンボルを受信し、受信したシンボルに対して復号を行って入力シンボルを復元することができる。この場合、入力シンボルのサイズと符号化されたシンボルのサイズは通信システムによって異なるように定義される。例えば、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）のＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）通信システムで使用されるデータ情報用ターボ（ｔｕｒｂｏ）符号において、入力シンボルのサイズは最大６１４４ビットであり、符号化されたシンボルのサイズは１８４３２（６１４４＊３）ビットである。ＬＴＥ通信システムにおけるターボコーディングは３ＧＰＰ技術規格３６．２１２により参照できる。

しかし、ＬＴＥターボ符号は、符号の構造上、ＳＮＲ（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）が増加しても一定の領域から外れると性能改善がわずかである特徴がある。これに関連して、エラー発生率がより低い符号を用いることが考えられるが、この場合、複雑度が増加する問題がある。

通信システムにおいて、高いエラー率は不要なデータの再送信とチャネル受信失敗を引き起こす。また、高い複雑度の符号は基地局と端末の負荷を増加させるだけではなく、送受信の遅延を招来する。特に、より速いデータ送受信が求められる次世代通信システムにおいては、上述した問題の解決が要求される。従って、エラー率を下げながら複雑度の低いコーディング方法が求められている。

特に、第５世代移動通信技術に関連して、ＵＲＬＬＣ（Ｕｌｔｒａ Ｒｅｌｉａｂｌｅ ａｎｄ Ｌｏｗ−Ｌａｔｅｎｃｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）が論議されている。ＵＲＬＬＣのシナリオにおいて、１０−５以下のＢＬＥＲ（Ｂｌｏｃｋ Ｅｒｒｏｒ Ｒａｔｅ）でエラーフロアの発生が要求されている。ここで、エラーフロアは情報サイズの増加にも関わらず、エラー率の減少がわずかであるところを意味する。ＬＴＥターボ符号においては、情報サイズの増加によって１０−４以下のＢＬＥＲでエラーフロアが発生する。従って、ターボ符号の代替案としてＬＤＰＣ符号が用いられることができる。ＬＤＰＣは相対的に低い複雑度を有しながら、低いエラー率を達成できる。ＬＤＰＣ符号の効率的な利用のために、多重ＬＤＰＣ符号におけるベース符号の選択方法などが決定される必要がある。

本発明が遂げようとする技術的課題は、ＬＤＰＣ符号を使用する無線ＬＡＮシステムにおいて与えられた通信環境に合うＬＤＰＣ符号の伝送方法を提供することにある。

本発明が遂げようとする他の技術的課題は、多重ＬＤＰＣ符号を使用する無線ＬＡＮシステムで活用可能な行直交構造のＬＤＰＣ符号構造の生成方法を提供することにある。

本発明は上述した技術的課題に限られず、他の技術的課題が本発明の実施例から類推できるであろう。

上述した技術的課題を遂げるための本発明の一側面によるＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号のエンコード方法は、高レート（ｈｉｇｈ ｒａｔｅ）符号行列と単一パリティーチェック符号行列で構成される多エッジ（ｍｕｌｔｉ ｅｄｇｅ）ＬＤＰＣ符号行列を生成する段階と、多エッジＬＤＰＣ符号行列を用いて信号をエンコードする段階と、を含み、単一パリティーチェック符号行列は、非行直交（ｎｏｎ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造の行列で構成される第１行列と純行直交（ｐｕｒｅ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造で構成される第２行列とが連接して構成される。

また、本発明の他の一側面によるＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号をエンコードする装置は、送受信器、及びプロセッサを含み、プロセッサは、高レート（ｈｉｇｈ ｒａｔｅ）符号行列と単一パリティーチェック符号行列で構成される多エッジ（ｍｕｌｔｉ ｅｄｇｅ）ＬＤＰＣ符号行列を生成し、多エッジＬＤＰＣ符号行列を用いて信号をエンコードするように構成され、単一パリティーチェック符号行列は、非行直交（ｎｏｎ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造の行列で構成される第１行列と純行直交（ｐｕｒｅ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造で構成される第２行列とが連接して構成される。

また、ＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号をエンコードする方法及び装置について、以下の事項が共通に適用される。

第１行列は連続する行（ｒｏｗ）に対して同一の列（ｃｏｌｕｍｎ）値を有するエッジを含み、第２行列は連続する行に対して同一の列値を有するエッジを含まない。

第１行列は第１値の行数を有し、第２行列は第２値の行数を有し、第１値及び第２値は単一パリティーチェック符号行列の全体行数と多エッジＬＤＰＣ符号の最小符号率（ｃｏｄｅ ｒａｔｅ）によって決定される。

第１値は単一パリティーチェック符号行列の全体行数と最小符号率の積で決定され、第２値は単一パリティーチェック符号行列の全体行数から第１値を引いた値に決定される。

第１行列は第１値の行数を有し、第２行列は第２値の行数を有し、第１値及び第２値は所定の符号率を有する単一パリティーチェック符号行列の行から第２行列が割り当てられるように決定される。

第１行列は２２の行値に設定され、第２行列は２０の行値に設定される。

高レート符号行列は７ｘ１７の行列構造に設定され、高レート符号行列は４ｘ４構造の二重対角（ｄｕａｌ ｄｉａｇｏｎａｌ）パリティー行列を含む。

本発明の一実施例によれば、様々な通信環境に適合するＬＤＰＣ符号を用いてＬＤＰＣ符号を生成することができる。

本発明の他の一実施例によれば、部分行直交（ｐａｒｔｉａｌ ｒｏｗ−ｏｔｒｈｏｇｏｎａｌ）構造のＬＤＰＣ符号構造を用いて、システムの性能劣化無しにＬＤＰＣ符号を伝送することができる。

上述した技術的効果以外にも他の技術的効果を本発明の実施例から類推できるであろう。

本発明の一例による符号化過程を示すフローチャートである。 本発明の一例によるトランスポートブロックの符号化過程を示す図である。 本発明の一例によるＲＳＣ（Ｒｅｃｕｒｓｉｖｅ Ｓｙｓｔｅｍａｔｉｃ Ｃｏｎｖｏｌｕｔｉｏｎａｌ）符号化器を示す図である。 ＬＴＥターボ符号化器（ｅｎｃｏｄｅｒ）を示す図である。 ＲＳＣ符号化器によるトレリス（Ｔｒｅｌｌｉｓ）の一例を示す図である。 トレリス構造の一例を示す図である。 本発明の一例による構造化されたパリティーチェック行列（ｐａｒｉｔｙ ｃｈｅｃｋ ｍａｔｒｉｘ）を示す図である。 本発明の一例によるモデル行列（ｍｏｄｅｌ ｍａｔｒｉｘ）を示した図である。 シフト数による行列の変換を説明する図である。 本発明の一例によるＬＤＰＣ符号復号化方法を示すフローチャートである。 本発明の一例による二部グラフ（ｂｉｐａｒｔｉｔｅ ｇｒａｐｈ）を示す図である。 本発明の一実施例によるＬＤＰＣ符号の構造を示す図である。 本発明の一例によるレートマッチング過程を示す図である。 行直交構造を用いたＬＤＰＣ符号構造を説明する図である。 本発明のいくつかの実施例に使用できる、部分行直交ＬＤＰＣ符号構造を説明する図である。 本発明の一実施例による部分行直交ＬＤＰＣ符号構造を示す図である。 本発明の一実施例による部分行直交ＬＤＰＣ符号構造を示す他の図である。 本発明の他の一実施例による部分行直交ＬＤＰＣ符号構造を示す他の図である。 本発明の一実施例による装置を説明する図である。

以下、本発明に係る好適な実施の形態を、添付の図面を参照して詳しく説明する。添付の図面と共に以下に開示される詳細な説明は、本発明の例示的な実施の形態を説明するためのものであり、本発明が実施し得る唯一の実施の形態を示すためのものではない。

以下の詳細な説明は、本発明の完全な理解を提供するために具体的な細部事項を含む。しかし、当業者にとってはこのような具体的な細部事項なしにも本発明を実施できることは明らかである。いくつかの場合、本発明の概念が曖昧になることを避けるために、公知の構造及び装置を省略したり、各構造及び装置の核心機能を中心にしたブロック図の形式で示すことができる。

以下の技術は、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＦＤＭＡ（ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＴＤＭＡ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＯＦＤＭＡ（ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）、ＳＣ−ＦＤＭＡ（Ｓｉｎｇｌｅ ｃａｒｒｉｅｒ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ）などの様々な無線接続システムに使用できる。ＣＤＭＡは、ＵＴＲＡ（Ｕｎｉｖｅｒｓａｌ Ｔｅｒｒｅｓｔｒｉａｌ Ｒａｄｉｏ Ａｃｃｅｓｓ）又はＣＤＭＡ２０００のような無線技術（ｔｅｃｈｎｏｌｏｇｙ）によって実行することができる。ＴＤＭＡは、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）／ＧＰＲＳ（Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ）／ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）などのような無線技術によって実行することができる。ＯＦＤＭＡは、ＩＥＥＥ８０２．１１（Ｗｉ−Ｆｉ）、ＩＥＥＥ８０２．１６（ＷｉＭＡＸ）、ＩＥＥＥ８０２−２０、Ｅ−ＵＴＲＡ（ｅｖｏｌｖｅｄ−ＵＴＲＡ）などのような無線技術によって実行することができる。ＵＴＲＡは、ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ）の一部であり、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）は、Ｅ−ＵＴＲＡを用いるＥ−ＵＭＴＳの一部である。下りリンク（ｄｏｗｎｌｉｎｋ、ＤＬ）ではＯＦＤＭＡを採択し、上りリンク（ｕｐｌｉｎｋ、ＵＬ）ではＳＣ−ＦＤＭＡを採択している。ＬＴＥ−Ａ（ＬＴＥ−ａｄｖａｎｃｅｄ）は、３ＧＰＰ ＬＴＥの進化した形態である。

以下、明確な説明のために３ＧＰＰ ＬＴＥ/ＬＴＥ−Ａを中心として記述するが、本発明の技術的思想はこれに制限されない。また、以下の説明で使用する特定の用語は、本発明の理解のために提供されるものであり、この特定の用語は本発明の技術的思想から外れない範囲で他の形態に変更可能である。

図１は本発明の一例による符号化過程を示すフローチャートである。

ＬＴＥ通信システムで用いるターボ符号を含む多数のチャネル符号に、図１のような符号化過程が適用されることができる。以下、説明の便宜のために、ＬＴＥ通信システムの標準文書による用語に基づいて符号化過程を説明する。

図１において、送信端はトランスポートブロック（Ｔｒａｎｓｐｏｒｔ Ｂｌｏｃｋ、ＴＢ）を生成する（Ｓ１０１）。また、送信端はトランスポートブロックにトランスポートブロックに対するＣＲＣビットを追加する（Ｓ１０２）。また、送信端はＣＲＣビットが追加されたトランスポートブロックから符号ブロックを生成する（Ｓ１０３）。例えば、送信端はエンコーダーの入力サイズに基づいてトランスポートブロックを符号ブロックに分割（Ｓｅｇｍｅｎｔａｔｉｏｎ）することができる。また、送信端は分割された各々の符号ブロックに対してＣＲＣビットを追加する（Ｓ１０４）。この場合、例えば、符号ブロック及び符号ブロックＣＲＣビットのサイズは、６１４４ビットに構成できる。送信端は符号ブロックとＣＲＣビットで構成されたブロックの各々に対して符号化及び変調を行う（Ｓ１０５）。例えば、上述したように、ターボコーディングを適用することができる。

復号化過程は、図１の符号化過程の逆順に行われる。例えば、受信端は各符号化器に対応する復号化器（ｄｅｃｏｄｅｒ）を用いて各符号ブロック単位で復号化を行い、最終的に１つのトランスポートブロックを構成して、トランスポートブロックのＣＲＣ通過有無を確認できる。

例えば、入力シンボルのサイズはＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）階層からのトランスポートブロックのサイズと異なることができる。トランスポートブロックのサイズがターボ符号の最大入力シンボルのサイズより大きい場合、トランスポートブロックは複数の符号ブロック（ｃｏｄｅ ｂｌｏｃｋ、ＣＢ）に分割されることができる。ＬＴＥ通信システムの標準による場合、符号ブロックのサイズは６１４４ビットからＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）ビットを引いたことと同一であることができる。ターボ符号の入力シンボルは、符号ブロックとＣＲＣを含むデータ、又はトランスポートブロック（例えば、トランスポートブロックは６１４４ビット未満）とＣＲＣを含むデータに定義できる。ＣＲＣビットは６１４４ビットに比べて非常に小さい値である（例えば、最大２４ビット）。従って、以下、特に定義されない限り、符号ブロックは符号ブロック自体又は符号ブロックと対応するＣＲＣビットを称し、トランスポートブロックはトランスポートブロック自体又はトランスポートブロックと対応するＣＲＣビットを称する。

図２は、本発明の一例によるトランスポートブロックの符号化過程を示す図である。

図２は、図１に関連して、上述した符号化過程に対応するトランスポートブロック２０１の符号化過程を示す。まず、トランスポートブロック２０１にトランスポートブロックＣＲＣ２０２が追加される。トランスポートブロックＣＲＣ２０２は復号過程においてトランスポートブロック２０１の確認のために用いられる。その後、トランスポートブロック２０１及びトランスポートブロックＣＲＣ２０２は３つの符号ブロック２０３に分割される。この実施例では３つの符号ブロック２０３に分割されたが、トランスポートブロック２０１は符号化器２０５の入力サイズに基づいて複数の符号ブロックに分割できる。

符号ブロック２０３の各々には符号ブロックＣＲＣ２０４が追加される。符号ブロックＣＲＣ２０４は受信端で符号ブロック２０３の確認のために用いられる。符号ブロック２０３と符号ブロックＣＲＣ２０４は符号化器２０５及び変調器２０６を経て符号化される。

図３は本発明の一例によるＲＳＣ（Ｒｅｃｕｒｓｉｖｅ Ｓｙｓｔｅｍａｔｉｃ Ｃｏｎｖｏｌｕｔｉｏｎａｌ）符号化器を示す図である。

図３のＲＳＣ符号化器３００はターボコーディングに用いられることができる。図３において、ｍは入力データを示し、Ｃ１は体系的な（Ｓｙｓｔｅｍａｔｉｃ）ビット列を、Ｃ２は符号化された（ｃｏｄｅｄ）ビット列を示す。ここで、ＲＳＣ符号化器３００は１／２符号率（ｃｏｄｅ ｒａｔｅ）を有する。

ＲＳＣ符号化器３００は、非再帰的（ｎｏｎｒｅｃｕｒｓｉｖｅ）−非体系的な（ｎｏｎ−ｓｙｓｔｅｍａｔｉｃ）畳み込み（ｃｏｎｖｏｌｕｔｉｏｎａｌ）符号化器の入力に符号化された出力をフィードバックすることにより構成される。図３の実施例において、符号化器３００は２つの遅延器３０１、３０２を含む。遅延器３０１、３０２の値Ｄはコーディング方式（ｃｏｄｉｎｇ ｓｃｈｅｍｅ）によって決定される。遅延器３０１、３０２はメモリ又はシフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）で構成される。

図４はＬＴＥターボ符号化器（ｅｎｃｏｄｅｒ）を示す図である。

ＬＴＥターボ符号化器４００のコーディング方式（Ｓｃｈｅｍｅ）は、２つの８状態要素符号化器（ｃｏｎｓｔｉｔｕｅｎｔ ｅｎｃｏｄｅｒｓ）４１０、４２０と１つのターボ符号内部インターリーバー（ｉｎｔｅｒｎａｌ ｉｎｔｅｒｌｅａｖｅｒ）４３０とを有する並列連接畳み込み符号（Ｐａｒａｌｌｅｌ Ｃｏｎｃａｔｅｎａｔｅｄ Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｃｏｄｅ、ＰＣＣＣ）である。

図４において、ターボ符号化器４００は、第１要素の符号化器（ｃｏｎｓｔｉｔｕｅｎｔ ｅｎｃｏｄｅｒ）４１０、第２要素の符号化器４２０、及びターボ符号内部インターリーバー４３０で構成される。第１要素の符号化器４１０及び第２要素の符号化器４２０は、８状態（Ｓｔａｔｅ）要素の符号化器である。第１要素の符号化器４１０及び第２要素の符号化器４２０は各々図３のＲＳＣ符号化器と類似する構造で構成される。第１要素の符号化器４１０及び第２要素の符号化器４２０は各々３つの遅延器４１１、４１２、４１３、４２１、４２２、４２３を含む。

図４において、Ｄはコーディング方式（ｃｏｄｉｎｇ ｓｃｈｅｍｅ）によって決定される値である。ｃ_ｋはターボ符号化器４００への入力である。第１要素の符号化器４１０及び第２要素の符号化器４２０からの出力は各々ｚ_kとｚ’_kで表される。ターボ符号内部インターリーバー４３０から出力される値はｃ’_kで表される。一般的に遅延器４１１、４１２、４１３、４２１、４２、４２３は入力された値を１クロックずつ遅延させる。しかし、遅延器４１１、４１２、４１３、４２１、４２、４２３は内部の設定によって１クロック以上の間に入力された値を遅延させるように構成されることができる。遅延器４１１、４１２、４１３、４２１、４２、４２３はシフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）で構成され、入力されたビットを所定のクロックほど遅延させた後、入力されたビットを次の遅延器４１１、４１２、４１３、４２１、４２、４２３に出力するように構成される。

ターボ符号内部インターリーバー４３０は、無線チャネルへの信号送信時に発生するバーストエラー（ｂｕｒｓｔ ｅｒｒｏｒ）の影響を減少させることができる。例えば、ターボ符号内部インターリーバー４３０は、ＱＰＰ（Ｑｕａｄｒａｔｉｃ Ｐｏｌｙｎｏｍｉａｌ Ｐｅｒｍｕｔａｔｉｏｎ）インターリーバーであることができる。

ターボ符号は、高性能の前方誤り訂正（ｆｏｒｗａｒｄ ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ、ＦＥＣ）符号であって、ＬＴＥ通信システムで利用されている。例えば、ターボ符号によりコーディングされたデータブロックは、３つのサブブロックで構成される。１つのサブブロックは、ｍビットのペイロードデータに対応する。他のサブブロックは、ＲＳＣ（ｒｅｃｕｒｓｉｖｅ ｓｙｓｔｅｍａｔｉｃ ｃｏｎｖｏｌｕｔｉｏｎ）符号を用いて計算された、ペイロードに対するｎ／２ビットのパリティー（ｐａｒｉｔｙ）ビットで構成される。また、その他のサブブロックはＲＳＣ符号を用いて計算された、ペイロードデータのパーミュテーション（ｐｅｒｍｕｔａｔｉｏｎ）に対するｎ／２ビットのパリティービットで構成される。例えば、上述したパーミュテーションは、インターリーバー（ｉｎｔｅｒｌｅａｖｅｒ）により行われる。従って、ペイロードと共に互いに異なるパリティービットの２つのサブブロックが、１つのブロックとして構成されることができる。例えば、ｍがｎ／２と同一である場合、１つのブロックは１／３の符号率（ｃｏｄｅ ｒａｔｅ）を有する。

第１要素の符号化器４１０において、入力ｃ_kが符号化されたビットｚ_kに到達する過程は、２つの経路に区分される。２つの経路は、入力端から出力端に出力フィードバック無しに連結された第１経路と、入力端から再度入力端にフィードバックされる第２経路である。

第１経路において、入力ｃ_k、遅延器４１１を経た入力ｃ_k及び遅延器４１１、４１２、４１３を経た入力ｃ_kが出力端に印加される。第１経路に対する入力端と出力端の間の関係は、多項式で表すことができる。第１経路に対する多項式は順方向生成器多項式（ｆｏｒｗａｒｄ ｇｅｎｅｒａｔｏｒ ｐｏｌｙｎｏｍｉａｌ）と呼ばれ、以下の数式のｇ１のように表される。

また、第２経路において、入力ｃ_k、遅延器４１１、４１２を経た入力ｃ_k及び遅延器４１１、４１２、４１３を経た入力ｃ_kが入力端にフィードバックされる。第２経路に対する多項式は、再帰的生成器多項式（ｒｅｃｕｒｓｉｖｅ ｇｅｎｅｒａｔｏｒ ｐｏｌｙｎｏｍｉａｌ）と呼ばれ、以下の数式のｇ０のように表される。

数式１及び数式２において、“＋”は排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ、ＸＯＲ）を意味し、１は入力に０回の遅延があったことを意味する。また、Ｄ^ｎは入力にｎ回の遅延があったことを意味する。

図５はＲＳＣ符号化器によるトレリス（Ｔｒｅｌｌｉｓ）の一例を示す図である。

図５は、図３に示されたＲＳＣ符号化器のトレリス構成を示す。図５において、Ｓ_iはｉ番目の入力データの状態（Ｓｔａｔｅ）を示す。図５において、各円は各ノードを示す。また、各ノードの間を結ぶ線はブランチ（ｂｒａｎｃｈ）を意味する。実線のブランチは入力値１に対するブランチを、点線のブランチは入力値０に対するブランチを意味する。ブランチ上の値はｍ／Ｃ１Ｃ２（入力値／体系的なビット、符号化されたビット）で表される。また、エンコーダーのメモリ数に指数的に比例する状態を有することができる。例えば、エンコーダーがａ個のメモリを含む場合、２^ａ個の状態がトレリスに含まれることができる。

トレリスは２つの状態の間で可能な符号器の状態転移を示す状態機械（Ｓｔａｔｅ ｍａｃｈｉｎｅ）である。ＲＳＣ符号化器のような畳み込み符号化器は、トレリスのダイヤグラム（ｄｉａｇｒａｍ）によって符号化を行うことができる。ＲＳＣ符号化器によって符号化されたコードワードは、トレリス構造に基づくアルゴリズムによって復号化される。例えば、ビタビ（Ｖｉｔｅｒｂｉ）又はＢＣＪＲ（Ｂａｈｌ、Ｃｏｃｋｅ、Ｊｅｌｉｎｅｋ ａｎｄ Ｒａｖｉｖ）アルゴリズムが利用される。

図６はトレリス構造の一例を示す図である。

図６において、ｎはコードワードの長さを示す。通常、さらなるビットを入力シーケンスの後に追加することにより、トレリスが終了する（ｔｅｒｍｉｎａｔｅｄ）。一般的に０のシーケンスで構成されたシーケンスは、テールビット（ｔａｉｌ ｂｉｔ）と呼ばれる。テールビットは、トレリスの１状態のノードが０値を有するようにしてトレリスを終了させる。

図６において、コードワードの長さは入力データの長さｋ及びテールビットの長さｔを考慮して決定される。例えば、符号率がＲである場合、コードワードの長さｎは（Ｋ＋ｔ）／Ｒの値を有する。一般的に、テールビットの長さｔは符号化器の全ての遅延器（例えば、メモリ）をリセットできる長さに決定される。例えば、図３のＲＳＣ符号化器は全２ビットのテールビットを使用することができる。また、図４のようなＬＴＥ通信のターボ符号化器は３ビットのテールビットを使用することができる。

テールビットは入力データの長さに比べて相対的に短い長さを有する。上述したように、コードワードの長さはテールビットの長さに関連するので、コードワードの長さが限定される場合、テールビットによる符号率の損失が発生する。しかし、テールビットによる符号率の損失にも関わらず、テールビットを用いたトレリスの終了が広く利用されている。これは、計算の複雑度が低く、エラー訂正性能が優れるためである。

パンクチャーリング（ｐｕｎｃｔｕｒｉｎｇ）符号は、コードワードのうち一部をパンクチャーリングする方式である。パンクチャーリング符号において、コードワードのうち一部がパンクチャーリングされることにより、一部のコードワードが送信されない。例えば、テールビットの追加による符号率の損失を減少するために、パンクチャーリング符号が利用されることができる。この場合、受信端は入力データの長さｋとテールビットの長さｔの和に対応するトレリスを用いて復号を行うことができる。即ち、受信端はパンクチャーリングされていないコードワードを受信したと仮定して復号を行うことができる。この場合、受信端はパンクチャーリングされたビット（即ち、送信端で送信されなかったビット）に対応するノードからのブランチについては入力値がないと見なす。即ち、該当ノードのブランチについての入力データは同じ確率で０又は１に仮定される。

図１に関連して、上述したように、符号ブロックに対するＣＲＣが符号ブロックに追加される。ＣＲＣは送信しようとするデータを所定のチェック値を除数として割った後、導出された残りで決定される。ＣＲＣは一般的に送信データの終わりに追加される。受信端は受信データを所定のチェック値で割った残りをＣＲＣと比較したり、ＣＲＣを含む全体受信データについてチェック値で割った残りが０であるか否かを判断する。

トランスポートブロックのサイズが６１４４ビットである場合、ＣＲＣのサイズは最大２４ビットで構成される。従って、ＣＲＣビットを除いた残りのビットが符号ブロックのサイズとして決定される。

受信端は復号化を各符号ブロック単位で行うことができる。その後、受信端は符号ブロックからトランスポートブロックを構成し、トランスポートブロックに対するＣＲＣを確認することにより復号が成功したか否かを判断する。現在のＬＴＥシステムにおいて、符号ブロックＣＲＣは速い復号化終了（ｅａｒｌｙ ｄｅｃｏｄｉｎｇ ｔｅｒｍｉｎａｔｉｏｎ）のために用いられる。例えば、１つの符号ブロックに対するＣＲＣチェックに失敗した場合、受信端は残りの符号ブロックを復号化せず、ＮＡＣＫ（Ｎｅｇａｔｉｖｅ ＡＣＫｎｏｗｌｅｄｇｅｍｅｎｔ）を送信端に送信することができる。

ＮＡＣＫが受信された場合、送信端は送信データの少なくとも一部を再送信する。例えば、送信端はトランスポートブロック又は１つ以上の符号ブロックを再送信する。例えば、トランスポートブロック全体を再送信する場合、再送信のために無線リソースが過度に消費される。また、例えば、受信端で符号ブロックＣＲＣ失敗によるＮＡＣＫが発生した場合、受信端はＣＲＣ失敗が発生した符号ブロックの情報（例えば、符号ブロックのインデックス）を送信端に送信することができる。また、送信端は符号ブロックの情報を用いてＣＲＣ失敗が発生した符号ブロックのみを伝送して、無線リソースの効率を増加させることができる。しかし、符号ブロックの数が増加する場合、符号ブロックの情報（例えば、符号ブロックのインデックス）をフィードバックするためのデータ量が増加する。

ＬＴＥ通信システムにおいて、受信端はＡＣＫ／ＮＡＣＫ信号を用いてデータ受信が成功したか否かを送信端に知らせることができる。ＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）の場合、ｉ番目のサブフレームで受信されたデータに対するＡＣＫ／ＮＡＣＫがｉ＋４番目のサブフレームで送信される。ｉ＋４番目のサブフレームでＮＡＣＫが受信された場合、再伝送はｉ＋８番目のサブフレームで行われることができる。これは、トランスポートブロックを処理するための時間とＡＣＫ／ＮＡＣＫ生成のための時間を考慮したことである。トランスポートブロックの処理のためのチャネル符号処理に多い時間が使用されるためである。ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）の場合、トランスポートブロックの処理とＡＣＫ／ＮＡＣＫ生成のための時間と上りリンクサブフレームの割り当て（例えば、ＴＤＤ上りリンク／下りリンクの設定）に基づいてＡＣＫ／ＮＡＣＫ及び再伝送サブフレームが決定される。また、ＡＣＫ／ＮＡＣＫバンドリング（ｂｕｎｄｌｉｎｇ）及び多重化（ｍｕｌｔｉｐｌｅｘｉｎｇ）が用いられることができる。

上述したように、ターボ符号は一定のＳＮＲを超えると、それ以上のエラー率改善はわずかである。ターボ符号の代替案として、ＬＤＰＣ（Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号が提案されている。ＬＤＰＣ符号は線形ブロック符号（ｌｉｎｅａｒ ｂｌｏｃｋ ｃｏｄｅ）であって、ＩＥＥＥ８０２．１１ｎ、８０２．１１ａｃ及びデジタルビデオブロードキャスト（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ、ＤＶＢ）で用いられる。ＬＤＰＣ符号は生成行列（ｇｅｎｅｒａｔｉｏｎ ｍａｔｒｉｘ）とパリティーチェック行列（ｐａｒｉｔｙ ｃｈｅｃｋ ｍａｔｒｉｘ）とで構成される。ＬＤＰＣ符号において、データはメッセージビットと生成行列に対する積演算により符号化されることができる。一般的にＬＤＰＣ符号を用いる通信標準では、生成行列の代わりにパリティーチェック行列が用いられる。例えば、パリティーチェック行列を用いてデータの符号化が行われることができる。

線形ブロック符号は生成行列Ｇ又はパリティーチェック行列Ｈに基づいて生成される。線形ブロック符号は全てのコードワードｃに対して、Ｈ_Ｃ ^ｔが０の値を有するように符号が構成される。ＬＤＰＣ符号も他の線形ブロック符号と同様に、パリティーチェック行列Ｈとコードワードｃの積が‘０’になるか否かを確認することにより行われる。例えば、コードワードｃの転置行列とパリティーチェック行列に対する積（即ち、Ｈ_Ｃ ^ｔ）が０であるか否かを判断することによりＬＤＰＣ符号の復号化が行われる。

ＬＤＰＣ符号において、パリティーチェック行列の要素は殆ど０からなり、０ではない要素の数は符号の長さに比べて少ない数を有する。従って、ＬＤＰＣ符号は確率に基づく反復的復号が可能である。上記提案したＬＤＰＣ符号において、パリティーチェック行列が非体系的（ｎｏｎ−ｓｙｓｔｅｍａｔｉｃ）形態で定義され、パリティーチェック行列の行と列に均一に少ない重み（ｗｅｉｇｈｔ）が適用される。重みは行又は列に含まれた１の数を意味することができる。

このように、ＬＤＰＣ符号のパリティーチェック行列Ｈ上に０ではない要素の密度が低い。従って、ＬＤＰＣ符号は低い復号複雑度を有しながらシャノン（Ｓｈａｎｎｏｎ）の理論的な限界に近接する性能を有する。かかるＬＤＰＣ符号の高いエラー訂正性能と低い復号複雑度により、ＬＤＰＣ符号は高速無線通信に適合した特性を有する。

構造化された（Ｓｔｒｕｃｔｕｒｅｄ）ＬＤＰＣ符号

上述したように、ＬＤＰＣ符号の生成のためにパリティーチェック行列Ｈが用いられる。Ｈ行列は多数の０と少ない数の１を含む。Ｈ行列のサイズは１０^５ビット以上であり、Ｈ行列を表すために多いメモリが消費される。

図７は本発明の一例による構造化されたパリティーチェック行列を示す図である。

構造化されたＬＤＰＣ符号において、Ｈ行列の要素は、図７に示したように、一定のサイズのサブブロックで表される。図７において、行列Ｈの各々の要素は１つのサブブロックを示す。

ＩＥＥＥ８０２．１６ｅ標準文書では、サブブロックを１つの整数インデックスで表すことにより、Ｈ行列を表現するためのメモリのサイズを減少させることができる。各々のサブブロックは、例えば、一定のサイズのパーミュテーション行列（ｐｅｒｍｕｔａｔｉｏｎ ｍａｔｒｉｘ）であることができる。

図８は本発明の一例によるモデル行列（ｍｏｄｅｌ ｍａｔｒｉｘ）を示す図である。

例えば、ＩＥＥＥ８０２．１６ｅ標準文書を参照すると、コードワードのサイズが２３０４であり、符号率（ｃｏｄｅ ｒａｔｅ）が２/３である場合、ＬＤＰＣ符号の符号化/復号化のために使用されるモデル行列は図８の通りである。モデル行列は、以下に説明する少なくとも１つのサブブロックで構成されたパリティーチェック行列を意味することができる。また、サブブロックは、以下の説明において、シフト数（Ｓｈｉｆｔ ｎｕｍｂｅｒ）と称されることもできる。モデル行列は後述する方法に基づいてパリティーチェック行列に拡張されることができる。従って、特定のモデル行列に基づく符号化及び復号化は、該当モデル行列の拡張から生成されたパリティーチェック行列に基づく符号化及び復号化を意味する。

図８において、インデックス‘−１’は所定のサイズのゼロ行列（ｚｅｒｏ ｍａｔｒｉｘ）を示す。また、インデックス‘０’は所定のサイズの単位行列（ｉｄｅｎｔｉｔｙ ｍａｔｒｉｘ）を示す。‘−１’及び‘０’を除いた正の整数のインデックスはシフト数を示す。例えば、‘１’のインデックスで表現されるサブブロックは、単位行列から特定の方向に１回シフトされた行列を意味する。

図９はシフト数による行列の変換を説明する図である。

例えば、図９はサブブロックのサイズが４行４列を有する場合を示している。図９において、サブブロックは単位行列から右側に３回シフトされる。この場合、構造化されたＬＤＰＣ符号のパリティーチェック行列は‘３’の整数インデックスを用いてサブブロックを表すことができる。

一般的に、ＬＤＰＣ符号の符号化は、パリティーチェック行列Ｈから生成行列（Ｇｅｎｅｒａｔｉｏｎ Ｍａｔｒｉｘ）Ｇを生成し、生成行列を用いて情報ビットを符号化することにより行われる。生成行列Ｇの生成のために、パリティーチェック行列Ｈに対してガウス消去（Ｇａｕｓｓｉａｎ Ｒｅｄｕｃｔｉｏｎ）を行い、［Ｐ^Ｔ：Ｉ］形態の行列を構成する。情報ビットの数がｋであり、符号化されたコードワードのサイズがｎである場合、行列Ｐは行の数がｋであり、列の数がｎ−ｋである行列であり、Ｉはサイズがｋである単位行列である。

パリティーチェック行列Ｈが［Ｐ^Ｔ：１］の形態を有する場合、生成行列Ｇは［Ｉ：Ｐ^Ｔ］の形態を有する。サイズｋビットの情報ビットが符号化される場合、符号化された情報ビットは１行ｋ列の行列ｘで表される。この場合、コードワードｃはｘＧであり、ｘＧは［ｘ：ｘＰ］の形態を有する。ここで、ｘは情報部分（又は体系的な部分（Ｓｙｓｔｅｍａｔｉｃ ｐａｒｔ））を示し、ｘＰはパリティー部分（ｐａｒｉｔｙ ｐａｒｔ）を示す。

また、ガウス消去を用いることなく、Ｈ行列を特殊な構造で設計することにより、行列Ｇを誘導せず、Ｈ行列から直接情報ビットを符号化することもできる。上述したＨ行列とＧ行列の構造から、行列Ｇと行列Ｈの転置行列の積は０の値を有する。かかる特徴と上述した情報ビットとコードワードの間の関係を用いると、情報ビットの後にパリティービットを追加することによりコードワードを得ることができる。

図１０は一例によるＬＤＰＣ符号の復号化方法を示すフローチャートである。

通信システムにおいて、符号化されたデータは、無線チャネルを通過する過程でノイズを含む。従って、コードワードｃは受信端でノイズを含むコードワードｃ´で表される。受信端は受信信号に対して逆多重化及び復調（ｄｅｍｕｌｔｉｐｌｅｘｉｎｇ ａｎｄ ｄｅｍｏｄｕｌａｔｉｏｎ）を行い（Ｓ１０００）、復号パラメータを初期化する（Ｓ１００５）。受信端はチェックノード（ｃｈｅｃｋ ｎｏｄｅ）と変数ノード（ｖａｒｉａｂｌｅ）を更新し（Ｓ１０１０、Ｓ１０１５）、シンドロームチェックを行う（Ｓ１０２０）。即ち、ｃ´Ｈ^Ｔが０であるか否かを確認することにより、復号化手順が終了する。ｃ´Ｈ^Ｔが０である場合、ｃ´において最初のｋ個のビットが情報ビットｘに決定される。もしｃ´Ｈ^Ｔが０ではない場合は、積和（Ｓｕｍ−ｐｒｏｄｕｃｔ）アルゴリズムなどの復号化技法に基づいてｃ´Ｈ^Ｔが０を満たすｃ´を探すことにより情報ビットｘを復旧できる。

図１１は本発明の一例による二部グラフ（ｂｉｐａｒｔｉｔｅ ｇｒａｐｈ）を示す図である。

図１１において、左側のノード（ｖ_０、ｖ_１、…、ｖ_１１）は変数ノード（ｖａｒｉａｂｌｅ ｎｏｄｅ）を示し、右側のノード（ｃ_１、ｃ_２、…、ｃ_６）はチェックノードを示す。図１１の例示において、説明のために変数ノードｖ_０とチェックノードｃ_１を中心としてバイナリグラフ（ｂｉｎａｒｙ ｇｒａｐｈ）が示されている。図１１のバイナリグラフの連結線はエッジ（ｅｄｇｅ）とも呼ばれる。図１１のバイナリグラフは、Ｈｃ^ｔから生成される。従って、図１１において、変数ノードｖ_０からのエッジはパリティーチェック行列Ｈの１列に対応し、チェックノードｃ_１からのエッジは行列Ｈの１行に対応する。

上述したように、復号が成功するためには、パリティーチェック行列Ｈとコードワード行列ｃの転置行列の積が‘０’値を有する必要がある。従って、１つのチェックノードに連結された変数ノードの値が０でなければならない。従って、図１１の場合、チェックノードｃ_１に連結された変数ノード（ｖ_０、ｖ_１、ｖ_４、ｖ_６、ｖ_９、ｖ_１１）の値の排他的論理和（ｅｘｃｌｕｓｉｖｅ ＯＲ、ＸＯＲ）の値が‘０’でなければならない。シンドロームチェック（Ｓｙｎｄｒｏｍｅ ｃｈｅｃｋ）は、各チェックノードに連結された変数ノードの値が排他的論理和の値が０であるか否かを確認することを意味する。

ＱＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ）ＬＤＰＣ符号

以下、ＱＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ）ＬＤＰＣ符号について説明する。

ＬＤＰＣ符号の優れた性能を得るために、パリティーチェック行列（又は生成行列）が任意に構成されることができる。また、ＬＤＰＣ符号の性能はブロックの長さが長くなることにより向上する。また、復号において、最適（ｏｐｔｉｍａｌ）な復号方法によりＬＤＰＣ符号の性能が向上する。しかし、最適な復号の復号複雑性によって、ＬＤＰＣ符号の復号のために信頼電波（ｂｅｌｉｅｆ ｐｒｏｐａｇａｔｉｏｎ、信念伝搬法／確率伝搬法）アルゴリズムが用いられる。また、任意に生成されたＬＤＰＣ符号のパリティーチェック行列は優れた性能を有するが、その実装と表現が非常に複雑である。従って、上述したような構造化されたＬＤＰＣ符号が広く使用される。かかる構造化されたＬＤＰＣ符号としてＱＣ ＬＤＰＣ符号が広く使用されている。

ＱＣ−ＬＤＰＣ符号はＱ×Ｑサイズを有する０行列とＱ×Ｑサイズを有する循環順列行列（Ｃｉｒｃｕｌａｎｔ Ｐｅｒｍｕｔａｔｉｏｎ Ｍａｔｒｉｘ、ＣＰＭ、巡回置換行列）とで構成される。循環順列行列Ｐ^ａはＱ×Ｑサイズの単位行列（ｉｄｅｎｔｉｔｙ ｍａｔｒｉｘ）を循環移動値ａほど循環移動させた形態を有する（図９を参照）。例えば、図７に示したように、パリティーチェック行列Ｈは（ｍｂ＋１）×（ｎｂ＋１）個の循環順列行列で構成されることができる。上述したように、循環移動値０は単位行列を、−１は０行列を示す。また、パリティーチェック行列は、図８に示したように、循環移動値の行列で表現されることもできる。ここで、各々の循環移動値は−１以上Ｑ−１以下の値を有するように設定される。図８のように、循環移動値で構成される行列は循環移動行列又は特性行列（ｃｈａｒａｃｔｅｒｉｓｔｉｃ ｍａｔｒｉｘ）とも呼ばれる。

図１２は本発明の一実施例によるＬＤＰＣ符号の構造を示す図である。

以下の実施例において、多エッジ（ｍｕｌｔｉ−ｅｄｇｅ）ＱＣ ＬＤＰＣ符号が用いられることができる。例えば、図１２に示したように、多エッジＱＣ ＬＤＰＣ符号は、ＱＣ−ＩＲＳ（Ｉｒｒｅｇｕｌａｒ Ｒｅｐｅａｔ Ａｃｃｕｍｕｌａｔｉｏｎ）と類似する高レート符号（ｈｉｇｈ ｒａｔｅ ｃｏｄｅ）と単一パリティーチェック符号が連接した構造を有する。例えば、多エッジＱＣ ＬＤＰＣ符号のパリティーチェック行列（Ｈ）は以下のような形態で定義される。

上記の数式において、ＡとＢ（Ｍｂ＊（Ｋｂ＋Ｍｂ））は、ＱＣ−ＩＲＡと類似する構造を有する高レート符号を示し、Ｃ（Ｍｂ＊Ｍｃ）は０行列を示す。また、Ｄ（Ｍｃ＊（Ｋｂ＋Ｍｂ）とＥ（Ｍｃ＊Ｍｃ）は単一パリティーチェック符号の情報とパリティーを各々示す。この時、Ｅは単一の対角（Ｓｉｎｇｌｅ−ｄｉａｇｏｎａｌ）構造で決定できる。

図１２において、Ｋｂはエンコードされる情報のサイズを示す。また、Ｍｂは高レート符号部分のパリティーを、Ｍｃは単一パリティーチェック符号部分のパリティーサイズを各々示す。ＰｂはＬＤＰＣ符号に適用されるパンクチャーリングのサイズを示す。

この時、ＰｂのサイズはＬＤＰＣデコーダが実行可能な最大繰り返し回数（ｉｔｅｒａｔｉｏｎ）を考慮して決定される。本発明のいくつかの実施例において、デコーダの最大繰り返し回数は５０であり、これによるＰのサイズは２Ｚである。しかし、本発明はこの構成に限られない。また、図１２において、高レート符号部分（Ａ）のパリティー構造は、エンコード方式を考慮して二重対角（ｄｕａｌ−ｄｉａｇｏｎａｌ）構造で決定されることができる。

所望のサイズのＱＣ ＬＤＰＣ符号の構成のために、持ち上げ（ｌｉｆｔｉｎｇ、リフティング）動作が行われることができる。持ち上げは所定のパリティーチェック行列から所望のサイズのパリティーチェック行列を得るために用いられる。持ち上げのサイズを変更することにより、様々な符号の長さが支援される。例えば、フロア（ｆｌｏｏｒ）持ち上げ又はモジュロ（ｍｏｄｕｌｏ）持ち上げが用いられる。例えば、モジュロ持ち上げによるパリティーチェック行列は、以下の式により得られる。

上記式において、Ｑは持ち上げのサイズを示す。また、ａ_ｉｊは所定のパリティーチェック行列のｉ行ｊ列のシフト値を示す（図８を参照）。また、ＭＯＤ ＱはＱ値に基づくモジュロ演算を示す。即ち、所定のパリティーチェック行列の循環移動行列において、０行列に対応する値は維持され、その他の循環移動値については持ち上げサイズＱに基づくモジュロ演算が行われる。従って、循環移動行列のシフト値が−１以上Ｑ−１以下の値に変換される。

図１３は一例によるレートマッチング過程を示す図である。

実質的に送信可能なデータビットの長さは利用可能な物理リソースのサイズに基づいて決定される。従って、レートマッチングにより利用可能な物理リソースのサイズに対応する符号率（ｃｏｄｅ ｒａｔｅ）を有するコードワードが生成されることができる。例えば、レートマッチングのためにショートニング（Ｓｈｏｒｔｅｎｉｎｇ）技法又はパンクチャーリング（ｐｕｎｃｔｕｒｉｎｇ）技法が用いられる。ショートニング技法は、例えば、コードワードの情報部分の一部を除去することにより行われる。情報ビットの一部を減らすので、ショートニング技法により符号率を減少できる。パンクチャーリング技法は、例えば、コードワードのパリティーの少なくとも一部をパンクチャーリングすることにより行われる。パンクチャーリングの場合、情報ビットの比率が増加するので、符号率が増加する。従って、理論的にショートニングとパンクチャーリングの組み合わせにより、任意の符号率に対応するコードワードが生成される。

ショートニング及びパンクチャーリングの性能は、ショートニング又はパンクチャーリングされるビットの順序により決定されることができる。しかし、ＱＣ ＬＤＰＣ符号の場合、Ｑ×Ｑ単位のブロック内におけるビットパンクチャーリングの順序は性能に影響を与えない。従って、パリティーブロックに対する持ち上げサイズ（Ｑ）単位のインターリービングが行われた後、パンクチャーリングはパリティービットの最後の部分から行われることができる。また、ショートニングは情報ビットの最後の部分から行われることができる。

一方、符号化されたＬＤＰＣ符号の長さより物理リソースのサイズが大きい場合、繰り返し技法によりレートマッチングが行われることができる。

図１３を参照して、まず送信しようとする情報ビットを含む情報ブロックが生成される（Ｓ１３０１）。符号ブロックのサイズがＬＤＰＣ情報部分の長さより小さい場合、符号化前に０ビット情報が情報ブロックの後に追加される。図１３の例示において、今後のショートニングのために、情報ブロックの後に０ビットブロックが挿入される（Ｓ１３０２）。その後、情報ブロックと０ビットブロックに対してＬＤＰＣ符号に基づく符号化を行うことにより、パリティーブロックを含むコードワードが生成される（Ｓ１３０３）。段階Ｓ１３０３において、情報ブロックと０ビットブロックはＬＤＰＣ符号の情報部分に対応し、パリティーブロックはＬＤＰＣ符号のパリティー部分に対応することができる。

上述したように、レートマッチングのためにショートニング技法が適用されることができる。この場合、既に挿入された０ビットブロックが除去される（Ｓ１３０４）。また、後述するパンクチャーリングのために、パリティーブロックに対して持ち上げサイズ単位のインターリービング（又はパーミュテーション（ｐｅｒｍｕｔａｔｉｏｎ））が行われることができる。また、レートマッチングのために、パリティーブロックの最後の部分がパンクチャーリングされることができる（Ｓ１３０５）。

５Ｇ無線ＬＡＮシステムは、最大２０Ｇｂｐｓから最小数十ｂｐｓまでの伝送率を提供する（ＬＴＥの場合、４０ｂｐｓまで支援）。このように５Ｇ無線ＬＡＮシステムが支援する伝送環境は様々である。このように様々な環境に対して情報を効率的にエンコードするためには、エンコードに使用されるＬＤＰＣ符号が様々な符号率を支援しなければならないが、従来のように１つのＬＤＰＣ符号を用いて情報をエンコードする場合、様々な通信環境に対する対応であるという側面では非効率的である。

本発明では、かかる様々な通信環境に対する効果的なエンコードを提供するために、ＬＤＰＣ符号が複数個のベース符号を使用することを提案する。

本発明で提案するいくつかのベース符号は、大きい伝送ブロックと多量のスループット（ｔｈｒｏｕｇｈｐｕｔ）に有利なベース符号であるか、又は小さい伝送ブロック、短い遅延時間（ｌａｔｅｎｃｙ）に有利なベース符号であることができる。

ＬＤＰＣ符号はターボ符号とは異なり、符号率が低くなるほど処理すべきＨ行列の行が増加するという問題がある。例えば、ＬＤＰＣ符号の符号率が８／９である場合、エンコーダーが処理すべき行の数が６つであると、同じ条件で符号率が２／３に減少する場合には、エンコーダーが処理すべき行が１８個に増加する。処理すべき行の数が３倍に増加することにより、遅延時間も３倍増加する。

本発明ではこの問題を克服するために、小さい伝送ブロックのエンコードのための別の短い符号（Ｓｈｏｒｔ ｃｏｄｅ）を導入することが提案される。かかる多重ベース符号を導入することにより、デコーディング遅延時間と電力消費の側面で利点がある。

基地局と端末の間で伝送されるデータパケットは、データパケットが上りリンク又は下りリンクのうちいずれかを介して伝送されるかによって異なる特徴を有する。下りリンク伝送の場合、上りリンク伝送に比べて相対的に高い符号率を有するので、大きい伝送ブロックが殆どのトラフィックを占める。反面、上りリンク伝送の場合には、相対的に小さい伝送ブロックが殆どのトラフィックを占める。

かかる特徴を考慮して、送信端のエンコーダーが各々の通信環境に適合するＬＤＰＣ符号を使用して情報をエンコードする場合、遅延時間を効果的に減らすことができる。

本発明では、送信端のエンコーダーが部分行直交（ｐａｒｔｉａｌ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造を用いて、ＬＤＰＣ符号を生成する方法について提案する。ここで、部分行直交ＬＤＰＣ構造とは、ＬＤＰＣ符号を構成する互いに異なるレイヤのうち、一部のレイヤの構成のみが行直交構造を有するＬＤＰＣ構造を意味する。以下、本発明が提案する行直交構造及び部分行直交構造について詳しく説明する。

行直交（Ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造を用いたＬＤＰＣ符号構造

図１４は行直交構造を用いたＬＤＰＣ符号構造を説明する図である。

行直交構造は、図１４に示したように、ＬＤＰＣのパリティーチェック行列（Ｄ）を構成するレイヤ内のエッジが連続する行に対して互いに上下に重ならないように設計される構造である。ここで、レイヤとは、１つ又は複数の行の集合を意味する。

図１４の例示を参照しながら、行直交構造についてより具体的に説明する。図１４に示した点線領域のうち、上側に位置する第１レイヤの場合、２つの行が１つのレイヤを構成するように設定されており、下側に位置する第２レイヤは、３つの行が１つのレイヤを構成するように設定されている。

この時、第１レイヤ及び第２レイヤを構成する各々のエッジは、連続する行の間で上下にエッジが重ならないように設定されているので、第１レイヤと第２レイヤはいずれも行直交構造を有すると定義できる。

しかし、このような構造は第１レイヤと第２レイヤの間でメモリ衝突が発生することができるので、遅延時間の減少には非効果的である。また、行直交構造は、上述したように、連続する行に対してエッジが重ならないように（同一の列値を有さないように）、行列内でエッジの位置が制限されるので、全体システムの性能劣化が発生する問題がある。

以下、このような問題を解決するために提案される本発明の一実施例によるＬＤＰＣ符号構造を説明する。具体的には、単一パリティーチェック行列のうち、一部のレイヤのみを行直交構造で設定する部分行直交構造を用いてＬＤＰＣ符号を生成する方法について説明する。

部分行直交（ｐａｒｔｉａｌ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造を用いたＬＤＰＣ符号構造

図１５は本発明のいくつかの実施例に使用可能な部分行直交ＬＤＰＣ符号構造を説明する図である。部分行直交構造は、以下のようなＬＤＰＣ符号の特徴を用いて設計される。

ＬＤＰＣ符号のデコーディング遅延時間は、符号率が低くなるほど処理すべき行の数が増加するので、低い符号率で適用される場合、大きい遅延時間の利得（ｇａｉｎ）を得ることができる。

また、図１５に示されているパリティーチェック行列Ｄは、符号率が低くなるほどエッジの位置のための余裕空間（Ｓｐａｒｅ ｓｐａｃｅ）が増加するので、上述した性能劣化無しに行直交したエッジ配置構造を設計することができる。

上述したレイヤ間のメモリ衝突を最小化するために、互いに異なるレイヤの境界においてエッジが重ならないように設計される。

この点を考慮して、部分行直交構造はＤ行列の全てのレイヤが行直交に設計されるのではなく、Ｄ行列のうち、高い符号率を有する部分は互いに異なる行間に存在するエッジが重なるように、即ち、行直交構造にならないように設計される。またＤ行列のうち、低い符号率を有する部分は互いに異なる行間に存在するエッジが重ならないように、即ち、行直交構造になるように設計される。

このようにパリティーチェック行列内の構成を分割して、ＬＤＰＣ符号の符号率が低い一部分についてのみ行直交構造を使用する場合、エッジ選択及びメモリ衝突によって発生する行直交の性能劣化を減らすことができる。即ち、高い符号率を有する一部分についてはエッジ選択の幅を広げて、遅延時間の劣化を相殺する効果がある。

図１５に示したＸは、パリティーチェック行列Ｄ内において、上位Ｘ個の行ほどの空間では連続する行間のエッジが重なる区間（同一の列値を有する）が存在することを意味する。即ち、パリティーチェック行列Ｄ内における上位Ｘ個の行ほどの空間では行直交構造にならないことを意味する。

Ｄ行列内において、Ｘ個の行からなる空間では、行間に位置するエッジが互いに重なって信号のｆｕｌｌｙ ｐｉｐｅ−ｌｉｎｅが形成されず、デコーディング時に遅延時間が増加できるが、Ｙ個の行で構成される下位空間では、行間に位置するエッジが互いに重ならないので、ｆｕｌｌｙ ｐｉｐｅ−ｌｉｎｅが形成され、これによりデコーディング遅延時間が減少する。即ち、遅延時間の利得を得ることができる。

このように性能と遅延時間を調節する行直交構造として、ｑｕａｓｉ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ構造が活用される。これは、パンクチャーリング部分でのみエッジが重なり、その他の領域ではエッジが重ならない行直交構造を意味する。ｑｕａｓｉ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ構造のデコーディングのためには、システムは既存のレイヤデコーディング方法の以外にさらにロジックを必要とすることもある。

以下、上述したＸ及びＹ値を決定する方法について説明する。

以下の表１は、本発明の一実施例として使用可能なベースグラフ（ｂａｓｅ ｇｒａｐｈ）のパラメータを示し、このベースグラフを構成する第１ベース符号と第２ベース符号のいくつかのパラメータを提示している。但し、本発明の特徴が表に提示されたパラメータにより制限されることではない。

表において、Ｍｂは各々のベース符号のパリティーサイズを、Ｎｂは各々のベース符号のコードワードのサイズを示す。また、Ｐｂは各々のベース符号のパンクチャーリングサイズを示す。Ｋｂ，ｍａｘは各々のベース符号の列の数のうちの最大値、Ｋｂ，ｍｉｎは各々のベース符号の列の数のうちの最小値を示す。

第一に、全体ベース符号の量（全体行の数）を考慮した比率によりＸ及びＹを決定できる。

例えば、表１のようなベースグラフを有し、第１ベース符号の最低符号率が１／３であると仮定すると、行の数は６６個に設定される。この時、全体行の１／３から行直交構造によりパリティービット行列が生成されると仮定すると、Ｘ＝６６／（１／３）＝２２に決定され、Ｙ＝６６−２２＝４４に決定される。

第二に、行直交構造が要求する符号率を予め決定し、該当符号率に対応するパリティーチェック行列の行から行直交構造が適用されるように設定できる。

例えば、以上のような例示において、符号率２／３の行列から行直交構造を適用しようとすると、Ｘ＝３２／（２／３）−（３２−２）＝１８に決定され、Ｙ＝６６−１８＝４８に決定される。この時、２Ｚのパンクチャーリングが考慮された。

第三に、ベース符号のサイズが小さい場合、行直交構造を有するパリティーチェック行列のＸ及びＹを求める方法について説明する。

例えば、表１のようなベースグラフを有し、第２ベース符号が使用される状況が考えられる。ベース符号のサイズが小さくても、ＬＤＰＣ符号が非常に低い符号率を支援すると、パリティーチェック行列を構成する行の数が大きいので、この場合、デコーディングの遅延時間を減らすために、パリティーチェック行列は一部に対しては行直交構造を有することができる。この場合、行直交が始まる符号率が大きいベース符号（上記第１ベース符号の例示）より低い。

上記例示において、第２ベース符号の最小符号率を１／５と仮定した場合、全行の数は１０／（１／５）＝５０に決定される。ここで、約１／２の符号率から行直交構造を適用する場合、ＸはＸ＝１０／（１／２）−（１０−２）＝１８に決定され、Ｙ＝５０−１８＝３２に決定される。

最近、３ＧＰＰ標準では部分行直交構造のＬＤＰＣ符号構造に対する提案が提示されている。以下、これらの提案による本発明のいくつの実施例について説明する。

図１６は、本発明の一実施例による部分行直交ＬＤＰＣ符号構造を示す図であり、図１７は本発明の一実施例による部分行直交ＬＤＰＣ符号構造を示す図である。

以下、図１６及び図１７に示された本発明の一実施例が提示するＬＤＰＣ符号構造について説明する。

性能的な側面において、本発明の一実施例が提示するＬＤＰＣ符号構造は以下のように提案される。提示されるＬＤＰＣ符号構造は、０．８９〜０．９３の符号率性能を確保するための構造で提案されることができる。この時、符号率０．８９を満たすために行列Ａと行列Ｂは５＊２７（２列のパンクチャーリングを含む）で構成されることが好ましく、５＊２７の行列において二重対角構造を有するパリティー行列は４＊４に決定されることが好ましい。また５＊２７行列には、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅがパリティーに含まれることができる。また、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅのチェックノードには（行列Ａ及び行列Ｂの最後の行）２列のパンクチャーリングが隣接して構成されることができる。

また、一実施例が提示するＬＤＰＣ符号構造の行列Ｄに関連して、任意のＸ行まではｑｕａｓｉ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ、非行直交及び純行直交構造が設定されることができる。ここで、非行直交構造は、特定の領域の全領域が行直交ではない領域に設定されることを意味し、純行直交は、特定の領域の全領域が全て行直交構造で設定されることを意味する。この時、残りのＹ行の領域は純行直交構造で設定されることができる。

複雑度（ｃｏｍｐｌｅｘｉｔｙ）の側面において、本発明の一実施例が提示する構造は以下のように提案される。ＬＤＰＣ符号構造が含む全エッジの数は、３００〜３１０個程度に制限される。より具体的には、ＬＤＰＣ符号構造が１／３の符号率を支援するためにＬＤＰＣ符号構造が含む全エッジの数は、３００〜３１０個程度に制限される。この場合、低い符号率におけるスループット（ｔｈｒｏｕｇｈｐｕｔ）を確保するために、Ｙ行領域に対しては純行直交構造が活用されることが好ましい。場合によって、Ｘ、Ｙのうちのいずれか一つは０の値を有することもできる。

図１８は本発明の他の一実施例による部分行直交ＬＤＰＣ符号構造を示した他の図である。

以下、図１８に開示された本発明の他の一実施例が提示するＬＤＰＣ符号構造について説明する。

性能的な側面において、本発明の他の実施例が提示するＬＤＰＣ符号構造は以下のように提案される。提示されるＬＤＰＣ符号構造は、０．６７（＝２／３）の符号率性能を確保するための構造で提案されることができる。この時、符号率０．８９を満たすために行列Ａと行列Ｂは７＊１７（２列のパンクチャーリングを含む）で構成されることが好ましく、５＊２７の行列において二重対角構造を有するパリティー行列は４＊４に決定されることが好ましい。また７＊１７行列には、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅがパリティーに含まれることができる。この時、ｄｅｇｒｅｅ−１ ｎｏｄｅの数が多いと、落水（ｗａｔｅｒ ｆａｌｌ、ウォーターフォール）領域の性能には優れるが、エラーフロア（ｅｒｒｏｒ ｆｌｏｏｒ）の性能は減少することができる。本発明の他の実施例によれば、ｄｅｇｒｅｅ−１ ｎｏｄｅの数が３つに提案され、行列Ｂを構成する右側下端の３つのノードがｄｅｇｒｅｅ−１ ｎｏｄｅとして設定されることができる。また、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅのチェックノードには（行列Ａ及び行列Ｂの最後の行）２列のパンクチャーリングが隣接して構成されることができる。

また、他の実施例が提示するＬＤＰＣ符号構造の行列Ｄに関連して、任意のＸ行まではｑｕａｓｉ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ、非行直交及び純行直交構造が設定されることができる。ここで、非行直交構造は、特定の領域の全領域が行直交ではない領域に設定されることを意味し、純行直交は、特定の領域の全領域が全て行直交構造で設定されることを意味する。この時、残りのＹ行の領域は純行直交構造で設定されることができる。場合によってＸ、Ｙのうちいずれか一方は０の値を有することができる。

複雑度（ｃｏｍｐｌｅｘｉｔｙ）の側面において、本発明の他の実施例が提示する構造は以下のように提案される。ＬＤＰＣ符号構造が含む全エッジの数は、１９０〜１９５個程度に制限される。より具体的には、ＬＤＰＣ符号構造が１／５の符号率を支援するためにＬＤＰＣ符号構造が含む全エッジの数は、１９０〜１９５個程度に制限される。この場合、低い符号率におけるスループットを確保するために、Ｙ行領域に対しては純行直交構造が活用されることが好ましい。場合によって、Ｘ、Ｙのうちのいずれか１つは０の値を有することもできる。

上述した実施例により、符号率ごとにＸ及びＹを設定する場合、図１８に示されたパラメータ及び符号率の基準は以下の表２のように設定できる。

また、図１８に示された本発明の他の実施例によるＬＤＰＣ符号構造は、以下の表３に示されたパラメータによって提案される。

以上、本発明の一実施例であるＬＤＰＣ符号構造の一例について説明したが、上述した数値又は図面によって本発明の権利範囲が制限されることではない。上述した発明の特徴を含む様々な形態の実施例が本発明の権利範囲に含まれる。

図１９は本発明の一実施例による装置を説明する図である。

図１９を参照すると、本発明に係る基地局装置１０は、受信モジュール１１、送信モジュール１２、プロセッサ１３、メモリ１４及び複数のアンテナ１５を備える。送信モジュール１２は外部装置（例えば、端末）へ各種信号、データ及び情報を送信する。受信モジュール１１は外部装置（例えば、端末）からの各種信号、データ及び情報を受信する。受信モジュール１１と送信モジュール１２はトランシーバー（ｔｒａｎｓｃｅｉｖｅｒ）とも呼ばれる。プロセッサ１３は基地局装置１０の動作全般を制御する。複数のアンテナ１５は例えば、２次元アンテナ配置によって構成することができる。

本発明の一例による基地局装置１０のプロセッサ１３は、本発明で提案する例示によってチャネル状態情報を受信するように構成される。基地局装置１０のプロセッサ１３はその他にも、基地局装置１０が受信した情報、外部に送信する情報などを演算処理する機能を果たす。メモリ１４は演算処理された情報などを所定時間に記憶し、バッファ（図示せず）などの構成要素に取り替えてもよい。

図１９を参照すると、本発明に係る端末装置２０は、受信モジュール２１、送信モジュール２２、プロセッサ２３、メモリ２４及び複数のアンテナ２５を備える。複数のアンテナ２５はＭＩＭＯ送受信を支援する端末装置を意味する。送信モジュール２２は外部装置（例えば、基地局）へ各種信号、データ及び情報を送信する。受信モジュール２１は、外部装置（例えば、基地局）からの各種信号、データ及び情報を受信する。受信モジュール２１と送信モジュール２２はトランシーバー（ｔｒａｎｓｃｅｉｖｅｒ）とも呼ばれる。プロセッサ２３は端末装置２０の動作全般を制御する。

本発明の一例による端末装置２０のプロセッサ２３は、本発明で提案する例示によってチャネル状態情報を送信するように構成される。端末装置２０のプロセッサ２３はその他にも、端末装置２０が受信した情報、外部に送信する情報などを演算処理する機能を果たす。メモリ２４は演算処理された情報などを所定時間に記憶し、バッファ（図示せず）などの構成要素に取り替えてもよい。

このような端末装置１０の具体的な構成は、前述した本発明の様々な実施例で説明した事項が独立して適用されたり又は２つ以上の実施例が同時に適用されるように実装することができ、重複する内容についての説明は、明確性のために省略する。

また、本発明の様々な実施例の説明において、下りリンク送信主体（ｅｎｔｉｔｙ）又は上りリンク受信主体としては主に基地局を挙げて説明し、下りリンク受信主体又は上りリンク送信主体としては主に端末を挙げて説明したが、本発明の範囲がこれに制限されるものではない。例えば、上記の基地局についての説明は、セル、アンテナポート、アンテナポートグループ、ＲＲＨ、送信ポイント、受信ポイント、アクセスポイント、中継機などが端末への下りリンク送信主体となったり端末からの上りリンク受信主体となる場合にも同様に適用することができる。また、中継機が端末への下りリンク送信主体となったり端末からの上りリンク受信主体となる場合、又は中継機が基地局への上りリンク送信主体となったり基地局からの下りリンク受信主体となる場合にも、本発明の様々な実施例で説明した本発明の原理を同様に適用することができる。

上述した本発明の実施例は多様な手段によって実装されることができる。例えば、本発明の実施例は、ハードウェア、ファームウエア（ｆｉｒｍｗａｒｅ）、ソフトウェア又はそれらの組合せなどによって実装できる。

ハードウェアによる実装の場合、本発明の実施例による方法は、一つ又はそれ以上のＡＳＩＣｓ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）、ＤＳＰｓ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒｓ）、ＤＳＰＤｓ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｄｅｖｉｃｅｓ）、ＰＬＤｓ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅｓ）、ＦＰＧＡｓ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ）、プロセッサ、コントローラー、マイクロコントローラー、マイクロプロセッサなどによって実装できる。

ファームウエア又はソフトウェアによる実装の場合、本発明の実施例による方法は以上で説明した機能又は動作を行う装置、過程又は関数などの形態に実装できる。ソフトウェア符号はメモリユニットに記憶され、プロセッサによって駆動されることができる。メモリユニットはプロセッサの内部又は外部に位置し、既に知られた多様な手段によってプロセッサとデータを取り交わすことができる。

以上の実施例は、本発明の構成要素と特徴を所定形態で結合したものである。各構成要素または特徴は、別の明示的に言及しない限り、選択的なものとして考慮することができる。各構成要素または特徴は、他の構成要素や特徴と結合されない形態で実施することができる。また、一部の構成要素および／または特徴を結合して本発明の実施例を構成することもできる。本発明の実施例で説明される動作の順序は変更可能である。ある実施例の一部構成や特徴は、他の実施例に含まれてもよく、または、他の実施例の対応する構成または特徴に取って代わることもできる。また、特許請求の範囲で明示的な引用関係を有しない請求項を結合して実施例を構成したり、または、出願後における補正により新しい請求項として含んだりしてもよい。

本発明は、本発明の精神および必須特徴を逸脱しない範囲で様々な形態に具体化することができる。したがって、上記の詳細な説明はいずれの面においても制約的に解釈されてはならず、例示的なものとして考慮しなければならない。本発明の範囲は、添付の特許請求の範囲の合理的解釈により定められなければならないし、本発明の等価的範囲内における変更はいずれも本発明の範囲に含まれる。

本発明の実施例は様々な無線接続システム及び放送通信システムに適用できる。様々な無線接続システムの例としては、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）、３ＧＰＰ２及び／又はＩＥＥＥ ８０２．ｘｘ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｓ ８０２）システムなどがある。本発明の実施例は様々な無線接続システムだけではなく、上記の様々な無線接続システムを応用した全ての技術分野に適用できる。

特に、第５世代移動通信技術に関連して、ＵＲＬＬＣ（Ｕｌｔｒａ Ｒｅｌｉａｂｌｅ ａｎｄ Ｌｏｗ−Ｌａｔｅｎｃｙ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）が論議されている。ＵＲＬＬＣのシナリオにおいて、１０ ^−５ 以下のＢＬＥＲ（Ｂｌｏｃｋ Ｅｒｒｏｒ Ｒａｔｅ）でエラーフロアの発生が要求されている。ここで、エラーフロアは情報サイズの増加にも関わらず、エラー率の減少がわずかであるところを意味する。ＬＴＥターボ符号においては、情報サイズの増加によって１０ ^−４ 以下のＢＬＥＲでエラーフロアが発生する。従って、ターボ符号の代替案としてＬＤＰＣ符号が用いられることができる。ＬＤＰＣは相対的に低い複雑度を有しながら、低いエラー率を達成できる。ＬＤＰＣ符号の効率的な利用のために、多重ＬＤＰＣ符号におけるベース符号の選択方法などが決定される必要がある。

ＲＳＣ符号化器３００は、非再帰的（ｎｏｎｒｅｃｕｒｓｉｖｅ）−非体系的な（ｎｏｎ−ｓｙｓｔｅｍａｔｉｃ）畳み込み（ｃｏｎｖｏｌｕｔｉｏｎａｌ）符号化器の入力に符号化された出力をフィードバックすることにより構成される。図３の実施例において、符号化器３００は２つの遅延器を含む。遅延器の値Ｄはコーディング方式（ｃｏｄｉｎｇ ｓｃｈｅｍｅ）によって決定される。遅延器はメモリ又はシフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）で構成される。

この時、ＰｂのサイズはＬＤＰＣデコーダが実行可能な最大繰り返し回数（ｉｔｅｒａｔｉｏｎ）を考慮して決定される。本発明のいくつかの実施例において、デコーダの最大繰り返し回数は５０であり、これによるＰｂのサイズは２Ｚである。しかし、本発明はこの構成に限られない。また、図１２において、高レート符号部分（Ａ）のパリティー構造は、エンコード方式を考慮して二重対角（ｄｕａｌ−ｄｉａｇｏｎａｌ）構造で決定されることができる。

性能的な側面において、本発明の他の実施例が提示するＬＤＰＣ符号構造は以下のように提案される。提示されるＬＤＰＣ符号構造は、０．６７（＝２／３）の符号率性能を確保するための構造で提案されることができる。この時、符号率０．８９を満たすために行列Ａと行列Ｂは７＊１７（２列のパンクチャーリングを含む）で構成されることが好ましく、７＊１７の行列において二重対角構造を有するパリティー行列は４＊４に決定されることが好ましい。また７＊１７行列には、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅがパリティーに含まれることができる。この時、ｄｅｇｒｅｅ−１ ｎｏｄｅの数が多いと、落水（ｗａｔｅｒ ｆａｌｌ、ウォーターフォール）領域の性能には優れるが、エラーフロア（ｅｒｒｏｒ ｆｌｏｏｒ）の性能は減少することができる。本発明の他の実施例によれば、ｄｅｇｒｅｅ−１ ｎｏｄｅの数が３つに提案され、行列Ｂを構成する右側下端の３つのノードがｄｅｇｒｅｅ−１ ｎｏｄｅとして設定されることができる。また、ｄｅｇｒｅｅ−１ ｖａｒｉａｂｌｅ ｎｏｄｅのチェックノードには（行列Ａ及び行列Ｂの最後の行）２列のパンクチャーリングが隣接して構成されることができる。

Claims (16)

1. ＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号のエンコード方法において、
   高レート（ｈｉｇｈ ｒａｔｅ）符号行列と単一パリティーチェック符号行列で構成される多エッジ（ｍｕｌｔｉ ｅｄｇｅ）ＬＤＰＣ符号行列を生成する段階と、
   前記多エッジＬＤＰＣ符号行列を用いて信号をエンコードする段階と、を含み、
   前記単一パリティーチェック符号行列は、非行直交（ｎｏｎ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造の行列で構成される第１行列と純行直交（ｐｕｒｅ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造で構成される第２行列とが連接して構成される、ＬＤＰＣ符号のエンコード方法。
2. 前記第１行列は、連続する行（ｒｏｗ）に対して同一の列（ｃｏｌｕｍｎ）値を有するエッジを含み、
   前記第２行列は、連続する行に対して同一の列値を有するエッジを含まない、請求項１に記載のＬＤＰＣ符号のエンコード方法。
3. 前記第１行列は、第１値の行数を有し、
   前記第２行列は、第２値の行数を有し、
   前記第１値及び前記第２値は、前記単一パリティーチェック符号行列の全行数と前記多エッジＬＤＰＣ符号の最小符号率（ｃｏｄｅ ｒａｔｅ）によって決定される、請求項１に記載のＬＤＰＣ符号のエンコード方法。
4. 前記第１値は、前記単一パリティーチェック符号行列の全体行数と前記最小符号率の積で決定され、
   前記第２値は、前記単一パリティーチェック符号行列の全体行数から前記第１値を引いた値に決定される、請求項３に記載のＬＤＰＣ符号のエンコード方法。
5. 前記第１行列は、第１値の行数を有し、
   前記第２行列は、第２値の行数を有し、
   前記第１値及び前記第２値は、所定の符号率を有する前記単一パリティーチェック符号行列の行から前記第２行列が割り当てられるように決定される、請求項１に記載のＬＤＰＣ符号のエンコード方法。
6. 前記第１行列は、２２の行値に設定され、
   前記第２行列は、２０の行値に設定される、請求項１に記載のＬＤＰＣ符号のエンコード方法。
7. 前記高レート符号行列は、７ｘ１７の行列構造に設定される、請求項１に記載のＬＤＰＣ符号のエンコード方法。
8. 前記高レート符号行列は、４ｘ４構造の二重対角（ｄｕａｌ ｄｉａｇｏｎａｌ）パリティー行列を含む、請求項７に記載のＬＤＰＣ符号のエンコード方法。
9. ＬＤＰＣ（Ｑｕａｓｉ−Ｃｙｃｌｉｃ Ｌｏｗ−Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ−Ｃｈｅｃｋ）符号をエンコードする装置であって、
   送受信器と、
   プロセッサと、を含み、
   前記プロセッサは、高レート（ｈｉｇｈ ｒａｔｅ）符号行列と単一パリティーチェック符号行列で構成される多エッジ（ｍｕｌｔｉ ｅｄｇｅ）ＬＤＰＣ符号行列を生成し、前記多エッジＬＤＰＣ符号行列を用いて信号をエンコードするように構成され、
   前記単一パリティーチェック符号行列は、非行直交（ｎｏｎ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造の行列で構成される第１行列と純行直交（ｐｕｒｅ ｒｏｗ−ｏｒｔｈｏｇｏｎａｌ）構造で構成される第２行列とが連接して構成される、ＬＤＰＣエンコード装置。
10. 前記第１行列は、連続する行（ｒｏｗ）に対して同一の列（ｃｏｌｕｍｎ）値を有するエッジを含み、
    前記第２行列は、連続する行に対して同一の列値を有するエッジを含まない、請求項１に記載のＬＤＰＣエンコード装置。
11. 前記第１行列は、第１値の行数を有し、
    前記第２行列は、第２値の行数を有し、
    前記第１値及び前記第２値は、前記単一パリティーチェック符号行列の全体行数と前記多エッジＬＤＰＣ符号の最小符号率（ｃｏｄｅ ｒａｔｅ）によって決定される、請求項９に記載のＬＤＰＣエンコード装置。
12. 前記第１値は、前記単一パリティーチェック符号行列の全体行数と前記最小符号率の積で決定され、
    前記第２値は、前記単一パリティーチェック符号行列の全体行数から前記第１値を引いた値に決定される、請求項１１に記載のＬＤＰＣエンコード装置。
13. 前記第１行列は、第１値の行数を有し、
    前記第２行列は、第２値の行数を有し、
    前記第１値及び前記第２値は、所定の符号率を有する前記単一パリティーチェック符号行列の行から前記第２行列が割り当てられるように決定される、請求項９に記載のＬＤＰＣ符号のエンコード方法。
14. 前記第１行列は、２２の行値に設定され、
    前記第２行列は、２０の行値に設定される、請求項９に記載のＬＤＰＣエンコード装置。
15. 前記高レート符号行列は、７ｘ１７の行列構造に設定される、請求項９に記載のＬＤＰＣエンコード装置。
16. 前記高レート符号行列は、４ｘ４構造の二重対角（ｄｕａｌ ｄｉａｇｏｎａｌ）パリティー行列を含む、請求項１５に記載のＬＤＰＣエンコード装置。