KR101835341B1 - Sc-ldpc 코드의 쌍방향 슬라이딩 윈도우 복호 방법 및 이를 위한 장치 - Google Patents

Sc-ldpc 코드의 쌍방향 슬라이딩 윈도우 복호 방법 및 이를 위한 장치 Download PDF

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Abstract

SC-LDPC 코드의 쌍“‡항 슬라이딩 윈도우(Sliding Window, SW)복호 방법 및 이를 위한 장치가 개시된다. 본 개시물의 쌍방향 SW 복호 방법은 두 개의 윈도우가 중첩된 이후, 두 개의 복호기 사이의 메시지 정보를 교환함으로써 수렴 속도를 감소시킬 수 있다. 또한, 체크섬을 지시하는 플래그 블록을 이용함으로써 우도비 반영 여부가 결정될 수 있으며, 복호 성능이 개선될 수 있다.

Description

SC-LDPC 코드의 쌍방향 슬라이딩 윈도우 복호 방법 및 이를 위한 장치{METHOD FOR TWO-WAY SLIDING WINDOW DECODING OF SC-LDPC CODE AND APPARATUS THEREFOR}
본 발명은 무선 통신 시스템 상에서의 채널 코드의 복호화 방법에 관한 것으로서, 특히, SC-LDPC (Spatially Coupled-Low-Density Parity-Check) 코드의 쌍방향 슬라이딩 윈도우(Two-way sliding window) 복호 방법 및 이를 위한 장치에 관한 것이다.
무선 접속 시스템이 음성이나 데이터 등과 같은 다양한 종류의 통신 서비스를 제공하기 위해 광범위하게 전개되고 있다. 일반적으로 무선 접속 시스템은 가용한 시스템 자원(대역폭, 전송 파워 등)을 공유하여 다중 사용자와의 통신을 지원할 수 있는 다중 접속(multiple access) 시스템이다. 다중 접속 시스템의 예들로는 CDMA(code division multiple access) 시스템, FDMA(frequency division multiple access) 시스템, TDMA(time division multiple access) 시스템, OFDMA(orthogonal frequency division multiple access) 시스템, SC-FDMA(single carrier frequency division multiple access) 시스템 등이 있다.
상술한 통신 시스템들에서뿐만 아니라, 방송 시스템에 있어서도 채널 코드(channel code)가 필수적으로 이용되고 있다. 채널 코드의 일반적인 구성 방법의 예시로서, 송신단이 부호화기를 이용하여 입력 심볼에 대하여 부호화를 수행하고 부호화된 심볼을 송신할 수 있다. 또한, 예를 들어, 수신단은 부호화된 심볼을 수신하고 수신된 심볼에 대하여 복호를 수행하여 입력 심볼을 복원할 수 있다. 이 경우, 입력 심볼의 크기와 부호화된 심볼의 크기는 통신 시스템에 따라서 달리 정의될 수 있다. 예를 들어, 3GPP (3rd Generation Partnership Project)의 LTE (Long Term Evolution) 통신 시스템에서 사용되는 데이터 정보용 터보(turbo) 코드에서, 입력 심볼의 채되 크기는 최대 6144 비트이고, 부호화된 심볼의 크기는 18432 (6144*3) 비트이다. LTE 통신 시스템에서의 터보 코딩은 3GPP 기술 규격 36.212에 의하여 참조될 수 있다.
그러나, LTE 터보 코드는 코드의 구조상 SNR (Signal to Noise Ratio)이 증가되더라도 일정 영역을 벗어나면 성능 개선이 미미한 특징이 있다. 이와 관련하여, 보다 오류 발생률이 낮은 코드를 이용하는 것이 고려될 수 있으나, 이 경우, 복잡도가 증가하는 문제점이 있다.
통신 시스템에 있어서 높은 오류율은 불필요한 데이터의 재송신과 채널 수신 실패를 초래할 수 있다. 또한, 지나치게 높은 복잡도의 코드는 기지국과 단말의 부하를 증가시킬 뿐만 아니라, 송수신 지연을 초래할 수 있다. 특히, 더 빠른 데이터의 송수신이 요구되는 차세대 통신 시스템에 있어서는, 상술한 문제점들이 해결이 요구된다. 따라서, 오류율을 낮추면서도 낮은 복잡도를 갖는 코딩 방법이 요구된다.
따라서, LDPC 코드의 일종인 SC-LDPC 코드가 이용될 수 있다. SC-LDPC 코드는 단순한 구조를 가지면서도 높은 성능을 가져 이론적으로 LTE 터보 코드에 비하여 높은 성능이 달성될 수 있다. 이러한 LDPC 코드들의 이용을 위하여, 복잡도와 오류율이 낮은 복호 방법이 요구된다.
본 발명은 상술한 문제점들을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 복잡도와 오류율이 낮은 SC-LDPC 코드의 복호 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 방법들을 지원하는 장치를 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 목적들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 발명의 실시예들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
상술한 과제를 해결하기 위한 본원의 SC-LDPC 코드의 쌍방향 (two-way) 슬라이딩 윈도우(Sliding Window, SW) 복호 방법은, 코드워드(codeword)를 복호함으로써 상기 코드워드의 복수의 블록들로부터의 비트 시퀀스(bit sequence)에 대한 우도비(Log Likelihood Ratio)를 결정하는 단계; 상기 결정된 우도비에 기초하여 상기 비트 시퀀스에 대한 비트 결정(bit decision)을 수행하는 단계를 포함하고, 상기 코드워드는 제1 단(end) 및 상기 제1 단의 반대편에 위치된 제2 단을 포함하고, 상기 코드워드의 복호는, 제1 복호기에 대응하는 제1 윈도우를 상기 제1 단으로부터 상기 제2 단으로, 제2 복호기에 대응하는 제2 윈도우를 상기 제2 단으로부터 상기 제1 단으로 순차적으로 이동시키면서 상기 제1 윈도우와 상기 제2 윈도우에 포함된 블록들을 복호함으로써 수행되고, 상기 비트 시퀀스에 대한 우도비는 상기 제1 복호기에 의하여 결정된 상기 비트 시퀀스의 제1 우도비와 상기 제2 복호기에 의하여 결정된 상기 비트 시퀀스의 제2 우도비에 기초하여 결정되고, 상기 코드워드 상에서 상기 제1 윈도우의 이동에 따라서 상기 제1 복호기가 상기 제2 복호기에 의하여 이미 복호된 제1 블록을 복호하는 경우, 상기 제1 블록의 비트들에 대한 상기 제1 우도비는 상기 제1 복호기에 의하여 결정되는 상기 제1 블록의 우도비와 상기 제2 복호기에 의하여 결정된 상기 제1 블록의 우도비의 합에 기초하여 결정되고, 상기 코드워드 상에서 상기 제2 윈도우의 이동에 따라서 상기 제2 복호기가 상기 제1 복호기에 의하여 이미 복호된 제2 블록을 복호하는 경우, 상기 제2 블록의 비트들에 대한 우도비는 상기 제2 복호기에 의하여 결정되는 우도비와 상기 제1 복호기에 의하여 결정된 우도비의 합에 기초하여 결정될 수 있다.
또한, 상기 제1 윈도우의 상기 제1 단에서의 반복 복호의 횟수는 상기 제1 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작고, 상기 제2 윈도우의 상기 제2 단에서의 반복 복호의 횟수는 상기 제2 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작을 수 있다.
또한, 본원의 SC-LDPC 코드의 쌍방향 SW 복호 방법은, 상기 제1 복호기에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬(check sum) 성공 여부를 지시하는 제1 플래그(flag) 블록을 생성하는 단계; 및 상기 제2 윈도우에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬 성공 여부를 지시하는 제2 플래그 블록을 생성하는 단계를 더 포함하고, 상기 복수의 블록들 중 제3 블록에 대응하는 상기 제1 플래그 블록의 제1 플래그 비트와 상기 제2 플래그 블록의 제2 플래그 비트 중 하나가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트 중 체크섬 실패를 지시하는 플래그 비트에 대응하는 우도비는 상기 제3 블록의 상기 비트 결정에 이용되지 않을 수 있다.
또한, 상기 제1 플래그 비트와 상기 제2 플래그 비트 모두가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트에 대응하는 블록의 우도비들은 상기 제3 블록의 상기 비트 결정에 이용될 수 있다.
또한, 상기 비트 결정은 상기 비트 시퀀스 중 기설정된 임계값 이하의 우도비를 갖는 비트를 플리핑(flipping)하는 것을 포함할 수 있다.
또한, 상술한 과제를 해결하기 위한 단말은, 무선 신호를 송수신하는 송수신기; 및 상기 송수신기에 연결된 프로세서를 포함하고, 상기 프로세서는, 코드워드(codeword)를 복호함으로써 상기 코드워드의 복수의 블록들로부터의 비트 시퀀스(bit sequence)에 대한 우도비(Log Likelihood Ratio)를 결정하고, 상기 결정된 우도비에 기초하여 상기 비트 시퀀스에 대한 비트 결정(bit decision)을 수행하도록 구성되고, 상기 코드워드는 제1 단(end) 및 상기 제1 단의 반대편에 위치된 제2 단을 포함하고, 상기 코드워드의 복호는, 제1 복호기에 대응하는 제1 윈도우를 상기 제1 단으로부터 상기 제2 단으로, 제2 복호기에 대응하는 제2 윈도우를 상기 제2 단으로부터 상기 제1 단으로 순차적으로 이동시키면서 상기 제1 윈도우와 상기 제2 윈도우에 포함된 블록들을 복호함으로써 수행되고, 상기 비트 시퀀스에 대한 우도비는 상기 제1 복호기에 의하여 결정된 상기 비트 시퀀스의 제1 우도비와 상기 제2 복호기에 의하여 결정된 상기 비트 시퀀스의 제2 우도비에 기초하여 결정되고, 상기 코드워드 상에서 상기 제1 윈도우의 이동에 따라서 상기 제1 복호기가 상기 제2 복호기에 의하여 이미 복호된 제1 블록을 복호하는 경우, 상기 제1 블록의 비트들에 대한 상기 제1 우도비는 상기 제1 복호기에 의하여 결정되는 상기 제1 블록의 우도비와 상기 제2 복호기에 의하여 결정된 상기 제1 블록의 우도비의 합에 기초하여 결정되고, 상기 코드워드 상에서 상기 제2 윈도우의 이동에 따라서 상기 제2 복호기가 상기 제1 복호기에 의하여 이미 복호된 제2 블록을 복호하는 경우, 상기 제2 블록의 비트들에 대한 우도비는 상기 제2 복호기에 의하여 결정되는 우도비와 상기 제1 복호기에 의하여 결정된 우도비의 합에 기초하여 결정될 수 있다.
상술한 본 발명의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
본 발명의 실시예들에 따르면 다음과 같은 효과가 있다.
쌍방향 SW 복호 방법은 두 개의 윈도우가 중첩되는 부분에 대한 메시지 갱신 규칙을 이용하여 복호 성능이 개선될 수 있다.
또한, 상술한 메시지 갱신 규칙을 이용함으로써 수렴 속도가 증가될 수 있다.
또한, 본 발명의 쌍방향 SW 복호 방법은, 복호 후처리 기법과 비균일 반복 기법을 이용하여 SC-LDPC 코드의 FER (Frame Error Rate) 성능이 개선될 수 있다.
본 발명의 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 이하의 본 발명의 실시예들에 대한 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명을 실시함에 따른 의도하지 않은 효과들 역시 본 발명의 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되고, 첨부된 도면들은 본 발명에 대한 다양한 실시예들을 제공한다. 또한, 첨부된 도면들은 상세한 설명과 함께 본 발명의 실시 형태들을 설명하기 위해 사용된다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 7은 일 예시에 따른 구조화된 패리티 체크 행렬을 도시한다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
도 11은 일 예시에 따른 이분 그래프(bipartite graph)를 도시한다.
도 12는 잘라 붙이기 방식에 따른 SC-LDPC 코드의 기초 행렬 생성의 개략도이다.
도 13은 쌍방향 SW 복호의 일 예시를 도시한다.
도 14a, 14b, 14c, 및 14d는 일 실시예에 따른 쌍방향 SW 복호의 개념도이다.
도 15는 일 예시에 따른 변수 노드와 체크 노드의 연결도이다.
도 16a, 16b, 16c, 16d, 및 16e는 일 실시예에 따른 비트 결정 방법을 도시한다.
도 17은 일 실시예에 따른 LLR 분포를 도시한다.
도 18은 본원의 실시예와 비교예의 복호 조건을 도시한다.
도 19는 해체 행렬들을 도시한다.
도 20은 일 예시에 따른 성능 그래프를 도시한다.
도 21은 다른 예시에 따른 성능 그래프를 도시한다.
도 22는 일 예시에 따른 SC-LDPC 코드의 쌍방향 SW 복호 방법의 흐름도이다.
도 23은 본 발명의 일 실시예에 따른 기지국 및 단말의 구성도이다.
이하의 기술은 CDMA(code division multiple access), FDMA(frequency division multiple access), TDMA(time division multiple access), OFDMA(orthogonal frequency division multiple access), SC-FDMA(single carrier frequency division multiple access) 등과 같은 다양한 무선 접속 시스템에 사용될 수 있다. CDMA는 UTRA(Universal Terrestrial Radio Access)나 CDMA2000과 같은 무선 기술(radio technology)로 구현될 수 있다. TDMA는 GSM(Global System for Mobile communications)/GPRS(General Packet Radio Service)/EDGE(Enhanced Data Rates for GSM Evolution)와 같은 무선 기술로 구현될 수 있다. OFDMA는 IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802-20, E-UTRA(Evolved UTRA) 등과 같은 무선 기술로 구현될 수 있다. UTRA는 UMTS(Universal Mobile Telecommunications System)의 일부이다. 3GPP(3rd Generation Partnership Project) LTE(long term evolution)는 E-UTRA를 사용하는 E-UMTS(Evolved UMTS)의 일부로서 하향링크에서 OFDMA를 채용하고 상향링크에서 SC-FDMA를 채용한다. LTE-A(Advanced)는 3GPP LTE의 진화된 버전이다.
설명을 명확하게 하기 위해, 3GPP LTE/LTE-A를 위주로 기술하지만 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 또한, 이하의 설명에서 사용되는 특정(特定) 용어들은 본 발명의 이해를 돕기 위해서 제공된 것이며, 이러한 특정 용어의 사용은 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 형태로 변경될 수 있다.
도 1은 일 예시에 따른 부호화 과정을 도시한다.
LTE 통신 시스템에서 이용하는 터보 코드를 포함하는 많은 채널 코드들에 도 1과 같은 부호화 과정이 적용될 수 있다. 이하에서는, 설명의 편의를 위하여 LTE 통신 시스템의 표준 문서에 따른 용어에 기초하여 부호화 과정을 설명한다.
도 1의 예시에서, 송신단은 운송 블록(Transport Block, TB)을 생성(S101)할 수 있다. 또한, 송신단은 운송 블록에 운송 블록에 대한 CRC 비트를 추가(S102)된다. 또한, 송신단은 CRC 비트가 추가된 운송 블록으로부터 코드 블록을 생성(S103)할 수 있다. 예를 들어, 송신단은 인코더의 입력 크기에 기초하여 운송 블록을 코드 블록으로 분할(segmentation)할 수 있다. 또한, 송신단은 분할된 각각의 코드 블록에 대하여 CRC 비트를 추가(S104)할 수 있다. 이 경우, 예를 들어, 코드 블록 및 코드 블록 CRC 비트의 크기는 6144 비트로 구성될 수도 있다. 송신단은 코드 블록과 CRC 비트로 구성된 블록 각각에 대하여 부호화 및 변조(S105)를 수행할 수 있다. 예를 들어, 상술한 바와 같이, 터보 코딩이 적용될 수도 있다.
복호화 과정은 도 1의 부호화 과정의 역순으로 수행될 수 있다. 예를 들어, 수신단은 각 부호화기에 대응하는 복호화기(decoder)를 이용하여 각 코드 블록 단위로 복호화를 수행하고, 최종적으로 하나의 운송 블록을 구성하여, 운송 블록의 CRC 통과여부를 확인할 수 있다.
예를 들어, 입력 심볼의 크기는 MAC(Media Access Control) 계층으로부터의 운송 블록(transport block, TB)의 크기와는 상이할 수 있다. 운송 블록의 크기가 터보 코드의 최대 입력 심볼 크기보다 큰 경우에는, 운송 블록은 복수의 코드 블록(code block, CB)들로 분할 될 수 있다. LTE 통신 시스템의 표준에 따를 경우, 코드 블록의 크기는 6144 비트에서 CRC (Cyclic Redundancy Check) 비트를 감산한 것과 동일할 수도 있다. 터보 코드의 입력 심볼은 코드 블록과 CRC를 포함하는 데이터 또는 운송 블록 (예를 들어, 운송 블록은 6144 비트 미만) 과 CRC를 포함하는 데이터로 정의될 수도 있다. CRC 비트는 6144 비트에 비하여 매우 작은 값(예를 들어, 최대 24 비트)이다. 따라서, 이하의 설명에 있어서는, 다르게 정의되지 않는 한, 코드 블록은 코드 블록 자체 또는 코드 블록과 대응하는 CRC 비트를 지칭할 수 있으며, 운송 블록은 운송 블록 자체 또는 운송 블록과 대응하는 CRC 비트를 지칭할 수 있다.
도 2는 일 예시에 따른 운송 블록의 부호화 과정을 도시한다.
도 2는 도 1과 관련하여 상술한 부호화 과정에 대응하는 운송 블록(201)의 부호화 과정을 도시한다. 먼저, 운송 블록(201)에 운송 블록 CRC(202)가 추가된다. 운송 블록 CRC(202)는 복호 과정에서 운송 블록(201)의 확인을 위하여 이용될 수 있다. 그 후에 운송 블록(201) 및 운송 블록 CRC(202)는 3개의 코드 블록(203)들로 분할 된다. 본 실시예에서는 3 개의 코드 블록(203)들로 분할되었으나, 운송 블록(201)은 부호화기(205)의 입력 크기에 기초하여 복수의 코드블록들로 분할될 수 있다.
코드 블록(203) 각각에는 코드 블록 CRC(204)가 추가된다. 코드 블록 CRC(204)는 수신단에서 코드 블록(203)의 확인을 위하여 이용될 수 있다. 코드 블록(203)과 코드 블록 CRC(204)은 부호화기(205) 및 변조기(206)를 거쳐 부호화될 수 있다.
도 3은 일 예시에 따른 RSC (Recursive Systematic Convolutional) 부호화기를 도시한다.
도 3의 RSC 부호화기(300)는 터보 코딩에 이용될 수 있다. 도 3에서, m은 입력 데이터를 나타내며, C1은 시스테매틱(systematic) 비트열, C2는 부호화된(coded) 비트열을 나타낸다. 여기서, RSC 부호화기(300)는 1/2 코드율(code rate)을 갖는다.
RSC 부호화기(300)는 비재귀적(nonrecursive)-비-시스테매틱(non-systematic) 콘볼루셔널(convoluational) 부호화기의 입력에 부호화된 출력을 피드백함으로써 구성될 수 있다. 도 3의 실시예에서 부호화기(300)는 2개의 지연기(301, 302)들을 포함한다. 지연기(301, 302)의 값 D는 코딩 방식(coding scheme)에 따라서 결정될 수 있다. 지연기(301, 302)는 메모리 또는 쉬프트 레지스터(shift register)로 구성될 수 있다.
도 4는 LTE 터보 부호화기(encoder)를 도시한다.
LTE 터보 부호화기(400)의 코딩 방식(scheme)은 2개의 8-상태 요소 부호화기(410, 420)들(constituent encoders)과 하나의 터보 코드 내부 인버리버(internal interleaver)(430)를 갖는 병렬 연접 컨벌루션 코드(Parallel Concatenated Convolutional Code, PCCC)이다.
도 4에서, 터보 부호화기(400)은 제1 요소 부호화기(constituent encoder)(410), 제2 요소 부호화기(420), 및 터보 코드 내부 인터리버(internal interleaver)(430)로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 8-상태(state) 요소 부호화기들이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 도 3의 RSC 부호화기와 유사한 구조로 구성된다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)는 각각 3개의 지연기(411, 412, 413, 421, 422, 423)를 포함한다.
도 4에서, D는 코딩 방식(coding scheme)에 따라서 결정되는 값이다. ck는 터보 부호화기(400)로의 입력이다. 제1 요소 부호화기(410) 및 제2 요소 부호화기(420)로부터의 출력은 각각 zk와 z'k으로 표시된다(denoted). 터보 코드 내부 인터리버(430)로부터 출력되는 값은 c'k로 표시된다. 일반적으로, 지연기(411,412,413,421,42,423)는 입력된 값을 1 클록씩 지연시킬 수 있다. 그러나, 지연기(411,412,413,421,42,423)는 내부 설정에 따라 1 클록 이상 동안 입력된 값을 지연시키도록 구성될 수 있다. 지연기(411,412,413,421,42,423)는 쉬프트 레지스터(shift register)로 구성될 수 있으며, 기설정된 클록만큼 입력된 비트를 지연시킨 뒤 입력된 비트를 다음 지연기(411,412,413,421,42,423)로 출력하도록 구성될 수 있다.
터보 코드 내부 인터리버(430)는 무선 채널로의 신호 송신시 발생할 수 있는 버스트 오류(burst error)의 영향을 감소시킬 수 있다. 예를 들어, 터보 코드 내부 인터리버(430)는 QPP(Quadratic Polynomial Permutation) 인터리버일 수도 있다.
터보 코드는 고성능 순방향 오류 정정 (forward error correction, FEC) 코드로서, LTE 통신 시스템에서 이용되고 있다. 예를 들어, 터보 코드에 의하여 코딩된 데이터 블록은 3개의 서브블록들로 구성될 수도 있다. 하나의 서브블록은 m 비트의 페이로드(payload) 데이터에 대응할 수 있다. 다른 서브블록은, RSC(recursive systematic convolution) 코드를 이용하여 계산된, 페이로드에 대한 n/2 비트의 패리티(parity) 비트들로 구성될 수 있다. 또한, 나머지 서브 블록은 RSC 코드를 이용하여 계산된, 페이로드 데이터의 퍼뮤테이션(permutation)에 대한 n/2 비트의 패리티 비트들로 구성될 수 있다. 예를 들어, 상술한 퍼뮤테이션은 인터리버(interleaver)에 의하여 수행될 수 있다. 따라서, 페이로드와 함께 서로 상이한 패리티 비트의 2개의 서브블록들이 하나의 블록으로서 구성될 수 있다. 예를 들어, m이 n/2와 동일한 경우, 하나의 블록은 1/3의 부호율(code rate)을 갖는다.
제1 요소 부호화기(410)에서, 입력 ck가 부호화된 비트 zk에 도달하는 과정은 두 개의 경로로 구분될 수 있다. 두 개의 경로는 입력단으로부터 출력단으로 출력 피드백 없이 연결된 제1 경로와 입력단으로부터 다시 입력단으로 피드백되는 제2 경로이다.
제1 경로에서, 입력 ck, 지연기(411)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 출력단에 인가된다. 제1 경로에 대한 입력단 출력단 사이의 관계는 다항식으로 표현될 수 있다. 제1 경로에 대한 다항식은 순방향 생성기 다항식(forward generator polynomial)으로 호칭되고, 하기의 수학식의 g1과 같이 표현될 수 있다.
Figure 112017055126168-pat00001
한편, 제2 경로에서, 입력 ck, 지연기들(411 및 412)을 거친 입력 ck, 및 지연기들(411, 412, 및 413)을 거친 입력 ck가 입력단에 피드백된다. 제2 경로에 대한 다항식은 재귀적 생성기 다항식(recursive generator polynomial)으로 호칭되고, 하기의 수학식의 g0와 같이 표현될 수 있다.
Figure 112017055126168-pat00002
상기 수학식 1 및 2에서, “+”는 배타적 논리합(exclusive OR, XOR)을 의미하며, 1은 입력이 0번의 지연을 거침을 의미한다. 또한, Dn은 입력이 n번의 지연을 거침을 의미한다.
도 5는 RSC 부호화기에 따른 트렐리스(Trellis)의 일 예시를 도시한다.
도 5는 도 3에 도시된 RSC 부호화기의 트렐리스의 구성을 도시한다. 도 5에서 Si는 i번째 입력 데이터의 상태(state)를 나타낸다. 도 5에서, 각 원은 각 노드를 나타낸다. 아울러, 각 노드들 사이에 이어진 선은 브랜치(branch)를 의미한다. 실선의 브랜치는 입력값 1에 대한 브랜치를, 점선의 브랜치는 입력값 0에 대한 브랜치를 의미한다. 브랜치 상의 값은 m/C1C2 (입력값/시스테매틱 비트, 부호화된 비트)로 표시된다. 또한, 인코더의 메모리의 개수에 지수적으로 비례하는 상태를 가질 수 있다. 예를 들어, 인코더가 a개의 메모리를 포함하는 경우, 2a개의 상태가 트렐리스에 포함될 수 있다.
트렐리스는 2개의 상태 사이에서 가능한 부호기의 상태 전이를 도시하는 상태 기계(state machine)이다. RSC 부호화기와 같은 컨볼루션 부호화기는 트렐리스 다이어그램(diagram)에 따라서 부호화를 수행할 수 있다. RSC 부호화기에 의하여 부호화된 코드워드는 트렐리스 구조에 기반한 알고리즘에 따라서 복호화될 수 있다. 예를 들어, 비터비(Viterbi) 또는 BCJR(Bahl, Cocke, Jelinek and Raviv) 알고리즘이 이용될 수 있다.
도 6은 트렐리스 구조의 일 예시를 도시한다.
도 6에서, n은 코드워드(codeword)의 길이를 나타낸다. 통상적으로, 추가적인 비트들을 입력 시퀀스 뒤에 추가함으로써, 트렐리스가 종료(terminated)될 수 있다. 일반적으로 0의 시퀀스로 구성된 시퀀스는 테일 비트(tail bit)로 호칭된다. 테일 비트는 트렐리스의 한 상태의 노드들이 0 값을 가지도록 하여 트렐리스를 종료시킨다.
도 6에서, 코드워드의 길이는 입력 데이터의 길이 k 및 테일 비트의 길이 t를 고려하여 결정될 수 있다. 예를 들어, 코드율이 R인 경우, 코드워드의 길이 n은 (k+t)/R의 값을 가질 수 있다. 일반적으로, 테일 비트의 길이 t는 부호화기의 모든 지연기(예를 들어, 메모리)를 리셋할 수 있는 길이로 결정될 수 있다. 예를 들어, 도 3의 RSC 부호화기는 총 2 비트의 테일 비트를 사용할 수 있다. 또한, 도 4와 같은 LTE 통신의 터보 부호화기는 3 비트의 테일 비트를 사용할 수 있다.
테일 비트는 입력 데이터의 길이에 비하여 상대적으로 짧은 길이를 갖는다. 상술한 바와 같이 코드워드의 길이는 테일 비트의 길이와 연관되기 때문에, 코드워드의 길이가 한정된 경우에 테일 비트로 인한 코드율 손실이 발생할 수 있다. 그러나, 테일 비트로 인한 코드율 손실에도 불구하고, 테일 비트를 이용한 트렐리스 종료가 널리 이용되고 있다. 계산의 복잡도가 낮고 오류 정정 성능이 우수하기 때문이다.
펑쳐링(puncturing) 코드는 코드워드 중 일부를 펑쳐링하는 방식이다. 펑쳐링 코드에서, 코드워드 중 일부가 펑쳐링됨으로써 일부 코드워드가 송신되지 않는다. 예를 들어, 테일 비트의 추가로 인한 코드율 손실을 감소시키기 위하여 펑쳐링 코드가 이용될 수 있다. 이 경우, 수신단은 입력 데이터의 길이 k와 테일 비트의 길이 t의 합에 대응하는 트렐리스를 이용하여 복호를 수행할 수 있다. 즉, 수신단은 펑쳐링되지 않은 코드워드를 수신한 것으로 가정하고 복호를 수행할 수 있다. 이 경우, 수신단은 펑쳐링된 비트(즉, 송신단에서 송신되지 않은 비트)에 대응하는 노드로부터의 브랜치에 대하여는 입력값이 없는 것으로 간주할 수 있다. 즉, 해당 노드의 브랜치들에 대하여 입력 데이터는 동일한 확률로 0 또는 1로 가정된다.
도 1과 관련하여 상술한 바와 같이, 코드블록에 대한 CRC가 코드블록에 추가된다. CRC는 송신하려는 데이터를 기설정된 체크값을 제수로 사용하여 나눈 후, 도출되는 나머지로서 결정될 수 있다. CRC는 일반적으로 송신 데이터의 끝에 추가될 수 있다. 수신단은 수신 데이터를 기설정된 체크 값으로 나눈 나머지를 CRC와 비교하거나, CRC를 포함한 전체 수신 데이터에 대하여 체크 값으로 나눈 나머지가 0인지를 판단할 수 있다.
운송 블록의 크기가 6144 비트인 경우, CRC의 크기는 최대 24 비트로 구성될 수 있다. 따라서, CRC 비트를 제외한 나머지 비트가 코드 블록의 크기로 결정된다.
수신단은 복호화를 각 코드블록 단위로 수행할 수 있다. 그 후, 수신단은 코드블록으로부터 운송블록을 구성하고, 운송블록에 대한 CRC를 확인함으로써 복호 성공 여부를 판단할 수 있다. 현재의 LTE 시스템에서, 코드블록 CRC는 빠른 복호화 종료(early decoding termination)를 위하여 이용된다. 예를 들어, 하나의 코드블록에 대한 CRC 체크가 실패하는 경우, 수신단은 나머지 코드블록들을 복호화하지 않고 NACK (Negative ACKnowledgement)을 송신단에 송신할 수 있다.
NACK이 수신되는 경우, 송신단은 송신 데이터의 적어도 일부를 재송신할 수 있다. 예를 들어, 송신단은 운송블록 또는 하나 이상의 코드 블록을 재송신할 수도 있다. 예를 들어, 운송블록 전체를 재송신하는 경우, 재송신을 위하여 무선 자원이 과다하게 소모될 수 있다. 또한, 예를 들어, 수신단에서 코드블록 CRC 실패로 인한 NACK이 발생하는 경우, 수신단은 CRC 실패가 발생한 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 송신단에 송신할 수 있다. 또한, 송신단은 코드블록의 정보를 이용하여 CRC 실패가 발생한 코드블록만을 전송하여 무선 자원 효율을 증가시킬 수도 있다. 그러나, 코드블록의 개수가 증가되는 경우, 코드블록의 정보(예를 들어, 코드블록의 인덱스)를 피드백하기 위한 데이터 양이 증가하게 된다.
LTE 통신 시스템에서, 수신단은 ACK/NACK 신호를 이용하여 데이터 수신 성공 여부를 송신단에 알려줄 수 있다. FDD(Frequency Division Duplex)의 경우, i번째 서브프레임에서 수신된 데이터에 대한 ACK/NACK이 i+4번째 서브프레임에서 송신된다. i+4번째 서브프레임에서 NACK이 수신되는 경우, 재전송은 i+8번째 서브프레임에서 수행될 수 있다. 이는, 운송블록을 처리하기 위한 시간과 ACK/NACK 생성을 위한 시간을 고려한 것이다. 운송블록의 처리를 위한 채널 코드 처리가 많은 시간을 소요하기 때문이다. TDD(Time Division Duplex)의 경우, 운송블록의 처리와 ACK/NACK 생성을 위한 시간과 상향링크 서브프레임 할당(예를 들어, TDD 상향링크/하향링크 설정)에 기초하여 ACK/NACK 및 재전송 서브프레임이 결정될 수 있다. 또한, ACK/NACK 번들링(bundling) 및 멀티플렉싱이 이용될 수 있다.
상술한 바와 같이, 터보 코드는 일정 SNR을 넘어서면 더 이상의 오류율 개선이 미미하다. 터보 코드의 대안으로서, LDPC (Low-Density Parity-Check) 코드가 제안되고 있다. LDPC 코드는 선형 블록 코드(linear block code)로서, IEEE 802.11n, 802.11ac 및 디지털 비디오 브로드캐스팅(Digital Video Broadcasting, DVB)에서 이용된다. LDPC 코드는 생성 행렬(generation matrix)과 패리티 검사 행렬(parity check matrix)로 구성될 수 있다. LDPC 코드에서, 데이터는 메시지 비트들(message bits)과 생성 행렬에 대한 곱 연산을 통하여 부호화될 수 있다. 일반적으로 LDPC 코드를 이용하는 통신 표준에서는, 생성 행렬 대신에 패리티 검사 행렬이 이용될 수 있다. 예를 들어, 패리티 검사 행렬을 이용하여 데이터의 부호화가 수행될 수 있다.
선형 블록 코드는 생성행렬 G 또는 패리티 체크 행렬 H에 기초하여 생성될 수 있다. 선형 블록 코드는 모든 코드워드 c에 대하여, Hct가 0의 값을 갖도록 코드가 구성된다. LDPC 코드 또한, 다른 선형 블록 코드와 동일하게, 패리티 검사 행렬 H와 코드워드 c의 곱이 '0'이 되는지를 확인함으로써 수행될 수 있다. 예를 들어, 코드워드 c의 전치행렬과 패리티 검사 행렬에 대한 곱(즉, Hct)이 0인지를 판단함으로써 LDPC 코드의 복호화가 수행될 수 있다.
LDPC 코드에 있어서, 패리티 체크 행렬의 원소는 대부분 0으로 이루어지고, 0이 아닌 원소의 수는 코드의 길이에 비하여 적은 수를 가진다. 따라서, LDPC 부호는 확률에 기초한 반복적 복호가 가능하다. 초기에 제안된 LDPC 부호에서, 패리티 체크 행렬을 비체계적(non-systematic) 형태로 정의되고, 패리티 체크 행렬의 행(row)과 열(column)에 균일하게 적은 웨이트(weight)가 적용되었다. 웨이트는 행 또는 열에 포함된 1의 개수를 의미할 수 있다.
상술한 바와 같이, LDPC 코드의 패리티 체크 행렬 H 상에 0이 아닌 원소의 밀도가 낮다. 따라서, LDPC 코드는 낮은 복호 복잡도를 가지면서도 섀넌(Shannon)의 이론적 한계에 근접하는 성능을 갖는다. 이러한 LDPC 코드의 높은 오류 정정 성능과 낮은 복호 복잡도로 인하여, LDPC 코드는 고속 무선 통신에 적합한 특성을 갖는다.
이하에서, 구조화된(structured) LDPC 코드에 대하여 설명된다.
상술한 바와 같이, LDPC 코드의 생성을 위하여 패리티 체크 행렬 H가 이용될 수 있다. H 행렬은 많은 0과 적은 수의 1을 포함한다. H 행렬의 크기는 105 비트 이상의 크기를 가질 수 있으며, H 행렬을 표현하기 위하여 많은 메모리가 소모될 수 있다. 구조화된 LDPC 코드에서, H 행렬의 원소들은, 도 7에 도시된 바와 같이, 일정한 크기의 서브 블록(sub-block)들로 표현될 수 있다. 도 7에서, 행렬 H의 각각의 요소들은 하나의 서브블록을 나타낸다.
IEEE 802.16e 표준 문서에서는, 서브 블록을 하나의 정수 인덱스(index)로 표시함으로써, H 행렬을 표현하기 위한 메모리의 크기를 감소시킬 수 있다. 각각의 서브 블록은, 예를 들어, 일정한 크기의 퍼뮤테이션 행렬(permutation matrix)일 수도 있다.
도 8은 일 예시에 따른 모델 행렬(model matrix)을 도시한다.
예를 들어, IEEE 802.16e 표준 문서를 참조하면, 코드워드의 크기가 2304이고 부호율(code rate)이 2/3인 경우, LDPC 코드 부호화/복호화를 위하여 사용되는 모델 행렬은 도 8과 같다. 모델 행렬은 이하에서 설명되는 적어도 하나의 서브 블록으로 구성된 패리티 검사 행렬을 의미할 수 있다. 또한, 서브 블록은, 이하의 설명에 있어서, 쉬프트 수(shift number)로 지칭될 수 있다. 모델 행렬은 후술하는 방법에 기초하여 패리티 검사 행렬로 확장될 수 있다. 따라서, 특정한 모델 행렬에 기초한 부호화 및 복호화는 해당 모델 행렬의 확장으로부터 생성된 패리티 검사 행렬에 기초한 부호화 및 복호화를 의미한다.
도 8에서, 인덱스 '-1'은 기설정된 크기의 영 행렬(zero matrix)을 나타낸다. 또한, 인덱스 '0'은 기설정된 크기의 단위 행렬(identity matrix)을 나타낸다. '-1' 및 '0'을 제외한 양의 정수의 인덱스는 쉬프트 수를 나타낸다. 예를 들어, '1'의 인덱스로 표현되는 서브 블록은 단위 행렬으로부터 특정한 방향으로 1회 쉬프트된 행렬을 의미할 수 있다.
도 9는 쉬프트 수에 따른 행렬의 변환을 설명하기 위한 도면이다.
예를 들어, 도 9는 서브 블록의 크기가 4행 및 4열을 갖는 경우를 도시한다. 도 9에서, 서브 블록은 단위 행렬으로부터 우측으로 3회 쉬프트 된다. 이 경우, 구조화된 LDPC의 코드의 패리티 체크 행렬은 '3'의 정수 인덱스를 이용하여 서브 블록을 표시할 수 있다.
일반적으로, LDPC 코드의 부호화는 패리티 체크 행렬 H로부터 생성 행렬(Generation Matrix) G를 생성하고, 생성 행렬을 이용하여 정보 비트를 부호화함으로써 수행될 수 있다. 생성 행렬 G의 생성을 위하여, 패리티 체크 행렬 H에 대하여 가우스 소거(Gaussian Reduction)를 수행하여 [PT : I] 형태의 행렬을 구성한다. 정보 비트의 수가 k이고 부호화된 코드워드의 크기가 n인 경우, 행렬 P는 행의 개수가 k이고 열의 개수가 n-k인 행렬이고, I는 크기가 k인 단위 행렬이다.
패리티 체크 행렬 H가 [PT : I] 의 형태를 갖는 경우, 생성 행렬 G는 [I : PT]의 형태를 갖는다. 크기 k비트의 정보 비트가 부호화되는 경우, 부호화된 정보 비트는 1행 k열의 행렬 x로 표현될 수 있다. 이 경우, 코드워드 c는 xG이고, xG는 [x : xP]의 형태를 갖는다. 여기서, x는 정보 부분(또는 시스테매틱 부분(systematic part))을 나타내고, xP는 패리티 부분(parity part)을 나타낸다.
또한, 가우스 소거를 이용하지 않고, H 행렬을 특수한 구조로 설계함으로써, 행렬 G를 유도하지 않고 H 행렬로부터 직접 정보 비트를 부호화할 수도 있다. 상술한 H 행렬과 G 행렬의 구조로부터, 행렬 G와 행렬 H의 전치 행렬의 곱은 0의 값을 갖는다. 이러한 특징과 상술한 정보 비트와 코드워드 사이의 관계를 이용하면, 정보 비트의 뒤에 패리티 비트를 추가함으로써 코드워드가 획득될 수 있다.
도 10은 일 예시에 따른 LDPC 코드 복호화 방법의 흐름도이다.
통신 시스템에서, 부호화된 데이터는 무선 채널을 통과하는 과정에서 잡음을 포함하게 된다. 따라서, 코드워드 c는 수신단에서 잡음을 포함하는 코드워드 c'으로 표현된다. 수신단은 수신신호에 대하여 역다중화 및 복조(demultiplexing and demodulation)를 수행(S1000)하고, 복호 파라미터들을 초기화(S1005)한다. 수신단은 체크 노드(check node)와 변수 노드(variable)를 갱신(S1010, S1015)하고, 신드롬 체크를 수행(S1020)한다. 즉, c'HT가 0인지를 확인함으로써, 복호화 절차가 종료될 수 있다. c'HT가 0인 경우, c'에서 처음 k개의 비트가 정보 비트x로 결정될 수 있다. 만약 c'HT가 0이 아닌 경우, 합곱(sum-product) 알고리즘 등의 복호화 기법에 기초하여 c'HT가 0을 만족하는 c'을 찾음으로써 정보 비트x가 복구될 수 있다.
도 11은 일 예시에 따른 이진 그래프(bipartite graph)를 도시한다.
도 11에서, 좌측의 노드들(v0, v1, …, v11)은 변수 노드(variable node)들을 나타내며, 우측의 노드들(c1, c2, …, c6)은 체크 노드들을 나타낸다. 도 11의 예시에서, 설명을 위하여 변수 노드 v0와 체크 노드 c1을 중심으로 이진 그래프가 도시되었다. 도 11의 이진 그래프의 연결선은 에지(edge)로 호칭될 수 있다. 도 11의 이진 그래프는 Hct로부터 생성될 수 있다. 따라서, 도 11에서, 변수 노드 v0로부터의 에지는 패리티 체크 행렬 H의 1열에 대응하고, 체크 노드 c1으로부터의 에지는 행렬 H의 1행에 대응한다.
상술한 바와 같이, 복호가 성공되기 위하여는, 패리티 체크 행렬H와 코드워드 행렬c의 전치행렬의 곱이 '0'값을 가져야 한다. 따라서, 하나의 체크 노드에 연결된 변수 노드들의 값이 0이어야 한다. 따라서, 도 11의 경우, 체크 노드 c1에 연결된 변수 노드들(v0, v1, v4, v6, v9, v11)의 값의 배타적 논리합(exclusive OR, XOR)의 값이 '0'이어야 한다. 신드롬 체크(syndrome check)는, 각 체크 노드에 연결된 변수 노드들의 값이 배타적 논리합의 값이 0인지를 확인하는 것을 의미한다.
이하에서, SC-LDPC (Spatially Coupled-LDPC) 코드에 대하여 설명한다. 이하의 실시예들은 무선 통신 또는 저장 장치에 이용될 수 있다.
SC-LDPC 코드는 LDPC 코드의 한 종류로서, 길쌈 (convolutional) 형태를 갖는다. SC-LDPC 코드는 LDPC 코드의 MAP (maximum a posteriori) 복호 임계값의 성능을 가질 수 있다. 특히, SC-LDPC 코드는 신뢰 전파(belief propagation) 알고리즘에 기초하여 MAP 복호 임계값을 달성할 수 있는 코드로 알려져 있다.
도 12는 잘라 붙이기 방식에 따른 SC-LDPC 코드의 기초 행렬 생성의 개략도이다.
SC-LDPC 코드의 기초행렬(BSC - LDPC)은 하나의 LDPC 코드를 반복적으로 연결함으로써 생성될 수 있다. 도 12는 잘라 붙이기 (cut and paste) 방식의 SC-LDPC 코드의 기초행렬(BSC - LDPC)의 생성 방법을 도시한다. 도 12에서, SC-SDPC 코드의 기초행렬(BSC-LDPC)의 생성을 위하여, LDPC-BC (Block Code) 코드의 기초 행렬(BLDPC -BC)을 일부가 잘려진 뒤, 잘린 부분이 나머지 부분의 아래쪽에 붙여진다. 이 경우, 붙여진 아래쪽 부분과 나머지 윗 부분이 중첩되는 열(column)의 개수에 따라서 연결 깊이(coupling depth)가 결정될 수 있다. 아울러, 도 8과 관련하여 상술한 바와 같이, 쉬프트 값(shift value)이 적용될 수 있다. 그 후, 윗 부분과 아랫 부분이 조합된 행렬을 대각 형태로 반복적으로 붙임으로써, SC-SDPC 코드의 기초행렬(BSC-LDPC)이 생성될 수 있다.
SC-LDPC 코드의 복호 방법으로서, 풀-블록 복호(full block decoding)와 슬리이딩 윈도우(Sliding Window, SW) 복호 기법이 이용될 수 있다. 풀-블록 복호는 SW 복호에 비하여 좋은 복호 성능을 갖는다. 그러나, 풀-블록 복호를 구현하기 위하여는 상태 메트릭(metric)들을 저장하기 위한 대량의 메모리가 요구된다. 따라서, 한정적(finite) 크기를 갖는 윈도우를 순차적으로 이동(shift)시키면서 코드워드를 복호하는 SW 복호 기법이 널리 이용된다. 또한, SC-LDPC 코드는, 코드워드의 양 끝단에서 좋은 복호 성능을 갖는다. 따라서, SW 복호는 SC-LDPC 코드 끝단의 복호 성능을 코드워드 전체에 전파할 수 있는 효과가 있다.
SW 복호 방법으로서, 일-방향 (one-way) SW 복호와 쌍방향(two-way) SW 복호가 이용될 수 있다. 일-방향 SW 복호에서, 하나의 윈도우가 코드워드 행렬 내에서 일 방향으로 이동하면서 복호가 수행된다. 따라서, 코드워드 한쪽 끝의 복호 성능이 윈도우의 이동과 함께 일 방향으로 전파된다. 이 경우, 코드워드의 반대쪽 끝의 복호 성능이 코드워드의 복호에 반영되지 않을 수 있다. 아울러, 수신된 코드워드 내의 오류 전파(error propagation)로 인하여 복호가 진행될수록 복호 성능이 감소될 수 있다. 쌍방향 SW 복호는 2 개의 윈도우가 코드워드의 양쪽 끝에서부터 서로 반대 방향으로 이동하면서 복호가 수행된다. 따라서, 코드워드 양 끝단의 복호 성능이 코드워드의 복호에 모두 반영될 수 있다.
도 13은 쌍방향 SW 복호의 일 예시를 도시한다.
도 13에서, 종료 길이(termination length)는 20이고, 제1 윈도우와 제2 윈도우의 크기는 3이다. 도 13에서, 제1 윈도우와 제2 윈도우가 코드워드의 중심을 향하여 이동한다. 제1 윈도우와 제2 윈도우는 각각 제1 복호기와 제2 복호기에 대응할 수 있다. 도 13의 쌍방향 SW 복호에서, 제1 윈도우와 제2 윈도우가 만나는 시점에서 복호가 완료될 수 있다. 종래의 쌍방향 SW 복호에 있어서는, 제1 복호기와 제2 복호기 사이의 정보 교환이 없이 복호가 종료된다,.
그러나, 쌍방향 SW 복호에서 2개의 윈도우가 만난 이후에도 복호를 계속함으로써 복호 성능이 개선될 수 있다. 이하에서, SC-LDPC 코드에 대한 쌍방향 SW 복호 기법에 대하여 설명된다. 보다 구체적으로, 수렴 속도(convergence speed)를 높이기 위한 메시지 갱신 규칙(message update rules)이 설명된다. 또한, 프레임 오류율(frame error rate, FER)을 낮추기 위한 복호 후처리 기법 및 반복 복호 최적화 기법이 설명된다.
SC-LDPC 코드에 대하여 쌍방향 SW 복호가 적용되는 경우, 양 끝단의 윈도우가 이동됨에 따라서, 2 개의 SW 복호기 간에 코드워드 상에서의 중첩이 발생한다. 이 경우, 두 SW 복호기 간에 공통되는 변수 노드에 대한 정보가 두 SW 복호기 간에 공유될 수 있다. 따라서, 정보를 공유함으로써, SC-LDPC 코드 양 끝단의 복호 성능이 잘 전파될 수 있다. 아울러, 수렴 속도가 증가될 수 있다.
또한, SC-LDPC 코드에 대하여 쌍방향 SW 복호가 적용되는 경우, 플래그(flag) 블록을 이용한 비트 결정(bit decision) 기법이 적용될 수 있다. 플래그 블록에 복호 후의 체크섬(check sum)의 성공과 실패가 기록될 수 있다. 비트 결정 기법을 이용함으로써 FER 성능이 개선될 수 있다.
또한, 쌍방향 SW 복호 후, 우도비(Log-Likelihood Ratio, LLR)의 절대값이 작은 비트를 플리핑(flipping)함으로써 비트 결정(bit decision)이 수행될 수 있다. 쌍방향 SW 복호의 경우, 두 개의 복호기로부터의 LLR 값을 더한 값에 기초하여 비트 결정이 수행될 수 있다. 따라서, 일 방향 SW 복호에서 발생할 수 있는 오류 전파(error propagation)가 방지될 수 있다. 또한, 일반적으로, 프레임 오류가 발생된 경우, 1비트 또는 2비트의 오류 발생의 빈도가 높다. 이 경우, 오류가 발생된 비트의 LLR의 절대값은 오류가 발생하지 않은 비트에 비하여 상대적으로 작다. 따라서, LLR 절대값이 특정 임계치보다 작은 비트에 대하여 비트 플리핑을 적용함으로써 비트 결정이 수행될 수 있다.
SC-LDPC 코드에 대하여 쌍방향 SW 복호가 적용된 경우, 각각의 윈도우에 대한 최대 반복 횟수가 비균일하게 설정될 수 있다. 즉, 쌍방향 SW 복호에 대하여 비균일 반복(irregular iteration) 기법이 적용될 수 있다. 일-방향 SW 복호의 경우, 한쪽 끝의 복호 성능만이 윈도우의 이동에 따라 전파되기 때문에, 윈도우의 이동에 따라서 복호 성능이 열화될 수 있다. 반면, 쌍방향 SW 복호는 두 개의 복호기가 중첩되는 부분에서 메시지 정보의 교환이 수행될 수 있다. 따라서, 쌍방향 SW 복호는 복호의 진행에 따라서 복호의 성능이 개선될 수 있다. 따라서, 각각의 윈도우 이동에 대하여 반복횟수가 상이하게 설정될 수 있다.
이하의 실시예들은, 다양한 통신 시스템 및 저장 장치와 같은 SC-LDPC 코드를 활용하는 기술 분야에 적용될 수 있다.
도 14a, 14b, 14c, 및 14d는 일 실시예에 따른 쌍방향 SW 복호의 개념도이다.
도 14a, 14b, 14c, 및 14d 에서, 코드워드(1400)에 정보 시퀀스 V0 및 V1이 이중 대각(dual diagonal) 형태로 배치된다. 또한, 제1 복호기와 제2 복호기에 대응하는 제1 윈도우(1410)와 제2 윈도우(1420)에 의하여 코드워드(1400)가 복호될 수 있다. 본 예시에서, 코드워드(1400)의 종료 길이(termination length)는 12이고, 제1 윈도우(1410)와 제2 윈도우(1420)의 크기는 6이다. 또한, 윈도우 이동(window shift) 크기는 1로 설정된다. 예를 들어, 코드워드(1400)는 LDPC-BC (Block Code) 또는 SC-LDPC(Spatially Coupled-LDPC) 코드에 의하여 부호화될 수도 있다.
도 14a, 14b, 14c, 및 14d 에서, 제1 윈도우(1410)와 제2 윈도우(1420)가 코드워드(1400)의 양 끝단으로부터 반대쪽 끝단으로 이동하면서 복호가 진행된다. 반면, 도 13의 예시에서, 2개의 윈도우가 만나는 시점에 복호가 종료된다. 그러나, 도 14a, 14b, 14c, 및 14d 에서, 도 13의 예시와는 달리, 제1 윈도우(1410)와 제2 윈도우(1420)가 중첩된 이후에도 계속하여 복호가 진행된다. 제1 윈도우(1410)와 제2 윈도우(1420)가 중첩된 영역에서 메시지 정보가 제1 복호기와 제2 복호기 사이에 공유될 수 있다. 따라서, 복호가 진행됨에 따라서 복호 성능이 개선될 수 있다.
예를 들어, SC-LDPC 코드에 대하여 쌍방향 SW 복호가 적용될 수 있다. 또한, 예를 들어, 복호 후 체크섬(checksum)의 성공 또는 실패를 지시하는 플래그(flag) 블록을 이용하는 비트 결정 기법이 이용될 수 있다. 예를 들어, 쌍방향 SW 복호에 있어서, 제1 윈도우(1410)와 제2 윈도우(1420)가 중첩된 시점에서, 코드워드(1400)의 모든 블록들이 적어도 1회 복호된다, 따라서, 제1 윈도우(1410)와 제2 윈도우(1420)가 코드워드(1400) 상에서 중첩된 후, 플래그 블록의 모든 플래그 비트가 체크섬의 성공을 지시하는 경우, 해당 윈도우에 대한 복호가 종료될 수 있다. 따라서, 전력 및 복호 지연 시간이 감소될 수 있다.
또한, 쌍방향 SW 복호가 적용된 경우, 복호 후 우도비(LLR)의 절대값이 작은 비트를 플리핑(flipping)함으로써 비트 결정(bit decision)이 수행될 수 있다. 상술한 바와 같이, 쌍방향 SW 복호의 경우, 두 개의 복호기로부터의 LLR을 더한 값을 각 비트에 대한 비트 결정이 수행될 수 있다. 따라서, 일-방향 SW 복호에서 발생할 수 있는 오류 전파가 방지될 수 있다. 아울러, 하나의 프레임 내에서, 일반적으로 1 또는 2 비트에 오류가 발생하는 빈도가 높다. 따라서, LLR의 절대값이 기설정된 값 이하인 비트들을 플리핑함으로써 비트 결정이 수행될 수 있다.
예를 들어, 각각의 이동에서 윈도우들(1410, 1420)의 최대 반복 복호 횟수는 동일하게 설정될 수 있다. 그러나, 상술한 바와 같이, 본원의 쌍방향 SW 복호는 윈도우의 이동에 따라서 (또는 복호의 진행에 따라서) 복호 성능이 개선될 수 있다. 따라서, 상술한 바와 같이, 각 윈도우 이동마다 상이한 최대 반복 횟수가 설정될 수 있다. 예를 들어, 제1 윈도우(1410)와 제2 윈도우(1420)가 코드워드(1400) 상에서 중첩되기 이전의 최대 반복 횟수는 중첩된 이후의 최대 반복 횟수보다 작게 설정될 수 있다.
제1 윈도우(1410)의 최대 반복 횟수보다 제2 윈도우(1420)의 최대 반복 횟수가 높을 수 있다. 또한, 이 경우, 최대 반복 횟수 이전이라도, 상술한 플래그 블록에 기초하여 복호가 종료될 수도 있다.
도 15는 일 예시에 따른 변수 노드와 체크 노드의 연결도이다.
도 14b를 참조하여, 도 14b의 위쪽에서, 제1 윈도우(1410)와 제2 윈도우(1420)의 중첩이 발생한다. 이 경우, 상술한 바와 같이, 제1 복호기와 제2 복호기 사이에 LLR 값이 발생할 수 있다. 예를 들어, 도 15와 같이 동일한 채널에 대하여 복수의 체크 노드들이 연결될 수 있다. 도 15에서, 좌측은 제1 복호기에 의한 복호를, 우측은 제2 복호기에 의한 복호를 나타낸다. 또한, dv는 변수 노드의 디그리를 나타낸다. 제1 복호기와 제2 복호기가 동일한 변수 노드에 대하여 복호를 시도하는 경우, 후술하는 바와 같이 제1 복호기와 제2 복호기 사이에 LLR 값의 교환/공유가 수행될 수 있다.
이하의 수식에서, k는 반복횟수를 나타내며, 1 이상 Imax 이하의 값을 갖는 정수이다. 여기서, Imax는 최대 반복 횟수를 나타낸다. L ch 는 채널의 LLR 값을 나타낸다. 이하에서, m(i)는 i번째 에지의 메시지의 LLR 값을 나타낸다. DEC1 또는 DEC2는 제1 복호기 또는 제2 복호기에 의한 값임을 나타낸다. m의 윗첨자는 반복 복호의 횟수를 나타낸다. V→C는 변수노드로부터 체크노드 방향의 메시지를 나타내며, 이하에서 메시지로 호칭될 수 있다. 또한, C→V 는 체크노드로부터 변수노드 방향의 메시지를 나타내며, 이하에서 응답 메시지로 호칭될 수 있다. 예를 들어,
Figure 112017055126168-pat00003
는 제1 복호기의 k 번째 복호에서의 i번째 메시지의 LLR 값을 나타낸다.
방법 1
Figure 112017055126168-pat00004
방법 1에서, 각각의 복호기는 독립적으로 LLR 합산을 수행한다. 예를 들어, 위 수학식 3에 따라서, 각각의 복호기의 LLR 합산이 수행될 수 있다. 즉, 각각의 복호기는, 이전 복호에서 계산된 응답 메시지의 LLR 값들 중 갱신되는 메시지에 대응하는 응답 메시지의 LLR값을 제외한 나머지 LLR 값들을 합산함으로써 해당 메시지의 LLR 값을 갱신할 수 있다.
방법 2
Figure 112017055126168-pat00005
방법 2에서, 각각의 복호기는, 두 개의 SW 복호기가 코드워드 상에서 중첩되는 경우, 나머지 복호기의 이전 복호의 응답 메시지들의 LLR 값들의 합과 자신의 이전 복호의 응답 메시지들의 LLR 값들의 합에 기초하여 각각의 메시지의 LLR 값을 갱신할 수 있다. 예를 들어, 각각의 복호기는 수학식 4에 따라서 LLR 값을 갱신할 수도 있다. 제1 복호기의 i번째 메시지에 대한 LLR 값은, 제1 복호기의 이전 복호에서의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들과, 제2 복호기의 이전 복호에서의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합에 기초하여 결정될 수 있다.
방법 3
Figure 112017055126168-pat00006
방법 3은 방법 2와 유사하다. 다만, 각각의 복호기는 나머지 복호기의 응답 메시지들의 모든 LLR 값을 합산한다. 방법 3에서 각각의 메시지의 LLR 값은 수학식 5에 기초하여 결정될 수 있다. 즉, 제1 복호기와 제2 복호기가 코드워드 상에서 중첩되는 경우, 제1 복호기의 i번째 메시지의 LLR 값은, 제1 복호기의 이전 복호에서의 i번째 응답 메지시를 제외한 나머지 응답 메시지들의 LLR 값들과, 제2 복호기의 이전 복호에서의 모든 응답 메시지들의 LLR 값들의 합에 기초하여 결정될 수 있다. 또한, 제1 복호기와 제2 복호기가 코드워드 상에서 중첩되는 경우, 제2 복호기의 i번째 메시지의 LLR 값은, 제2 복호기의 이전 복호에서의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들과, 제1 복호기의 이전 복호에서의 모든 응답 메시지들의 LLR 값들의 합에 기초하여 결정될 수 있다.
방법 4
Figure 112017055126168-pat00007
또한, 예를 들어, 위 수학식 6에 따라서, LLR 값이 결정될 수도 있다. 방법 4는 상술한 방법 2와 유사하다. 그러나, 방법 4에서, 두 개의 복호기들의 이전 복호에서의 응답 메시지들의 LLR 값들에 대한 평균 값에 기초하여 LLR 값이 갱신된다.
방법 5
Figure 112017055126168-pat00008
방법 5에서, LLR 값은 위 수학식 7에 따라서 결정될 수 있다. 방법 5는 방법 3과 유사하다. 그러나, 방법 5에서, 두개의 복호기들의 이전 복호에서의 응답 메시지들의 LLR 값들에 대한 평균 값에 기초하여 LLR 값이 갱신된다.
방법 6
Figure 112017055126168-pat00009
Figure 112017055126168-pat00010
또한, 제1 복호기와 제2 복호기가 코드워드 상에서 중첩되는 경우, 각각의 복호기의 이전 복호에서의 LLR 값들은 이전 복호에서의 최대 LLR 값에 기초하여 정규화될 수도 있다. 예를 들어, LLR 값의 갱신은 위 수학식 8 및 9에 따라서 수행될 수 있다. 예를 들어, 제1 복호기의 i번째 메시지의 LLR 값은, 이전 복호에서의 제1 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값과, 이전 복호에서의 제2 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값에 기초하여 결정될 수 있다. 또한, 제2 복호기의 i번째 메시지의 LLR 값은, 이전 복호에서의 제2 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값과, 이전 복호에서의 제1 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값에 기초하여 결정될 수 있다.
방법 7
Figure 112017055126168-pat00011
Figure 112017055126168-pat00012
또한, 제1 복호기와 제2 복호기가 코드워드 상에서 중첩되는 경우, 각각의 복호기의 이전 복호에서의 응답 메시지들의 LLR 값들은 이전 복호에서의 응답 메시지들의 최대 LLR 값에 기초하여 정규화될 수도 있다. 예를 들어, LLR 값의 갱신은 위 수학식 10 및 11에 따라서 수행될 수 있다. 예를 들어, 제1 복호기의 i번째 메시지의 LLR 값은, 이전 복호에서의 제1 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값과, 이전 복호에서의 제2 복호기의 모든 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값에 기초하여 결정될 수 있다. 또한, 제2 복호기의 i번째 메시지의 LLR 값은, 이전 복호에서의 제2 복호기의 i번째 응답 메시지를 제외한 나머지 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값과, 이전 복호에서의 제1 복호기의 모든 응답 메시지들의 LLR 값들의 합을 이전 복호에서의 응답 메시지들의 최대 LLR 값으로 정규화한 값에 기초하여 결정될 수 있다.
방법 8
Figure 112017055126168-pat00013
또한, 두 개의 복호기가 코드워드 상에서 중첩되는 경우, 각 복호기에 대한 체크섬을 수행한 후, 각 복호기의 신뢰도에 기초하여 메시지 전달 여부가 결정될 수 있다. 예를 들어, 중첩된 영역에 대하여 제1 복호기와 제2 복호기 모두가 체크섬을 성공 또는 실패하는 경우, 자신이 아닌 다른 복호기의 값이 이용되지 않을 수도 있다. 또한, 예를 들어, 중첩된 영역에 대하여 제1 복호기와 제2 복호기 중 하나의 복호기만이 체크섬에 성공한 경우, 체크섬에 성공된 복호기의 메시지가 체그섬에 실패한 복호기에 전달될 수 있다. 예를 들어, 수학식 12에 따라, 체크섬에 실패한 복호기는 체크섬에 성공한 나머지 복호기의 이전 복호에서의 LLR 값을 이용하여 LLR 값을 결정할 수 있다.
방법 9
상술한 방법 1 내지 8은 각각의 복호기로부터의 LLR 값들을 정규화한 값들에 기초하여 LLR 값을 갱신하는 것으로 설명될 수 있다. 또한, 상술한 방법 1 내지 8은 각각의 복호기로부터의 LLR 값들에 대한 가중치가 설정된 것으로서 설명될 수 있다. 예를 들어, 방법 2 및 3은 제1 복호기와 제2 복호기에 대한 가중치가 1로 설정된 것으로 설명될 수 있다. 또한, 방법 1은 다른 복호기에 대하여는 0의 가중치가 설정된 것으로 설명될 수 있다. 또한, 방법 4 및 5는 1/2의 가중치가, 방법 6 및 7은 최대 LLR 값이 역수가 가중치로서 이용된다. 방법 8은 다른 복호기에 대하여 1의 가중치가 설정되고 자신의 복호기에 대하여는 0의 가중치가 설정된 것으로 설명될 수 있다. 이러한 가중치 또는 정규화 값은 기설정되거나, 일정 파라미터에 기초하여 결정될 수도 있다. 예를 들어, 가중치 또는 정규화 값은 각 복호기의 LLR 값 또는 체크섬 성공 여부에 따라서 설정될 수 있다. 또한, 가중치 또는 정규화 값은 1~0의 값을 가질 수 있다.
이하에서, SC-LDPC 코드의 쌍방향 SW 복호시, 복호 후 체크섬(checksum)의 성공 여부를 나타내는 플래그 블록을 이용한 비트 결정 방법이 설명된다. 예를 들어, 플래그 블록은 체크섬의 성공 또는 실패 여부를 나타내는 플래그 비트들로 구성될 수 있다.
코드워드는 복수의 블록들을 포함할 수 있다. 예를 들어, 복수의 블록들 각각에 대한 체크섬이 이용될 수 있다. 쌍방향 SW 복호시, 두 개의 SW 복호기의 최대 반복 횟수만큼 반복적으로 복호를 수행한 후, 각각의 블록들에 대한 체크섬 성공 또는 실패 여부가 플래그 블록에 기록될 수 있다. 예를 들어, 각각의 복호기에 대하여 하나의 플래그 블록이 설정될 수 있다. 또한, 각각의 블록들에 대하여 하나의 플래그 비트가 설정될 수 있다.
또한, 상술한 바와 같이, 두 개의 SW 복호기의 LLR 값의 합산(summation)을 통하여 비트 결정이 수행될 수 있다. 예를 들어, 두 개의 플래그 블록들에서, 하나의 복호기에 대하여 체크섬이 실패한 블록의 LLR 값을 제외하고 LLR 값의 합산이 수행될 수도 있다. 즉, 해당 블록의 경우, 체크섬이 성공한 다른 복호기로부터의 LLR 값만이 이용될 수 있다. 또한, 예를 들어, 하나의 복호기에 대하여만 체크섬이 실패한 해당 복호기의 해당 블록의 LLR 값을 제외하되, 두 개의 복호기 모두에 대하여 체크섬이 실패한 블록의 LLR 값은 LLR 값의 합산에 포함될 수 있다.
도 16a, 16b, 16c, 16d, 및 16e는 일 실시예에 따른 비트 결정 방법을 도시한다.
도 16a, 16b, 16c, 16d, 및 16e 에서, 코드워드(1600)에 정보 시퀀스 V0 및 V1이 이중 대각(dual diagonal) 형태로 배치된다. 또한, 제1 복호기와 제2 복호기에 대응하는 제1 윈도우(1610)와 제2 윈도우(1620)에 의하여 코드워드(1600)가 복호될 수 있다. 또한, 복호의 진행에 따라서, 제1 복호기에 대응하는 제1 플래그 블록(1630)과 제2 복호기에 대응하는 제2 플래그 블록(1640)의 각각의 비트가 갱신될 수 있다. 본 예시에서, 코드워드(1600)의 종료 길이(termination length)는 12이고, 제1 윈도우(1610)와 제2 윈도우(1620)의 크기는 6이다. 또한, 윈도우 이동(window shift) 크기는 2로 설정된다. 예를 들어, 코드워드(1600)는 LDPC-BC (Block Code) 또는 SC-LDPC(Spatially Coupled-LDPC) 코드에 의하여 부호화될 수도 있다. 또한, 각각의 플래그 블록(1630, 1640)은 복수의 플래그 비트들을 포함한다. S는 대응 블록의 체크섬 성공을, F는 대응 블록의 체크섬 실패를 나타낸다.
도 16d와 도 16e에 도시된 바와 같이, 제1 플래그 블록(1630)의 7번째 플래그 비트는 체크섬 실패를 나타낸다. 이 경우, 해당 비트에 대응하는 블록에 대한 제1 복호기로부터의 LLR 값은 LLR 합산으로부터 제외될 수 있다. 즉, 나머지 블록들에 대하여는 제1 복호기로부터의 LLR 값과 제2 복호기로부터의 LLR 값을 합산함으로써 비트 결정이 수행될 수 있다. 그러나, 체크섬 실패로 기록된 블록에 대하여는, 제1 복호기로부터의 LLR 값이 아닌, 제2 복호기로부터의 LLR 값 만이 비트 결정에 이용될 수 있다.
또한, LLR 합산 이후, 기설정된 값보다 작은 LLR 절대값을 갖는 비트에 대하여 비트 플리핑을 수행함으로써 비트 결정이 수행될 수 있다. 상술한 바와 같이, 프레임 또는 블록에 대한 오류가 발생된 경우, 일반적으로 작은 수의 비트만이 오류가 발생할 수도 있기 때문이다. 아울러, 오류가 있는 비트는 일반적으로 낮은 LLR 절대값을 갖는다. 따라서, LLR 절대값이 기설정된 값 미만인 경우, 해당 비트를 플리핑한 후, 비트 결정이 수행될 수 있다.
도 17은 일 실시예에 따른 LLR 분포를 도시한다.
도 17에서 그래프의 가로축은 코드워드의 비트 인덱스를, 세로축은 LLR 값을 나타낸다. 또한, 도 17의 (a)는 비트 인덱스 오름차순으로 진행하는 윈도우에 대한 LLR 값의 분포를 도시한다. 도 17의 (b)는 비트 인덱스 내림차순으로 진행하는 윈도우에 대한 LLR 값의 분포를 도시한다. 도 17에 도시된 바와 같이, 복호가 진행됨에 따라서, (즉, 윈도우가 이동함에 따라서) LLR 값이 증가된다. 특히, 두 개의 윈도우가 중첩된 이후의 영역에 있어서, 높은 LLR 값이 나타난다.
상술한 바와 같이, 일-방향 SW 복호에 있어서는 코드워드 앞 쪽의 높은 복호성능을 이용하기 위하여, 0번째 이동 윈도우(0th shifted window)가 나머지 이동 윈도우에 비하여 높은 최대 반복 횟수를 가질 수 있다. 그러나, 본 발명의 쌍방향 SW 복호에 있어서는, 도 17에 도시된 바와 같이, 윈도우들의 중첩으로 인하여 후반이 더 높은 성능을 갖는다. 따라서, 중첩 이후의 윈도우들에 대한 최대 반복 횟수는 중첩 이전의 윈도우들에 대한 최대 반복 횟수보다 높게 설정될 수 있다. 또한, 최초의 윈도우에 대한 최대 반복 횟수가 나머지 이동된 윈도우들에 대하여 설정된 최대 반복 횟수보다 낮게 설정될 수 있다. 또한, 예를 들어, 시뮬레이션을 통하여 최적 반복 횟수가 결정될 수도 있다.
이하에서, 도 18 내지 도 21을 참조하여 본원의 쌍방향 SW 복호의 성능에 대하여 설명한다.
도 18은 이하의 실시예의 조건을 설명한다. 본 예시에서, 풀 블록 복호(full block decoding), 일-방향 SW 복호, 및 쌍방향 SW 복호가 비교된다. 이용된 정보 블록의 길이는 17K 비트이다. 또한, 부호율은 17/24이다. 풀 블록 복호의 최대 반복 횟수가 72인 경우, 매 윈도우 이동 마다의 반복 횟수는 15로 설정된다. 또한, 풀 블록 복호의 최대 반복 횟수가 100인 경우, 매 윈도우 이동 마다의 반복 횟수는 20으로 설정될 수 있다. 또한, 정보 블록의 3번째 및 10번째 열이 펑쳐링(puncturing)된다. 리프팅(lifting) 크기는 250이며, 종료 길이는 12로 설정된다.
도 19는 해체 행렬들을 도시한다.
도 19의 해체 행렬 V0 및 V1은 SC-LDPC 코드를 구성하기 위한 행렬들로서, 예를 들어, 도 14a와 같이 연결(coupling)될 수 있다.
이하의 도 20 및 21에서, 세로축은 FER을, 가로축은 스펙트럼 잡은 밀도(Spectral Noise Density, No)에 대한 비트 당 에너지(Energy per Bit, Eb)의 비율을 나타낸다. 도 20 및 21에서, 일-방향 또는 쌍방향 복호의 반복 횟수는 풀 블록 복호의 최대 반복 횟수에 대응하도록 설정된다.
도 20은 일 예시에 따른 성능 그래프를 도시한다.
도 20에서 풀 블록 복호의 최대 반복 횟수는 100으로 설정된다. 불균일 반복이 적용된 경우를 제외하면, 일-방향 또는 쌍방향 복호에 대한 매 윈도우 마다의 반복 횟수는 20으로 설정된다. 불균일 반복(irregular iteration)이 적용된 쌍방향 복호의 경우, 최초 윈도우에 대한 반복 횟수가 16으로 설정되고 나머지 이동 마다의 윈도우에 대한 반복 횟수는 21로 설정된다.
도 21은 다른 예시에 따른 성능 그래프를 도시한다.
도 21에서 풀 블록 복호의 최대 반복 횟수는 72로 설정된다. 불균일 반복이 적용된 경우를 제외하면, 일-방향 또는 쌍방향 복호에 대한 매 윈도우 마다의 반복 횟수는 15로 설정된다. 불균일 반복(irregular iteration)이 적용된 쌍방향 복호의 경우, 최초 윈도우에 대한 반복 횟수가 11로 설정되고 나머지 이동 마다의 윈도우에 대한 반복 횟수는 16으로 설정된다.
[185] 도 20 및 21에 도시된 바와 같이, 쌍방향 SW 복호에 있어서 두 개의 윈도우가 중첩되는 부분에 대한 메시지 갱신 규칙을 이용하여 복호 성능이 개선될 수 있다. 또한, 상술한 메시지 갱신 규칙을 이용함으로써 수렴 속도가 증가될 수 있다. 아울러, 상술한 복호 후처리 기법과 비균일 반복 기법을 이용하여 SC-LDPC 코드의 FER 성능이 개선될 수 있다.
도 22는 일 예시에 따른 SC-LDPC 코드의 쌍방향 슬라이딩 윈도우(Sliding Window, SW) 복호 방법의 흐름도이다.
본 실시예의 쌍방향 SW 복호 방법은, 코드워드를 복호함으로써 상기 코드워드의 복수의 블록들로부터의 비트 시퀀스(bit sequence)에 대한 우도비(Log Likelihood Ratio, LLR)를 결정(S2201)할 수 있다. 또한, 결정된 우도비에 기초하여 비트 시퀀스에 대한 비트 결정(bit decision)이 수행(S2202)될 수 있다.
예를 들어, 코드워드는 제1 단(end) 및 상기 제1 단의 반대편에 위치된 제2 단을 포함할 수 있다. 또한, 코드워드의 복호는, 제1 복호기에 대응하는 제1 윈도우를 제1 단으로부터 제2 단으로, 제2 복호기에 대응하는 제2 윈도우를 제2 단으로부터 제1 단으로 순차적으로 이동시키면서 제1 윈도우와 제2 윈도우에 포함된 블록들을 복호함으로써 수행될 수 있다. 또한, 비트 시퀀스에 대한 우도비는 제1 복호기에 의하여 결정된 비트 시퀀스의 제1 우도비와 제2 복호기에 의하여 결정된 비트 시퀀스의 제2 우도비에 기초하여 결정될 수 있다. 예를 들어, 상술한 방법 1 내지 방법 9에 의하여 비트 시퀀스의 우도비가 결정될 수 있다.
또한, 상술한 바와 같이, 제1 윈도우가 제2 윈도우가 코드워드 상에서 중첩된 이후, 제1 윈도우와 제2 윈도우에 의한 우도비 값이 서로 교환될 수 있다. 즉, 코드워드 상에서 제1 윈도우의 이동에 따라서, 제1 복호기가 제2 복호기에 의하여 이미 복호된 제1 블록을 복호하는 경우, 제1 블록의 비트들에 대한 제1 우도비는 제1 복호기에 의하여 결정되는 제1 블록의 우도비와 제2 복호기에 의하여 결정된 제1 블록의 우도비의 합에 기초하여 결정될 수 있다. 또한, 코드워드 상에서 제2 윈도우의 이동에 따라서, 제2 복호기가 제1 복호기에 의하여 이미 복호된 제2 블록을 복호하는 경우, 제2 블록의 비트들에 대한 우도비는 제2 복호기에 의하여 결정되는 우도비와 제1 복호기에 의하여 결정된 우도비의 합에 기초하여 결정될 수 있다.
또한, 상술한 바와 같이, 각 윈도우에 대한 비균일 반복 횟수가 설정될 수 있다. 예를 들어, 제1 윈도우의 제1 단에서의 반복 복호의 횟수는 제1 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작고, 제2 윈도우의 제2 단에서의 반복 복호의 횟수는 제2 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작게 설정될 수 있다.
또한, 본원의 쌍방향 SW 복호 방법은, 제1 복호기에 의하여 복호된 복수의 블록들 각각에 대한 체크섬(check sum) 성공 여부를 지시하는 제1 플래그(flag) 블록을 생성하는 단계, 및 제2 윈도우에 의하여 복호된 복수의 블록들 각각에 대한 체크섬 성공 여부를 지시하는 제2 플래그 블록을 생성하는 단계를 더 포함할 수 있다. 이 경우, 플래그 비트에 기초하여 우도비 값의 반영 여부가 결정될 수 있다. 예를 들어, 복수의 블록들 중 제3 블록에 대응하는 제1 플래그 블록의 제1 플래그 비트와 제2 플래그 블록의 제2 플래그 비트 중 하나가 체크섬 실패를 지시하는 경우, 제1 플래그 비트와 제2 플래그 비트 중 체크섬 실패를 지시하는 플래그 비트에 대응하는 우도비는 제3 블록의 상기 비트 결정에 이용되지 않을 수 있다. 또한, 제1 플래그 비트와 제2 플래그 비트 모두가 체크섬 실패를 지시하는 경우, 제1 플래그 비트와 제2 플래그 비트에 대응하는 블록의 우도비들은 제3 블록의 비트 결정에 이용될 수 있다.
또한, 본 실시예의 비트 결정은 상기 비트 시퀀스 중 기설정된 임계값 이하의 우도비를 갖는 비트를 플리핑(flipping)하는 것을 포함할 수 있다.
도 23은 본 발명의 실시예로서 도 1 내지 도 22에서 설명한 본 발명의 실시예들이 적용될 수 있는 기기들의 구성을 개략적으로 설명하기 위한 도면이다.
도 23을 참조하여, 본 발명에 따른 기지국 장치(10)는, 수신 모듈(11), 송신모듈(12), 프로세서(13), 메모리(14) 및 복수개의 안테나(15)를 포함할 수 있다. 송신 모듈(12)은 외부 장치(예를 들어, 단말)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(11)은 외부 장치(예를 들어, 단말)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(11)과 송신 모듈(12)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(13)는 기지국 장치(10) 전반의 동작을 제어할 수 있다. 복수개의 안테나(15)는 예를 들어 2-차원 안테나 배치에 따라서 구성될 수 있다.
본 발명의 일례에 따른 기지국 장치(10)의 프로세서(13)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 수신하도록 구성될 수 있다. 기지국 장치(10)의 프로세서(13)는 그 외에도 기지국 장치(10)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(14)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
도 23을 참조하여, 본 발명에 따른 단말 장치(20)는, 수신 모듈(21), 송신 모듈(22), 프로세서(23), 메모리(24) 및 복수개의 안테나(25)를 포함할 수 있다. 복수개의 안테나(25)는 MIMO 송수신을 지원하는 단말 장치를 의미한다. 송신 모듈(22)은 외부 장치(예를 들어, 기지국)로의 각종 신호, 데이터 및 정보를 전송할 수 있다. 수신 모듈(21)은 외부 장치(예를 들어, 기지국)로부터의 각종 신호, 데이터 및 정보를 수신할 수 있다. 수신 모듈(21)과 송신 모듈(22)은 트랜시버(transceiver)로서 호칭될 수 있다. 프로세서(23)는 단말 장치(20) 전반의 동작을 제어할 수 있다.
본 발명의 일례에 따른 단말 장치(20)의 프로세서(23)는, 본 발명에서 제안하는 예시들에 따라서 채널상태정보를 송신하도록 구성될 수 있다. 단말 장치(20)의 프로세서(23)는 그 외에도 단말 장치(20)가 수신한 정보, 외부로 전송할 정보 등을 연산 처리하는 기능을 수행하며, 메모리(24)는 연산 처리된 정보 등을 소정시간 동안 저장할 수 있으며, 버퍼(미도시) 등의 구성요소로 대체될 수 있다.
위와 같은 단말 장치(10)의 구체적인 구성은, 전술한 본 발명의 다양한 실시예에서 설명한 사항들이 독립적으로 적용되거나 또는 2 이상의 실시예가 동시에 적용되도록 구현될 수 있으며, 중복되는 내용은 명확성을 위하여 설명을 생략한다.
또한, 본 발명의 다양한 실시예들을 설명함에 있어서, 하향링크 전송 주체(entity) 또는 상향링크 수신 주체는 주로 기지국을 예로 들어 설명하였고, 하향링크 수신 주체 또는 상향링크 전송 주체는 주로 단말을 예로 들어 설명하지만, 본 발명의 범위가 이에 제한되는 것은 아니다. 예를 들어, 상기 기지국에 대한 설명은 셀, 안테나 포트, 안테나 포트 그룹, RRH, 전송 포인트, 수신 포인트, 액세스 포인트, 중계기 등이 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우에 동일하게 적용될 수 있다. 또한, 중계기가 단말로의 하향링크 전송 주체가 되거나 단말로부터의 상향링크 수신 주체가 되는 경우, 또는 중계기가 기지국으로의 상향링크 전송 주체가 되거나 기지국으로부터의 하향링크 수신 주체가 되는 경우에도 본 발명의 다양한 실시예를 통하여 설명한 본 발명의 원리가 동일하게 적용될 수도 있다.
상술한 본 발명의 실시예들은 다양한 수단을 통해 구현될 수 있다. 예를 들어, 본 발명의 실시예들은 하드웨어, 펌웨어(firmware), 소프트웨어 또는 그것들의 결합 등에 의해 구현될 수 있다.
하드웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 하나 또는 그 이상의 ASICs(Application Specific Integrated Circuits), DSPs(Digital Signal Processors), DSPDs(Digital Signal Processing Devices), PLDs(Programmable Logic Devices), FPGAs(Field Programmable Gate Arrays), 프로세서, 컨트롤러, 마이크로 컨트롤러, 마이크로 프로세서 등에 의해 구현될 수 있다.
펌웨어나 소프트웨어에 의한 구현의 경우, 본 발명의 실시예들에 따른 방법은 이상에서 설명된 기능 또는 동작들을 수행하는 모듈, 절차 또는 함수 등의 형태로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛에 저장되어 프로세서에 의해 구동될 수 있다. 상기 메모리 유닛은 상기 프로세서 내부 또는 외부에 위치하여, 이미 공지된 다양한 수단에 의해 상기 프로세서와 데이터를 주고 받을 수 있다.
이상에서 설명된 실시예들은 본 발명의 구성요소들과 특징들이 소정 형태로 결합된 것들이다. 각 구성요소 또는 특징은 별도의 명시적 언급이 없는 한 선택적인 것으로 고려되어야 한다. 각 구성요소 또는 특징은 다른 구성요소나 특징과 결합되지 않은 형태로 실시될 수 있다. 또한, 일부 구성요소들 및/또는 특징들을 결합하여 본 발명의 실시예를 구성하는 것도 가능하다. 본 발명의 실시예들에서 설명되는 동작들의 순서는 변경될 수 있다. 어느 실시예의 일부 구성이나 특징은 다른 실시예에 포함될 수 있고, 또는 다른 실시예의 대응하는 구성 또는 특징과 교체될 수 있다. 특허청구범위에서 명시적인 인용 관계가 있지 않은 청구항들을 결합하여 실시예를 구성하거나 출원 후의 보정에 의해 새로운 청구항으로 포함시킬 수 있음은 자명하다.
본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 통상의 기술자에게 자명하다. 따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

Claims (10)

  1. 단말의 SC-LDPC 코드의 쌍방향 (two-way) 슬라이딩 윈도우(Sliding Window, SW) 복호 방법으로서,
    코드워드(codeword)를 복호함으로써 상기 코드워드의 복수의 블록들로부터의 비트 시퀀스(bit sequence)에 대한 우도비(Log Likelihood Ratio)를 결정하는 단계; 및
    상기 결정된 우도비에 기초하여 상기 비트 시퀀스에 대한 비트 결정(bit decision)을 수행하는 단계를 포함하고,
    상기 코드워드는 제1 단(end) 및 상기 제1 단의 반대편에 위치된 제2 단을 포함하고,
    상기 코드워드의 복호는, 제1 복호기에 대응하는 제1 윈도우를 상기 제1 단으로부터 상기 제2 단으로, 제2 복호기에 대응하는 제2 윈도우를 상기 제2 단으로부터 상기 제1 단으로 순차적으로 이동시키면서 상기 제1 윈도우와 상기 제2 윈도우에 포함된 블록들을 복호함으로써 수행되고,
    상기 비트 시퀀스에 대한 우도비는 상기 제1 복호기에 의하여 결정된 상기 비트 시퀀스의 제1 우도비와 상기 제2 복호기에 의하여 결정된 상기 비트 시퀀스의 제2 우도비에 기초하여 결정되고,
    상기 코드워드 상에서 상기 제1 윈도우의 이동에 따라서 상기 제1 복호기가 상기 제2 복호기에 의하여 이미 복호된 제1 블록을 복호하는 경우, 상기 제1 블록의 비트들에 대한 상기 제1 우도비는 상기 제1 복호기에 의하여 결정되는 상기 제1 블록의 우도비와 상기 제2 복호기에 의하여 결정된 상기 제1 블록의 우도비의 합에 기초하여 결정되고,
    상기 코드워드 상에서 상기 제2 윈도우의 이동에 따라서 상기 제2 복호기가 상기 제1 복호기에 의하여 이미 복호된 제2 블록을 복호하는 경우, 상기 제2 블록의 비트들에 대한 우도비는 상기 제2 복호기에 의하여 결정되는 우도비와 상기 제1 복호기에 의하여 결정된 우도비의 합에 기초하여 결정되는. 쌍방향 SW 복호 방법.
  2. 제 1 항에 있어서,
    상기 제1 윈도우의 상기 제1 단에서의 반복 복호의 횟수는 상기 제1 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작고,
    상기 제2 윈도우의 상기 제2 단에서의 반복 복호의 횟수는 상기 제2 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작은, 쌍방향 SW 복호 방법.
  3. 제 1 항에 있어서,
    상기 제1 복호기에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬(check sum) 성공 여부를 지시하는 제1 플래그(flag) 블록을 생성하는 단계; 및
    상기 제2 윈도우에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬 성공 여부를 지시하는 제2 플래그 블록을 생성하는 단계를 더 포함하고,
    상기 복수의 블록들 중 제3 블록에 대응하는 상기 제1 플래그 블록의 제1 플래그 비트와 상기 제2 플래그 블록의 제2 플래그 비트 중 하나가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트 중 체크섬 실패를 지시하는 플래그 비트에 대응하는 우도비는 상기 제3 블록의 상기 비트 결정에 이용되지 않는, 쌍방향 SW 복호 방법.
  4. 제 3 항에 있어서,
    상기 제1 플래그 비트와 상기 제2 플래그 비트 모두가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트에 대응하는 블록의 우도비들은 상기 제3 블록의 상기 비트 결정에 이용되는, 쌍방향 SW 복호 방법.
  5. 제 1 항에 있어서,
    상기 비트 결정은 상기 비트 시퀀스 중 기설정된 임계값 이하의 우도비를 갖는 비트를 플리핑(flipping)하는 것을 포함하는, 쌍방향 SW 복호 방법.
  6. 무선 신호를 송수신하는 송수신기; 및
    상기 송수신기에 연결된 프로세서를 포함하는 단말로서,
    상기 프로세서는, 코드워드(codeword)를 복호함으로써 상기 코드워드의 복수의 블록들로부터의 비트 시퀀스(bit sequence)에 대한 우도비(Log Likelihood Ratio)를 결정하고, 상기 결정된 우도비에 기초하여 상기 비트 시퀀스에 대한 비트 결정(bit decision)을 수행하도록 구성되고,
    상기 코드워드는 제1 단(end) 및 상기 제1 단의 반대편에 위치된 제2 단을 포함하고,
    상기 코드워드의 복호는, 제1 복호기에 대응하는 제1 윈도우를 상기 제1 단으로부터 상기 제2 단으로, 제2 복호기에 대응하는 제2 윈도우를 상기 제2 단으로부터 상기 제1 단으로 순차적으로 이동시키면서 상기 제1 윈도우와 상기 제2 윈도우에 포함된 블록들을 복호함으로써 수행되고,
    상기 비트 시퀀스에 대한 우도비는 상기 제1 복호기에 의하여 결정된 상기 비트 시퀀스의 제1 우도비와 상기 제2 복호기에 의하여 결정된 상기 비트 시퀀스의 제2 우도비에 기초하여 결정되고,
    상기 코드워드 상에서 상기 제1 윈도우의 이동에 따라서 상기 제1 복호기가 상기 제2 복호기에 의하여 이미 복호된 제1 블록을 복호하는 경우, 상기 제1 블록의 비트들에 대한 상기 제1 우도비는 상기 제1 복호기에 의하여 결정되는 상기 제1 블록의 우도비와 상기 제2 복호기에 의하여 결정된 상기 제1 블록의 우도비의 합에 기초하여 결정되고,
    상기 코드워드 상에서 상기 제2 윈도우의 이동에 따라서 상기 제2 복호기가 상기 제1 복호기에 의하여 이미 복호된 제2 블록을 복호하는 경우, 상기 제2 블록의 비트들에 대한 우도비는 상기 제2 복호기에 의하여 결정되는 우도비와 상기 제1 복호기에 의하여 결정된 우도비의 합에 기초하여 결정되는. 단말.
  7. 제 6 항에 있어서,
    상기 제1 윈도우의 상기 제1 단에서의 반복 복호의 횟수는 상기 제1 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작고,
    상기 제2 윈도우의 상기 제2 단에서의 반복 복호의 횟수는 상기 제2 윈도우의 이동된 위치들 각각에서의 반복 복호의 횟수보다 작은, 단말.
  8. 제 6 항에 있어서,
    상기 프로세서는, 상기 제1 복호기에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬(check sum) 성공 여부를 지시하는 제1 플래그(flag) 블록을 생성하고, 상기 제2 윈도우에 의하여 복호된 상기 복수의 블록들 각각에 대한 체크섬 성공 여부를 지시하는 제2 플래그 블록을 생성하도록 더 구성되고,
    상기 복수의 블록들 중 제3 블록에 대응하는 상기 제1 플래그 블록의 제1 플래그 비트와 상기 제2 플래그 블록의 제2 플래그 비트 중 하나가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트 중 체크섬 실패를 지시하는 플래그 비트에 대응하는 우도비는 상기 제3 블록의 상기 비트 결정에 이용되지 않는, 단말.
  9. 제 8 항에 있어서,
    상기 제1 플래그 비트와 상기 제2 플래그 비트 모두가 체크섬 실패를 지시하는 경우, 상기 제1 플래그 비트와 상기 제2 플래그 비트에 대응하는 블록의 우도비들은 상기 제3 블록의 상기 비트 결정에 이용되는, 단말.
  10. 제 6 항에 있어서,
    상기 비트 결정은 상기 비트 시퀀스 중 기설정된 임계값 이하의 우도비를 갖는 비트를 플리핑(flipping)하는 것을 포함하는, 단말.
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