CN109478896A - 使用行正交结构的ldpc码传输方法以及用于此的设备 - Google Patents

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Abstract

根据本发明实施例的一种用于编码准循环低密度奇偶校验(LDPC)码的方法可以包括步骤：生成包括高比率码矩阵和单奇偶校验码矩阵的多边LDPC码矩阵；并且使用所述多边LDPC码矩阵对信号进行编码，其中所述单奇偶校验码矩阵通过将具有非行正交结构矩阵的第一矩阵和具有纯行正交结构的第二矩阵进行级联而形成。

Description

使用行正交结构的LDPC码传输方法以及用于此的设备
技术领域
本发明涉及无线局域网(LAN)系统，尤其涉及一种在支持低密度奇偶校验(LDPC)码的系统中发送使用行正交结构的LDPC码的方法以及一种支持其的装置。
背景技术
无线接入系统已经被广泛地部署用于提供各种各样的通信服务，诸如语音通信服务和数据通信服务。通常，无线接入系统是能够通过共享可用系统资源(例如，带宽、传输功率等)而支持与多个用户的通信的多址系统。例如，多址系统可以包括码分多址(CDMA)系统、频分多址(FDMA)系统、时分多址(TDMA)系统、正交频分多址(OFDMA)系统、单载波频分多址(SC-FDMA)系统、多载波频分多址(MC-FDMA)系统等之一。
在广播系统中以及在以上所描述的通信系统中，必须要使用信道码。作为信道码的通用配置方法的示例，发送器可以使用编码器对输入符号进行编码并且发送编码符号。接收器例如可以接收该编码符号并且对所接收的符号进行解码，由此恢复该输入符号。在这种情况下，输入符号的大小和编码符号的大小可以根据通信系统而以不同方式被定义。例如，在第三代合作伙伴计划(3GPP)长期演进(LTE)通信系统中所使用的用于数据传输的turbo码中，输入符号的大小为最多6144位，而编码符号的大小为18432(6144*3)位。针对LTE通信系统的turbo编码，参考3GPP技术规范36.212。
然而，即使在信噪比(SNR)增加时，由于该码的结构，LTE turbo码也以性能提升并不明显偏出预定区域为特征。关于这一问题，虽然可以考虑使用具有低误码率的码，但是复杂度会增加。
在通信系统中，高误码率可能要求不必要的数据重传并且导致信道接收的故障。此外，具有过高复杂度的码会增加基站(BS)和用户设备(UE)的开销，并且导致发送和接收延时。尤其是在要求更快数据发送和接收的未来世代的通信系统中，以上所描述的问题需要解决。因此，需要一种具有低复杂度同时又降低误码率的编码方法。
特别地，有关第五代(5G)移动通信技术，正在讨论的是超可靠且低延时通信(URLLC)。URLLC情形要求误码平层以10-5或者更低的误块率(BLER)出现。这里，误码平层意味着虽然信息体量增加但是误码率稍有降低的点。在LTE turbo码中，误码平层(errorfloor)随着信息体量的增加在10-4或更低的BLER出现。因此，LDPC码可以被用作turbo码的替选。LDPC码可以以相对低的复杂度实现低误码率。为了有效使用LDPC码，需要确定一种从多种LDPC码中选择基本码的方法。
发明内容
技术问题
本发明的技术目标是提供一种在使用LDPC码的无线LAN系统中发送适用于给定通信环境的LDPC码的方法。
本发明的另一个技术目标是提供一种生成能够在使用多个LDPC码的无线LAN系统中使用的行正交LDPC码结构的方法。
本发明并不局限于上文已经特别描述的内容，并且可以从本发明的实施例得出其它的技术目标。
技术方案
依据本发明的一个方面，以上和其它的目标可以通过提供一种利用准循环低密度奇偶校验(LDPC)码进行编码的方法而实现。所述方法包括生成包括高比率码矩阵和单奇偶校验码矩阵的多边LDPC码矩阵；并且使用所述多边LDPC码矩阵对信号进行编码，其中所述单奇偶校验码矩阵通过将用非行正交结构矩阵配置的第一矩阵和用纯行正交结构配置的第二矩阵进行级联而形成。
依据本发明的另一个方面，提供了一种用于利用准循环低密度奇偶校验(LDPC)码进行编码的装置。所述装置包括收发器和处理器。所述处理器被配置成生成包括高比率码矩阵和单奇偶校验码矩阵的多边LDPC码矩阵，并且使用所述多边LDPC码矩阵对信号进行编码，并且其中所述单奇偶校验码矩阵通过将用非行正交结构矩阵配置的第一矩阵和用纯行正交结构配置的第二矩阵进行级联而形成。
以下内容可以共同应用于以上用于编码LDPC码的方法和装置。
所述第一矩阵可以包括关于连续的行具有相同列值的边，并且所述第二矩阵可以不包括关于连续的行具有相同列值的边。
所述第一矩阵可以包括具有第一值的行数量的行并且所述第二矩阵包括具有第二值的行数量的行。所述第一值和第二值可以基于所述单奇偶校验码矩阵的行的总数和所述多边LDPC码的最小码率来确定。
所述第一值可以由所述单奇偶校验码矩阵的行的总数和所述最小码率的乘积来确定，并且所述第二值可以通过从所述单奇偶校验码矩阵的行的总数减去所述第一值来确定。
所述第一矩阵可以包括具有第一值的行数量的行并且所述第二矩阵包括具有第二值的行数量的行。所述第一值和第二值可以被确定为将所述第二矩阵分配至从所述单奇偶校验码矩阵中具有预设码率的行开始的行。
所述第一矩阵可以被配置有22行并且所述第二矩阵可以被配置有20行。
所述高码率矩阵可以被配置有7×17的矩阵结构，并且所述高码率矩阵可以包括4×4结构的双对角线奇偶矩阵。
有益效果
根据本发明的一个实施例，可以使用适用于各种通信环境的LDPC码来生成LDPC码。
根据本发明的另一个实施例，可以使用部分行正交LDPC码结构在没有系统性能退化的情况下发送LDPC码。
除以上所描述的技术效果之外的其它技术效果可以从本发明的实施例所得出。
附图说明
图1是图示示例性编码过程的流程图。
图2是图示示例性传送块(TB)编码过程的示图。
图3是图示示例性递归系统卷积(RSC)编码器的示图。
图4是图示LTE turbo编码器的示图。
图5是图示根据RSC编码器的示例性网格(trellis)的示图。
图6是图示示例性网格结构的示图。
图7是图示示例性结构化奇偶校验矩阵的示图。
图8是图示示例性模型矩阵的示图。
图9是被参考以解释根据移位数量的矩阵变换的示图。
图10是图示示例性LDPC码解码方法的流程图。
图11是图示示例性二分图的示图。
图12是图示根据本发明实施例的LDPC码的结构的示图。
图13是图示示例性速率匹配过程的示图。
图14是被参考以解释使用行正交结构的LDPC码结构的示图。
图15是被参考以解释能够在本发明的一些实施例中使用的部分行正交LDPC码结构的示图。
图16是图示根据本发明实施例的部分行正交LDPC码结构的示图。
图17是图示根据本发明实施例的另一种部分行正交LDPC码结构的示图。
图18是图示根据本发明另一个实施例的部分行正交LDPC码结构的示图。
图19是被参考以解释根据本发明实施例的设备的示图。
具体实施方式
现在将详细参考本发明的示例性实施例，它们的示例在附图中图示。以下结合附图所给出的详细描述意在作为对示例性实施例的描述，而并非意在表示这些实施例中所解释的概念能够通过其得以实践的仅有的实施例。
该详细描述出于提供对本发明的理解的目的而包括细节。然而，对于本领域技术人员而言将会清楚明白的是，这些教导可以在没有这些具体细节的情况下实施和实践。在一些实例中，省略了公知结构和设备以避免对本发明的概念造成混淆，并且结构和设备的重要功能以框图形式被示出。
以下技术可以被应用于使用码分多址(CDMA)、频分多址(FDMA)、时分多址(TDMA)、正交频分多址(OFDMA)、单载波频分多址(SC-FDMA)等的各种无线接入系统。CDMA可以通过诸如通用陆地无线电接入(UTRA)、CDMA 2000等的无线电技术来体现。TDMA可以利用诸如全球移动通信系统(GSM)/通用分组无线电服务(GPRS)/增强数据速率GSM演进(EDGE)之类的无线电技术来实施。OFDMA可以利用诸如电气与电子工程师协会(IEEE)802.11(Wi-Fi)、IEEE 802.16(WiMAX)、IEEE 802.20和演进UTRA(E-UTRA)的无线电技术来实施。UTRA是通用移动电信系统(UMTS)的一部分。第三代合作伙伴计划(3GPP)长期演进(LTE)是演进UMTS(E-UMTS)中使用E-UTRA的部分。3GPP LTE在下行链路采用OFDMA并且在上行链路采用SC-FDMA。先进LTE(LTE-A)是3GPP LTE的演进版本。
为了描述的清楚，以下描述主要涉及3GPP LTE/LTE-A系统。然而，本发明的技术思想并不局限于此。在以下描述中所使用的具体术语被提供用来帮助理解本发明。这些具体术语可以利用本发明精神和范围内的其它术语所替代。
图1是图示示例性编码过程的流程图。
如图1所示的编码过程可以被应用于多种信道码，包括在LTE通信系统中使用的turbo码。此后，为了描述的便利，将基于根据LTE通信系统的标准规范的术语对该编码过程进行描述。
在图1的示例中，发送器可以生成传送块(TB)(步骤S101)。发送器向该TB添加用于该TB的循环冗余校验(CRC)位(步骤S102)。发送器可以从添加了CRC位的TB生成码块(步骤S103)。例如，发送器可以基于编码器的输入大小而将TB分割为码块。发送器可以向每个被分割的码块添加CRC位(步骤S104)。在这种情况下，码块和码块CRC位的大小可以是6144位。发送器可以关于由码块和码块CRC位组成的每个块执行编码和调制(步骤S105)。例如，可以如之前所描述的应用turbo编码。
解码过程可以以图1的编码过程的逆序来执行。例如，接收器可以使用对应于每个编码器的解码器来解码每个码块，配置一个最终TB，并且对该TB执行CRC确认。
例如，输入符号的大小可能与来自媒体访问控制(MAC)层的TB的大小不同。如果TB的大小大于turbo码的输入符号的最大大小，则TB可以被分割为多个码块(CB)。根据LTE通信系统的标准，CB的大小可以等于从6144位中减去CRC位所获得的值。turbo码的输入符号可以被定义为包括CB和CRC的数据，或者包括TB(例如，TB的大小小于6144位)和CRC的数据。CRC位明显小于6144位(例如，CRC位最大为24位)。因此，在以下描述中，CB可以是指CB自身或者CB和相对应的CRC位，并且TB可以是指TB自身或者TB和相对应的CRC位，除非另外定义。
图2是图示示例性TB编码过程的示图。
图2图示了与以上关于图1所描述的编码过程相对应的TB 201的编码过程。首先，TB CRC 202被添加至TB 201。TB CRC 202可以被用来在解码过程期间确认TB 201。接下来，TB 201和TB CRC 202被划分为三个CB 203。在该实施例中，虽然，TB 201和TB CRC 202被划分为三个CB 203，但是TB 201可以基于编码器205的输入大小而被划分为多个CB。
CB CRC 204被添加至相应的CB 203。CB CRC 204可以被接收器用来确认CB 203。CB 203和CB CRC 204可以通过相应编码器205和相应调制器205进行编码。
图3是图示示例性的递归系统卷积(RSC)编码器的示图。
图3的RSC编码器300可以被用于turbo编码。在图3中，m表示输入数据，C1表示系统比特流，并且C2表示编码比特流。这里，RSC编码器300具有1/2的码率。
RSC编码器300可以通过将编码输出反馈至非递归、非系统卷积编码器的输入来配置。在图3的实施例中，编码器300包括两个延迟器301和302。延迟器301和302中的每一个的值D可以根据编码方案来确定。延迟器可以由存储器或移位寄存器来配置。
图4是图示LTE turbo编码器的示图。
LTE turbo编码器400的编码方案使用通过两个8态组成编码器410和420以及一个turbo码内部交织器430所实施的并行级联卷积码(PCCC)。
在图4中，turbo编码器400包括第一组成编码器410、第二组成编码器420和turbo码内部交织器430。第一组成编码器410和第二组成编码器420是8态组成编码器。第一组成编码器410和第二组成编码器420中的每一个具有类似于图3的RSC编码器的结构。第一组成编码器410和第二组成编码器420分别包括三个延迟器411、412和413以及三个延迟器421、422、423。
在图4中，D表示基于编码方案的值。ck表示对turbo编码器400的输入。来自第一组成编码器410和第二组成编码器420的输出分别被表示为zk和z'k。来自turbo码内部交织器430的输出被表示为c'k。通常，延迟器411、412、413、421、422和423中的每一个可以将输入值延迟一个时钟。然而，延迟器411、412、413、421、422和423中的每一个可以被配置成根据内部配置而将输入值延迟超过一个时钟。延迟器411、412、413、421、422和423中的每一个可以由位移寄存器组成，并且可以被配置成由此将输入位延迟预设时钟并且随后由此输出该输入位。
turbo码内部交织器430可以减少可能在无线电信道上的信号传输期间所生成的突发误差的影响。例如，turbo码内部交织器430可以是二次多项式排列(QPP)交织器。
turbo码是在LTE通信系统中使用的高性能正向纠错(FEC)码。例如，由turbo码编码的数据块可以包括三个子块。一个子块可以对应于m位的有效载荷数据。另一个子块可以包括针对有效载荷使用RSC码计算的n/2奇偶位。此外，其它子块可以包括针对有效载荷数据的排列使用RSC码计算的n/2奇偶位。例如，以上排列可以由交织器来执行。因此，两个不同的奇偶位子块可以连同用于有效载荷的子块一起构成一个块。作为示例，当m等于n/2时，一个快具有1/3的码率。
在第一组成编码器410中，其中输入ck到达编码位zk的过程可以被划分为两条路径。这两条路径包括在没有反馈的情况从输入级连接至输出级的第一路径以及从输入级反馈回到输入级的第二路径。
在第一路径上，输入ck——该输入ck经过延迟器411，并且该输入ck经过延迟器411、412和413——被提供至输出级。对于第一路径而言输入级和输出级之间的关系可以被表达为多项式。针对第一路径的多项式被称之为正向生成器多项式，并且可以在以下指示的等式中被表达为g1。
等式1
g1(D)＝1+D+D3
与此同时，在第二路径上，输入ck——该输入ck经过延迟器411和142，并且该输入ck经过延迟器411、412和413——被反馈至输入级。针对第二路径的多项式被称之为递归生成器多项式，并且可以在以下指示的等式中被表达为g0。
等式2
g0(D)＝1+D2+D3
在等式1和2中，“+”表示互斥OR(XOR)，并且1表示输入受到零次延迟。此外，Dn表示输入受到n次延迟。
图5是图示根据RSC编码器的示例性网格的示图。
图5图示了图3的RSC编码器的网格的结构。在图5中，Si表示第i个输入数据。在图5中，每个圆圈表示一个节点。节点之间的线表示分支。实线的分支意味着用于输入值1的分支，而虚线的分支则意味着用于输入值0的分支。分支上的值被表达为m/C1C2(输入值/系统位，编码位)。该网格可以具有以指数方式与编码器的存储器数量成比例的状态。例如，如果编码器包括a个存储器，则该网格中可以包括2a个状态。
该网格是图示可允许两种状态的编码器的状态变换的状态机。诸如RSC编码器的卷积编码器可以根据网格示图来执行编码。被RSC编码器所编码的码字可以根据基于网格结构的算法被解码。例如，可以使用Viterbi或Bahl、Cocke、Jelinek和Raviv(BCJR)算法。
图6是图示示例性网格结构的示图。
在图6中，n表示码字的长度。典型地，附加位被添加至输入序列的结尾，由此终止网格。通常，由0构成的序列被称作尾部位。该尾部位通过使得网格的一种状态的节点具有值0而终止该网格。
在图6中，码字的长度可以考虑输入数据的长度k以及尾部位的长度t来确定。例如，当码率为R时，码字的长度n可以具有值(k+t)/R。通常，尾部位的长度t可以被确定为可以利用其重置编码器的所有延迟(例如，存储器)的长度。作为示例，图3的RSC编码器可以使用总共两个尾部位。此外，如图4所示的LTE通信的turbo编码器可以使用三个尾部位。
尾部位可以具有与输入数据的长度相比相对短的长度。如上文所描述的，由于码字的长度与尾部位的长度相关联，因此如果码字的长度有限，则会由于尾部位而发生码率损失。然而，虽然由于尾部位而产生了码率损失，由于计算复杂度低且纠错性能突出，广泛使用使用尾部位的网格终止。
删截(Puncturing)是一种将码字的一部分删截的方案。通过删截，由于码字的一部分被删截，所以部分码字并不被发送。例如，删截可以被用来减少由于添加尾部位所导致的码率损失。在这种情况下，接收器可以使用对应于输入数据的长度k和尾部位的长度t之和的网格来执行解码。也就是说，接收器可以在该接收器已经接收了并未被删截的码字的假设下来执行解码。在这种情况下，接收器可以将来自对应于被删截位(例如，并未被发送器发送的位)的节点的分支视为没有输入值。也就是说，以相同的概率假设相对应节点的分支的输入数据为0或1。
如上文关于图1所描述的，针对CB的CRC被添加至CB。CRC可以被确定为在所要发送的数据被除以用作除数的预设校验值之后所得到的余数。通常，CRC可以被添加至传输数据的末端。接收器可以将接收数据被除以预设校验值之后的余数与CRC相比较，或者确定包括CRC的整个接收数据被除以校验值之后的余数是否为0。
如果TB的大小为6144位，则CRC的大小可以为最多24位。因此，除CRC位以外的其它位可以被确定为CB的大小。
接收器可以关于每个CB执行解码。随后，接收器可以从CB配置TB并且通过针对该TB校验CRC来确定解码是否已经被成功执行。在当前的LTE系统中，CB CRC被用于早期解码终止。例如，如果针对一个CB的CRC失败，则接收器可以不解码其它的CB并且向发送器发送否定确认(NACK)。
在接收到NACK时，发送器可以重新发送传输数据的至少一部分。例如，发送器可以重新发送TB或者一个或多个CB。作为示例，当发送器重新发送所有TB时，用于重传的无线电资源可能被过度消耗。此外，例如，当接收器由于CB CRC的失败而生成NACK时，接收器可以向发送器发送有关其中已经发生CRC失败的CB的信息(例如，CB的指标)。发送器可以通过使用该有关CB的信息而仅发送其中已经发生CRC失败的CB来提高无线电资源的效率。然而，如果CB的数量增加，则用于反馈有关CB的信息(例如，CB的指标)的数据量增加。
在LTE通信系统中，接收器可以通过ACK/NACK信号来通知发送器数据是否已经被成功接收。在频分双工(FDD)的情况下，针对在第i个子帧中接收的数据的ACK/NACK在第(i+4)个子帧中发送。如果在第(i+4)个子帧中接收到NACK，则可以在第(i+8)个子帧中执行重传。这是为了考虑处理TB的时间以及生成ACK/NACK的时间，因为用于处理TB的信道码处理要消耗大量时间。在时分双工(TDD)的情况下，ACK/NACK和重传子帧可以基于用于处理TB的时间、用于生成ACK/NACK的时间以及上行链路子帧分配(例如，TDD上行链路/下行链路配置)来确定。此外，可以使用ACK/NACK捆绑和复用。
如上文所描述的，turbo码在SNR超过预定值的情况下在误码率方面表现出有限的改进。作为turbo码的替选，已经提出了低密度奇偶校验(LDPC)码。LDPC码是一种线性块码并且在IEEE 802.11n和802.11ac以及数字视频广播(DVB)中使用。LDPC码可以包括生成矩阵和奇偶校验矩阵。在LDPC码中，数据可以通过消息位和生成矩阵的乘法运算而被编码。通常，在使用LDPC码的通信规范中，可以替代生成矩阵而使用奇偶校验矩阵。例如，数据可以使用奇偶校验矩阵来编码。
该线性块码可以基于生成矩阵G或奇偶校验矩阵H生成。该线性块码被配置成使得码字c的转置矩阵和奇偶校验矩阵的乘积Hct关于整个码字c具有0值。LDPC码的解码可以通过校验奇偶校验矩阵H和码字c的乘积是否为“0”而以与其它线性块码相同的方式来执行。例如，可以通过校验码字c的转置矩阵和奇偶校验矩阵的乘积(即，Hct)为0来执行LDPC码的解码。
在LDPC码中，奇偶校验矩阵的大多数元素为0并且存在与块长度相比少量的具有0以外值的元素。因此，LDPC码可以基于概率来执行迭代解码。在最初提出的LDPC码中，已经以非系统形式定义了奇偶校验矩阵并且小的权重已经以非统一的方式被应用于该奇偶校验矩阵的行和列。权重可以表示行或列中所包括的1的数量。
如上文所描述的，LDPC码的奇偶校验矩阵H中具有0以外值的元素的密度很低。因此，LDPC码具有接近于香农定理(Shannon's theorem)的极限的性能，同时保持了低的解码复杂度。由于该LDPC码的高纠错性能以及低解码复杂度，LDPC码适用于高速无线通信。
结构化LDPC码
如之前所描述的，奇偶校验矩阵H可以被用来生成LDPC码。矩阵H包括大量的0和少量的1。矩阵H的大小可以是105位或更大。可能需要许多存储器来表达该H矩阵。
图7是图示示例性结构化奇偶校验矩阵的示图。
在该结构化LDPC码中，矩阵H的元素可以被表达为如图7中所图示的预定大小的子块。在图7中，矩阵H的每个元素表示一个子块。
在IEEE 802.16e标准规范中，子块由一个整数指标所指示，使得用于表达矩阵H的存储器的大小可以减小。每个子块例如可以是预订大小的置换矩阵。
图8是图示示例性模型矩阵的示图。
例如，参考IEEE 802.16e标准规范，如果码字大小为2304且码率为2/3，则用来编码/解码LDPC码的模型矩阵如图8所示。该模型矩阵可以表示包括至少一个以下所描述的子块的奇偶校验矩阵。子块可以在以下描述中被称作移位数量。该模型矩阵可以基于随后将要描述的方法而被扩展为奇偶校验矩阵。因此，基于具体模型矩阵的编码和解码意味着基于通过扩展模型矩阵所生成的奇偶校验矩阵的编码和解码。
在图8中，指标“-1”指示预设大小的零矩阵。指标“0”指示预设大小的单位矩阵。除“-1”和“0”之外的正指标指示移位数量。例如，被表达为指标“1”的子块可以意味着通过在具体方向将单位矩阵移位一次而得到的矩阵。
图9是被参考以解释根据移位数量的矩阵变换的示图。
例如，图9图示了其中子块的代销为4行和4列的情形。在图9中，该子块从单位矩阵向右移位三次。在这种情况下，在结构化LDPC码的奇偶校验矩阵中，该子块可以使用整数指标“3”来表示。
通常，LDPC码的编码可以通过从奇偶校验矩阵H生成生成矩阵G并且使用该生成矩阵对信息位进行编码来执行。为了生成该生成矩阵G，关于奇偶校验矩阵H执行高斯消去法使得以[PT:I]的形式配置矩阵。如果信息位的数量为k且编码码字的大小为n，则矩阵P是包括k行和n-k列的矩阵，并且矩阵I是具有大小k的单位矩阵。
如果奇偶校验矩阵H具有形式[PT:I]，则生成矩阵G具有形式[I:PT]。如果k个信息位被编码，则编码信息位可以被表达为1行且k列的矩阵x。在这种情况下，码字c是具有形式为[x:xP]的xG。这里，x表示信息部分(或系统部分)而xP表示奇偶部分。
此外，通过在并不使用高斯消去法的情况下将矩阵H设计为具体结构，信息位可以在不导出矩阵G的情况下直接从矩阵H进行编码。对于以上所描述的矩阵H和矩阵G的结构，矩阵G和矩阵H的转置矩阵的乘积具有0值。使用这样的特性以及信息位和码字之间的关系，可以通过将信息位的末尾添加奇偶位而获得码字。
图10是图示示例性LDPC码解码方法的流程图。
在通信系统中，编码数据在经过无线电信道的过程中包括噪声。因此，码字c在接收器中被表达为包括噪声的码字c'。接收器关于所接收信号执行多路分解和解调(步骤S1000)，并且初始化解码参数(步骤S1005)。接收器更新校验节点和变量节点(步骤S1010和S1015)并且执行特征群(sydrome)校验(步骤S1020)。也就是说，解码过程可以通过校验c'HT是否为0而结束。如果c'HT为0，则来自c'的前k位可以被确定为信息位x。如果c'HT不为0，则信息位x可以通过基于诸如和积算法的解码方案来搜索满足c'HT为0的条件的c'而被恢复。
图11是图示示例性二分图的示图。
在图11中，左侧节点v0,v1,…,v11表示变量节点，而右侧节点c1,c2,…,c6表示校验节点。在图11的示例中，为了便于描述，图示了聚焦于变量节点v0和校验节点c1上的二分图。图11的二分图中的连接线可以被称作边。图11的二分图可以从Hct生成。因此，在图11中，来自变量节点v0的边对应于奇偶校验矩阵H的第一列，并且来自校验节点c1的边对应于矩阵H的第一行。
如上文所描述的，为了成功执行解码，奇偶校验矩阵H与码字矩阵c的转置矩阵的乘积应当具有值“0”。因此，连接至一个校验节点的变量节点的值应当为0。因此，在图11中，连接至校验节点c1的变量节点v0、v1、v4、v6、v9、v11的互斥OR(XOR)的值应当为“0”。特征群校验意味着有关连接至每个校验节点的变量节点的XOR的值是否为0的校验。
准循环(QC)LDPC码
此后将对QC LDPC码进行描述。
为了获得LDPC码的突出性能，可以随机配置奇偶校验矩阵(或生成矩阵)。LDPC码的性能可以随着块长度的增加而提高。在解码中，LDPC码的性能可以通过最优解码方法提高。然而，由于最优解码的复杂度，使用置信传播算法来解码LDPC码。此外，随机生成的LDPC码的奇偶校验矩阵具有突出的性能，但是其实施方式和表示方式非常复杂。因此，以上所描述的结构化LDPC码被广泛使用。作为结构化LDPC码，QC LDPC码被广泛使用。
QC LDPC码包括具有Q×Q大小的零矩阵以及具有Q×Q大小的循环置换矩阵(CPM)。CPM Pa具有通过将具有Q×Q大小的单位矩阵以循环移位值a(参考图9)进行移位而获得的形式。例如，如图7所示，奇偶校验矩阵H可以包括(mb+1)×(nb+1)个CPM。如之前所描述的，循环移位值0表示单位矩阵，而循环移位值-1表示零矩阵。此外，奇偶校验矩阵可以被表达为如图8所示的循环移位值的矩阵。这里，每个循环移位的值可以被配置成等于或大于-1且等于或小于Q-1的值。由如图8所示的循环移位值配置的矩阵可以被称为循环移位矩阵或特征矩阵。
图12是图示根据本发明实施例的LDPC码的结构的示图。
在以下实施例中，可以使用多边QC LDPC码。例如，如图12所示，多边QC LDPC码可以具有其中类似于QC不规则重复累加(IRA)(QC-IRA)的高比率码和单奇偶校验码被级联的结构。例如，多边QC LDPC码的奇偶校验矩阵H可以被如下定义。
等式3
在以上等式中，A和B(Mb*(Kb+Mb))表示具有类似于QC-IRA的结构的高比率码，并且C(Mb*Mc)表示零矩阵。此外，D(Mc*(Kb+Mb))和E(Mc*Mc)分别表示单奇偶校验码的信息部分和单奇偶校验码的奇偶部分。在这种情况下，E可以被确定为单对角线结构。
在图12中，Kb表示所要编码的信息的大小。此外，Mb表示高比率码部分的奇偶的大小，而Mc表示单奇偶校验码部分的奇偶的大小。Pb表示应用于LDPC码的删截大小。
在这种情况下，Pb的大小可以考虑LDPC解码器所能够执行的最大迭代数量来确定。在本发明的一些实施例中，解码器的最大迭代数量可以是50，因此P的大小可以是2Z。然而，本发明并不局限于这样的结构。在图12中，高比率码部分A的奇偶结构可以考虑编码方案而被确定为双对角线结构。
对于所期望大小的QC LDPC码的配置，可以执行提升运算。提升被用来从预设奇偶校验矩阵获取所期望大小的奇偶校验矩阵。可以通过改变提升大小来支持各种码长度。例如，可以使用平层提升或模提升。例如，根据模提升的奇偶校验矩阵可以如以下等式所指示的获得：
等式4
在以上等式中，Q表示提升大小并且aij表示预设奇偶校验矩阵的第i行和第j列的移位值(参考图8)。此外，MOD Q表示基于值Q的模运算。也就是说，在预设奇偶校验矩阵的循环移位矩阵中，保留对应于零矩阵的值，并且关于其它循环移位值执行提升大小为Q的模运算。因此，循环移位矩阵的提升值被转换为等于或大于-1且等于或小于Q-1的值。
图13是图示示例性速率匹配过程的示图。
能够被实质性发送的数据位的长度可以基于可用物理资源的大小来确定。因此，可以通过速率匹配生成具有对应于可用物理资源的大小的码率的码字。例如，可以通过去除码字中的信息部分的一部分来执行缩短方案。由于信息位的部分被减少，所以该缩短方案可以降低码率。例如，可以通过将码字的奇偶的至少一部分删截来执行删截方案。在删截中，由于信息位的速率提高，所以码率会提高。因此，在理论上，可以通过缩短方案和删截方案的组合而生成对应于任意码率的码字。
可以根据被缩短或删截的位的顺序来确定缩短和删截性能。然而，在QC LDPC码中，Q×Q的单元块内的位删截的顺序并不影响性能。因此，在针对奇偶块执行以提升大小Q为单位的交织之后，可以从奇偶位的最后部分执行删截。此外，可以从信息位的最后部分执行缩短。
与此同时，如果物理资源的大小大于所编码的LDPC码的长度，则可以通过迭代方案执行速率匹配。
参考图13，首先，生成要发送的信息位的信息块(步骤S1301)。如果CB的大小小于LDPC信息部分的长度，则可以在编码之前将0位信息添加至信息块的末尾。在图13的示例中，0位块被插入到信息块的末尾以便后续缩短(步骤S1302)。接下来，关于信息块和0位块基于LDPC码执行编码，使得可以生成包括奇偶块的码字(步骤S1303)。在步骤S1303中，信息块和0位块可以对应于LDPC码的信息部分，并且奇偶块可以对应于LDPC码的奇偶部分。
如上文所描述的，缩短方案可以被应用于速率匹配。在这种情况下，已经被插入的0位块可以被移除(步骤S1304)。此外，针对随后所描述的删截，可以关于奇偶块执行提升大小单位的交织(删截)。此外，针对速率匹配，可以将奇偶块的最后部分删截(步骤S1305)。
5G无线LAN系统支持从最大20Gbps到最小数十bps(在LTE中达40bps)的传输速率。由此，5G无线LAN系统所支持的传输环境是多样的。为了有效地在这样的各种环境中编码信息，用于编码的LDPC码应当支持各种码率。然而，当信息如常规执行的那样使用一种LDPC码被编码时，在应对各种通信环境的方面出现低效的问题。
本发明提出了LDPC码使用多种基本码以便在各种通信环境中提供有效编码。
本发明中所提出的几种基本码可以是有利于大TB(大块)和大吞吐量的基本码或者有利于小TB(小块)和短延时的基本码。
不同于turbo码，LDPC码的缺陷在于所要处理的矩阵的行随着码率降低而增加。例如，当LDPC码的码率为8/9时，要由编码器处理的行数为6，而当码率在相同条件下降低至2/3时，要由编码器处理的行数增加了18。由于所要处理的行数成三倍增加，所以延时也成三倍增加。
为了克服这些问题，本发明提出了引入用于对小TB进行编码的附加短块。由于引入这样的多种基本码，可以获得解码延时和功耗方面的增益。
在BS和UE之间传输的数据分组根据该数据分组在上行链路还是下行链路上传输而具有不同的特性。当数据分组在下行链路上传输时，由于在下行链路上传输的数据分组与在上行链路上传输的数据分组相比具有相对高的码率，所以大TB占据了大多数业务量。与此同时，当数据分组在上行链路上传输时，相对小的TB占据了大多数业务量。
考虑到这些特性，如果发送器的编码器使用适用于每种通信环境的LDPC码对信息进行编码，能够有效地减少延时。
本发明提出了一种用于发送器的编码器生成使用部分行正交结构的LDPC码的方法。这里，部分行正交LDPC结构可以是指其中仅构成LDPC码的不同层级中的部分层级具有行正交结构的LDPC结构。在下文中，将详细描述在本发明中所提出的行正交结构和部分行正交结构。
使用行正交结构的LDPC码结构
图14是被参考以解释使用行正交结构的LDPC码结构的示图。
在行正交结构中，构成LDPC的奇偶校验矩阵D的层级内的边被设计为关于连续的行并不向上和向下重叠，如图14所示。这里，层级可以表示一个或多个行的集合。
现在将参考图14中所图示的示例更详细地描述行正交结构。在图14中所示的虚线分区中，位于上方部分的第一层级被配置成使得两个行构成一个层级，并且位于下方部分的第二层级则被配置成使得三个行构成一个层级。
在这种情况下，由于构成第一层级的边和构成第二层级的边被配置成在连续的行之间并不向上和向下重叠，所以第一层级和第二层级都可以被定义为具有行正交结构。
然而，由于该结构可能在第一层级和第二层级之间导致存储器冲突，所以对于减少延时而言并不是有效的。此外，在行正交结构中，由于矩阵内边的位置是受限的，使得如之前所描述的，边并不关于连续的行发生重叠(列值不一样)，整个系统发生性能退化。
在下文中，将对为了解决上述问题而提出的根据本发明实施例的LDPC码结构进行描述。特别地，将对生成使用部分行正交结构的LDPC码的方法进行描述，其中仅单奇偶校验矩阵的部分层级被配置成行正交结构。
使用部分行正交结构的LDPC码结构
图15是被参考以解释能够在本发明的一些实施例中使用的部分行正交LDPC码结构的示图。部分行正交结构可以使用LDPC码的以下特性来设计。
由于所要处理的行的数量随着码率变得更低而增加，所以可以在低码率获得LDPC码的解码延时的大幅增益。
随着码率变得更低，图15所示的奇偶校验矩阵D用于边的位置的空余空间增加。因此，可以在没有以上所描述的性能退化的情况下设计行正交的边排列结构。
为了使得如以上所描述的层级之间的存储器冲突最小化，边被设计为并不在不同层级的边界处重叠。
考虑到这一点，可以涉及部分行正交结构，而使得矩阵D中具有高码率的部分中的不同行之间的边是重叠的，即没有行正交结构，而不是矩阵D的所有层级都被设计为是行正交的。在矩阵D中具有低码率的部分中，不同行之间的边可以被设计为并不重叠，即不同行之间的边可以被设计为具有行正交结构。
因此，当行正交结构通过分割奇偶校验矩阵的配置而仅被用于具有LDPC码的低码率的部分时，边选择和存储器冲突所导致的行正交性能退化可以被减少。也就是说，具有高码率的部分提供了边的宽泛选择以抵消延时退化。
图15中所示的X意味着在对应于奇偶校验矩阵D中X上方的行的区域中存在其中连续行之间的边重叠的时段(具有相同的列值)。也就是说，这意味着在对应于奇偶校验矩阵D中X上方的行的区域中并未设计行正交结构。
在由矩阵D中的X行所构成的区域中，位于行之间的边是重叠的，使得信号无法被完全流水线化。因此，解码期间的延时会增加。然而，在由Y行构成的下方区域中，由于位于行之间的边并不重叠，所以信号可以被完全流水线化。解码期间的延时因此减小。也就是说，可以获得延时增益。
作为用于平衡性能和延时的行正交结构，可以使用准行正交结构。准行正交结构是指其中边仅在删截区域中重叠并且边并不在其它区域中重叠的行正交结构。为了准行正交结构的解码，系统除常规的层级解码方法以外可以要求附加的逻辑。
此后，将描述确定以上所描述的值X和Y的方法。
以下的表1示出了可以被用作本发明实施例的基本图表的参数，并且提出了形成该基本图表的第一基本码和第二基本码的若干参数。然而，本发明的特征并不局限于该表格所提出的参数。
表1
在以上表格中，Mb表示每个基本码的奇偶的大小，并且Nb表示每个基本码的码字的大小。此外，Pb表示每个基本码的删截大小。Kb,max表示每个基本码的列数的最大值，并且Kb,min表示每个基本码的列数的最小值。
首先，X和Y可以基于考虑整个基本码的总量(行的总数)的比率来确定。
例如，假设提供了如表1所示的基本图表，并且第一基本码的最小码率为1/3，则行的数量可以被设置为66。在这种情况下，如果通过行正交结构从所有行的1/3开始生产奇偶位矩阵，则X可以是22(＝66/(1/3))并且Y可以是44(＝66-22)。
第二，要求行正交结构的码率可以预先确定，并且行正交结构可以应用于从奇偶校验矩阵中对应于预定码率的行开始的行。
例如，在以上示例中，如果期望将行正交结构从2/3的码率开始应用于矩阵，X可以是18(＝32/(2/3)-(32-2))并且Y可以是48(＝66-18)。在这种情况下，考虑2Z的删截。
第三，现在将描述当基本码的大小小时确定具有行正交结构的奇偶校验矩阵的X和Y的方法。
例如，可以考虑其中提供如表1所示的基本图表并且使用第二基本码的情形。如果LDPC码及时在基本码的大小很小时也支持非常低的码率，则由于构成奇偶校验矩阵的行的数量大，该奇偶校验矩阵的部分可以具有行正交结构以便减少解码延时。在这种情况下，行正交结构开始的码率比具有大的大小的基本码(在以上示例中是第一基本码)中的低。
在以上示例中，假设第二基本码的最大码率为1/5，行的总数可以是10/(1/5)＝50。如果行正交结构被应用于从大约1/2码率开始的行，则X可以是18(＝10/(1/2)-(10-2))并且Y可以是32(＝50-18)。
最近，3GPP标准已经提供了针对部分行正交结构的LDPC码结构的提案。此后，将描述本发明根据以上提案的一些实施例。
图16是图示根据本发明实施例的部分行正交LDPC码结构的示图。图17是图示根据本发明实施例的另一种部分行正交LDPC码结构的示图。
此后，将对图16和17中所图示的根据本发明实施例提出的LDPC码结构进行描述。
在性能方面，根据本发明实施例的LDPC码结构可以如下提出。所提出的LDPC码可以是用于确保具有0.89至0.93的码率的性能的结构。为了满足0.89的码率，矩阵A和矩阵B令人期望地被配置成具有5*27的大小(包括2列删截)。在5*27的矩阵中，具有双对角线结构的奇偶矩阵令人期望地被配置成具有4*4的大小。在5*27的矩阵中，1度的变量节点可以被包括在奇偶矩阵中。此外，2列删截可以相邻地被配置成1度变量节点的校验节点(矩阵A和矩阵B中最后的行)。
关于根据实施例所提出的LDPC码结构的矩阵D，可以多达X个随机行来配置准行正交、非行正交和纯行正交结构。这里，非行正交结构意味着具体分区的整个分区被配置有行正交结构以外的结构，而纯行正交结构则意味着具体分区的整个分区被配置有行正交结构。在这种情况下，其它的Y行可以被配置有纯行正交结构。
在复杂度方面，根据本发明实施例的结构可以被如下提出。该LDPC码结构中所包括的边的总数可以被限制为大约300至310。更具体地，为了LDPC结构支持1/3的码率，该LDPC码结构中所包括的边的总数可以被限制为大约300至310。在这种情况下，为了确保低码率下的吞吐量，期望在Y行中使用纯LDPC码结构。在一些情况下，X或Y可以具有0值。
图18是图示根据本发明另一个实施例的部分行正交LDPC码结构的示图。
此后，将描述图18中所示的根据本发明的另一个实施例所提出的LDPC码结构。
在性能方面，根据本发明另一个实施例的LDPC码结构可以被如下提出。所提出的LDPC码结构可以是用于确保具有0.67(＝2/3)的码率的性能的结构。为了满足0.89的码率，矩阵A和矩阵B令人期望地被配置成具有7*17的大小(包括2列删截)。在5*27的矩阵中，具有双对角线结构的奇偶矩阵令人期望地被配置成具有4*4的大小。在7*17的矩阵中，1度的变量节点可以被包括在奇偶矩阵中。如果存在大量的1度节点，瀑布区性能可能是突出的但是误码平层性能可能降低。根据本发明的另一个实施例，可以提出三个1度节点，并且右下部分构成矩阵B的三个节点可以被配置成1度节点。此外，2列删截可以相邻地被配置成1度变量节点的校验节点(矩阵A和矩阵B中最后的行)。
关于根据另一个实施例提出的LDPC码结构的矩阵D，可以多达X个随机行来配置准行正交、非行正交和纯行正交结构。这里，非行正交结构意味着具体分区的整个分区被配置有行正交结构以外的结构，而纯行正交结构则意味着具体分区的整个分区被配置有行正交结构。在这种情况下，其它的Y行可以被配置有纯行正交结构。在一些情况下，X或Y可以具有0值。
在复杂度方面，根据本发明另一个实施例的结构可以被如下提出。该LDPC码结构中所包括的边的总数可以被限制为大约190至195。更具体地，为了LDPC结构支持1/5的码率，该LDPC码结构中所包括的边的总数可以被限制为大约190至195。在这种情况下，为了确保低码率下的吞吐量，期望在Y行中使用纯LDPC码结构。在一些情况下，X或Y可以具有0值。
根据以上所描述的实施例，当X和Y关于每个码率被配置时，图18中所图示的参数和码率的标准可以如表2中的指示来配置。
表2
此外，图18中所图示的根据本发明另一个实施例的LDPC码结构可以根据表3中所示的参数被提出。
表3
Kb Mb Mc Pb W X Y X+Y
10 7 42 2 7 [22] [20] 42
虽然已经描述了根据本发明实施例的LDPC码结构，但是本发明的范围并不被以上所描述的数字或示图所限制。包括本发明以上所描述特征的各种形式的实施例可以处于本发明的范围之内。
图19是被参考以解释根据本发明实施例的设备的示图。
参考图19，根据本发明的BS 10可以包括接收模块11、发送模块12、处理器13、存储器14以及多个天线15。发送模块12可以将各种信号、数据和信息发送至外部设备(例如，UE)。接收模块11可以从外部设备(例如，UE)接收各种信号、数据和信息。接收模块11和发送模块12可以被称之为收发器。处理器13可以控制BS 10的整体操作。多个天线15例如可以根据2维天线部署形式进行配置。
根据本发明的示例的BS 10的处理器13可以根据本发明中所提出的示例被配置成接收信道状态信息。BS 10的处理器13处理BS 10接收的信息以及要被发送至BS 10之外的信息。存储器14可以在预定时间内存储经处理的信息并且可以用诸如缓冲器(未示出)的组件替代。
参考图19，根据本发明的UE 20可以包括接收模块21、发送模块22、处理器23、存储器24以及多个天线25。使用多个天线25意味着UE 20使用多个天线25支持多输入多输出(MIMO)发送和接收。发送模块22可以将各种信号、数据和信息发送至外部设备(例如，BS)。接收模块21可以从外部设备(例如，BS)接收各种信号、数据和信息。接收模块21和发送模块22可以被称之为收发器。处理器23可以控制BS 10的整体操作。
根据本发明的示例的UE 10的处理器23可以根据本发明中所提出的示例被配置成发送信道状态信息。UE 20的处理器23处理UE 20接收的信息以及要被发送至UE 10之外的信息。存储器24可以在预定时间内存储经处理的信息并且可以用诸如缓冲器(未示出)的组件替代。
UE 10的详细配置可以被实施为使得以上所描述的本发明的各个实施例被独立应用或者本发明的两个或更多实施例被同时应用。这里为了清楚将不描述多余事项。
在所描述的本发明的各个实施例中，虽然BS已经主要被描述为下行链路发送实体或上行链路接收实体的示例，并且UE已经被描述为下行链路接收实体或上行链路发送实体的示例，但是本发明的范围并不局限于此。例如，BS的描述同样可以在小区、天线端口、天线端口组、远程无线电头端(RRH)、发送点、接收点、接入点或中继是去往UE的下行链路发送实体或者来自UE的上行链路接收实体时被应用。此外，通过本发明的各个实施例所描述的本发明的原则同样可以被应用于充当去往UE的下行链路发送实体或者来自UE的上行链路接收实体的中继，或者充当去往BS的上行链路发送实体或者来自BS的下行链路接收实体的中继。
本发明的实施例可以通过各种手段来实施，例如硬件、固件、软件或者它们的组合。
在硬件配置中，根据本发明实施例的方法可以由一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器等来实施。
在固件或软件配置中，根据本发明实施例的方法可以以执行以上所描述的功能或操作的模块、过程、功能等的形式来实施。软件代码可以被存储在存储器单元中并且由处理器来执行。存储器单元可以位于处理器的内部或外部并且可以经由各种已知手段向处理器发送数据和从处理器接收数据。
以上所描述的实施例以指定形式构成本发明的组件和特征的组合。除非以其它方式明确提及，否则可以认为每个组件或特征是选择性的。每个组件或特征可以以并不与其它组件或特征组合的形式来实施。另外，一些组件和/或特征可以被组合以配置本发明的实施例。本发明的实施例中所描述的操作的顺序可以改变。施例的一些组件或特征可以被包括在另一个实施例中或者可以用本发明的相对应组件或特征替代。对于本领域技术人员而言明显的是，在所附权利要求中并未相互明确引用的权利要求可以作为本发明的实施例而以组合形式呈现，或者在提交申请后通过修改而被包括为新的权利要求。
对于本领域技术人员将会清楚明白的是，本发明可以以其它具体形式来体现而并不背离本发明的精神和实质特性。因此，以上实施例在各方面都要被认为是说明性而非限制性的。本发明的范围应当由所附权利要求的合理解释所确定，并且落入本发明等同范围之内的所有变化处于本发明的范围之内。
工业实用性
本发明的实施例能够应用于各种无线接入系统和广播通信系统。无线接入系统例如包括3GPP系统、3GPP2系统和/或IEEE 802.xx系统。本发明的实施例不仅可以应用于无线接入系统，而且可以应用于采用无线接入系统的所有技术领域。

Claims (16)

1.一种利用准循环低密度奇偶校验(LDPC)码进行编码的方法，所述方法包括：
生成包括高比率码矩阵和单奇偶校验码矩阵的多边LDPC码矩阵；并且
使用所述多边LDPC码矩阵对信号进行编码，
其中，所述单奇偶校验码矩阵通过将用非行正交结构矩阵配置的第一矩阵与用纯行正交结构配置的第二矩阵进行级联而形成。
2.根据权利要求1所述的方法，其中
所述第一矩阵包括关于连续的行具有相同列值的边，并且
所述第二矩阵不包括关于连续的行具有所述相同列值的所述边。
3.根据权利要求1所述的方法，其中
所述第一矩阵包括第一值的行数量以及所述第二矩阵包括第二值的行数量；并且
所述第一值和第二值基于所述单奇偶校验码矩阵的行的总数和所述多边LDPC码的最小码率来确定。
4.根据权利要求3所述的方法，其中
所述第一值由所述单奇偶校验码矩阵的行的总数和所述最小码率的乘积来确定，并且
所述第二值通过从所述单奇偶校验码矩阵的所述行的总数减去所述第一值来确定。
5.根据权利要求1所述的方法，其中
所述第一矩阵包括第一值的行数量以及所述第二矩阵包括第二值的行数量，并且
所述第一值和第二值被确定为将所述第二矩阵分配至从所述单奇偶校验码矩阵中具有预设码率的行开始的行。
6.根据权利要求1所述的方法，其中
所述第一矩阵被配置有22行并且所述第二矩阵被配置有20行。
7.根据权利要求1所述的方法，其中
所述高比率码矩阵被配置有7×17的矩阵结构。
8.根据权利要求7所述的方法，其中
所述高比率码矩阵包括4×4结构的双对角线奇偶矩阵。
9.一种用于利用准循环低密度奇偶校验(LDPC)码进行编码的装置，所述装置包括：
收发器；和
处理器，
其中，所述处理器被配置成生成包括高比率码矩阵和单奇偶校验码矩阵的多边LDPC码矩阵，并且使用所述多边LDPC码矩阵对信号进行编码，并且
其中所述单奇偶校验码矩阵通过将用非行正交结构矩阵配置的第一矩阵和用纯行正交结构配置的第二矩阵进行级联而形成。
10.根据权利要求1所述的装置，其中
所述第一矩阵包括关于连续的行具有相同列值的边，并且
所述第二矩阵不包括关于连续的行具有所述相同列值的所述边。
11.根据权利要求9所述的装置，其中
所述第一矩阵包括第一值的行数量以及所述第二矩阵包括第二值的行数量，并且
所述第一值和第二值基于所述单奇偶校验码矩阵的行的总数和所述多边LDPC码的最小码率来确定。
12.根据权利要求11所述的装置，其中
所述第一值由所述单奇偶校验码矩阵的行的总数和所述最小码率的乘积来确定，并且
所述第二值通过从所述单奇偶校验码矩阵的行的总数减去所述第一值来确定。
13.根据权利要求9所述的装置，其中
所述第一矩阵包括第一值的行数量以及所述第二矩阵包括第二值的行数量，并且
所述第一值和第二值被确定为将所述第二矩阵分配至从所述单奇偶校验码矩阵中具有预设码率的行开始的行。
14.根据权利要求9所述的装置，其中
所述第一矩阵被配置有22行并且所述第二矩阵被配置有20行。
15.根据权利要求9所述的装置，其中
所述高比率码矩阵被配置有7×17的矩阵结构。
16.根据权利要求15所述的装置，其中
所述高比率码矩阵包括4×4结构的双对角线奇偶矩阵。
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