CN110383727B - 用于ldpc码的分层解码方法及其装置 - Google Patents

用于ldpc码的分层解码方法及其装置 Download PDF

Info

Publication number
CN110383727B
CN110383727B CN201780088167.XA CN201780088167A CN110383727B CN 110383727 B CN110383727 B CN 110383727B CN 201780088167 A CN201780088167 A CN 201780088167A CN 110383727 B CN110383727 B CN 110383727B
Authority
CN
China
Prior art keywords
check
nodes
variable
node
syndrome
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780088167.XA
Other languages
English (en)
Other versions
CN110383727A (zh
Inventor
鲁广锡
金东奎
金明镇
李相林
李镐宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Electronics Inc
Original Assignee
LG Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Electronics Inc filed Critical LG Electronics Inc
Publication of CN110383727A publication Critical patent/CN110383727A/zh
Application granted granted Critical
Publication of CN110383727B publication Critical patent/CN110383727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0052—Realisations of complexity reduction techniques, e.g. pipelining or use of look-up tables
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1128—Judging correct decoding and iterative stopping criteria other than syndrome check and upper limit for decoding iterations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/114—Shuffled, staggered, layered or turbo decoding schedules
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H03M13/1188—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal wherein in the part with the double-diagonal at least one column has an odd column weight equal or greater than three
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6575—Implementations based on combinatorial logic, e.g. Boolean circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)

Abstract

公开了一种用于低密度奇偶校验(LDPC)码的改进的分层解码方法及其装置。公开了用于LDPC码的分层解码方法，其能够通过在每一次变量节点更新时对各个校验节点执行征候校验来确定解码是否成功。另外，可使用减少的变量节点来执行征候校验，从而降低解码功耗和解码时间消耗。

Description

用于LDPC码的分层解码方法及其装置
技术领域
本公开涉及在无线通信系统中对信道码进行解码的方法，更具体地，涉及一种用于低密度奇偶校验(LDPC)码的分层解码的方法和设备。
背景技术
无线通信系统已被广泛部署以提供诸如语音通信服务和数据通信服务的各种各样的通信服务。通常，无线接入系统是能够通过共享可用系统资源(例如，带宽、发送功率等)来支持与多个用户的通信的多址系统。例如，多址系统可包括码分多址(CDMA)系统、频分多址(FDMA)系统、时分多址(TDMA)系统、正交频分多址(OFDMA)系统、单载波频分多址(SC-FDMA)系统、多载波频分多址(MC-FDMA)系统等之一。
在广播系统中以及上述通信系统中，必须使用信道码。作为信道码的一般配置方法的示例，发送机可使用编码器对输入符号进行编码并发送编码的符号。例如，接收机可接收编码的符号并对接收的符号进行解码，从而恢复输入符号。在这种情况下，输入符号的大小和编码的符号的大小可根据通信系统而不同地定义。例如，在第3代合作伙伴计划(3GPP)长期演进(LTE)通信系统中使用的用于数据信息的turbo码中，输入符号的大小为最大6144比特，编码的符号的大小为18432(6144*3)比特。对于LTE通信系统的turbo编码，参考3GPP技术规范36.212。
然而，即使当信噪比(SNR)增加时，LTE turbo码的特征在于，由于码的结构，在预定区域之外性能改进不显著。关于此问题，尽管可考虑使用具有低错误率的码，但复杂度增加。
在通信系统中，高错误率可能需要不必要的数据重传并导致信道接收的失败。另外，具有过高复杂度的码可增加基站(BS)和用户设备(UE)的开销并导致发送和接收延迟。特别是，在需要更快速的数据发送和接收的下一代通信系统中，需要解决上述问题。因此，需要在降低错误率的同时具有低复杂度的编码方法。
具体地，随着信息的大小增加，当前LTE turbo码生成错误平层。因此，需要一种满足超可靠无线电(URR)和低延迟无线电(LLR)的信道编码方法。
发明内容
技术问题
为解决传统问题而设计出的本公开的一方面在于提供一种以降低的功耗和延迟对低密度奇偶校验(LDPC)码进行解码的方法。
本公开的另一方面在于提供一种支持上述方法的设备。
本领域技术人员将理解，可利用本公开实现的目的不限于上文具体描述的那些，本公开可实现的上述和其它目的将从以下详细描述更清楚地理解。
技术方案
在本公开的一方面，一种用于在用户设备(UE)处对低密度奇偶校验(LDPC)码进行分层解码的方法包括以下步骤：从输入信号计算对数似然比值；基于似然比值将多个变量节点初始化；以及对基于奇偶校验矩阵和所述多个变量节点的值二者更新多个校验节点以及基于奇偶校验矩阵和所述多个校验节点的值二者更新所述多个变量节点进行迭代，直至基于针对所述多个校验节点的征候(syndrome)校验确定输入信号的解码是成功还是失败。所述迭代包括：依次更新所述多个变量节点，并且每次更新一个变量节点，针对所述多个校验节点执行征候校验，所述多个校验节点与所述多个变量节点之间的联系基于奇偶校验矩阵来确定，并且如果全部所述多个校验节点的征候校验值为0，则确定解码成功。
如果迭代被重复预定次数或以上，则可确定解码失败。
执行征候校验的步骤可包括使用连接到在当前迭代更新的一个变量节点的校验节点的征候校验值以及在先前迭代计算的剩余校验节点的征候校验值来执行征候校验。
可为所述多个校验节点中的每一个设定指示征候校验值的1比特标志。
执行征候校验的步骤可包括通过对连接到所述多个校验节点中的每一个的变量节点的值进行异或XOR运算来执行征候校验。
所述多个校验节点可包括第一校验节点以及在第一校验节点之后的第二校验节点，并且可通过对通过从连接到第二校验节点的变量节点排除连接到第一校验节点的变量节点而获得的剩余变量节点的值进行XOR运算来针对第二校验节点执行征候校验。
在本公开的另一方面，一种UE包括：收发器，其被配置为发送和接收信号；存储器；以及处理器，其被配置为控制收发器和存储器。处理器还被配置为从输入信号计算对数似然比值；基于似然比值将多个变量节点初始化；并且对基于奇偶校验矩阵和所述多个变量节点的值二者更新多个校验节点以及基于奇偶校验矩阵和所述多个校验节点的值二者更新所述多个变量节点进行迭代，直至基于针对所述多个校验节点的征候校验确定输入信号的解码是成功还是失败。所述多个变量节点被依次更新，每次更新一个变量节点，针对所述多个校验节点执行征候校验，所述多个校验节点与所述多个变量节点之间的联系基于奇偶校验矩阵来确定，并且如果所述多个校验节点的征候校验值全部为0，则确定解码成功。
本公开的上述方面仅是本公开的优选实施方式的一部分，本领域技术人员可基于本公开的详细描述来推导并理解反映本公开的技术特征的各种实施方式。
有益效果
本公开的实施方式具有以下效果。
与对LDPC码进行解码的传统方法相比，根据本公开的对LDPC码进行解码的方法的存储器读取次数较少。
此外，根据本公开的对LDPC码进行解码的方法具有低功耗和延迟。
本领域技术人员将理解，可利用本公开实现的效果不限于上文具体描述的那些，可从以下结合附图进行的详细描述更清楚地理解本公开的其它优点。
附图说明
附图被包括以提供对本公开的进一步理解，并且被并入本申请并构成本申请的一部分，附图示出本公开的实施方式并与说明书一起用于说明本公开的原理。附图中：
图1是示出示例性编码过程的流程图。
图2是示出示例性传输块(TB)编码过程的图。
图3是示出示例性递归系统卷积(RSC)编码器的图。
图4是示出LTE turbo编码器的图。
图5是示出根据RSC编码器的示例性网格的图。
图6是示出示例性网格结构的图。
图7是示出示例性结构化奇偶校验矩阵的图。
图8是示出示例性模型矩阵的图。
图9是参考以说明根据移位次数的矩阵变换的图。
图10是示出示例性LDPC码解码方法的流程图。
图11是示出示例性二分图的图。
图12示出使用征候校验的示例性LDPC码解码方法。
图13是示出根据示例的征候校验方法的流程图。
图14是示出根据实施方式的征候校验方法的流程图。
图15a和图15b是示出根据实施方式的征候校验方法的图。
图16a和图16b是示出根据实施方式的层次LDPC解码方法的图。
图17a和图17b是示出根据另一实施方式的层次LDPC解码方法的图。
图18是示出根据本发明的实施方式的BS和UE的配置的图。
具体实施方式
以下技术可应用于使用码分多址(CDMA)、频分多址(FDMA)、时分多址(TDMA)、正交频分多址(OFDMA)、单载波频分多址(SC-FDMA)等的各种无线接入系统。CDMA可通过诸如通用地面无线电接入(UTRA)或CDMA2000的无线电技术来具体实现。TDMA可通过诸如全球移动通信系统(GSM)/通用分组无线电服务(GPRS)/增强数据速率GSM演进(EDGE)的无线电技术来具体实现。OFDMA可通过诸如电气和电子工程师协会(IEEE)802.11(Wi-Fi)、IEEE 802.16(WiMAX)、IEEE 802-20和演进UTRA(E-UTRA)的无线电技术来具体实现。UTRA是通用移动电信系统(UMTS)的一部分。第3代合作伙伴计划(3GPP)长期演进(LTE)是使用E-UTRA的演进UMTS(E-UMTS)的一部分。3GPP LTE在下行链路中采用OFDMA并在上行链路中采用SC-FDMA。LTE-advanced(LTE-A)是3GPP LTE的演进版本。
为了描述清晰，以下描述聚焦于3GPP LTE/LTE-A系统。然而，本发明的技术特征不限于此。提供以下描述中所使用的具体术语以帮助理解本发明。在本发明的范围和精神内，这些具体术语可由其它术语替代。
图1是示出示例性编码过程的流程图。
如图1所示的编码过程可应用于众多信道码，包括LTE通信系统中所使用的turbo码。以下，为了描述方便，将基于根据LTE通信系统的标准规范的术语来描述编码过程。
在图1的示例中，发送机可生成传输块(TB)(步骤S101)。发送机将用于TB的循环冗余校验(CRC)比特添加到TB(步骤S102)。发送机可从添加了CRC比特的TB生成码块(步骤S103)。例如，发送机可基于编码器的输入大小将TB分段为码块。发送机可将CRC比特添加到各个分段的码块(步骤S104)。在这种情况下，码块和码块CRC比特的大小可为6144比特。发送机可针对由码块和码块CRC比特组成的各个块执行编码和调制(步骤S105)。例如，可如前所述应用turbo编码。
可按照图1的编码过程的相反次序执行解码过程。例如，接收机可使用与各个编码器对应的解码器对各个码块进行解码，配置一个最终TB，并对TB执行CRC确认。
例如，输入符号的大小可不同于来自介质访问控制(MAC)层的TB的大小。如果TB的大小大于turbo码的输入符号的最大大小，则TB可被分段为多个码块(CB)。根据LTE通信系统的标准，CB的大小可等于通过从6144比特减去CRC比特而获得的值。turbo码的输入符号可被定义为包括CB和CRC的数据或包括TB(例如，TB的大小小于6144比特)和CRC的数据。CRC比特显著小于6144比特(例如，CRC比特最大为24比特)。因此，在以下描述中，除非另外定义，否则CB可指CB本身或CB和对应CRC比特，TB可指TB本身或TB和对应CRC比特。
图2是示出示例性TB编码过程的图。
图2示出与关于图1的上述编码过程对应的TB 201的编码过程。首先，TB CRC 202被添加到TB 201。TB CRC 202可用于在解码过程期间确认TB 201。接下来，TB 201和TB CRC202被划分为三个CB 203。在此实施方式中，尽管TB 201和TB CRC 202被划分为三个CB203，TB 201可基于编码器205的输入大小被划分为多个CB。
CB CRC 204被添加到相应CB 203。CB CRC 204可用于由接收机确认CB 203。CB203和CB CRC 204可通过相应编码器205和相应调制器205编码。
图3是示出示例性递归系统卷积(RSC)编码器的图。
图3的RSC编码器300可用于turbo编码。在图3中，m表示输入数据，C1表示系统比特流，C2表示编码的比特流。本文中，RSC编码器300具有1/2的码率。
RSC编码器300可通过将编码的输出反馈到非递归、非系统卷积编码器的输入来配置。在图3的实施方式中，编码器300包括两个延迟器301和302。延迟器301和302中的每一个的值D可根据编码方案来确定。延迟器301和302可由存储器或移位寄存器配置。
图4是示出LTE turbo编码器的图。
LTE turbo编码器400的编码方案使用通过两个8状态构成编码器410和420以及一个turbo码内部交织器430实现的并行级联卷积码(PCCC)。
在图4中，turbo编码器400包括第一构成编码器410、第二构成编码器420和turbo码内部交织器430。第一构成编码器410和第二构成编码器420是8状态构成编码器。第一构成编码器410和第二构成编码器420中的每一个具有与图3的RSC编码器相似的结构。第一构成编码器410和第二构成编码器420分别包括三个延迟器411、412和413和三个延迟器421、422、423。
在图4中，D表示基于编码方案确定的值。ck表示turbo编码器400的输入。来自第一构成编码器410和第二构成编码器420的输出分别被表示为zk和z'k。来自turbo码内部交织器430的输出被表示为c'k。通常，延迟器411、412、413、421、422和423中的每一个可将输入值延迟一个时钟。然而，延迟器411、412、413、421、422和423中的每一个可被配置为根据内部配置将输入值延迟超过一个时钟。延迟器411、412、413、421、422和423中的每一个可包括移位寄存器并且可被配置为将输入比特延迟预设时钟，然后通过其输出输入比特。
turbo码内部交织器430可减小可在无线电信道上的信号传输期间产生的突发错误的影响。例如，turbo码内部交织器430可以是多次多项式排列(QPP)交织器。
turbo码是在LTE通信系统中使用的高性能前向纠错(FEC)码。例如，通过turbo码编码的数据块可包括三个子块。一个子块可对应于m比特有效载荷数据。另一子块可包括使用RSC码计算的用于有效载荷的n/2奇偶校验比特。另外，另一子块可包括使用RSC码计算的用于有效载荷数据的排列的n/2奇偶校验比特。例如，上述排列可由交织器执行。因此，奇偶校验比特的两个不同子块可与用于有效载荷的子块一起构成一个块。作为示例，当m等于n/2时，一个块具有1/3的码率。
在第一构成编码器410中，输入ck达到编码的比特zk的过程可被划分为两个路径。这两个路径包括从输入级连接到输出级而没有反馈的第一路径以及从输入级反馈回到输入级的第二路径。
在第一路径上，输入ck、通过延迟器411的输入ck以及通过延迟器411、412和413的输入ck被供应到输出级。第一路径的输入级和输出级之间的关系可被表示为多项式。第一路径的多项式被称为前向生成多项式，并且可被表示为下面指示的下式的g1。
[式1]
g1(D)＝1+D+D3
此外，在第二路径上，输入ck、通过延迟器411和142的输入ck以及通过延迟器411、412和413的输入ck被反馈给输入级。第二路径的多项式被称为递归生成多项式并且可被表示为下面指示的下式的g0。
[式2]
g0(D)＝1+D2+D3
在式1和式2中，“+”表示异或(XOR)，1表示输入经受延迟零次。另外，Dn表示输入经受延迟n次。
图5是示出根据RSC编码器的示例性网格的图。
图5示出图3的RSC编码器的网格的结构。在图5中，Si表示第i输入数据的状态。在图5中，各个圆圈表示节点。节点之间的线表示分支。实线的分支意指输入值1的分支，虚线的分支意指输入值0的分支。分支上的值被表示为m/C1C2(输入值/系统比特，编码的比特)。网格可具有与编码器的存储器的数量成指数比例的状态。例如，如果编码器包括存储器，则网格中可包括2a个状态。
网格是状态机，示出允许两个状态的编码器的状态转变。诸如RSC编码器的卷积编码器可根据网格图来执行编码。由RSC编码器编码的码字可根据基于网格结构的算法来解码。例如，可使用Viterbi或Bahl、Cocke、Jelinek和Raviv(BCJR)算法。
图6是示出示例性网格结构的图。
在图6中，n表示码字的长度。通常，附加比特被添加到输入序列的末尾，从而终止网格。通常，由0组成的序列被称为尾比特。尾比特通过使得网格的一个状态的节点具有值0来终止网格。
在图6中，可考虑输入数据的长度k和尾比特的长度t来确定码字的长度。例如，当码率为R时，码字的长度n可具有值(k+t)/R。通常，尾比特的长度t可被确定为编码器的所有延迟(例如，存储器)可被重置的长度。作为示例，图3的RSC编码器可使用总共两个尾比特。另外，如图4所示的LTE通信的turbo编码器可使用三个尾比特。
与输入数据的长度相比，尾比特具有相对短的长度。如上所述，由于码字的长度与尾比特的长度关联，所以如果码字的长度受限，则可能由于尾比特而发生码率损失。然而，尽管由于尾比特而产生码率损失，但使用尾比特的网格终止由于低计算复杂度和优异的纠错性能而被广泛使用。
打孔是对一部分码字进行打孔的方案。通过打孔，由于一部分码字被打孔，所以部分码字不发送。例如，打孔可用于减小由尾比特的添加导致的码率损失。在这种情况下，接收机可使用与输入数据的长度k和尾比特的长度t之和对应的网格来执行解码。即，接收机可在接收机接收到未被打孔的码字的假设下执行解码。在这种情况下，接收机可将来自与打孔的比特(即，发送机未发送的比特)对应的节点的分支视为不具有输入值。即，假设对应节点的分支的输入数据为0或1的可能性相同。
如上面关于图1所述，用于CB的CRC被添加到CB。CRC可被确定为在要发送的数据除以用作除数的预设校验值之后得到的余数。通常，CRC可被添加到传输数据的末尾。接收机可将接收数据除以预设校验值之后的余数与CRC进行比较，或者确定包括CRC的整个接收数据除以校验值之后的余数是否为0。
如果TB的大小为6144比特，则CRC的大小可最大为24比特。因此，除了CRC比特之外的其它比特可被确定为CB的大小。
接收机可针对各个CB执行解码。此后，接收机可从CB配置TB并通过校验TB的CRC来确定解码是否成功执行。在当前LTE系统中，CB CRC用于早期解码终止。例如，如果一个CB的CRC失败，则接收机可不对其它CB进行解码，并向发送机发送否定确认(NACK)。
在接收到NACK时，发送机可重发传输数据的至少一部分。例如，发送机可重发TB或者一个或更多个CB。作为示例，当发送机重发所有TB时，用于重传的无线电资源可能过度消费。另外，例如，当接收机由于CB CRC的失败而生成NACK时，接收机可向发送机发送关于发生CRC失败的CB的信息(例如，CB的索引)。发送机可通过使用关于CB的信息仅发送发生CRC失败的CB来增加无线电资源的效率。然而，如果CB的数量增加，则用于反馈关于CB的信息(例如，CB的索引)的数据量增加。
在LTE通信系统中，接收机可通过ACK/NACK信号告知发送机数据是否已被成功接收。在频分双工(FDD)的情况下，在第(i+4)子帧中发送对第i子帧中接收的数据的ACK/NACK。如果在第(i+4)子帧中接收到NACK，则可在第(i+8)子帧中执行重传。这是考虑到用于处理TB的时间和用于生成ACK/NACK的时间，因为用于处理TB的信道码处理消耗许多时间。在时分双工(TDD)的情况下，可基于用于处理TB的时间、用于生成ACK/NACK的时间和上行链路子帧分配(例如，TDD上行链路/下行链路配置)来确定ACK/NACK和重传子帧。另外，可使用ACK/NACK捆绑和复用。
如上所述，如果SNR超过预定值，则turbo码显示出有限的错误率改进。作为turbo码的替代，已提出了低密度奇偶校验(LDPC)码。LDPC码是线性块码并用在IEEE802.11n和802.11ac和数字视频广播(DVB)中。LDPC码可包括生成矩阵和奇偶校验矩阵。在LDPC码中，可通过消息比特和生成矩阵的乘法运算来对数据进行编码。通常，在使用LDPC码的通信规范中，可代替生成矩阵使用奇偶校验矩阵。例如，可使用奇偶校验矩阵来对数据进行编码。
可基于生成矩阵G或奇偶校验矩阵H来生成线性块码。线性块码被配置为使得相对于整个码字c，码字c的转置矩阵和奇偶校验矩阵的乘积Hct具有值0。与其它线性块码相同，LDPC码的解码可通过检查奇偶校验矩阵H和码字c的乘积是否为“0”来执行。例如，可通过检查码字c的转置矩阵和奇偶校验矩阵的乘积(即，Hct)是否为0来执行LDPC码的解码。
在LDPC码中，奇偶校验矩阵的大多数元素为0并且与码的长度相比存在少量具有0以外的值的元素。因此，LDPC码可基于概率执行迭代解码。在最初提出的LDPC码中，奇偶校验矩阵以非系统形式定义并且对奇偶校验矩阵的行和列一致地应用小权重。权重可意指包括在行或列中的1的数量。
如上所述，LDPC码的奇偶校验矩阵H中具有0以外的值的元素的密度低。因此，LDPC码具有接近香农定理的极限的性能，同时解码复杂度保持较低。由于该LDPC码的高纠错性能和低解码复杂度，LDPC码适合于高速无线通信。
以下，将描述结构化LDPC码。
如前所述，奇偶校验矩阵H可用于生成LDPC码。矩阵H包括大量的0和少量的1。矩阵H的大小可为105比特或更多。可能需要许多存储器来表达H矩阵。在结构化LDPC码中，矩阵H的元素可被表示为预定大小的子块，如图7所示。在图7中，矩阵H的各个元素表示一个子块。
在IEEE 802.16e标准规范中，子块由一个整数索引指示，以使得用于表达矩阵H的存储器的大小可减小。例如，各个子块可以是预定大小的排列矩阵。
图8是示出示例性模型矩阵的图。
例如，参照IEEE 802.16e标准规范，如果码字的大小为2304并且码率为2/3，则用于对LDPC码进行编码/解码的模型矩阵如图8所示。模型矩阵可意指包括下述至少一个子块的奇偶校验矩阵。在以下描述中，子块可被称为移位次数。模型矩阵可基于将稍后描述的方法扩展为奇偶校验矩阵。因此，基于特定模型矩阵的编码和解码意指基于通过扩展模型矩阵而生成的奇偶校验矩阵的编码和解码。
在图8中，索引“-1”指示预设大小的零矩阵。索引“0”指示预设大小的单位矩阵。除了“-1”和“0”之外的正索引指示移位次数。例如，表示为索引“1”的子块可意指通过将单位矩阵在特定方向上移位一次而获得的矩阵。
图9是参考以说明根据移位次数的矩阵变换的图。
例如，图9示出子块的大小为4行和4列的情况。在图9中，子块从单位矩阵向右移位三次。在这种情况下，在结构化LDPC码的奇偶校验矩阵中，子块可使用整数索引“3”来表示。
通常，可通过从奇偶校验矩阵H生成生成矩阵G并使用该生成矩阵对信息比特进行编码来执行LDPC码的编码。为了生成生成矩阵G，针对奇偶校验矩阵H执行高斯约化以配置[PT:I]形式的矩阵。如果信息比特的数量为k并且编码的码字的大小为n，则矩阵P是包括k行和n-k列的矩阵，矩阵I是具有大小k的单位矩阵。
如果奇偶校验矩阵H具有[PT:I]的形式，则生成矩阵G具有[I:PT]的形式。如果对k信息比特进行编码，则编码的信息比特可被表示为1行和k列的矩阵x。在这种情况下，码字c是具有[x:xP]形式的xG。本文中，x表示信息部分(或系统部分)，xP表示奇偶校验部分。
另外，通过将矩阵H设计为特定结构而不使用高斯约化，信息比特可直接从矩阵H编码，而不推导矩阵G。对于上述矩阵H和矩阵G的结构，矩阵G和矩阵H的转置矩阵的乘积具有值0。利用这种特性以及信息比特和码字之间的关系，可通过将奇偶校验比特添加到信息比特的末尾来获得码字。
图10是示出示例性LDPC码解码方法的流程图。
在通信系统中，编码的数据在通过无线电信道的过程中包括噪声。因此，码字c在接收机中被表示为包括噪声的码字c'。接收机针对所接收的信号执行解复用和解调(步骤S1000)并将解码参数初始化(步骤S1005)。接收机更新校验节点和变量节点(步骤S1010和S1015)并执行征候(syndrome)校验(步骤S1020)。即，可通过检查c'HT是否为0来结束解码过程。如果c'HT为0，则来自c'的前k比特可被确定为信息比特x。如果c'HT不为0，则可通过基于诸如和积算法的解码方案搜索满足c'HT为0的条件的c'来恢复信息比特x。
图11是示出示例性二分图的图。
在图11中，左侧节点v0、v1、…、v11表示变量节点，右侧节点c1、c2、…、c6表示校验节点。在图11的示例中，为了描述方便，聚焦于变量节点v0和校验节点c1示出二分图。图11的二分图的连线可被称为边缘。图11的二分图可生成自Hct。因此，在图11中，来自变量节点v0的边缘对应于奇偶校验矩阵H的第一列，来自校验节点c1的边缘对应于矩阵H的第一行。
如上所述，为了成功执行解码，奇偶校验矩阵H和码字矩阵c的转置矩阵的乘积应该具有值“0”。因此，连接到一个校验节点的变量节点的值应该为0。因此，在图11中，连接到校验节点c1的变量节点v0、v1、v4、v6、v9、v11的异或OR(XOR)值应该为“0”。征候校验意指校验连接到各个校验节点的变量节点的XOR值是否为0。
在增强移动宽带(eMBB)通信环境中，可使用LDPC码。例如，LDPC码可用于数据信道。与之相关，已提出了代替CRC使用征候校验的LDPC码解码方法。然而，当在重复的解码期间执行征候校验时，每次征候校验均需要读取存储变量节点的对数似然比的存储器。因此，由存储器读取导致的功耗和延迟可增加。
和积算法用作容量逼近码(例如，turbo码或LDPC码)的标准解码算法。作为使用和积算法的解码方法，使用置信传播算法。在分层置信传播算法中，依次处理和积算法的校验节点和变量节点的运算以用于LDPC码的解码。因此，在分层置信传播算法中，第一变量节点的概率值被传递到连接到第一变量节点的校验节点，并且基于传递到各个校验节点的概率值计算的附加信息值被传递到连接到各个校验节点的变量节点。基于所传递的附加信息值依次执行对其它变量节点的更新。因此，可更新所有变量节点的概率值。
由于分层置信传播算法依次更新变量节点，已经更新的变量节点的概率值可用于特定变量节点的更新。然而，使用分层置信传播算法的解码的缺点在于，解码时间相对于洪水置信传播算法按照码字长度增加。例如，解码时间可增加码字长度的N倍。
图12是使用征候校验的示例性LDPC码解码方法的流程图。
接收机从信道计算对数似然比(LLR)值(S1201)。例如，接收机可计算所接收的输入信号或码字的LLR值。尽管图12中未示出，接收机可使用LLR值将变量节点初始化。另外，接收机将参数Itr的值初始化为0(S1202)。参数Itr是指示重复次数的参数。接收机基于变量节点的值来更新各个校验节点(S1203)。例如，可通过奇偶校验矩阵基于与各个校验节点关联的变量节点的值来更新各个校验节点。接收机可更新变量节点(S1204)。例如，接收机可通过奇偶校验矩阵基于与变量节点关联的校验节点的值(例如，校验节点的LLR值)来更新各个变量节点。
接收机确定参数Itr的值是否小于预设最大值(S1205)。如果参数Itr的值小于最大值，则接收机可确定征候校验是否成功(S1206)。例如，接收机可使用奇偶校验矩阵针对校验节点执行征候校验。例如，可根据参照图9至图11描述的方法来执行征候校验。如果征候校验成功，则解码可被视为成功。然后，解码可结束。然而，如果征候校验失败，则接收机可将参数Itr的值增加1并重复步骤S1203至S1205。然而，当重复次数达到预设最大值时，接收机可将解码视为失败。例如，如果解码失败，则接收机可结束解码并向发送机发送否定确认(NACK)和/或重传请求。
图13是示出根据示例的征候校验方法的流程图。
参照图13，下面将详细描述征候校验方法。图13所示的征候校验方法可对应于图12的步骤S1206。
首先，接收机可将参数N设定为初始值1(S1301)。然后，接收机可更新连接到奇偶校验矩阵的第N列的校验节点(S1302)。即，接收机可更新与奇偶校验矩阵的第N列中具有值1的元素对应的校验节点的值。此外，接收机可更新连接到更新的校验节点的变量节点(S1303)。
随后，接收机可确定N的值是否等于奇偶校验矩阵的列数(S1304)。如果N的值小于奇偶校验矩阵的列数，则接收机可将N的值增加1(S1305)并重复步骤S1302至S1304。因此，可依次更新与奇偶校验矩阵的所有列对应的校验节点和变量节点。
如果N的值等于奇偶校验矩阵的列数，则接收机可通过对奇偶校验矩阵执行征候校验来确定解码是否成功(S1306)。例如，接收机可使用校验节点的硬决策LLR值来执行征候校验。
如上面参照图12和图13所述，因此，所有节点在每次迭代时经受更新和征候校验。因此，用于存储器读取和处理的功耗和时间可增加。
现在，将描述可减少功耗和解码时间的解码方法。
图14是示出根据实施方式的征候校验方法的流程图。
图14的征候校验方法可对应于图12的步骤S1206。
首先，接收机可将参数N设定为初始值1(S1401)。然后，接收机可更新连接到奇偶校验矩阵的第N列的校验节点(S1402)。即，接收机可更新与奇偶校验矩阵的第N列中具有值1的元素对应的校验节点的值。另外，接收机可更新连接到更新的校验节点的变量节点(S1403)。
与图13的示例不同，在更新变量节点(S1403)之后，在本实施方式中，接收机确定针对奇偶校验矩阵的征候校验是否成功(S1404)。与图13的示例不同，在更新整个奇偶校验矩阵的校验节点和变量节点之前执行征候校验。因此，甚至在更新奇偶校验矩阵的所有列的校验节点和变量节点之前，如果征候校验成功，则接收机可确定解码成功并终止解码。因此，解码的时间和功耗可减少。
如果在步骤S1404中征候校验失败，则接收机可确定N的值是否等于奇偶校验矩阵的列数(S1405)。如果N的值小于奇偶校验矩阵的列数，则接收机可将N的值增加1(S1406)并重复步骤S1402至S1405。因此，可依次更新与奇偶校验矩阵的所有列对应的校验节点和变量节点。
如果N的值等于奇偶校验矩阵的列数，则接收机可通过对奇偶校验矩阵执行征候校验来确定解码是否成功(S1407)。例如，接收机可使用校验节点的硬决策LLR值来执行征候校验。
在图14中，步骤S1407可被省略。这是因为已经在步骤S1404中执行征候校验。在这种情况下，可在步骤S1404中确定解码是否成功。
图15a和图15b是示出根据实施方式的征候校验方法的图。
图15a和图15b是根据实施方式的二分图。在图15a和图15b中，左侧节点表示变量节点v1、v2、v3、v4和v5，右侧节点表示校验节点c1、c2、c3和c4。此外，变量节点v1、v2、v3、v4和v5中的数字表示变量节点的当前值。此外，可通过对连接到校验节点c1、c2、c3和c4的变量节点v1、v2、v3、v4和v5的值进行XOR运算来对校验节点c1、c2、c3和c4执行征候校验。在图15a和图15b中，“+”可表示XOR运算。
对于征候校验，依次更新各个变量节点和各个校验节点，如上面参照图13和图14所述。例如，由于先前解码期间的征候校验的失败，可再次执行解码。在这种情况下，可从变量节点v1依次更新数据。图15a是更新变量节点v1之前的二分图。在图15a中，变量节点v1、v2和v3的值在校验节点c1处进行XOR运算。在图15a中，校验节点c1的值为1。
图15b是第一变量节点v1和连接到第一变量节点v1的校验节点c1被更新的二分图。随着变量节点的依次更新，在图15b中变量节点v1的值被更新为0。另外，连接到更新的变量节点的校验节点被更新。在图15b中，变量节点v1仅连接到校验节点c1。因此，仅更新校验节点c1的值。如图15b所示，在更新之后，校验节点c1、c2、c3和c4全部具有值0。
如上所述，由于已在先前解码中针对所有校验节点执行了征候校验，所以接收机可知道更新的校验节点以外的剩余校验节点的征候值。因此，接收机可确认每一个校验节点的征候值为0，并且可终止解码。
例如，可设定各个校验节点的标志比特。例如，可为在先前解码步骤中具有非零征候值的校验节点(即，在征候校验中失败的校验)设定标志。此外，当校验节点的征候值根据变量节点的更新变为0时，可释放对应标志。因此，通过仅检查设定了标志的校验节点的征候值，接收机可执行征候校验而无需检查所有校验节点的征候值。
此外，上面参照图13所描述的传统征候校验方法连续地更新剩余变量节点和校验节点。因此，由于接收机在更新所有变量节点和校验节点之后执行征候校验，所以传统征候校验方法增加了解码的时间和功耗。
图16a和图16b是示出根据实施方式的层次LDPC解码方法的图。
图16a和图16b是根据实施方式的二分图。在图16a和图16b中，左侧节点是变量节点v1、v2、v3、v4和v5，右侧节点是校验节点c1、c2、c3和c4。另外，可通过对连接到校验节点c1、c2、c3和c4的变量节点v1、v2、v3、v4和v5的值进行XOR运算来针对校验节点c1、c2、c3和c4执行征候校验。在图16a和图16b中“+”可表示XOR运算。
在图16a中，为了更新校验节点，需要读取与连接到校验节点的所有变量节点对应的存储器。参照图16a，当更新变量节点v4时，更新连接的校验节点c2、c3和c4。例如，为了计算更新的校验节点c4的征候值，需要读取与变量节点v2、v3、v4和v5对应的存储器。
为了减少用于更新校验节点的存储器读取次数，可使用与图16a中不同的用于确定征候值的关系表达式。参照图16b，用于确定校验节点的征候值的关系表达式可被修改为不包括连接到该校验节点之前的校验节点的变量节点。
在图16b中，通过对不与校验节点c1交叠的变量节点的值进行XOR运算来确定c2′的征候值。例如，连接到前一校验节点的变量节点集合可被称为第一集合。另外，连接到前一校验节点之后的校验节点的变量节点集合可被称为第二集合。在这种情况下，修改的后一校验节点的征候值可通过包括在第一集合与第二集合的差中的变量节点来确定。
在图16b中，由于校验节点c1是第一节点，所以其具有与图16a中相同的关系表达式。然而，校验节点c2′具有从图16a中移除变量节点v2的关系表达式。
参照图16b，例如，变量节点v4被更新。在这种情况下，更新连接到变量节点v4的校验节点c2′、c3′和c4′。根据图16b的修改的关系表达式，连接到校验节点c2′、c3′和c4′的变量节点分别是v4、v5、v2和v3。
图17a和图17b是示出根据另一实施方式的层次LDPC解码方法的图。
图17a和图17b是根据实施方式的二分图。在图17a和图17b中，左侧节点是变量节点v1、v2、v3、v4和v5，右侧节点是校验节点c1、c2、c3和c4。另外，可通过对连接到校验节点c1、c2、c3和c4的变量节点v1、v2、v3、v4和v5的值进行XOR运算来针对校验节点c1、c2、c3和c4执行征候校验。在图17a和图17b中“+”可表示XOR运算。
在图17a中，图16a所示的校验节点的次序改变。这样做是为了使用于计算校验节点的征候值的变量节点的数量最小化。如上面参照图16b所描述的修改关系表达式的方法可被应用于图17a中次序改变的校验节点。即，改变的校验节点可从其关系表达式移除与位于其之前的校验节点交叠的变量节点。
图17b示出根据上面关于图17a所描述的方法的修改的关系表达式。在校验节点c3'的修改的关系表达式的情况下，校验节点c3'不连接到任何变量节点。因此，可如图17b所示通过减少连接到校验节点的变量节点的数量获得以下效果。如上所述，为了对各个校验节点的征候校验，从存储器读取连接到各个征候校验的各个变量节点的值。因此，可通过减少连接到各个校验节点的变量节点的数量来减少存储器读取次数。考虑到解码器中用于存储器读取的功耗具有相对高的比例，所以这可大大降低存储器的功耗。另外，可通过减少存储器读取次数而减少解码时间和延迟。此外，例如，可使用流水线，以减少解码延迟。当使用流水线时，在连接到校验节点的变量节点完全更新之后，更新的值用于解码。在这种情况下，解码时间和延迟可进一步减少。
在图17a所示的情况下，例如，当变量节点v1被更新时，可检查连接到变量节点v1的校验节点c1的征候值。因此，读取连接到校验节点c1的变量节点v1、v2和v3的值。因此，更新一个变量节点需要读取与连接到对应变量节点的校验节点关联的所有变量节点的值。在图17a的情况下，下表1中列出了根据各个变量节点的更新而需要读取的变量节点。
[表1]
Figure BDA0002195565940000161
在图17b所示的情况下，下表2中列出了根据各个变量节点的更新而需要读取的变量节点。
[表2]
Figure BDA0002195565940000162
在图17a的情况下，因此，当所有变量节点被更新时，变量节点需要33次存储器读取以用于征候校验。另一方面，在图17b的情况下，需要24次存储器读取。因此，存储器读取次数可大大减少。
在上述实施方式中，可基于似然比确定变量节点的值。因此，上述实施方式可被应用于和积算法以及最小和算法(例如，Viterbi算法)。
图18是示意性地示出根据本发明的实施方式的适用图1至图17b中所描述的本发明的实施方式的装置的配置的图。
参照图18，根据本发明的BS 10可包括接收模块11、发送模块12、处理器13、存储器14以及多个天线15。发送模块12可向外部装置(例如，UE)发送各种信号、数据和信息。接收模块11可从外部装置(例如，UE)接收各种信号、数据和信息。接收模块11和发送模块12可被称为收发器。处理器13可控制BS 10的总体操作。多个天线15可根据例如2维天线布置来配置。
根据本发明的示例的BS 10的处理器13可被配置为根据本发明中所提出的示例来接收信道状态信息。BS 10的处理器13处理由BS 10接收的信息以及要发送到BS10外部的信息。存储器14可将所处理的信息存储预定时间并且可由诸如缓冲器(未示出)的组件替代。
参照图18，根据本发明的UE 20可包括接收模块21、发送模块22、处理器23、存储器24以及多个天线25。使用多个天线25意指UE 20支持使用多个天线25的多输入多输出(MIMO)发送和接收。发送模块22可向外部装置(例如，BS)发送各种信号、数据和信息。接收模块21可从外部装置(例如，BS)接收各种信号、数据和信息。接收模块21和发送模块22可被称为收发器。处理器23可控制BS 10的总体操作。
根据本发明的示例的UE 10的处理器23可被配置为根据本发明中所提出的示例来发送信道状态信息。UE 20的处理器23处理由UE 20接收的信息以及要发送到UE10外部的信息。存储器24可将所处理的信息存储预定时间并且可由诸如缓冲器(未示出)的组件替代。
UE 10的详细配置可被实现为使得本发明的上述各种实施方式独立地应用或者本发明的两个或更多个实施方式同时应用。为了清晰，本文中将不再描述冗余事项。
在本发明的所描述的各种实施方式中，尽管BS主要被描述为下行链路发送实体或上行链路接收实体的示例并且UE主要被描述为下行链路接收实体或上行链路发送实体的示例，但本发明的范围不限于此。例如，当小区、天线端口、天线端口组、远程无线电头端(RRH)、发送点、接收点、接入点或中继器是到UE的下行链路发送实体或从UE的上行链路接收实体时，可相同地应用BS的描述。另外，通过本发明的各种实施方式描述的本发明的原理可相同地应用于充当到UE的下行链路发送实体或从UE的上行链路接收实体的中继器，或者充当到BS的上行链路发送实体或从BS的下行链路接收实体的中继器。
本发明的实施方式可通过例如硬件、固件、软件或其组合的各种手段来实现。
在硬件配置中，根据本发明的实施方式的方法可通过一个或更多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器或微处理器实现。
在固件或软件配置中，根据本发明的实施方式的方法可被实现为执行上述功能或操作的模块、过程、函数等的形式。软件代码可被存储在存储器单元中并由处理器执行。存储器单元可位于处理器内部或外部，并且可经由各种已知手段向处理器发送数据以及从处理器接收数据。
上述实施方式是本发明的组件和特征按照规定形式的组合。除非另外明确地提及，否则各个组件或特征可被视为选择性的。各个组件或特征可按照不与其它组件和特征组合的形式执行。此外，一些组件和/或特征可被组合以配置本发明的实施方式。本发明的实施方式中所描述的操作次序可改变。实施方式的一些组件或特征可被包括在另一实施方式中，或者可由本发明的对应组件或特征代替。对于本领域技术人员而言显而易见的是，在所附权利要求中彼此未明确引用的权利要求可作为本发明的实施方式组合呈现，或者在本申请提交之后通过后续修改作为新权利要求而被包括。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神和基本特性的情况下，本发明可按照其它特定形式具体实现。因此，上述实施方式在所有方面均将被认为是例示性的而非限制性的。本发明的范围应该由所附权利要求的合理解释来确定，并且落入本发明的等同范围内的所有改变在本发明的范围内。
工业实用性
本公开的实施方式适用于各种无线接入系统和广播通信系统。例如，各种无线接入系统包括3GPP系统、3GPP2系统和/或IEEE 802.xx系统。本公开的实施方式适用于各种无线接入系统找到其用途的所有技术领域以及各种无线接入系统。

Claims (4)

1.一种用于在用户设备UE处对低密度奇偶校验LDPC码进行分层解码的方法，该方法包括以下步骤：
从输入信号计算对数似然比值；
基于所述似然比值将多个变量节点初始化；以及
执行迭代过程，所述迭代过程包括校验节点更新和变量节点更新，其中，基于奇偶校验矩阵和所述多个变量节点的值二者针对多个校验节点执行所述校验节点更新，并基于所述奇偶校验矩阵和所述多个校验节点的值二者针对所述多个变量节点执行所述变量节点更新，并且其中，所述迭代过程被执行直至基于针对所述多个校验节点的征候校验确定所述输入信号的解码是成功还是失败，
其中，所述迭代过程的每一次迭代循环包括：
通过所述变量节点更新从所述多个变量节点中确定其值在当前迭代循环中实际改变的特定变量节点；
仅针对所述多个校验节点中与所述特定变量节点关联的特定校验节点执行征候校验，其中，所述多个校验节点与所述多个变量节点之间的关联基于所述奇偶校验矩阵来确定；以及
基于通过针对所述特定校验节点执行所述征候校验而得到的部分征候校验值是否全部为0来确定所述解码是否成功。
2.根据权利要求1所述的方法，其中，如果在所述迭代过程期间统计的迭代循环的总次数大于预定次数，则确定所述解码失败。
3.根据权利要求1所述的方法，其中，执行征候校验的步骤包括通过对所述特定变量节点的值进行异或XOR运算来执行所述征候校验。
4.一种用户设备UE，该UE包括：
收发器，该收发器被配置为发送和接收信号；
存储器；以及
处理器，该处理器被配置为控制所述收发器和所述存储器，
其中，所述处理器还被配置为：
从输入信号计算对数似然比值；
基于所述似然比值将多个变量节点初始化；并且
执行迭代过程，所述迭代过程包括校验节点更新和变量节点更新，其中，基于奇偶校验矩阵和所述多个变量节点的值二者针对多个校验节点执行所述校验节点更新，并基于所述奇偶校验矩阵和所述多个校验节点的值二者针对所述多个变量节点执行所述变量节点更新，并且其中，所述迭代过程被执行直至基于针对所述多个校验节点的征候校验确定所述输入信号的解码是成功还是失败，并且
其中，在所述迭代过程的每一次迭代循环中，所述处理器执行以下操作：
通过所述变量节点更新从所述多个变量节点中确定其值在当前迭代循环中实际改变的特定变量节点；
仅针对所述多个校验节点中与所述特定变量节点关联的特定校验节点执行征候校验，其中，所述多个校验节点与所述多个变量节点之间的关联基于所述奇偶校验矩阵来确定；以及
基于通过针对所述特定校验节点执行所述征候校验而得到的部分征候校验值是否全部为0来确定所述解码是否成功。
CN201780088167.XA 2017-03-09 2017-03-09 用于ldpc码的分层解码方法及其装置 Active CN110383727B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/KR2017/002546 WO2018164297A1 (ko) 2017-03-09 2017-03-09 Ldpc 코드의 계층적 복호화 방법 및 이를 위한 장치

Publications (2)

Publication Number Publication Date
CN110383727A CN110383727A (zh) 2019-10-25
CN110383727B true CN110383727B (zh) 2022-01-11

Family

ID=63447922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780088167.XA Active CN110383727B (zh) 2017-03-09 2017-03-09 用于ldpc码的分层解码方法及其装置

Country Status (5)

Country Link
US (1) US11206042B2 (zh)
EP (1) EP3595203B1 (zh)
JP (1) JP6821825B2 (zh)
CN (1) CN110383727B (zh)
WO (1) WO2018164297A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102525414B1 (ko) * 2020-07-29 2023-04-25 한국전자통신연구원 LDPC(low-density parity-check) 부호의 복호화 방법 및 장치
CN114415817B (zh) * 2020-10-28 2024-05-07 北京小米移动软件有限公司 显示控制方法、电子设备及存储介质
EP4329202A1 (en) 2021-05-25 2024-02-28 Samsung Electronics Co., Ltd. Neural network-based self-correcting min-sum decoder and electronic device comprising same
US11817952B2 (en) * 2022-01-31 2023-11-14 Dialog Semiconductor (Uk) Limited Systems and methods for providing end-to-end data protection

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101595644A (zh) * 2005-12-27 2009-12-02 Lg电子株式会社 使用信道码解码的设备和方法
JP2011055168A (ja) * 2009-08-31 2011-03-17 Fujitsu Ltd 復号化装置及び復号化方法
US8984376B1 (en) * 2013-03-14 2015-03-17 Pmc-Sierra Us, Inc. System and method for avoiding error mechanisms in layered iterative decoding
CN104769556A (zh) * 2012-10-11 2015-07-08 美光科技公司 更新可靠性数据
US9136877B1 (en) * 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
CN105390162A (zh) * 2014-08-25 2016-03-09 三星电子株式会社 包括纠错解码器的存储装置和纠错解码器的操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005045735A (ja) * 2003-07-25 2005-02-17 Sony Corp 符号検出装置及び方法、復号装置及び方法、並びに情報処理装置及び方法
JP2009100222A (ja) 2007-10-16 2009-05-07 Toshiba Corp 低密度パリティ検査符号の復号装置およびその方法
JP5790029B2 (ja) * 2011-03-01 2015-10-07 ソニー株式会社 復号装置、復号方法、およびプログラム
US8826096B2 (en) 2011-12-29 2014-09-02 Korea Advanced Institute Of Science And Technology Method of decoding LDPC code for producing several different decoders using parity-check matrix of LDPC code and LDPC code system including the same
KR101968746B1 (ko) * 2011-12-30 2019-04-15 삼성전자주식회사 저장 장치로부터 데이터를 읽는 읽기 방법, 에러 정정 장치, 그리고 에러 정정 코드 디코더를 포함하는 저장 시스템
US9141467B2 (en) * 2012-03-23 2015-09-22 Samsung Electronics Co., Ltd. Semiconductor memory system including Reed-Solomon low density parity check decoder and read method thereof
KR101926608B1 (ko) * 2012-08-27 2018-12-07 삼성전자 주식회사 경 판정 디코딩 방법 및 이를 이용한 저밀도 패리티 체크 디코더
US9191256B2 (en) 2012-12-03 2015-11-17 Digital PowerRadio, LLC Systems and methods for advanced iterative decoding and channel estimation of concatenated coding systems
KR102556479B1 (ko) 2015-03-20 2023-07-17 에스케이하이닉스 주식회사 Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
US9977713B2 (en) 2015-03-20 2018-05-22 SK Hynix Inc. LDPC decoder, semiconductor memory system and operating method thereof
US20170134048A1 (en) * 2015-11-10 2017-05-11 Samsung Electronics Co., Ltd. Message-passing based decoding using syndrome information, and related methods
KR20200004195A (ko) * 2018-07-03 2020-01-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이의 동작 방법
WO2021049888A1 (en) * 2019-09-10 2021-03-18 Samsung Electronics Co., Ltd. Method and apparatus for data decoding in communication or broadcasting system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101595644A (zh) * 2005-12-27 2009-12-02 Lg电子株式会社 使用信道码解码的设备和方法
JP2011055168A (ja) * 2009-08-31 2011-03-17 Fujitsu Ltd 復号化装置及び復号化方法
CN104769556A (zh) * 2012-10-11 2015-07-08 美光科技公司 更新可靠性数据
US8984376B1 (en) * 2013-03-14 2015-03-17 Pmc-Sierra Us, Inc. System and method for avoiding error mechanisms in layered iterative decoding
US9136877B1 (en) * 2013-03-15 2015-09-15 Sandisk Enterprise Ip Llc Syndrome layered decoding for LDPC codes
CN105390162A (zh) * 2014-08-25 2016-03-09 三星电子株式会社 包括纠错解码器的存储装置和纠错解码器的操作方法

Also Published As

Publication number Publication date
EP3595203B1 (en) 2021-11-10
JP6821825B2 (ja) 2021-01-27
EP3595203A4 (en) 2020-12-02
US20210218418A1 (en) 2021-07-15
CN110383727A (zh) 2019-10-25
US11206042B2 (en) 2021-12-21
WO2018164297A1 (ko) 2018-09-13
EP3595203A1 (en) 2020-01-15
JP2020511079A (ja) 2020-04-09

Similar Documents

Publication Publication Date Title
KR102131834B1 (ko) Qc ldpc 코드의 레이트 매칭 방법 및 이를 위한 장치
US10903857B2 (en) Data retransmission method for polar code, and device therefor
US10116332B2 (en) Method for configuring circular buffer including outer code parity and apparatus therefor
US20170279464A1 (en) Method of ldpc code encoding for reducing signal overhead and apparatus therefor
US11777525B2 (en) Method for transmitting LDPC code using row-orthogonal and apparatus therefor
KR101998199B1 (ko) 다중 ldpc 코드에서 ldpc 베이스 코드를 선택하는 방법 및 이를 위한 장치
CN110383727B (zh) 用于ldpc码的分层解码方法及其装置
US10819372B2 (en) Method for dividing transport block of LDPC code and apparatus therefor
US11082060B2 (en) LPDC code transmission method using row-orthogonal structure and apparatus therefor
US10756761B2 (en) Method for dividing carrying block of LDPC code and apparatus therefor
KR101835341B1 (ko) Sc-ldpc 코드의 쌍방향 슬라이딩 윈도우 복호 방법 및 이를 위한 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant