JP2019528566A - 半導体構造を製作する方法 - Google Patents

半導体構造を製作する方法 Download PDF

Info

Publication number
JP2019528566A
JP2019528566A JP2019504704A JP2019504704A JP2019528566A JP 2019528566 A JP2019528566 A JP 2019528566A JP 2019504704 A JP2019504704 A JP 2019504704A JP 2019504704 A JP2019504704 A JP 2019504704A JP 2019528566 A JP2019528566 A JP 2019528566A
Authority
JP
Japan
Prior art keywords
layer
silicon nitride
conformal oxide
oxide
nitride patterned
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019504704A
Other languages
English (en)
Other versions
JP6759520B2 (ja
Inventor
ビック−イェン グェン，
ビック−イェン グェン，
グウェルタズ ゴーダン，
グウェルタズ ゴーダン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2019528566A publication Critical patent/JP2019528566A/ja
Application granted granted Critical
Publication of JP6759520B2 publication Critical patent/JP6759520B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/132—Integrated optical circuits characterised by the manufacturing method by deposition of thin films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Optical Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Lasers (AREA)
  • Semiconductor Memories (AREA)

Abstract

本発明は、半導体構造を製作する方法、及びフォトニックデバイスに関し、本方法は、窒化ケイ素パターン化層（１０２）をキャリア基板（１０１）上に設けるステップと、共形酸化物の第１の層（１０３）を窒化ケイ素パターン化層（１０２）上に設けて、第１の層が前記窒化ケイ素パターン化層を完全に覆うようにする、ステップと、共形酸化物の第１の層（１０３）を窒化ケイ素パターン化層（１０２）の上方で所定の厚さに平坦化して、平坦化酸化物層（１０３’）を形成するステップと、を含む。共形酸化物の第１の層（１０３）を平坦化するステップの後に、本方法は、窒化ケイ素パターン化層（１０２）を清浄化し、ディッシング高さを有するディッシングの生じた窒化ケイ素パターン化層（１０２’）を形成するステップと、その後、共形酸化物の第２の層（１０４）をディッシングの生じた窒化ケイ素層（１０２’）の上又は上方に設けるステップと、をさらに含む。【選択図】 図１

Description

本発明は、能動及び受動パターン化半導体デバイスの共集積に関する。詳細には、本発明は、窒化ケイ素パターン化層を備えるフォトニック適用物のための半導体構造を製作する方法であって、窒化ケイ素パターン化層が受動デバイスを形成する、方法に関する。
層転写技術を用いた半導体構造の３次元（３−Ｄ）集積は、複数の機能を備える半導体デバイスの将来の発展のために有望と考えられる。このようなデバイスは、異なるレベルにおいて、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、ＳＴＩ）パターンなどの窒化ケイ素（ＳｉＮ）パターン化層若しくは構造、トランジスタのゲートスタック内に存在するＳｉＮパターン、導波路として機能するＳｉＮパターン化層、又は同様のものを備え得る。
さらに、特に、フォトニック適用物のためには、一方における能動シリコン（Ｓｉ）デバイスと他方における受動ＳｉＮパターン化デバイスとの接合を介した共集積がさらなる発展のために有望と思われる。これらの適用物においては、ＳｉＮが、パターン化構造のために典型的に好ましい材料である。これは、ＳｉＮが、温度の関数として低い伝搬損失及び実質的に一定の光学特性を呈するためである。国際公開第２０１４／００９０２９Ａ１号は、能動Ｓｉ及び受動ＳｉＮパターン化構造を有するフォトニック回路を製作する既知の方法を開示している。
しかし、このような３次元集積方法は、ＳｉＮ「導波路」を介して接合された層内のデバイス（能動シリコンデバイス）の間の光結合が重要であるフォトニックデバイスの性能のために特に重要である、厚さの均一性に関する非常に厳しい要求を有する。
それゆえ、非常に薄く、なおかつ非常に均一であることを必要とする、接合層、又は平坦化共形酸化物、通例、二酸化ケイ素（ＳｉＯ２）でＳｉＮパターン化構造を覆うことが、この観点からの大きな課題である。
通例、国際公開第２０１４／００９０２９Ａ１号に開示されているように、層転写技術を用いてフォトニック回路を製作するための半導体構造の３次元集積の既知の方法は、Ｓｉウェハ上の高屈折率導波路ＳｉＮ層をパターニングして、受動フォトニック構造を有するパターンニングされた高屈折率導波路層を生成し、次に、パターン化層を共形酸化物（ＳｉＯ２）と共に平坦化し、平坦化酸化物層の前及び／又は後にパターン化層をアニールして、アニールされ、パターン化された高屈折率導波路層及び平坦化酸化物層を生成することによって開始する。次に、構造は平坦化酸化物層において、分離可能な単結晶Ｓｉ層を有するドナーＳｉウェハに接合され、次に、ドナーウェハの基板が除去される。次に、アニールされ、パターン化された高屈折率導波路層の（平坦化酸化物層の）上に残された単結晶Ｓｉ層内の能動フォトニックデバイスを製作するために、表面処理が実行される。
既知の方法では、ドナーウェハのハンドル部分は、通例、例えば、スマートカット（Ｓｍａｒｔ Ｃｕｔ）（商標）技術を用いた、層分割技術によって、或いは化学機械研磨／平坦化（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ／ｐｌａｎａｒｉｚａｔｉｏｎ、ＣＭＰ）ステップを用いた、若しくは用いない研削、又は他の同等のよく知られた方法によって除去される。
いずれにせよ、既知の方法によって得られた最終的なスタックは、通例、導波路ＳｉＮ層の上、及び転写された単結晶Ｓｉ層の下方にＳｉＯ２酸化物層を有する。堆積されたＳｉＯ２酸化物層の開始トポロジーは、通常、少なくとも、典型的には約４００ｎｍのものである導波路ＳｉＮ層の厚さと等しい。しかし、この酸化物層の目標厚さ（約３００ｎｍ未満、及び好ましくは、２００ｎｍ未満）は、ウェハ直径全体にわたって非常に均一（約１０％未満のウェハの不均一性以内）でなければならない。それゆえ、従来技術では、ＣＭＰ平坦化ステップが必要であり、導波路ＳｉＮパターン化層の上の要求厚さにおいて停止されなければならない。
しかし、このような既知の方法は、平坦化酸化物層の厚さの均一性に関する非常に厳しい要求を平坦化方法が実際にはほとんど満たすことができないという技術的問題に直面している。
ゆえに、特に、とりわけフォトニック適用物のための、ＳｉＮパターンを覆う平坦化酸化物層の厚さの均一性に関する要求に関して、半導体構造、特に、ＳｉＮパターン化構造を備える半導体構造の３次元集積を改善することが望まれる。
したがって、本発明は、パターン化層を覆う平坦化酸化物層の厚さの均一性に関する要求が満たされた、フォトニックデバイスのために使用可能な窒化ケイ素パターン化層、特に、ＳｉＮパターン化構造を備える半導体構造を製作するための改善された方法を提供することを目的とする。
本発明の目的は、半導体構造を製作する方法であって、窒化ケイ素パターン化層をキャリア基板上に設けるステップであって、特に、窒化ケイ素パターン化層が受動デバイスを形成する、ステップと、共形酸化物の第１の層を窒化ケイ素パターン化層上に、特に、窒化ケイ素パターン化層直上に設けて、第１の層が前記窒化ケイ素パターン化層を完全に覆うようにする、ステップと、共形酸化物の第１の層を窒化ケイ素パターン化層の上方で所定の厚さに平坦化して、平坦化酸化物層を形成するステップと、を含む方法を用いて達成される。本発明に係る方法では、共形酸化物の第１の層を平坦化するステップの後に、本方法は、窒化ケイ素パターン化層を清浄化し、ディッシングの生じた窒化ケイ素パターン化層を形成するステップと、その後、共形酸化物の第２の層をディッシングの生じた窒化ケイ素パターン化層の上又は上方に設けるステップと、をさらに含む。
したがって、上述の問題を解決するために、本発明は、酸化物の平坦化だけでなく、下の窒化ケイ素パターン化層の清浄化、特に、窒化ケイ素パターン化層のパターンの上の平坦化酸化物の除去、さらに特に、その全除去の後続のステップも含む方法を提案する。上述されたように、約１００ｎｍ以下までもの、共形酸化物の平坦化ステップは、フォトニック適用物のために必要とされる平坦化酸化物層の厚さの均一性に関する非常に厳しい要求をほとんど満足しない。それゆえ、本発明は、窒化ケイ素パターン化層を清浄化し、ディッシング高さを有するディッシングの生じた窒化ケイ素パターン化層を生じさせる後続のステップを用い、次に、共形酸化物の新たな層を、ディッシングの生じた窒化ケイ素パターン化層の上又は上方に設けることによって、パターンニングされた窒化ケイ素構造の露出面の平坦性を改善する。本発明は、平坦化ステップの結果得られる平坦化酸化物層と比べて、共形酸化物の新たな層が、改善された平坦性特性を有するという、既知の方法を凌ぐ利点を有する。好ましい実施形態の変形例に依存して、共形酸化物の第２の層を設けるステップは、共形酸化物の第２の層を堆積させることによって、又はディッシングの生じた窒化ケイ素パターン化層を再酸化させることによって実施することができる。
以下において説明されるように、この製作方法は、例えば、窒化ケイ素パターン化層の上方における高レベルの均一性を維持しつつ、層転写プロセスにおけるドナー半導体構造への接合を改善する、酸化物の薄い層の後続の（再）堆積を可能にする。ゆえに、本発明は、既知の方法によって製作されたフォトニック回路と比べて改善された特性を有するデバイスをもたらす、フォトニック適用物において特に有利な適用を見出す。
好ましい諸実施形態では、窒化ケイ素（ＳｉＮ）パターン化層は、受動フォトニックデバイス又は構造を製作するために適している。さらに、キャリア基板は、半導体材料のウェハ、特に、シリコンウェハであることができることが好ましい。ただし、これに限定されるわけではない。
共形酸化物の第１の層を、それが窒化ケイ素パターン化層を完全に覆うよう、特に、下のウェハの直径全体にわたって設けることができるのが好ましい。換言すれば、酸化物層は、窒化ケイ素パターン化層のパターンの間、及び窒化ケイ素パターンの上に、所定の高さ又は厚さまで設けることができる。さらに、共形酸化物の第１の層及び／又は第２の層のための共形酸化物は、例えば、限定されるわけではないが、二酸化ケイ素（ＳｉＯ２）であることができる。
実施形態によっては、共形酸化物の第１の層を設けるステップは、共形酸化物の第１の層を堆積させることを含むことができる。特に、このステップは、化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、高密度プラズマ化学気相成長（ｈｉｇｈ−ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＨＤＰ ＣＶＤ）、又は同様のものなどの、既知の堆積方法によって実施することができる。
実施形態によっては、共形酸化物の第１の層を平坦化するステップは、化学機械平坦化（ＣＭＰ）、又は同様のものなどの既知の方法を用いて実施することができる。さらに、共形酸化物の第１の層を設けるステップは、窒化ケイ素パターン化層の厚さの約１．５倍の厚さにおいて停止することができるのが好ましい。さらに、共形酸化物の第１の層を平坦化するステップにおいて、所定の厚さは窒化ケイ素パターン化層の上方で約１００ｎｍであることができる。この厚さは、窒化ケイ素パターン化層を清浄化する後続のステップを実行するために有利であることが見出された。
好ましい諸実施形態では、窒化ケイ素パターン化層を清浄化するステップは平坦化酸化物層の選択的化学機械平坦化（ＣＭＰ）を含むことができる。さらに、選択的ＣＭＰは、窒化ケイ素パターン化層の上、すなわち、窒化ケイ素パターン化層のパターンの上で停止することができるのが好ましい。実質的に窒化ケイ素パターン化層のパターンの上の共形酸化物のみを除去することができ、その一方で、窒化ケイ素パターンは選択的ＣＭＰによって実質的に影響を受けないまま残されるような選択的ＣＭＰが有利であることが見出された。
さらに、以上において説明されたように、（非選択的）ＣＭＰ平坦化ステップが実施され、導波路ＳｉＮパターン化層の上の要求厚さにおいて停止され、その結果、フォトニック適用物のための非常に厳しい要求がほとんど満たされない既知の方法における平坦化酸化物の平坦性と比べて、選択的ＣＭＰのために用いられるべきスラリーの組成を適切に選定することによって、酸化物の薄い層の後続の（再）堆積と組み合わせた選択的ＣＭＰ処理の後に、窒化ケイ素パターン化構造の露出面の平坦性が改善されることが見出された。対照的に、清浄化ステップ、及びその結果もたらされる、窒化ケイ素パターン化構造の露出面の平坦性の改善により、本発明は、フォトニック適用物のための全ての平坦性及び厚さの均一性の要求を満たす接合可能ウェハをもたらす。
好ましい諸実施形態では、選択的ＣＭＰは、セリアベースのスラリー、特に、約０．５重量％のＣｅＯ２、約０．５重量％のＣｅＯ２及び約０．１重量％のピコリン酸、ＣｅＯ２及び界面活性剤、或いはＣｅＯ２及び樹脂研磨剤のうちの１つを含む組成を有するスラリーを用いて実施することができる。Ｌｉａｎｇ−Ｙｏｎｇら（Ｏｒｉｇｉｎ ｏｆ ｈｉｇｈ ｏｘｉｄｅ ｔｏ ｎｉｔｒｉｄｅ ｐｏｌｉｓｈｉｎｇ ｓｅｌｅｃｔｉｖｉｔｙ ｏｆ ｃｅｒｉａ−ｂａｓｅｄ ｓｌｕｒｒｙ ｉｎ ｔｈｅ ｐｒｅｓｅｎｃｅ ｏｆ ｐｉｃｏｌｉｎｉｃ ａｃｉｄ；Ｃｈｉｎｅｓｅ Ｐｈｙｓｉｃｓ Ｂ，２０巻，３号，２０１１）、及びＭａｔｓｕｉら（Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ＣＭＰ Ｓｌｕｒｒｙ ｗｉｔｈ ＣｅＯ２／Ｒｅｓｉｎ Ａｂｒａｓｉｖｅ ｆｏｒ ＳＴＩ ｆｏｒｍａｔｉｏｎ；ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ，１１巻，６号，２７７−２８３頁，２００７）の研究は、セリアベースのスラリーを用いた選択的ＣＭＰプロセスが、ＳＴＩパターンの要求を満たす、窒化ケイ素の研磨を最小限に抑えた酸化物の優先的除去をもたらすことができることを示した。特に、Ｌｉａｎｇ−Ｙｏｎｇらによって議論されているように、約０．５重量％のＣｅＯ２を含む組成を有するスラリーを用いる場合には、約３．４、並びにスラリーが、約０．５重量％のＣｅＯ２及び約０．１重量％のピコリン酸を含む組成を有する場合には、約７６．６という高さの、窒化物に対する酸化物の選択度を得ることが可能である。さらに、Ｍａｔｓｕｉらによって議論されているように、ＣｅＯ２及び界面活性剤を含む組成を有するスラリーを用いる場合には、約４７．１、並びにスラリーが、ＣｅＯ２及び樹脂研磨剤を含む組成を有する場合には、約１２４．６という高さの、窒化物に対する酸化物の選択度を得ることが可能である。これらの特定の組成を用いた選択的ＣＭＰによる清浄化は、（受動）窒化ケイ素パターン化構造の露出面の表面粗さを大幅に改善し、この結果、別の（能動）パターン化構造との共集積のための後続の接合及び層転写が、得られたフォトニックデバイスの品質の大幅な改善をもたらすことが見出された。層転写プロセスにおける接合ステップのために薄い酸化物層の（再）堆積が要求される場合には、約５Å ｒｍｓ未満の表面粗さが観察された。
好ましい実施形態の諸変形例では、清浄化ステップは、窒化ケイ素パターン化層のパターンの間の酸化物にディッシングを生じさせることをさらに含むことができる。さらに、ディッシング高さが、層転写プロセスにおけるドナー半導体構造への適切な接合を確実にするには高すぎる場合には、本方法は、窒化ケイ素パターン化層を清浄化するステップ、及びその後、共形酸化物の（新たな）第２の層を設けるステップを繰り返すステップをさらに含むことができ、このとき、さらなる酸化物層は、以前に得られたディッシングの生じた窒化ケイ素パターン化層のディッシング高さの約１．５倍の厚さを有する。窒化ケイ素パターン化層上の薄い酸化物層の（再）堆積と組み合わせた、窒化ケイ素パターン化層のパターンの間の酸化物にディッシングを生じさせる繰り返しステップは、厚さの均一性をさらに改善することを可能にするため、後続の層転写プロセスを考慮して特に有利であることが見出された。
実施形態によっては、窒化ケイ素パターン化層を清浄化するステップ、及び共形酸化物の第２の層を設けるステップを繰り返した時の、ディッシングの生じた窒化ケイ素パターン化層の上方における、共形酸化物の第２の層、特に、共形酸化物の最後の層の厚さは、約５０ｎｍ未満、特に、２０ｎｍ未満、さらに特に、５ｎｍ未満であることができる。このとき、厚さの均一性は約２０％よりも高くなることができる。このステップは、特に、共形酸化物の（再）堆積であることができる。その代わりに、又は加えて、窒化ケイ素パターン化層を再酸化させることもできるであろう。このように、層転写を考慮したドナー半導体構造への窒化ケイ素パターン化構造の十分な接合を確実にすることが可能である。本発明の方法によれば、例えば、酸化物の薄い層の（再）堆積のこのようなステップの後に、約５Å ｒｍｓ未満の表面粗さが観察された。
本発明の方法は、特に、受動半導体構造及び能動半導体構造の共集積を考慮した、層転写プロセスのために適している。それゆえ、実施形態によっては、本方法は、分離可能な半導体層を備えるドナー基板を準備するステップと、特に、共形酸化物の第２の層を設けるステップの後、又はこのステップを繰り返す場合には、共形酸化物の最後の層を設けるステップの後に、前記分離可能な半導体層を窒化ケイ素パターン化層上に転写するステップと、をさらに含むことができる。限定するわけではないが、ドナー基板は、シリコン（Ｓｉ）ウェハ、シリコンオンインシュレータウェハ、又は同様のものであることができる。さらに、同様に限定するわけではないが、分離可能な半導体層はシリコン又はシリコンベースの材料の層であることができる。層転写プロセスは、既知の方法、例えば、スマートカット（商標）技術を用いて実施することができる。それゆえ、分離可能な半導体層は、様々な異なる方法で、特に、スマートカット（商標）が用いられる場合には、イオン注入によって準備することができる。したがって、ドナー基板の残りの部分又はハンドル部分は、層分割技術を用いて除去することができるが、本発明はこれに限定されず、ドナー基板を除去するための他の方法、例えば、ＣＭＰ平坦化ステップを用いた、若しくは用いない研削、又は他の既知の方法も想定可能である。
さらに、本発明の方法が層転写プロセスにおいて用いられる場合には、本方法は、層転写の前及び／又は後に、ドナー基板の分離可能な半導体層をパターニングして、能動デバイスを形成するステップをさらに含むことができる。換言すれば、本発明の方法は受動構造及び能動構造の共集積を容易にする。
実施形態によっては、転写ステップの前に、本方法は、接合層を分離可能な半導体層上に設けるステップ、特に、共形酸化物の薄い層を、ドナー基板の分離可能な半導体層、特に、その露出面上に設けるステップをさらに含むことができる。
実施形態によっては、分離可能な半導体層はシリコンからなることができ、接合層は分離可能な半導体層の熱酸化によって得ることができる。熱酸化が、例えば、酸化物堆積としてはるかにより高い均一性をもたらすため、この構成は有利であることが見出された。
それゆえ、好ましい実施形態の諸変形例では、ディッシングの生じた窒化ケイ素パターン化層の上方における、共形酸化物の第２の層、又は共形酸化物の第２の層を設けるステップを繰り返す場合には、共形酸化物の最後の層と、接合層とを合わせた厚さは、接合界面における高い均一性を守りつつ、約５０ｎｍ〜約３００ｎｍの範囲内にあることができる。ディッシングの生じた窒化ケイ素パターン化層上の堆積酸化物の非常に低い厚さを、接合層のために用いられる熱酸化物の所与の厚さと合わせることができ、接合界面におけるこのような均一性を確実にし、以て、高い接合強度をもたらす。これは、フォトニックデバイスのために、ＳｉＮ導波路と、分離可能な半導体層内の能動デバイスとの間の実質的に完璧な結合をもたらす。
最後に、本発明の目的はまた、本発明の方法の変形例のうちの任意のものを用いて製作されたフォトニックデバイスを用いて達成される。接合前の窒化ケイ素パターン化構造の露出面の厚さの均一性が従来技術に対して改善されるため、層転写後に、本発明の方法は、改善された共集積半導体構造をもたらす。特に、既知の方法によって得られるフォトニック回路及び同様のものと比べて改善された特性を有するフォトニックデバイスを得ることが可能である。
以下において、有利な例示的実施形態を添付の図と関連して用いて、本発明をより詳細に説明する。
本発明の第１の例示的な実施形態に係る、半導体構造を製作する方法のステップを概略的に示す図である。 本発明の第２の例示的な実施形態に従って製作された窒化ケイ素パターン化構造を概略的に示す図である。 図１及び図２に示される実施形態において提供される構造のうちの任意のものの上に層転写を実施することを考慮してドナー基板を準備するステップを概略的に示す図である。 本発明の第３の例示的な実施形態における、図３に示されるドナー基板から、図１及び図２に示される実施形態において提供される構造のうちの任意のものの上に層を転写するステップを概略的に示す図である。
本発明の例示的な諸実施形態の以下の説明において、同じ参照符号は、異なる実施形態全体を通じて同じ特徴を指定するために用いることができる。さらに、いくつかの実施形態では、以前の実施形態において説明された特徴の説明が省略される場合がある。
次に、図１を参照して、第１の例示的な実施形態において、本発明に係る半導体構造を製作する方法のステップを説明する。
図１のステップ（Ａ）に示されるように、窒化ケイ素パターン化層１０２がキャリア基板１０１の上又は上方に設けられ、これらが窒化ケイ素パターン化構造１００を共に形成する。フォトニック適用物のための好ましい材料である窒化ケイ素（ＳｉＮ）を用いることができるが、他の窒化物ベースの材料又は半導体材料も適用物に依存して適し得るであろう。
第１の実施形態の窒化ケイ素（ＳｉＮ）パターン化層１０２は受動フォトニック構造として設けることができる。それゆえ、ＳｉＮパターン化層１０２は、例えば、対応するマスクを用いた１つ又は複数のエッチングステップを用いて形成されたものであり得る、パターン、又は同様のものを含むことができる。他の実施形態は、トランジスタのゲートスタック内に存在するパターン、又は同様のものに関連することができるであろう。所望の適用物に依存してＳｉＮパターン化層１０２を強化するために、必要に応じて、この時点又は後において、１つ又は複数のアニールステップを用いることができる。
さらに、第１の実施形態では、キャリア基板１０１はシリコンウェハであるが、同様に意図される適用物に依存して、異なる実施形態では、他の材料を用いることができるであろう。キャリア基板１０１とＳｉＮパターン化層１０２との間の結合は、例えば、中間酸化物層、例えば、ＳｉＯ２若しくは同様のもの（図示せず）、接着剤層、又は他の適切なよく知られた方法を用いて実現することができる。
図１のステップ（Ｂ）に示されるように、後続のステップにおいて、共形酸化物の第１の層１０３がＳｉＮパターン化層１０２上に、特にその上に直接設けられて、第１の層１０３はＳｉＮパターン化層１０２を完全に覆い、好ましくは、下のＳｉウェハ１０１の直径全体を覆い隠すようにする。本実施形態では、共形酸化物の第１の層１０３はＳｉＮパターン化層１０２の厚さの約１．５倍の高さにおいて停止される。それゆえ、同様に図示されているように、共形酸化物はＳｉＮパターン化層１０２の（ＳＴＩ）パターンの間にも設けられる。ＳｉＮパターン化層１０２のパターンのゆえに、共形酸化物の第１の層１０３は、対応する表面の凹凸及び／又は粗さを呈する。
第１の実施形態では、共形酸化物は二酸化ケイ素（ＳｉＯ２）であることができ、そのため、共形酸化物の第１の層１０３は、以下において、第１のＳｉＯ２層１０３又は単にＳｉＯ２層１０３と呼ぶこともでき、第１のＳｉＯ２層１０３は、化学気相成長（ＣＶＤ）、特に、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によってＳｉＮパターン化層１０２上に設けられる。ただし、他の実施形態では、他の既知の方法及び／又は酸化物を用いることもできる。
図１のステップ（Ｃ）に示されるように、後続のステップにおいて、ＳｉＯ２層１０３はＳｉＮパターン化層１０２の上方で所定の厚さに平坦化され、以て、平坦化ＳｉＯ２層１０３’を形成する。第１の実施形態では、平坦化ＳｉＯ２層１０３’は化学機械平坦化（ＣＭＰ）のステップを用いて形成される。本実施形態の変形例では、又は本発明の方法の他の実施形態では、ＣＭＰ以外のよく知られた平坦化方法を用いることができ、及び／又はＳｉＮパターン化層１０２の上方で平坦化ＳｉＯ２層１０３’の高さは、約１００ｎｍであるか又はさらにそれよりも小さいものであることができるであろう。
上述されたように、この時点において、平坦化ＳｉＯ２層１０３’は、フォトニック適用物のために必要とされる厚さの均一性に関する非常に厳しい要求をほとんど満たさない。
それゆえ、図１のステップ（Ｄ）に示されるように、本発明によれば、平坦化ＳｉＯ２層１０３’を実現した後に、所望の場合には、同じデバイス内における受動構造及び能動構造の双方の共集積を達成するべく、層転写プロセスにおいて、例えば、能動フォトニック構造に後に接合することができる、得られた構造１１０の露出面の平坦性を改善するために、ＳｉＮパターン化層１０２を清浄化するステップ、換言すれば、ＳｉＮパターン化層１０２の上の平坦化ＳｉＯ２層１０３’の除去が実施される。
第１の実施形態では、ＳｉＮパターン化層１０２の清浄化は、平坦化ＳｉＯ２層１０３’の選択的ＣＭＰによって達成される。この選択的ＣＭＰは本質的にＳｉＮパターン化層１０２の（ＳＴＩ）パターンの上で停止され、その一方で、前記パターン、ひいてはＳｉＮパターン化層１０２を選択的ＣＭＰによって本質的に影響を受けないまま残し、ＳｉＮパターン化層１０２のパターンの間のディッシングの生じたＳｉＯ２ポケット１０３”のみを残し、その結果、ディッシングの生じた窒化ケイ素（ＳｉＮ）パターン化層１０２’を生じさせる。これは、第１の実施形態では、選択的ＣＭＰのために用いられるべきスラリーの組成を適切に選定することによって可能である。
この点において、第１の実施形態では、セリアベースのスラリーが好ましい。特に、構造１１０の上の露出面の表面粗さを改善しつつ、窒化物に対する酸化物の高い選択度比に達することを可能にする、セリアベースのスラリーが好ましい。それゆえ、第１の実施形態では、選択的ＣＭＰのために用いられるべきスラリーは、約０．５重量％のＣｅＯ２、約０．５重量％のＣｅＯ２及び約０．１重量％のピコリン酸、ＣｅＯ２及び界面活性剤、或いはＣｅＯ２及び樹脂研磨剤のうちの１つを含む組成を有するように選定される。これらは全て、窒化ケイ素の研磨を最小限に抑えた酸化物の優先的除去を生じさせ、その一方で、ＳＴＩパターンの要求も満たす。実際に、第１の実施形態の諸変形例では、どのセリアベースのスラリーが用いられるのかに依存して、約０．５重量％のＣｅＯ２を含む組成を有するスラリーを用いる場合には、約３．４、スラリーが、約０．５重量％のＣｅＯ２及び約０．１重量％のピコリン酸を含む組成を有する場合には、約７６．６という高さ、ＣｅＯ２及び界面活性剤を含む組成を有するスラリーを用いる場合には、約４７．１、或いはさらに、スラリーが、ＣｅＯ２及び樹脂研磨剤を含む組成を有する場合には、約１２４．６という高さの、窒化物に対する酸化物の選択度に達することが可能である。
それゆえ、図１のステップ（Ｄ）に示される、得られた構造１１０内のディッシングの生じたＳｉＮパターン化層１０２’の上の露出面の平坦性は、ステップ（Ｃ）の結果得られた構造のものと比べて大幅に改善される。したがって、構造１１０が能動フォトニック構造と共集積される場合には、それは、既知の方法を用いて製作されたフォトニックデバイスと比べて、改善された特性を有するフォトニックデバイスをもたらすことになる。
次に、図１のステップ（Ｅ）に示されるように、第１の実施形態は、ディッシングの生じたＳｉＮパターン化層１０２’によって、パターンの間のディッシングの生じたＳｉＯ２ポケット１０３”と共に形成された露出面の上に、酸化物、特に、共形酸化物の第２の層１０４を設ける、特に、堆積又は再堆積させる後続のステップをさらに含む。第１の実施形態では、共形酸化物の第２の層１０４はＳｉＯ２の層であるが、当業者の読者は、他の共形酸化物を用いることもできることを理解するであろう。それゆえ、以下において、共形酸化物の第２の層１０４は、第２のＳｉＯ２層１０４、又は単に、ＳｉＯ２層１０４と呼ぶこともできる。
さらに、第１の実施形態では、第２のＳｉＯ２層１０４は、約５０ｎｍ未満、好ましくは、約２０ｎｍ未満、又はさらに、より好ましくは、約５ｎｍ未満の厚さを有する薄い層であることができる。第２のＳｉＯ２層１０４について観察される表面粗さは約５Å ｒｍｓ未満であるため、厚さの均一性はフォトニック適用物の非常に厳しい要求を満たす。換言すれば、層転写を考慮したドナー半導体構造への得られた半導体構造１２０の十分な接合を確実にすることが可能である。
次に、図２を参照して、半導体構造を製作するための本発明の方法の第２の例示的な実施形態が説明される。ここでは、能動構造及び受動構造の双方を有する共集積されたフォトニックデバイスを製作することを考慮して、第１の実施形態の結果得られた半導体構造１２０、又は第１の実施形態の任意の変形例の結果得られた類似の半導体構造が用意される。以下において明らかになるように、第２の実施形態は第１の実施形態の変形例と考えることができる。
上述されたように、図１のステップ（Ｄ）を参照して説明されたＳｉＮパターン化層１０２を清浄化するステップは、ディッシングの生じたＳｉＮパターン化層１０２’内のパターンの間のディッシングの生じたＳｉＯ２ポケット１０３”を生じさせる。実際には、ＳｉＮパターン化層１０２のパターンの構造に依存して、ディッシングステップはまた、ウェハ縁部のための過研磨することを含むことができる。さらに、窒化物に対する酸化物の非常に高い選択度を有するセリアベースのスラリーを用いると、ディッシングの生じたＳｉＮパターン化層１０２’の所望のディッシング高さにおいて選択的ＣＭＰを停止することが可能であろう。
さらに、第２の実施形態では、図１に示されるステップ（Ｅ）の後に続くであろうステップにおいて、共形酸化物、例えば、同様にＳｉＯ２、又は任意の他の好適な酸化物の平坦化酸化物層１０４’を、ディッシングの生じたＳｉＮパターン化層１０２’によって、パターンの間のディッシングの生じたＳｉＯ２ポケット１０３”と共に形成された露出面の上に設けることができ、以て、半導体構造１３０を形成する。実際には、ＳｉＮパターン化層１０２を清浄化する方法ステップ、及びその後、共形平坦化酸化物層である、共形酸化物の第２の層１０４’を設ける方法ステップを繰り返すことができる。特に、新たな平坦化酸化物層１０４’には、ディッシングステップにおけるディッシング高さの約１．５倍の厚さを有することが好ましい。このステップは、ディッシングステップにおけるディッシング高さが、層転写プロセスにおけるドナー半導体構造への適切な接合を確実にするには高すぎる場合に、有利となることができる。
次に、第２の実施形態の一変形例では、第１の実施形態の共形酸化物の第２の層１０４を、ディッシングの生じたＳｉＮパターン化層１０２’、及びパターンの間のディッシングの生じたＳｉＯ２ポケット１０３”によって形成された露出面の上に直接堆積するか、或いは構造１３０の平坦化酸化物１０４’の上に堆積することができるであろう。さらに、他の変形例では、均一性をさらに改善するために、平坦化酸化物層１０４’を清浄化して設けるステップをさらに繰り返すことも可能であろう。
図２は、本質的に、第２の実施形態において得られた構造１３０は、第１の実施形態において得られた構造１２０と酷似していることを示している。ＳｉＮパターン化層１０２を清浄化し、別の共形酸化物１０４を設け、ここでは層１０４’を生じさせる繰り返しステップが繰り返されるため、第１の実施形態の場合よりも厚さの均一性がなおいっそう改善される。それゆえ、本発明によって得られた均一性の改善を概略的になおいっそう強調するために、図２においてディッシングは意図的に示されていない。
次に、図３及び図４を参照して、半導体構造を製作するための本発明の方法の第３の例示的な実施形態が説明される。ここでは、第１又は第２の実施形態のうちのいずれかのものの結果得られた構造１２０、１３０のうちのいずれかのもの、或いはこれらの実施形態の任意の変形例の結果得られた類似の構造が、特に、能動フォトニック構造との共集積のための、層転写プロセスにおいて用いられることになる。
図３に示されるように、第３の実施形態では、以前の実施形態のうちの一方によって得られた構造１２０、１３０のうちの一方の上への層転写を考慮して、ドナー基板２０１が準備される。したがって、分離可能な半導体層２０２が、ドナー基板２０１内、又はその上に設けられる。第３の実施形態では、スマートカット（商標）技術を用いた層転写が実施される。それゆえ、第３の実施形態では、半導体層２０２は、ドナー基板２０１内の所定の深さにおいて、イオン注入によって、弱化された（分割）層（図３における破線によって表される）を作り出すことによって形成される。第３の実施形態の諸変形例では、他の技術を層転写のために用いることができ、例えば、弱い、若しくは非永久的な接着剤を用いて、或いは酸化物層又は同様のものを用いて、分離可能な半導体層２０２を分離可能な様態でドナー基板２０１に付着させることができるであろう。
第３の実施形態では、ドナー基板はＳｉバルクウェハであり、分離可能な半導体層２０２はＳｉ層である。他の実施形態では、ドナー基板は、シリコンウェハ、シリコンオンインシュレータウェハ、又は同様のものであることができ、分離可能な半導体層は、シリコンベースの材料、又は別の半導体材料の層であることができるであろう。
図４のステップ（Ａ）に示されるように、Ｓｉドナーウェハ２０１は、以前の実施形態のうちの１つによって得られた構造１２０、１３０のうちの一方に接合される（点線が、ディッシングの生じたＳｉＯ２ポケット１０３”を強調している）。特に、転写されるべき分離可能なＳｉ層２０２の自由接合表面が、第１の実施形態若しくはその変形例によって得られた構造１２０のための第２のＳｉＯ２層１０４、又は第２の実施形態若しくはその変形例によって得られた構造１３０のための平坦化ＳｉＯ２層１０４’のうちの一方によって形成された自由接合表面に接合される。
変形例によっては、以上において第１又は第２の実施形態を参照して説明されたとおりの薄い第２のＳｉＯ２層１０４を設ける代わりに、又はそれに加えて、共形酸化物の層を、層転写プロセスにおいて構造１２０、１３０上に転写されることになる分離可能なＳｉ層２０２の自由（接合）表面上に設けることができる。さらなる変形例では、ディッシングの生じたＳｉＮパターン化層１０２’、及び／又は分離可能なＳｉ層２０２の接合表面を再酸化させることも可能であろう。換言すれば、本発明の方法の本態様の諸変形例では、所望の接合強度に依存して、接合酸化物層を、被転写窒化ケイ素パターン化構造上、ドナー基板の分離可能層上、又はその双方の上に設けることができる。
変形例によっては、分離可能な半導体層２０２はシリコンからなることができ、分離可能な半導体層２０２上の接合層は分離可能な半導体層２０２の熱酸化によって得ることができる。熱酸化が、例えば、酸化物堆積としてはるかにより高い均一性をもたらすため、これは有利である。
それゆえ、第３の実施形態の諸変形例では、ディッシングの生じたＳｉＮパターン化層１０２’の上方における、共形酸化物の最後に堆積された層、すなわち、第１の実施形態の諸変形例に従った場合には、第２のＳｉＯ２層１０４、又は第２の実施形態の諸変形例に従った場合には、最後に堆積された平坦化ＳｉＯ２層１０４’と、接合層とを合わせた厚さは、接合界面における高い均一性を守りつつ、約５０ｎｍ〜約３００ｎｍの範囲内にあることができることが好ましい。ディッシングの生じたＳｉＮパターン化層１０２’上の堆積酸化物の非常に低い厚さを、接合層のために用いられる熱酸化物の特定の厚さと合わせることができ、接合界面におけるこのような均一性を確実にし、以て、高い接合強度をもたらす。これは、フォトニックデバイスのために、ＳｉＮ導波路と、分離可能な半導体層２０２内の能動デバイスとの間の実質的に完璧な結合をもたらす。
次に、図４のステップ（Ｂ）に示されるように、特に、スマートカット（商標）技術による層転写における熱処理の後に、ドナーＳｉウェハ２０１の残りの部分又はハンドル部分は分離され、その結果、分離可能なＳｉ層２０２は、改善された平坦性及び厚さの均一性を有する第２のＳｉＯ２層１０４（若しくは１０４’）を有する、ディッシングの生じたＳｉＮパターン化層１０２’上に今や転写され、共集積半導体構造１４０を形成する。次に、半導体構造１４０の意図される使用に依存して、転写されたＳｉ層２０２に対してさらなる表面処理ステップ（研削、エッチング、平坦化、研磨など）を実施することができる。
第３の実施形態の諸変形例では、スマートカット（商標）技術などの分割技術によって、レイター（ｌａｔｅｒ）を転写する代わりに、例えば、ＣＭＰ平坦化ステップを用いた、若しくは用いない研削、又は任意の他の既知の好適な方法によって、ドナー基板の残りの部分又はハンドル部分を除去することも可能であろう。
さらに、Ｓｉ層２０２は、例えば、１つ又は複数のエッチング及びマスキングステップを用いて、特に、能動デバイスにパターニングすることができる。Ｓｉ層２０２のパターニング、及び任意選択的な強化アニールステップは、層転写の前及び／又は後に実施することができる。いずれにせよ、当業者の読者は、本発明の方法は受動構造及び能動構造の共集積を容易にすることを理解するであろう。
その結果、窒化ケイ素パターン化層、ここではＳｉＮパターン化層１０２が、受動デバイス、特に、受動フォトニック構造を形成し、転写された層、ここではＳｉ層２０２が、能動デバイス、特に、能動フォトニック構造を形成する場合には、得られた共集積半導体構造１４０をフォトニック適用物のために用いることができる。例えば、フォトニック回路を実現するために、さらなる方法ステップにおいて電気接続を追加することができるであろう。本発明の製作方法でもたらされる利点を考慮すれば、半導体構造１４０などのフォトニックデバイス、又はその使用は、既知の方法によって製作された類似のデバイスに対して改善された特性を有することになる。特に、従来技術と比べて、受動構造と能動構造との間の接合強度及び結合が改善される。
最後に、当業者の読者は、上述された諸実施形態は、本発明の基礎をなすコンセプトの単なる例示にすぎず、さらなる諸実施形態は、本発明の範囲から逸脱することなく、以上において与えられた例から逸脱し得ることを理解するであろう。特に、上述された本発明の様々な実施形態及び／又はそれらの変形例はまた、互いに組み合わせ、なおも本発明の範囲内に含まれるさらなる実施形態を形成することもできる。

Claims (15)

  1. 窒化ケイ素パターン化層（１０２）をキャリア基板（１０１）上に設けるステップであって、特に、前記窒化ケイ素パターン化層が受動デバイスを形成する、ステップと、
    共形酸化物の第１の層（１０３）を、前記窒化ケイ素パターン化層（１０２）上に、特に、前記窒化ケイ素パターン化層直上に設けて、前記第１の層が前記窒化ケイ素パターン化層を完全に覆うようにする、ステップと、
    共形酸化物の前記第１の層（１０３）を前記窒化ケイ素パターン化層（１０２）の上方で所定の厚さに平坦化して、平坦化酸化物層（１０３’）を形成するステップと、
    を含む半導体構造を製作する方法において、
    共形酸化物の前記第１の層（１０３）を平坦化する前記ステップの後に、前記方法が、
    前記窒化ケイ素パターン化層（１０２）を清浄化し、ディッシング高さを有するディッシングの生じた窒化ケイ素パターン化層（１０２’）を形成するステップと、
    その後、共形酸化物の第２の層（１０４）を前記ディッシングの生じた窒化ケイ素パターン化層（１０２’）の上又は上方に設けるステップと、
    をさらに含むことを特徴とする、方法。
  2. 共形酸化物の前記第１の層（１０３）を設ける前記ステップが、特に、化学気相成長（ＣＶＤ）によって、さらに特に、高密度プラズマ化学気相成長（ＨＤＰ ＣＶＤ）によって、共形酸化物の前記第１の層（１０３）を堆積させることを含む、請求項１に記載の方法。
  3. 共形酸化物の前記第１の層（１０３）を設ける前記ステップが、前記窒化ケイ素パターン化層（１０２）の厚さの約１．５倍の厚さにおいて停止される、請求項１又は２に記載の方法。
  4. 共形酸化物の前記第１の層（１０３）を平坦化する前記ステップにおいて、前記所定の厚さが前記窒化ケイ素パターン化層（１０２）の上方で約１００ｎｍである、請求項１〜３のいずれか一項に記載の方法。
  5. 前記窒化ケイ素パターン化層（１０２）を清浄化する前記ステップが、特に、前記窒化ケイ素パターン化層（１０２）の上で停止する、前記平坦化酸化物層（１０３’）の選択的化学機械平坦化（ＣＭＰ）を実行することを含む、請求項１〜４のいずれか一項に記載の方法。
  6. 前記選択的ＣＭＰが、セリアベースのスラリー、特に、約０．５重量％のＣｅＯ２、約０．５重量％のＣｅＯ２及び約０．１重量％のピコリン酸、ＣｅＯ２及び界面活性剤、或いはＣｅＯ２及び樹脂研磨剤のうちの１つを含む組成を有するスラリーを用いて実施される、請求項５に記載の方法。
  7. 共形酸化物の前記第２の層（１０４）が、共形酸化物の前記第２の層（１０４）を堆積させることによって、又は前記ディッシングの生じた窒化ケイ素パターン化層（１０２’）を再酸化させることによって設けられる、請求項１〜６のいずれか一項に記載の方法。
  8. 前記窒化ケイ素パターン化層を清浄化する前記ステップ、及びその後、共形酸化物の第２の層を設ける前記ステップを繰り返すステップをさらに含み、共形酸化物の前記第２の層が、以前に得られた前記ディッシングの生じた窒化ケイ素パターン化層の前記ディッシング高さの約１．５倍の厚さを有する、請求項１〜７のいずれか一項に記載の方法。
  9. 前記ディッシングの生じた窒化ケイ素パターン化層（１０２’）の上方における、共形酸化物の前記第２の層（１０４）、特に、請求項８との組み合わせにおいては、共形酸化物の最後の層の前記厚さが、約５０ｎｍ未満、特に、約２０ｎｍ未満、さらに特に、約５ｎｍ未満であり、前記厚さが、約２０％よりも高い均一性を有する、請求項１〜８のいずれか一項に記載の方法。
  10. 分離可能な半導体層（２０２）を備えるドナー基板（２０１）を準備するステップと、
    特に、共形酸化物の前記第２の層（１０４）を設ける前記ステップの後に、前記分離可能な半導体層（２０２）をディッシングの生じた前記窒化ケイ素パターン化層（１０２’）上に転写するステップと、
    をさらに含む、請求項１〜９のいずれか一項に記載の方法。
  11. 前記転写ステップの前及び／又は後に、前記分離可能な半導体層（２０２）をパターニングして、能動デバイスを形成するステップをさらに含む、請求項１０に記載の方法。
  12. 前記転写ステップの前に、接合層を前記分離可能な半導体層（２０２）上に設けるステップ、特に、共形酸化物の層を前記ドナー基板（２０１）の前記分離可能な半導体層（２０２）上に設けるステップをさらに含む、請求項１０又は１１に記載の方法。
  13. 前記分離可能な半導体層（２０２）がシリコンからなり、前記接合層が前記分離可能な半導体層（２０２）の熱酸化によって得られる、請求項１２に記載の方法。
  14. 前記ディッシングの生じた窒化ケイ素パターン化層（１０２）の上方における、共形酸化物の前記第２の層（１０４）、特に、請求項８との組み合わせにおいては、共形酸化物の前記最後の層と、前記接合層とを合わせた厚さが、約５０ｎｍ〜約３００ｎｍの範囲内である、請求項１２又は１３に記載の方法。
  15. 請求項１〜１４のいずれか一項に記載の方法を用いて製作されたフォトニックデバイス。
JP2019504704A 2016-08-04 2017-07-27 半導体構造を製作する方法 Active JP6759520B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1657575A FR3054927B1 (fr) 2016-08-04 2016-08-04 Procede de fabrication d'une structure de semi-conducteur
FR1657575 2016-08-04
PCT/EP2017/068979 WO2018024595A1 (en) 2016-08-04 2017-07-27 Method for manufacturing a semiconductor structure

Publications (2)

Publication Number Publication Date
JP2019528566A true JP2019528566A (ja) 2019-10-10
JP6759520B2 JP6759520B2 (ja) 2020-09-23

Family

ID=57539362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019504704A Active JP6759520B2 (ja) 2016-08-04 2017-07-27 半導体構造を製作する方法

Country Status (9)

Country Link
US (1) US11156778B2 (ja)
EP (1) EP3494425B1 (ja)
JP (1) JP6759520B2 (ja)
KR (1) KR102152705B1 (ja)
CN (1) CN109716185B (ja)
FR (1) FR3054927B1 (ja)
SG (1) SG11201900829YA (ja)
TW (1) TWI775763B (ja)
WO (1) WO2018024595A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3054927B1 (fr) 2016-08-04 2018-07-13 Soitec Procede de fabrication d'une structure de semi-conducteur
KR102684977B1 (ko) 2019-07-08 2024-07-17 삼성전자주식회사 반도체 발광소자 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074192A (ja) * 2006-03-08 2010-04-02 Sharp Corp 半導体装置
EP2648025A1 (en) * 2012-04-02 2013-10-09 Caliopa NV A process for manufacturing a photonic circuit
JP2015005772A (ja) * 2006-09-19 2015-01-08 コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
JP2015527608A (ja) * 2012-07-13 2015-09-17 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 能動及び受動構造を備えたフォトニック回路を製造する方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968239A (en) 1996-11-12 1999-10-19 Kabushiki Kaisha Toshiba Polishing slurry
US6057210A (en) * 1998-04-21 2000-05-02 Vanguard International Semiconductor Corporation Method of making a shallow trench isolation for ULSI formation via in-direct CMP process
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
TW429514B (en) * 1999-10-06 2001-04-11 Mosel Vitelic Inc Planarization method for polysilicon layer deposited on the trench
US6500729B1 (en) * 2000-06-02 2002-12-31 Agere Systems Guardian Corp. Method for reducing dishing related issues during the formation of shallow trench isolation structures
US6645867B2 (en) 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
WO2009051903A1 (en) * 2007-10-18 2009-04-23 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing multiple layers of waveguides
FR3054927B1 (fr) 2016-08-04 2018-07-13 Soitec Procede de fabrication d'une structure de semi-conducteur

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010074192A (ja) * 2006-03-08 2010-04-02 Sharp Corp 半導体装置
JP2015005772A (ja) * 2006-09-19 2015-01-08 コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ 混合マイクロテクノロジー構造を製造する方法、およびそれによって得られる構造
EP2648025A1 (en) * 2012-04-02 2013-10-09 Caliopa NV A process for manufacturing a photonic circuit
JP2015527608A (ja) * 2012-07-13 2015-09-17 華為技術有限公司Ｈｕａｗｅｉ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 能動及び受動構造を備えたフォトニック回路を製造する方法

Also Published As

Publication number Publication date
KR20190028532A (ko) 2019-03-18
WO2018024595A1 (en) 2018-02-08
US11156778B2 (en) 2021-10-26
JP6759520B2 (ja) 2020-09-23
TWI775763B (zh) 2022-09-01
US20190187376A1 (en) 2019-06-20
FR3054927A1 (ja) 2018-02-09
SG11201900829YA (en) 2019-02-27
CN109716185A (zh) 2019-05-03
CN109716185B (zh) 2023-03-31
KR102152705B1 (ko) 2020-09-07
EP3494425B1 (en) 2022-02-16
TW201816443A (zh) 2018-05-01
FR3054927B1 (fr) 2018-07-13
EP3494425A1 (en) 2019-06-12

Similar Documents

Publication Publication Date Title
TWI795293B (zh) 工程基板結構
US11595020B2 (en) Heterostructure and method of fabrication
JP4173884B2 (ja) ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）型ウェーハの製造方法
JP6179530B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
TWI787859B (zh) 用於在陶瓷基板上整合元素及複合半導體的方法及系統
JP6949879B2 (ja) 歪みセミコンダクタ・オン・インシュレータ（ｓｔｒａｉｎｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板の製造方法
KR20140082701A (ko) 박리웨이퍼의 재생가공방법
JP6759520B2 (ja) 半導体構造を製作する方法
JP5942948B2 (ja) Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ
JP3632531B2 (ja) 半導体基板の製造方法
US20230129131A1 (en) Method for manufacturing a semiconductor structure
KR100869350B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
CN105280545A (zh) 半导体装置的浅沟槽隔离结构与其制造方法
JP5835890B2 (ja) 素子間分離層の形成方法
KR20090038141A (ko) 반도체소자의 트렌치 소자분리막 형성방법
TWI725151B (zh) 隔離結構及其製造方法
KR20230074056A (ko) 단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법
KR100511903B1 (ko) 에스오아이 기판의 제조방법
TW202203313A (zh) 半導體結構的製作方法
JP2006156700A (ja) 半導体装置の製造方法
US20150093877A1 (en) Method for manufacturing a semiconductor device by stopping planarization of insulating material on fins
JPH04340718A (ja) Ｓｏｉ基板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190322

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200813

R150 Certificate of patent or registration of utility model

Ref document number: 6759520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250