KR20230074056A - 단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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KR20230074056A
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Abstract

본 발명은 전사되는 단결정 박막의 박리를 효과적으로 억제시켜 우수한 공정 효율로 단결정 박막을 전사시킬 수 있는 단결정 박막의 전사방법에 관한 것으로, a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체 형성 단계; b) 상기 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성하는 단계; 및 c) 상기 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계;를 포함한다.

Description

단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법{Transfer method of single crystalline thin layer and method of manufacturing semiconductor device using the same}
본 발명의 목적은 단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 상세하게 단결정 박막의 전사 공정 수율을 현저히 향상시킬 수 있는 단결정 박막의 전사방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
최근 크기가 작아진 반면에 고성능 구현이 가능한 휴대용 전자기기에 대한 수요가 증가함에 따라 고용량 및 고집적화된 첨단 반도체 소자 구현에 대한 연구가 활발히 진행되고 있다.
미세 선폭에 기반하여 회로를 작게 만들어 집적도를 높이는 미세화 공정을 통한 첨단 반도체 소자의 구현에 한계가 있음에 따라 복수개의 반도체 칩이 적층된 3차원 적층 방법에 대한 관심이 커지고 있는 실정이다.
이러한 3차원 적층 방법으로는 웨이퍼 레벨에서의 본딩을 통한 대표적인 기술인 각 기판(윗 및 아래 기판)에 각각의 공정을 진행하고 윗 기판을 뒤집어 그 상부면이 아래 기판의 상부면과 접합되도록 하는 F2F(Face-to-Face) 방식과 아래 기판의 공정을 진행하고 난 후, 아래 기판의 상부면에 윗 기판의 하부면을 접합시킨 다음, 윗 기판의 공정을 순차적으로 진행하는 모놀리식 3D(Monolithic 3D, M3D)방식을 예로 들 수 있다.
그러나, F2F 방식의 경우는 본딩 공정에서 매우 정밀한 본딩이 필요하여 적용에 한계가 있는 단점이 있다.
반면에, M3D 방식의 경우 아래 기판에 하부 회로가 기 형성된 하부소자 상에 단결정 층을 본딩한 이후에 노광 공정을 이용해 순차적으로 상부 회로를 형성하기 때문에, 높은 정밀도를 기대할 수 있는 장점이 있다. 그러나, 공정이 완료된 아래 기판의 상부면에 위치하는 윗 기판에 공정을 진행하기 위해서는 본딩 후 공정을 진행하면서 박리가 진행되지 않을 정도로 정밀하게 단결정 반도체 기판을 전사해야 한다.
일 예로, 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판이나 특정 이온을 주입해 놓은 반도체 기판을 이용하여 단결정 반도체 기판을 전사시키고 있다.
특히, 캐리어 실리콘, 매립 산화물 층(BOX) 및 단결정 실리콘이 순차적으로 적층된 SOI 웨이퍼를 공정이 완료된 웨이퍼와 접합시킨 뒤 캐리어 실리콘 및 BOX를 화학적 식각을 통해 제거하면 수 nm 정도의 매우 얇은 두께의 단결정 실리콘을 전사시킬 수 있는 장점이 있다.
하지만, SOI 웨이퍼를 포함한 웨이퍼는 화학적 기계적 연마(CMP) 공정을 통해 평탄화 공정이 수행됨에도 가장자리 영역에서의 단차는 불가피하여 일반적으로 엣지 제외 영역(Edge-exclusion)을 포함하고 있다. 이로인해, 웨어퍼 레벨의 본딩 이후, 접합된 가장자리 영역에 틈이 존재하여 화학적 식각 과정에서 에칭액 또는 에칭 가스가 침투하여 전사된 단결정 실리콘이 박리되는 문제가 있다.
이에, 전사되는 단결정 박막의 박리를 효과적으로 억제시켜 우수한 공정 효율로 단결정 박막을 전사시킬 수 있는 기술이 개발될 필요성이 있다.
본 발명의 목적은 전사되는 단결정 박막의 박리를 효과적으로 억제시켜 우수한 공정 효율로 단결정 박막을 전사시킬 수 단결정 박막의 전사방법을 제공하는 것이다.
본 발명의 다른 목적은 전술한 단결정 박막의 전사방법을 이용하여 반도체 소자를 제조할 수 있는 제조방법을 제공하는 것이다.
본 발명의 일 양태로 제공되는 단결정 박막의 전사방법은 a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체 형성 단계; b) 상기 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성하는 단계; 및 c) 상기 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계;를 포함한다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 제2웨이퍼는 엣지 제외 영역(Edge-exclusion)을 포함하는 것일 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 a) 단계에서 형성된 접합 구조체의 가장자리 접합부는 상기 엣지 제외 영역으로부터 기인한 보이드를 포함할 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 b) 단계의 엣지 보호막은 상기 보이드에 형성되는 것일 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 제1웨이퍼 및 제2웨이퍼는 각각 제1웨이퍼 및 상기 제2웨이퍼에 포함되는 단결정 박막 상에 위치하는 실리콘 산화물 층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 제1웨이퍼 및 제2웨이퍼의 접합은 산화물-산화물 본딩에 의해 접합되는 것일 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 엣지 보호막은 SOG(spin on glass) 용액을 도포 및 산화분위기 하에서 열처리하여 형성될 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 SOG 용액의 도포는 브러쉬 도포법을 이용하여 수행될 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 열처리는 350 내지 500 ℃의 온도에서 수행될 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 도포 및 열처리는 적어도 2회 이상 반복 수행될 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 c) 단계의 식각은 에칭액을 이용한 습식 공정을 통해 수행되는 것일 수 있다.
본 발명의 일 실시예에 따른 단결정 박막의 전사방법에 있어, 상기 단결정 박막은 단결정 반도체 막일 수 있다.
본 발명은 다른 일 양태로 전술한 단결정 박막의 전사방법을 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법에 있어, 상기 반도체 소자의 제조방법은 모놀리식 3차원(M3D) 적층 방법을 포함하는 것일 수 있다.
본 발명에 따른 단결정 박막의 전사방법은 a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체 형성 단계; b) 상기 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성하는 단계; 및 c) 상기 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계;를 포함함에 따라 전사되는 단결정 박막의 박리를 효과적으로 억제시켜 우수한 공정 효율로 단결정 박막을 전사시킬 수 있는 장점이 있다.
도 1a 및 도 1b는 각각 엣지 제외 영역을 포함하는 SOI의 엣지 구조를 모식적으로 나타낸 모식도 및 주사전자현미경(SEM) 이미지를 도시한 도면이다.
도 2a 및 도 2b는 각각 하부 웨이퍼 및 엣지 제외 영역을 포함하는 실리콘-온-인슐레이터 웨이퍼가 접합된 접합 구조체의 모식도 및 SOG가 코팅된 접합 구조체의 모식도를 도시한 도면이다.
도 3a 및 도 3b는 각각 실시예 및 비교예 따라 수행된 단결정 실리콘 박막의 전사 공정 이후의 디지털 이미지를 도시한 도면이다.
이하 첨부한 도면들을 참조하여 본 발명의 단결정 박막의 전사방법에 대해 상세히 설명한다.
다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다.
이 때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명을 생략한다.
또한 명세서 및 첨부된 특허청구범위에서 사용되는 단수 형태는 문맥에서 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 의도할 수 있다.
본 명세서 및 첨부된 특허청구범위에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다.
본 명세서 및 첨부된 특허청구범위에서 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 특별히 한정하지 않는 한, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서 및 첨부된 특허청구범위에서 특별한 언급 없이 사용된 단위는 중량을 기준으로 하며, 일 예로 % 또는 비의 단위는 중량% 또는 중량비를 의미한다.
본 명세서 및 첨부된 특허청구범위에서, 막(층), 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분과 접하여 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막(층), 다른 영역, 다른 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 발명에 따른 단결정 박막의 전사방법은 a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체 형성 단계; b) 상기 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성하는 단계; 및 c) 상기 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계;를 포함한다.
여기서, 단결정 박막은 단결정 반도체 막을 의미하는 것일 수 있다.
고집적화된 반도체 소자의 수요가 증가함에 따라 복수개의 반도체 칩이 적층된 3차원 적층 구조의 반도체 소자의 제조를 위해 다양한 방법들이 제안되고 있고, 그 중에서도 웨이퍼 레벨에서의 본딩을 통해 3차원 적층 구조의 반도체 소자를 제조하는 방법이 유망한 대안으로 주목받고 있다.
웨이퍼 레벨에서의 본딩 방법 중에서도 아래 기판의 공정을 진행하고 난 후, 아래 기판(웨이퍼)의 상부면에 윗 기판의 하부면을 접합시킨 다음, 윗 기판의 공정을 순차적으로 진행하는 F2B(Face-to-Bottom) 방식이 가장 이상적인 수직 배선밀도를 구현할 수 있는 장점을 가지고 있다.
또한, 모놀리식 3D(Monolithic 3D, M3D) 방식의 경우 아래 기판에 하부 회로가 기 형성된 하부소자 상에 윗 기판의 하부면인 단결정 층을 본딩한 이후에 노광 공정을 이용해 순차적으로 상부 회로를 형성하기 때문에, 높은 정밀도를 기대할 수 있는 장점이 있다.
하지만, 윗 기판에 상부 회로 형성을 위한 공정을 위해 아래 기판의 상부면에 활성층으로 매우 얇은 두께의 단결정 반도체 막을 형성시키는데는 많은 제약을 가지고 있다.
특히, 단결정 박막 즉, 단결정 반도체 막을 직접 전사시킬 경우 전사 공정 수율이 낮다는 문제점이 있다.
구체적으로, 반도체 공정에서는 아주 작은 티끌 하나도 집적회로의 전기적 특성에 치명적인 영향을 미치고, 특히, 공정 중 발생하는 오염물질이 웨이퍼 위에 떨어지거나, 웨이퍼 표면에 아주 작은 굴곡이 생기게 되면 이는 곧 칩(Chip)의 불량을 일으켜 수율을 저하시키고 가격경쟁력을 떨어뜨리기 때문에 일반적으로 반도체 분야에서 사용되는 웨이퍼는 화학적 기계적 연마(CMP) 공정을 통해 웨이퍼 표면을 평탄화 시키는 공정을 수행한다.
그러나 웨이퍼는 평탄화 공정이 수행됨에도 불구하고 웨이퍼의 가장자리 영역에서 웨이퍼 표면의 굴곡 균일도는 상대적으로 열위할 수 있고, 이로인해 실질적으로 칩을 실장시킬 수 없는 엣지 제외 영역(Edge-exclusion)을 포함하고 있다.
웨이퍼 레벨에서의 본딩 후, 엣지 제외 영역으로부터 기인하여 가장자리의 접합부 영역에 형성된 틈에 의해 이어서 수행되는 식각과정에서 전사된 단결정 박막이 박리되어 단결정 박막의 전사 공정 효율을 현저히 저하시킬 수 있는 것이다.
반면에, 본 발명에 따른 단결정 박막의 전사방법은 제1웨이퍼 및 제2웨이퍼를 접합시켜 접합 구조체 형성 후, 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성시킨 다음 식각 공정이 진행됨에 따라 단결정 박막의 박리 가능성을 효과적으로 억제시켜 단결정 박막의 전사 공정효율을 현저히 향상시킬 수 있는 장점이 있다.
이하, 본 발명의 단결정 박막 전사방법에 대하여 각 단계별로 상세히 설명한다.
먼저, a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체를 형성한다.
일 구체예로, 제2웨이퍼는 엣지 제외 영역(Edge-exclusion)을 포함하는 것일 수 있다.
구체적 일 예로, 엣지 제외 영역의 길이는 0.1 내지 10 mm, 구체적으로 1 내지 8 mm, 보다 구체적으로 2 내지 6 mm일 수 있다. 이 때, 엣지 제외 영역의 길이는 제2웨이퍼의 가장자리부터 제2웨이퍼에 포함된 단결정 박막이 위치하는 영역 대비 높이가 0.1 내지 1.0 μm, 구체적으로 0.1 내지 0.5 μm 만큼 더 낮은 영역까지의 길이를 의미하는 것일 수 있다.
일 구현예에 있어, 제1웨이퍼 및 제2웨이퍼가 접합된 접합 구조체의 가장자리 접합부는 엣지 제외 영역으로부터 기인한 보이드를 포함할 수 있다. 이 때, 보이드의 크기는 전술한 엣지 제외 영역에 대응되는 크기일 수 있다.
이와 같이, 제1웨이퍼 및 제2웨이퍼가 접합된 접합 구조체의 가장자리 접합부는 전술한 엣지 제외 영역에 의해 보이드가 형성될 수 있는데 형성된 보이드로 인해 후술할 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 과정에서 에칭액 또는 에칭 가스가 침투하여 전사된 단결정 박막을 박리시킬 수 있으나, 본 발명은 일 구현예로 식각 공정 수행 전에 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성시킴에 따라 전사된 단결정 박막의 박리 위험성을 현저히 감소시킬 수 있는 것이다.
구체적 일 예로, 제2웨이퍼는 캐리어 기판 및 캐리어 기판 상에 단결정 박막이 위치하는 복합층 구조의 웨이퍼일 수 있다. 여기서, 복합층 구조의 웨이퍼, 즉, 제2웨이퍼는 캐리어 기판 및 단결정 박막 사이에 절연층을 더 포함할 수 있음은 물론이다.
일 예로, 단결정 박막의 두께는 1 내지 500 nm, 구체적으로 5 내지 300 nm, 보다 구체적으로 10 내지 200 nm 일 수 있으나, 단결정 박막의 두께는 자유롭게 선택될 수 있음은 물론이다.
캐리어 기판의 두께는 100 내지 800 μm, 구체적으로 300 내지 600 μm일 수 있으나, 본 발명이 캐리어 기판의 두께에 의해 한정되는 것은 아니다.
또한, 제2웨이퍼가 절연층을 포함할 경우, 절연층의 두께는 100 내지 800 nm, 구체적으로 200 내지 600 nm일 수 있다.
일 구체예로, 단결정 박막은 단결정 실리콘 박막일 수 있고, 제2웨이퍼는 단결정 실리콘 박막을 포함하는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 웨이퍼, 실리콘-온-사파이어(silicon-on-sapphire; SOS) 웨이퍼, 실리콘-온-석영(silicon-on-quartz) 웨이퍼 및 다이렉트 실리콘 접합(Direct Silicon Bonding; DSB) 웨이퍼 중에서 선택되는 어느 하나일 수 있고, 구체적으로 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 웨이퍼일 수 있다.
제2웨이퍼에 포함된 단결정 박막을 제외한 부분은 후술할 식각 단계에서 최종적으로 제거된다. 캐리어 실리콘-매립 산화물 층(BOX)-단결정 실리콘이 순차적으로 적층된 복합층 구조를 갖는 실리콘-온-인슐레이터 웨이퍼는 식각 단계에서 매립 산화물 층과 실리콘의 식각 선택비가 높기 때문에 단결정 박막 전사에 보다 유리할 수 있다.
일 실시예로, 제1웨이퍼는 적어도 하나 이상의 반도체 소자를 포함하는 것일 수 있다.
비 한정적인 예로, 제1웨이퍼에 포함되는 반도체 소자는 트랜지스터, 캐패시터, 메모리 소자, 디지털 신호 프로세서, 아날로그 프로세서, 마이크로프로세서, RISC(reduced instruction set computer) 프로세서, ARM 프로세서 등일 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1웨이퍼는 전술한 반도체 소자의 물리적 및/또는 화학적 손상을 방지하기 위해 패시베이션층을 더 포함할 수 있다. 이 때, 페시베이션층은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 구현예에 있어, 제1웨이퍼 및 제2웨이퍼는 각각 제1웨이퍼 및 상기 제2웨이퍼에 포함되는 단결정 박막 상에 위치하는 실리콘 산화물 층을 더 포함할 수 있다.
구체적으로, 제1웨이퍼 및 상기 제2웨이퍼에 포함되는 단결정 박막 상에 위치하는 실리콘 산화물 층이 더 포함됨에 따라 a) 단계에서 제1웨이퍼 및 제2웨이퍼의 접합은 산화물-산화물 본딩에 의해 접합되는 것일 수 있다.
일 예로, 산화물-산화물 본딩은 당업계에 공지된 용융 본딩 프로세스에 따라 수행될 수 있고, 용융 본딩 외에 제1웨이퍼에 포함된 반도체 소자 및 제2웨이퍼에 포함된 단결정 박막의 손상을 유발하지 않는 본딩 방법이라면 제한없이 사용될 수 있음은 물론이다.
전술한 접합 구조체를 형성한 이후, 이어서 b) 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성한다.
일 구체예에 있어, 엣지 보호막은 접합 구조체의 가장자리 접합부에 포함된 보이드에 형성되는 것일 수 있다.
상술한 바와 같이, 접합 구조체는 제2웨이퍼에 포함된 엣지 제외 영역에 의해 형성된 보이드를 포함할 수 있는데, 이러한 보이드는 후술할 식각 단계에서 전사된 단결정 박막의 박리를 초래하여 단결정 박막의 전사 공정 효율을 저하시킬 수 있다. 그러나, 보이드에 엣지 보호막을 형성시킴으로써 식각 공정에 의한 전사된 단결정 박막의 박리를 효과적으로 억제시킬 수 있는 것이다.
이 때, 엣지 보호막의 형상 및 크기는 보이드의 형상 및 크기에 대응되는 것일 수 있다. 즉, 보이드에 형성된 엣지 보호막은 실질적으로 보이드의 형상 및 크기와 실질적으로 동일하게 형성된 것일 수 있다.
일 구현예로, 엣지 보호막은 SOG(spin on glass) 용액을 도포 및 산화분위기 하에서 열처리하여 형성되는 것일 수 있다.
구체적 일 예로, SOG 용액의 도포는 브러쉬 도포법을 이용하여 수행될 수 있다.
SOG 용액에 브러쉬를 3 내지 4회 반복적으로 침지시킨 후, SOG 용액이 담지된 브러쉬를 이용하여 접합 구조체의 가장자리 접합부에 SOG 용액을 도포한 뒤, 산화분위기 하에서 열처리하여 접합 구조체의 가장자리 접합부에 포함된 보이드 내로 SOG 용액을 침투시켜 엣지 보호막의 형성을 유도할 수 있다.
여기서 산화분위기는 산소를 포함하는 가스 분위기를 의미하는 것일 수 있다.
이 때, 열처리는 산소를 포함하는 가스 분위기 하에서 제1웨이퍼에 포함되는 반도체 소자가 열화 되지 않는 범위의 온도에서 수행될 수 있다.
구체적 일 예로, 열처리는 300 내지 700 ℃구체적으로 350 내지 500 ℃보다 구체적으로 400 내지 450 ℃의 온도에서 20 내지 60분, 구체적으로 30 내지 40분 동안 수행되는 것일 수 있다.
다만, 제1웨이퍼에 포함되는 반도체 소자에 적용된 금속 배선의 종류, 실리사이드 등에 따라 열처리 온도가 달라질 수 있으나, 엣지 보호막 형성을 위한 열처리는 400 내지 450 ℃의 온도에서 수행되는 것이 유리하다.
일 구체예로, 전술한 SOG 용액의 도포 및 열처리 공정은 적어도 2회 이상, 3회 이상, 4회 이상 반복하여 수행될 수 있고, 실질적으로 8회 이하로 수행되는 것일 수 있다.
즉, SOG 용액의 도포 및 열처리 공정을 일 단위 공정으로 하여, 단위 공정이 2회, 3회, 4회, 5회, 6회, 7회 또는 8회 반복하여 수행될 수 있는 것이다.
전술한 바와 같이, 엣지 제외 영역에 대응되는 크기를 갖는 보이드는 높이 대비 길이가 긴 형상을 가짐에 따라 SOG 용액을 보이드 전체에 충분히 침투시키기 위해서는 전술한 조건 하에서 SOG 용액을 도포 및 열처리하는 공정을 전술한 범위 내에서 반복 수행하는 것이 유리하다.
일 구체예로, SOG 용액은 실리케이트(silicate), 실록산(siloxane), 메틸 실세퀴옥산 (methyl silsequioxane), 하이드로겐 실세퀴옥산(hydrogen silsequioxane), 퍼하이드로폴리실라잔(perhydropolysilazane), 폴리실라잔(polysilazane) 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나를 용질로 포함할 수 있고, 구체적으로 규소-산소(Si-O) 결합의 골격을 포함하는 실리케이트(silicate), 실록산(siloxane), 메틸 실세퀴옥산 (methyl silsequioxane), 하이드로겐 실세퀴옥산(hydrogen silsequioxane) 및 이들의 혼합물로 이루어진 군에서 선택되는 어느 하나를 용질로 포함할 수 있다.
구체적 일 예로, SOG 용액은 10 내지 80 중량%, 구체적으로 20 내지 60 중량%, 보다 구체적으로 30 내지 50 중량%의 용질을 포함할 수 있다.
SOG 용액에 포함된 용질이 전술한 중량%의 범위를 만족함에 따라 보이드 전체에 SOG 용액을 충분히 침투시킴과 동시에 열처리후 형성되는 엣지 보호막이 보이드의 형상 및 크기와 실질적으로 동일하게 형성되어 후술할 식각 단계에서 에칭액 또는 에칭 가스의 침투를 효과적으로 방지할 수 있다.
일 예로, SOG 용액은 메틸 이소부틸 케톤(Methyl isobutyl ketone), 톨루엔(toluene), n-헥산 (n-hexane), N,N-디메틸포름아미드(N,N- Dimethylformamide), 아세톤(acetone) 및 에탄올(ethanol)로 이루어진 군에서 선택되는 어느 하나 이상을 용매로 포함할 수 있다.
일 구현예에 있어, SOG 용액 도포 후, 열처리를 통해 형성되는 엣지 보호막은 이산화규소를 포함할 수 있다. 엣지 보호막에 포함된 이산화규소는 실리콘 식각 용액에 대하여 우수한 식각 선택비를 가지기 때문에 선택적 식각과 같은 후공정에 유리한 장점이 있다.
일 구현예에 있어, 전술한 SOG 용액 도포 및 열처리를 수행하여 엣지 보호막을 형성한 이후, 잔여 용매를 제거하는 단계를 더 포함할 수 있다. 이 때, 잔여 용매는 아세톤, 메탄올 등의 유기 용매를 이용하여 제거할 수 있으나, 잔여 용매를 제거를 위해 사용되는 유기 용매의 종류에 의해 본 발명이 제한되는 것은 아니다.
이어서, c) 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계를 수행한다.
이 때, 식각은 당업계에 공지된 방법이라면 제한없이 사용될 수 있다.
일 예로, 식각은 에칭액을 이용한 습식 공정을 통해 수행되는 것일 수 있다.
이 때, 에칭액은 단결정 박막을 제외한 제2웨이퍼의 하부면에 포함된 물질에 따라 선택될 수 있고, 서로 상이한 에칭액을 이용하여 2회 이상의 식각 공정이 수행될 수 있음은 물론이다.
또한, 단결정 박막을 제외한 제2웨이퍼의 하부면이 300 μm 이상, 구체적으로 500 μm 이상의 두께를 갖는 경우, 습식 공정을 이용한 식각 수행 전 그라인더를 이용한 연삭 공정이 더 수행될 수 있다.
일 예로, 연삭 공정을 통해 제2웨이퍼의 하부면의 두께가 30 내지 100 μm, 구체적으로 30 내지 50 μm가 되도록 연삭시킨 후 습식 공정을 통한 식각이 수행될 수 있다.
구체적 일 예로, 에칭액은 불산 또는 질산을 포함한 수용액인 산성 에칭액이나 수산화칼륨(KOH), 수산화테트라메틸암모늄(TMAH), 수산화나트륨(NaOH), 암모니아 또는 히드라진을 포함한 수용액인 알칼리성 에칭액이 이용될 수 있으나, 이에 한정되는 것은 아니다.
본 발명은 상술한 단결정 박막의 전사방법을 포함하는 반도체 소자의 제조방법을 포함한다.
이 때, 반도체 소자의 제조방법은 모놀리식 3차원(M3D) 적층 방법을 포함하는 것일 수 있다.
구체적으로, 모놀리식 3차원(M3D) 적층 방법은 제1소자 상에 절연막을 형성하는 단계; 상기 절연막 상에 상술한 단결정 박막의 전사방법을 이용하여 단결정 박막을 형성하는 단계; 및 상기 단결정 박막 상에 제2소자를 형성하는 단계;를 포함할 수 있다.
이 때, 모놀리식 3차원(M3D) 적층 방법은 제2소자를 형성한 다음 절연막 형성 단계, 단결정 박막 형성 단계 및 소자 형성 단계를 순차적으로 복수회 수행하여 반도체 소자, 트랜지스터, 이미지 센서, 메모리 등과 같은 모놀리식 3차원 소자를 제조하는데 적용될 수 있다.
이하, 실시예를 통해 본 발명에 따른 단결정 박막의 전사방법에 대해 더욱 상세히 설명한다. 다만 하기 실시예는 본 발명을 상세히 설명하기 위한 하나의 참조일 뿐 본 발명이 이에 한정되는 것은 아니며, 여러 형태로 구현될 수 있다.
또한, 달리 정의되지 않은 한, 모든 기술적 용어 및 과학적 용어는 본 발명이 속하는 당업자 중 하나에 의해 일반적으로 이해되는 의미와 동일한 의미를 갖는다. 본원에서 설명에 사용되는 용어는 단지 특정 실시예를 효과적으로 기술하기 위함이고 본 발명을 제한하는 것으로 의도되지 않는다.
(실시예 1)
나노종합기술원의 0.18 μm CMOS(complementary metal-oxide-semiconductor) 베이스라인(Baseline)을 이용해 하부 웨이퍼로 CMOS 웨이퍼를 제조하였다.
이어서, CMOS 웨어퍼 및 실리콘-온-인슐레이터 웨이퍼(SOITEC 사의 G8P-136-01, 이하 SOI 웨이퍼) 상에 고밀도 플라즈마(High Density Plasma, HDP) 화학기상증착법(CVD)을 이용하여 산화막(HDP-Oxide)을 형성시킨 후, 각각의 산화막에 O2 플라즈마 처리한 다음 바로 본딩 장비를 통해 산화물-산화물 직접 본딩(Oxide-to-oxide direct bonding)을 이용하여 CMOS 웨이퍼 및 SOI 웨이퍼를 접합시켜 접합 구조체를 형성하였다.
이후, SOG 용액(Desert Silicon 사의 NDG-500M)을 접합 구조체의 가장자리 영역에 브러쉬(치간 칫솔)를 이용한 코팅 방법으로 도포하였다.
이후, 산소분위기에서 400 ℃의 온도로 30분 동안 열처리하였다.
전술한 SOG 용액의 도포 및 열처리 공정을 반복적으로 3회 수행하여 엣지보호막을 형성하였다.
이어서, 접합 구조체의 배면 즉, SOI 웨이퍼의 캐리어 실리콘이 위치하는 면을 그라인더를 이용해 약 50 μm의 두께가 될 때까지 연삭하였고, 잔여 캐리어 실리콘은 에칭액으로 수산화테트라메틸암모늄(TMAH)을 이용한 식각 공정을 수행하여 단결정 실리콘 박막을 전사하였다.
(실시예 2)
실시예 1과 동일하게 실시하되, SOG 용액의 도포 및 열처리 공정을 1회 수행한 것을 제외하고는 동일하게 수행하였다.
(실시예 3)
실시예 1과 동일하게 실시하되, SOG 용액의 도포 및 열처리 공정을 5회 수행한 것을 제외하고는 동일하게 수행하였다.
(비교예)
실시예 1과 동일하게 실시하되, SOG 용액을 도포하는 과정을 생략한 것을 제외하고는 동일하게 실시하였다.
도 1a 및 도 1b는 각각 엣지 제외 영역을 포함하는 SOI의 엣지 구조를 모식적으로 나타낸 모식도 및 주사전자현미경(SEM) 이미지를 도시한 도면이다.
도 1a 및 도 1b에 나타난 바와 같이, SOI는 상부에 단결정 실리콘(Top Si)이 위치하는 영역 대비 높이가 0.28 μm 더 낮은 엣지 제외 영역이 SOI의 가장자리부터 약 3 내지 5 mm 길이로 포함되는 것을 알 수 있다.
이러한 엣지 제외 영역은 웨이퍼 레벨의 접합 공정 진행 시 보이드 형성을 초래하여 식각 등과 같은 후공정에 불량을 발생시켜 공정 수율을 현저히 저하시킬 수 있는 단점이 있다.
도 2a 및 도 2b는 각각 하부 웨이퍼 및 엣지 제외 영역을 포함하는 실리콘-온-인슐레이터 웨이퍼가 접합된 접합 구조체의 모식도 및 SOG가 코팅된 접합 구조체의 모식도를 도시한 도면이다.
도 2a에 나타난 바와 같이, SOI에 포함된 엣지 제외 영역에 의해 접합 구조체 형성 시 접합 구조체의 가장자리 부근에 식각 용액이 침투할 수 있는 보이드가 형성되는 것을 알 수 있다.
도 3a 및 도 3b는 각각 실시예 1 및 비교예 따라 수행된 단결정 실리콘 박막의 전사 공정 이후의 디지털 이미지를 도시한 도면이다.
도 3a를 참조하면, 식각 공정 이후, 단결정 실리콘 박막이 우수한 효율로 전사된 것을 알 수 있다. 특히, 가장자리 접합부에서도 안정적으로 단결정 실리콘 박막이 전사된 것이 관찰되었다.
반면에, 도 3b를 참조하면, 접합 구조체 형성이후, SOG 코팅을 수행하지 않을 경우에는 단결정 실리콘 박막의 전사 효율이 현저히 저하되는 것을 알 수 있다. 구체적으로 도 3b의 좌측 일부분에서만 단결정 실리콘 박막이 전사되고, 중간 부분에서는 단결정 실리콘 박막의 일부가 떨어져 나간 것이 관찰되었으며, 우측 부분에서는 단결정 실리콘 박막 전체가 박리되어 소실된 것이 관찰되었다.
이로부터, 웨이퍼 레벨의 접합을 통한 접합 구조체 형성이후 형성된 보이드에 SOG 코팅을 수행함에 따라 식각 공정을 통해 단결정 실리콘 박막을 우수한 공정 효율로 전사시킬 수 있음을 확인하였다.
추가적으로, 도면으로 도시하지는 않았으나, SOG 용액의 도포 및 열처리 공정을 1회 수행한 실시예 2의 경우는 접합 구조체에 포함된 보이드 영역에 형성된 엣지 보호막이 식각 용액의 침투를 효과적으로 막지 못하여 접합 구조체의 가장자리 영역에서 전사된 단결정 실리콘 박막의 일부가 떨어져 나간 것이 관찰되었으나, 실시예 3의 경우에는 실시예 1과 유사하게 접합 구조체의 가장자리 접합부에서도 안정적으로 단결정 실리콘 박막이 전사되는 것을 확인하였다.
이상과 같이 특정된 사항들과 한정된 실시예를 통해 본 발명이 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (14)

  1. a) 제1웨이퍼 및 단결정 박막을 포함하는 제2웨이퍼를 접합하되, 상기 단결정 박막이 제1웨이퍼의 상부면과 접하는 접합 구조체 형성 단계;
    b) 상기 접합 구조체의 가장자리 접합부에 엣지 보호막을 형성하는 단계; 및
    c) 상기 엣지 보호막이 형성된 접합 구조체에 포함된 상기 단결정 박막을 제외한 제2웨이퍼의 하부면을 식각하는 단계;를 포함하는 단결정 박막의 전사방법.
  2. 제1항에 있어서,
    상기 제2웨이퍼는 엣지 제외 영역(Edge-exclusion)을 포함하는 것인, 단결정 박막의 전사방법.
  3. 제2항에 있어서,
    상기 a) 단계에서 형성된 접합 구조체의 가장자리 접합부는 상기 엣지 제외 영역으로부터 기인한 보이드를 포함하는 단결정 박막의 전사방법.
  4. 제3항에 있어서,
    상기 b) 단계의 엣지 보호막은 상기 보이드에 형성되는 것인 단결정 박막의 전사방법.
  5. 제1항에 있어서,
    상기 제1웨이퍼 및 제2웨이퍼는 각각 제1웨이퍼 및 상기 제2웨이퍼에 포함되는 단결정 박막 상에 위치하는 실리콘 산화물 층을 더 포함하는 단결정 박막의 전사방법.
  6. 제5항에 있어서,
    상기 제1웨이퍼 및 제2웨이퍼의 접합은 산화물-산화물 본딩에 의해 접합되는 것인, 단결정 박막의 전사방법.
  7. 제5항에 있어서,
    상기 엣지 보호막은 SOG(spin on glass) 용액을 도포 및 산화분위기 하에서 열처리하여 형성되는 단결정 박막의 전사방법.
  8. 제7항에 있어서,
    상기 SOG 용액의 도포는 브러쉬 도포법을 이용하여 수행되는 단결정 박막의 전사방법.
  9. 제7항에 있어서,
    상기 열처리는 350 내지 500 ℃의 온도에서 수행되는 단결정 박막의 전사방법.
  10. 제7항에 있어서,
    상기 도포 및 열처리는 적어도 2회 이상 반복 수행되는 단결정 박막의 전사방법.
  11. 제1항에 있어서,
    상기 c) 단계의 식각은 에칭액을 이용한 습식 공정을 통해 수행되는 것인 단결정 박막의 전사방법.
  12. 제1항에 있어서,
    상기 단결정 박막은 단결정 반도체 막인 단결정 박막의 전사방법.
  13. 제1항 내지 제12항 중 어느 한 항에 따른 단결정 박막의 전사방법을 포함하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 반도체 소자의 제조방법은 모놀리식 3차원(M3D) 적층 방법을 포함하는 반도체 소자의 제조방법.
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