JP2019526172A - マルチウエハ接合構造を形成するためのウエハスタッキング - Google Patents

マルチウエハ接合構造を形成するためのウエハスタッキング Download PDF

Info

Publication number
JP2019526172A
JP2019526172A JP2019503708A JP2019503708A JP2019526172A JP 2019526172 A JP2019526172 A JP 2019526172A JP 2019503708 A JP2019503708 A JP 2019503708A JP 2019503708 A JP2019503708 A JP 2019503708A JP 2019526172 A JP2019526172 A JP 2019526172A
Authority
JP
Japan
Prior art keywords
wafer
epoxy
chuck
heating
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019503708A
Other languages
English (en)
Other versions
JP6778317B2 (ja
Inventor
ケーヒル，アンドリュー
ゲッティー，ジョナサン
ロフグリーン，ダニエル，ディー
ドレイク，ポール，エー．
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of JP2019526172A publication Critical patent/JP2019526172A/ja
Application granted granted Critical
Publication of JP6778317B2 publication Critical patent/JP6778317B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

一態様において、方法は、ウエハチャックを加熱することと、第１のウエハを加熱することと、ウエハチャック上に配置された第１のウエハの表面の少なくとも一部に沿って第１のエポキシを付与することと、ウエハチャックを回転させて第１のエポキシを少なくとも部分的に第１のウエハにわたって広げることと、第１のウエハ上に配置された第１のエポキシ上に第２のウエハを置くことと、真空下で第２のウエハを第１のエポキシに接合させて２ウエハ接合構造を形成することとを含む。

Description

本開示は、マルチウエハ接合構造を形成するためのウエハスタッキングに関する。
フリップチップデバイスは一般に、ウエハ上に形成される集積回路（ＩＣ）を用いて製造される。ＩＣの表面にパッドが付加され、それらのパッドにはんだボールが付加される。複数のＩＣがウエハから取り外される（例えば、ダイシングされる）。例えば、加熱及び冷却中に、あるいは機械的応力に晒される間に、ＩＣが曲がることを抑制するために、時々、フリップチップに追加の材料（シム構造と呼ばれるときがある）が付加される。その後、ＩＣが裏返され、外部回路のコネクタにはんだボールが接合される。
一態様において、方法は、ウエハチャックを加熱することと、第１のウエハを加熱することと、ウエハチャック上に配置された第１のウエハの表面の少なくとも一部に沿って第１のエポキシを付与することと、ウエハチャックを回転させて第１のエポキシを少なくとも部分的に第１のウエハにわたって広げることと、第１のウエハ上に配置された第１のエポキシ上に第２のウエハを置くことと、真空下で第２のウエハを第１のエポキシに接合させて２ウエハ接合構造を形成することとを含む。
上記態様は、以下の特徴のうちの１つ以上を含み得る。当該方法は、第３のウエハを加熱することと、ウエハチャック上に配置された第３のウエハの表面の少なくとも一部に沿って第２のエポキシを付与することと、ウエハチャックを回転させて第２のエポキシを少なくとも部分的に第３のウエハにわたって広げることと、第３のウエハに塗布された第２のエポキシを２ウエハ接合構造の第１のウエハと接触させることと、真空下で第２のエポキシを第１のウエハに接合させて３ウエハ接合構造を形成することとを含み得る。当該方法は、ウエハチャックを少なくとも６５℃まで再加熱することを含み得る。第３のウエハを加熱することは、第３のウエハを少なくとも６５℃まで加熱することを含み得る。第３のウエハを加熱することは、シリコンウエハを加熱することを含み得る。第１のエポキシ及び第２のエポキシを硬化させるために、３ウエハ接合構造が加熱され得る。ウエハチャック上に配置された第３のウエハの表面の少なくとも一部に沿って第２のエポキシを付与することは、ウエハチャックが第１の速度で回転している間に第２のエポキシを付与することを含むことができ、ウエハチャックを回転させて第２のエポキシを少なくとも部分的に第３のウエハにわたって広げることは、ウエハチャックの速度を第１の速度から第２の速度まで上昇させることを含むことができる。第２のエポキシを付与することは、第１のエポキシに使用される材料を含み得る第２のエポキシを付与することを含み得る。ウエハチャックを加熱することは、ウエハチャックを少なくとも６５℃まで加熱することを含み得る。第１のウエハを加熱することは、第１のウエハを少なくとも６５℃まで加熱することを含み得る。第１のウエハを加熱することは、膨張制御（controlled expansion；ＣＥ）ウエハ、ステンレス鋼ウエハ、又はチタンウエハのうちの１つを加熱することを含み得る。第１のエポキシ上に第２のウエハを置くことは、第１のエポキシ上に読み出し集積回路（readout integrated circuit；ＲＯＩＣ）ウエハを置くことを含み得る。ＲＯＩＣウエハを置くことは、インジウムバンプを有するＲＯＩＣウエハを置くことを含み得る。ウエハチャック上に配置された第１のウエハの表面の少なくとも一部に沿って第１のエポキシを付与することは、ウエハチャックが第１の速度で回転している間に第１のエポキシを付与することを含み得る。ウエハチャックを回転させて第１のエポキシを少なくとも部分的に第１のウエハにわたって広げることは、ウエハチャックの速度を第１の速度から第２の速度まで上昇させることを含み得る。
他の一態様において、マルチウエハ接合スタックは、第１のウエハと、第１のエポキシによって第１のウエハに接合された第２のウエハとを含む。第１のエポキシはボイドを含まない。
上記態様は、以下の特徴のうちの１つ以上を含み得る。当該マルチウエハ接合スタックは更に、第２のエポキシによって第１のウエハに接合された第３のウエハを含むことができ、第２のエポキシはボイドを含まないとし得る。第１のウエハは、膨張制御（ＣＥ）ウエハ、ステンレス鋼ウエハ、又はチタンウエハのうちの１つであるとすることができ、第２のウエハは読み出し集積回路（ＲＯＩＣ）ウエハとすることができる。第３のウエハはシリコンとし得る。ＲＯＩＣウエハはインジウムバンプを含み得る。
ウエハを積み重ねてマルチウエハ接合構造を形成するプロセスの一例を示すフロー図である。 エポキシを備えた第１のウエハの一例を示す図である。 図３Ａ及び３Ｂは、第１のウエハにエポキシを塗布するために使用されるウエハチャックを示す図である。 図３Ａ及び３Ｂは、第１のウエハにエポキシを塗布するために使用されるウエハチャックを示す図である。 第２のウエハと第１のウエハとを示す図である。 ２ウエハ接合構造を形成するように第１のウエハに取り付けられた第２のウエハを示す図である。 エポキシを備えた第３のウエハと２ウエハ接合構造とを示す図である。 ３ウエハ接合構造を形成するように２ウエハ接合構造に取り付けられた第３のウエハを示す図である。 センタリングリング（centering ring）を示す図である。
ウエハを積み重ねてマルチウエハ接合構造を形成する際に使用される技術がここに記載される。伝統的なフリップチップ製造とは異なり、例えば、加熱及び冷却中に、あるいは機械的応力に晒される間に、ＩＣが曲がることを抑制するために、ＩＣレベルで追加の材料（例えば、シム構造）を付加するのではなく、ウエハレベルで追加の材料が集積回路（ＩＣ）に付加される。一例において、このプロセスは、多数のＩＣ（例えば４０個のＩＣ）が一度に取り扱われることを可能にする。一例において、検出器材料に熱的に整合されるマルチウエハ接合構造がここに記載される。別の一例において、マルチウエハ接合構造は、均一でボイド（例えば、エアギャップ、エアポケット、気泡など）がない１つ以上の接合層（例えば、エポキシ層）を含む。ここに記載される技術は３ウエハ接合構造を製造することを説明するが、ここに記載される技術は、２枚以上のウエハを有するマルチウエハ接合構造を製造するために使用され得る。
図１を参照するに、プロセス１００は、ウエハを積み重ねてマルチウエハ接合構造を形成するプロセスの一例である。プロセス１００は、第１のウエハの表面の少なくとも一部に沿って第１のエポキシを付与して第１のウエハ構造を形成する（１０２）。プロセス１００は、真空下で、第１のウエハの第１のエポキシに第２のウエハを接合させて、２ウエハ接合構造を形成する（１０６）。
プロセス１００は、第３のウエハの表面の少なくとも一部に沿って第２のエポキシを付与して第２のウエハ構造を形成する（１０８）。一例において、処理ブロック１０２で使用されたのと同じ技術を使用して、第２のエポキシが第３のウエハに塗布される。プロセス１００は、真空下で、第３のウエハの第２のエポキシを第１のウエハに接合させる（１１０）。一例において、処理ブロック１０６で使用されたのと同じ技法を使用して、第３のウエハの第２のエポキシが第１のウエハに接合される。一例において、第１のエポキシは第２のエポキシと同じ材料である。
プロセス１００は、この３ウエハ接合構造を加熱して、第１及び第２のエポキシを硬化させる（１１２）。
一例において、第１及び第３のウエハはほぼ同じ熱膨張係数（coefficient of thermal expansion；ＣＴＥ）を有し、第２のウエハは異なるＣＴＥを有する。一例において、第１、第２及び第３のウエハは８インチウエハであるが、ここに記載されるプロセスは、幾つもの異なるサイズのウエハに適用され得る。一部の例において、選択されるウエハの厚さは様々とし得る。
一例において、プロセス１００が完了した後、３ウエハ接合構造がダイシングされて検出器に取り付けられる。
図２、３Ａ及び３Ｂを参照するに、一例において、ウエハ２１４とエポキシ２１６とを含む１ウエハ構造２００が形成される。一例において、１ウエハ構造２００は、加熱された回転するウエハチャック２２２上で、加熱されたウエハ２１４にエポキシ２１６を塗布することによって形成される（図３Ａ）。一例において、ウエハチャック２２２及びウエハ２１４は約６５℃まで加熱される。一例において、ウエハチャック２２２及びウエハ２１４は、ホットプレートを使用して別々に加熱される。一例において、エポキシが塗布されるとき、ウエハチャック２２２は４秒間にわたって５００ｒｐｍで回転する。一例において、エポキシは極低温（例えば、−１５０℃以下）に耐えることができる接着用のエポキシである。
ウエハチャック２２２の速度は、例えば、エポキシ２１６がウエハ２１４にわたって均等に分配されることを可能にするように上昇される（図３Ｂ）。一例において、ウエハチャック２２２は、３０秒にわたって５，０００ｒｐｍで回転する。
一例において、ウエハ２１４は膨張制御（ＣＥ）ウエハである。他の一例において、ウエハ２１４はステンレス鋼ウエハである。更なる一例において、ウエハ２１４はチタンウエハである。
図４Ａ及び４Ｂを参照するに、ウエハ２３４は層２３６を有する。ウエハ２３４はウエハ構造２００に貼り付けられる。一例において、層２３６は、フォトレジストで覆われたバンプ（例えば、インジウムバンプ、図示せず）を含む。一例において、ウエハ２３４は読み出し集積回路（ＲＯＩＣ）ウエハである。一例において、バンプは、例えば検出器（例えばフリップチップデバイス）といった外部回路（図示せず）への接合に使用される。
真空に先立ち、ウエハ２３４とエポキシ２１６との間の接触が可能な限り最小化される。一例において、ウエハ２３４はエポキシ２１６上に置かれ、あるいはエポキシ２１６の僅か上方に位置付けられる。特定の一例では、エポキシ２１６の上にウエハ２３４を浮かすためにセンタリングリング（例えば、センタリングリング６００（図６））が使用される。例えば、ウエハ２３４がエポキシ２１６の表面上に（例えばエポキシ２１６の上方１インチ以下から）自然落下することが許されるとき、ウエハ２３４は、例えば氷上のホッケーパックのように、エアポケットによって浮かされる。他の一例において、エポキシ２１６の上にウエハ２３４を浮かすために、アーム（例えば、ロボットアーム）が使用される。 図４Ｂに示すように、ウエハ２３４がエポキシ２１６に接合されて、エポキシ２１６内にボイドを有しない２ウエハ接合構造３００を形成するよう、ウエハ２３４及びウエハ構造２００が真空下に置かれる（例えば、真空オーブンを使用する）。
図５Ａ及び５Ｂを参照するに、１ウエハ構造４００が、ウエハ４４４とエポキシ４４６とを含んでいる。一例において、１ウエハ構造４００は、ここで記載した１ウエハ構造２００と同様にして形成される。一例において、エポキシ４４６はエポキシ２１６とほぼ同じ厚さである。更なる一例において、このエポキシは、極低温（例えば、−１５０℃以下）に耐えることができる接着用のエポキシである。一例において、ウエハ４４４はシリコンウエハである。
真空に先立ち、ウエハ２１４とエポキシ４４６との間の接触が可能な限り最小化される。一例において、ウエハ４４４のエポキシ被覆面が、ウエハ２１４上に置かれ、あるいはウエハ２１４の僅か上方に位置付けられる。特定の一例では、ウエハ２１４の上にウエハ４４４を浮かすためにセンタリングリング（例えば、センタリングリング６００（図６））が使用される。ウエハ２１４がエポキシ４４６に接合されて３ウエハ接合構造５００を形成するよう、ウエハ構造４００及びウエハ構造３００が真空下に置かれる（例えば、真空オーブンを使用する）。
エポキシ２１６及びエポキシ４４６を硬化させるために、３ウエハ接合構造５００が加熱される。例えば、３ウエハ接合構造５００は、ホットプレートを用いて加熱される。
図６を参照するに、センタリングリングの一例は、センタリングリング６００である。センタリングリングは、人が指を使ってウエハを別のウエハ又はウエハ構造の中心に置くこと（例えば、ウエハ２３４をウエハ構造２００の中心に置くことや、ウエハ４４４を２ウエハ構造３００の中心におくことなど）を可能にするために使用される隙間（例えば、隙間６０２ａ、隙間６０２ｂ）を含んでいる。
ここに記載したプロセスは、記載した特定の例に限定されるものではない。例えば、ここに記載したプロセスは３ウエハ接合構造を製造しているが、他の技術を用いて２枚以上のウエハを有する任意のウエハ接合構造を製造し得る。他の例では、プロセス１００は、図１の特定の処理順序に限定されるものではない。むしろ、上述の結果を達成するよう、図１の処理ブロックのうちのいずれかが、必要に応じて、並べ替えられ、組み合わされ、又は除去され、並行して若しくは順次に実行され得る。
ここに記載したプロセスは、記載した特定の実施形態に限定されるものではない。ここに記載した複数の異なる実施形態の要素を組み合わせて、具体的には上述していない他の実施形態を形成してもよい。ここでは具体的に記載されていない他の実施形態も、以下の請求項の範囲内にある。

Claims (20)

  1. ウエハチャックを加熱することと、
    第１のウエハを加熱することと、
    前記ウエハチャック上に配置された前記第１のウエハの表面の少なくとも一部に沿って第１のエポキシを付与することと、
    前記ウエハチャックを回転させて前記第１のエポキシを少なくとも部分的に前記第１のウエハにわたって広げることと、
    前記第１のウエハ上に配置された前記第１のエポキシ上に第２のウエハを置くことと、
    真空下で前記第２のウエハを前記第１のエポキシに接合させて２ウエハ接合構造を形成することと、
    を有する方法。
  2. 第３のウエハを加熱することと、
    前記ウエハチャック上に配置された前記第３のウエハの表面の少なくとも一部に沿って第２のエポキシを付与することと、
    前記ウエハチャックを回転させて前記第２のエポキシを少なくとも部分的に前記第３のウエハにわたって広げることと、
    前記第３のウエハに塗布された前記第２のエポキシを前記２ウエハ接合構造の前記第１のウエハと接触させることと、
    真空下で前記第２のエポキシを前記第１のウエハに接合させて３ウエハ接合構造を形成することと、
    を更に有する請求項１に記載の方法。
  3. 前記ウエハチャックを少なくとも６５℃まで再加熱すること、を更に有する請求項２に記載の方法。
  4. 前記第３のウエハを加熱することは、前記第３のウエハを少なくとも６５℃まで加熱することを有する、請求項２に記載の方法。
  5. 前記第３のウエハを加熱することは、シリコンウエハを加熱することを有する、請求項２に記載の方法。
  6. 前記第１のエポキシ及び前記第２のエポキシを硬化させるために、前記３ウエハ接合構造が加熱される、請求項２に記載の方法。
  7. 前記ウエハチャック上に配置された前記第３のウエハの表面の少なくとも一部に沿って前記第２のエポキシを付与することは、前記ウエハチャックが第１の速度で回転している間に前記第２のエポキシを付与することを有し、
    前記ウエハチャックを回転させて前記第２のエポキシを少なくとも部分的に前記第３のウエハにわたって広げることは、前記ウエハチャックの速度を前記第１の速度から第２の速度まで上昇させることを有する、
    請求項１に記載の方法。
  8. 前記第２のエポキシを付与することは、前記第１のエポキシに使用される材料を有する第２のエポキシを付与することを有する、請求項１に記載の方法。
  9. 前記ウエハチャックを加熱することは、前記ウエハチャックを少なくとも６５℃まで加熱することを有する、請求項１に記載の方法。
  10. 前記第１のウエハを加熱することは、第１のウエハを少なくとも６５℃まで加熱することを有する、請求項１に記載の方法。
  11. 前記第１のウエハを加熱することは、膨張制御（ＣＥ）ウエハ、ステンレス鋼ウエハ、又はチタンウエハのうちの１つを加熱することを有する、請求項１に記載の方法。
  12. 前記第１のエポキシ上に第２のウエハを置くことは、前記第１のエポキシ上に読み出し集積回路（ＲＯＩＣ）ウエハを置くことを有する、請求項１に記載の方法。
  13. 前記ＲＯＩＣウエハを置くことは、インジウムバンプを有するＲＯＩＣウエハを置くことを有する、請求項１２に記載の方法。
  14. 前記ウエハチャック上に配置された前記第１のウエハの表面の少なくとも一部に沿って前記第１のエポキシを付与することは、前記ウエハチャックが第１の速度で回転している間に前記第１のエポキシを付与することを有する、請求項１に記載の方法。
  15. 前記ウエハチャックを回転させて前記第１のエポキシを少なくとも部分的に前記第１のウエハにわたって広げることは、前記ウエハチャックの速度を前記第１の速度から第２の速度まで上昇させることを有する、請求項１４に記載の方法。
  16. 第１のウエハと、
    第１のエポキシによって前記第１のウエハに接合された第２のウエハと
    を有し、
    前記第１のエポキシはボイドを含まない、
    マルチウエハ接合スタック。
  17. 当該マルチウエハ接合スタックは更に、第２のエポキシによって前記第１のウエハに接合された第３のウエハを有し、
    前記第２のエポキシはボイドを含まない、
    請求項１６に記載のマルチウエハ接合スタック。
  18. 前記第１のウエハは、膨張制御（ＣＥ）ウエハ、ステンレス鋼ウエハ、又はチタンウエハのうちの１つであり、
    前記第２のウエハは読み出し集積回路（ＲＯＩＣ）ウエハである、
    請求項１７に記載のマルチウエハ接合スタック。
  19. 前記第３のウエハはシリコンである、請求項１８に記載のマルチウエハ接合スタック。
  20. 前記ＲＯＩＣウエハはインジウムバンプを有する、請求項１８に記載のマルチウエハ接合スタック。
JP2019503708A 2016-09-07 2017-05-03 マルチウエハ接合構造を形成するためのウエハスタッキング Active JP6778317B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/258,300 US20180068843A1 (en) 2016-09-07 2016-09-07 Wafer stacking to form a multi-wafer-bonded structure
US15/258,300 2016-09-07
PCT/US2017/030796 WO2018048482A1 (en) 2016-09-07 2017-05-03 Wafer stacking to form a multi-wafer-bonded structure

Publications (2)

Publication Number Publication Date
JP2019526172A true JP2019526172A (ja) 2019-09-12
JP6778317B2 JP6778317B2 (ja) 2020-10-28

Family

ID=58709583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019503708A Active JP6778317B2 (ja) 2016-09-07 2017-05-03 マルチウエハ接合構造を形成するためのウエハスタッキング

Country Status (5)

Country Link
US (2) US20180068843A1 (ja)
EP (1) EP3510632B1 (ja)
JP (1) JP6778317B2 (ja)
KR (1) KR102225767B1 (ja)
WO (1) WO2018048482A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847569B2 (en) 2019-02-26 2020-11-24 Raytheon Company Wafer level shim processing
CN110945660B (zh) * 2019-11-12 2024-01-23 深圳市汇顶科技股份有限公司 堆叠式的芯片、制造方法、图像传感器和电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001188A1 (en) * 2006-11-13 2010-01-07 Raytheon Company Method of construction of CTE matching structure with wafer processing and resulting structure
JP2012004522A (ja) * 2010-06-21 2012-01-05 Brewer Science Inc 逆に装着されたデバイスウェーハーをキャリヤー基板から分離する方法および装置
US20150110990A1 (en) * 2013-10-18 2015-04-23 Corning Incorporated Methods and Apparatus Providing A Substrate and Protective Coating Thereon

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0341715A (ja) 1989-07-07 1991-02-22 Toshiba Ceramics Co Ltd スピンコーター
WO1994017557A1 (en) 1993-01-19 1994-08-04 Hughes Aircraft Company Thermally matched readout/detector assembly and method for fabricating same
US5672545A (en) 1994-08-08 1997-09-30 Santa Barbara Research Center Thermally matched flip-chip detector assembly and method
US5804771A (en) 1996-09-26 1998-09-08 Intel Corporation Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces
US5868887A (en) 1996-11-08 1999-02-09 W. L. Gore & Associates, Inc. Method for minimizing warp and die stress in the production of an electronic assembly
EP0886306A1 (en) 1997-06-16 1998-12-23 IMEC vzw Low temperature adhesion bonding method for composite substrates
US20020134503A1 (en) * 2001-03-20 2002-09-26 Accucorp Technical Services, Inc. Silicon wafers bonded to insulator substrates by low viscosity epoxy wicking
DE10320375B3 (de) 2003-05-07 2004-12-16 Süss Micro Tec Laboratory Equipment GmbH Verfahren zum temporären Fixieren zweier flächiger Werksücke
JP2007308678A (ja) * 2005-11-02 2007-11-29 Shin Etsu Chem Co Ltd 液状エポキシ樹脂組成物
DE102006000687B4 (de) * 2006-01-03 2010-09-09 Thallner, Erich, Dipl.-Ing. Kombination aus einem Träger und einem Wafer, Vorrichtung zum Trennen der Kombination und Verfahren zur Handhabung eines Trägers und eines Wafers
KR100800214B1 (ko) * 2006-12-13 2008-02-01 제일모직주식회사 반도체 조립용 접착 필름 조성물 및 접착 필름
US20080217717A1 (en) * 2007-03-09 2008-09-11 Lockheed Martin Corporation Cte matched multiplexor
JP5111620B2 (ja) 2008-01-24 2013-01-09 ブルーワー サイエンス アイ エヌ シー． デバイスウェーハーをキャリヤー基板に逆に装着する方法
JP2009237202A (ja) 2008-03-27 2009-10-15 Sumitomo Chemical Co Ltd 偏光板の製造方法
US8154099B2 (en) * 2009-08-19 2012-04-10 Raytheon Company Composite semiconductor structure formed using atomic bonding and adapted to alter the rate of thermal expansion of a substrate
JP5737185B2 (ja) * 2009-11-13 2015-06-17 日立化成株式会社 半導体装置、半導体装置の製造方法及び接着剤層付き半導体ウェハ
JP6001568B2 (ja) 2011-02-28 2016-10-05 ダウ コーニング コーポレーションＤｏｗ Ｃｏｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ウェハ接着システム、及びその接着並びに剥離方法
US20130084459A1 (en) 2011-09-30 2013-04-04 3M Innovative Properties Company Low peel adhesive
JP5752639B2 (ja) * 2012-05-28 2015-07-22 東京エレクトロン株式会社 接合システム、接合方法、プログラム及びコンピュータ記憶媒体
KR102023623B1 (ko) * 2012-07-03 2019-09-23 삼성전자 주식회사 반도체 소자 형성 방법
EP3404698B1 (de) * 2013-05-29 2023-08-16 EV Group E. Thallner GmbH Verfahren zum bonden von substraten
TW201518112A (zh) * 2013-07-16 2015-05-16 Dow Corning 接合晶圓系統及其用於接合及去接合之方法
US9142694B2 (en) 2013-10-25 2015-09-22 Raytheon Company Focal plane array packaging using isostatic pressure processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100001188A1 (en) * 2006-11-13 2010-01-07 Raytheon Company Method of construction of CTE matching structure with wafer processing and resulting structure
JP2012004522A (ja) * 2010-06-21 2012-01-05 Brewer Science Inc 逆に装着されたデバイスウェーハーをキャリヤー基板から分離する方法および装置
US20150110990A1 (en) * 2013-10-18 2015-04-23 Corning Incorporated Methods and Apparatus Providing A Substrate and Protective Coating Thereon

Also Published As

Publication number Publication date
WO2018048482A1 (en) 2018-03-15
JP6778317B2 (ja) 2020-10-28
US10475664B2 (en) 2019-11-12
US20180068843A1 (en) 2018-03-08
EP3510632A1 (en) 2019-07-17
EP3510632B1 (en) 2023-01-25
KR102225767B1 (ko) 2021-03-09
KR20180135008A (ko) 2018-12-19
US20180096833A1 (en) 2018-04-05

Similar Documents

Publication Publication Date Title
US8080121B2 (en) Method of bonding, thinning, and releasing wafer
US20200118969A1 (en) Methods for Controlling Warpage in Packaging
US8846448B2 (en) Warpage control in a package-on-package structure
US8017439B2 (en) Dual carrier for joining IC die or wafers to TSV wafers
TWI502724B (zh) 形成積體電路結構的方法與積體電路結構
US10483228B2 (en) Apparatus for bonding semiconductor chip and method for bonding semiconductor chip
JP5769716B2 (ja) ウエハにチップを結合する方法
US10475764B2 (en) Die bonder and methods of using the same
US8518741B1 (en) Wafer-to-wafer process for manufacturing a stacked structure
Che et al. Reliability study of 3D IC packaging based on through-silicon interposer (TSI) and silicon-less interconnection technology (SLIT) using finite element analysis
JP6778317B2 (ja) マルチウエハ接合構造を形成するためのウエハスタッキング
TW201230288A (en) Stacked semiconductor package and method for making the same
JP2014120768A (ja) 半導体基板の接合方法及び装置
US10049909B2 (en) Wafer handler and methods of manufacture
US8609462B2 (en) Methods for forming 3DIC package
JP2014511559A (ja) プレカットされウェハに塗布されるアンダーフィル膜
JP2012028750A (ja) 少なくとも２つの基板同士を、厚さを較正して結合するための方法
TWI385751B (zh) 接合晶圓的裝置及方法及整平接合晶圓的方法
TW200843016A (en) Panel/wafer molding apparatus and method of the same
Sekhar et al. Evaluation of single layer adhesive material for thin wafer handling applications
TWI425580B (zh) 製造半導體晶片封裝模組之方法
US20160155720A1 (en) Method and Apparatus for Chip-To-Wafer Integration
Fowler et al. Dual-carrier process using mechanical and laser release technologies for advanced wafer-level packaging
JP6423616B2 (ja) ウェーハの加工方法
US20220262755A1 (en) Temporary bonding and debonding process to prevent deformation of metal connection in thermocompression bonding

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190124

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200915

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201009

R150 Certificate of patent or registration of utility model

Ref document number: 6778317

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250