JP2019516254A - Ｉｉｉ−ｎ材料を備える半導体構造 - Google Patents

Ｉｉｉ−ｎ材料を備える半導体構造 Download PDF

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Abstract

本発明は、支持基板（２）、ＩＩＩ−Ｎ材料の主要層（３）を含む、ＩＩＩ−Ｎ材料を備える半導体構造（１）に関し、前記主要層（３）は、支持基板（２）上に配置された第１のセクション（３ａ）と第１のセクション上に配置された第２のセクション（３ｂ）、主要層の第２のセクション（３ｂ）を圧縮するために第１のセクション（３ａ）と第２のセクション（３ｂ）との間に配置されたＩＩＩ−Ｎ材料の中間層（４）を備える。構造（１）は、第１のセクション（３ａ）上に配置された下位層（４ａ）と、下位層（４ａ）上に配置されて超格子によって形成される上位層（４ｂ）から成るという点において特徴付けられる。

Description

本発明は、ＩＩＩ−Ｎ材料を備える半導体構造に関する。
ＩＩＩ−Ｎ材料を備える半導体構造は、例えば、電力変換器のスイッチとしてスピンオフするＨＥＭＴ（高電子移動度トランジスタ）型のトランジスタを受け入れるのに特に有用である。
１９９３年８月３０日発行のアプライドフィジックスレターズ誌６３巻９号に掲載されたＭＡ Ｋａｈｎらによる論文「Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ Ｂａｓｅｄ ｏｎ ａ ＧａＮ−ＡｌＧａＮ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ」において、そのようなＨＥＭＴを備えた半導体構造１が知られている。図１に概略的に示すように、このアセンブリは、以下から成る：
−半導体構造１を形成するＡＩＮ３のサファイア基板２と主要層
−半導体構造で連続的に形成されるＧａＮチャネル層５とＡｌＧａＮバリア層から成るヘテロ接合
−ヘテロ接合上／内のソースＳ，ドレインＤおよびゲートＧ電極。
ソースＳとドレインＤとの間のトランジスタの導電性状態は、ゲートＧに印加される電圧によって制御される。
従って、ゲートＧに印加される電圧が閾値電圧Ｖｔを超えると、トランジスタがオンになる。電力印加の場合、数アンペア、数十アンペアであってもソースＳとドレインＤとの間のチャネル層に流れる。電圧ＶDSは、この場合、数ボルトから数十ボルトの範囲の２つの電極間に生成され、チャネル層材料の抵抗に関係する。
ゲートＧに印加される電圧が閾値電圧Ｖｔより低いと、トランジスタがオフになる。電力印加の場合、ソースＳ電極とドレインＤ電極の端子に印加する電圧ＶDSは、数百ボルトから数千ボルトの範囲に広がる。ソースＳとドレインＤとの間に流れる漏れ電流は、ゲート幅１mm当たり数ナノアンペアまで低くなる。
ゲート電圧を制御することによって、トランジスタは、オン状態とオフ状態との間を急速に（ナノ秒内で）切り替えられることができる。
しかしながら、いくつかの問題によりこの技術の普及が制限される。
理解されるように、オフ状態において、高電圧がソースＳ電極とドレインＤ電極の端子に印加される。これは、電界の線が主要層３と基板２に非常に深く貫通する電界の形成をもたらす。強さが高まるとされる電界が、特に、コア層３の厚さのドレイン電極Ｄと基板２との間、およびソースＳとドレインＤとの間に発達する。材料がこれ以上電界を支持することができない臨界値（破壊電界として知られている）を超えるこのような電界が強くならないようにするために、所与の電圧ＶDSに対し、電界強度Ｅ＝ＶDS／ｄが破壊電界未満になるような、十分な距離ｄでドレインＤとソースＳを隔てるための準備が行われなければならない。同様に、主要層３は、基板２とドレインＤとの間に発達する電圧（ＶDSまでとする）が、関与する材料においても破壊電界よりも低い電界強度をもたらすように、十分な厚さが備わっていなければならない。
トランジスタを設計する場合、ドレインＤとソースＳとの間の距離ｄを選ぶことは比較的容易である。
従って、４００Ｖから２０００Ｖの範囲の電圧ＶDSの場合、５から２０ミクロンの範囲の距離を選ぶことができる。
しかしながら、十分な厚さのＩＩＩ−Ｎ材料（およそ３ミクロンまたはそれ以上）の主要層３を有する半導体構造１を提供することは、とりわけ選択された基板２が可用性およびコストの理由でサファイアではなくシリコンで作られた場合、より一層困難である。
そのため、文献ＥＰ１２９０７２１とＷＯ２０１３００１０１４において、シリコンで作ることができる基板２上にＩＩＩ−Ｎ材料の厚い主要層３を成長させるための周知の技術の例を提供している。これらの技術は、ＩＩＩ−Ｎ材料で作られたバッファ層に、これもまたＩＩＩ−Ｎ材料で作られた少なくとも１つの中間層を挿入することを含み、その中間層の性質は、接触する一部のバッファ層を圧縮するために選ばれる。
技術の普及を制限する別の問題は、トランジスタがオフ状態である時にソースＳとドレインＤとの間の主要層３の厚さに流れる漏れ電流への懸念である。もちろん、この電流ができるだけ少ないことが望まれる。そういうわけで主要層３は、抵抗を持たせて漏れ電流が流れるようなやり方を制限するために、一般的に、鉄、炭素またはマグネシウムなど、ｐ型ドーピング剤でドーピングされる。
しかしながら、抵抗性ドーピングにもかかわらず、構造１は、目的とする印加の過度な漏れ電流を有する可能性がある。
２００１年１１月１２日発行のアプライドフィジックスレターズ誌第７９巻第２０号に掲載されたＥ．Ｆｅｌｔｉｎらによる論文「Ｓｔｒｅｓｓ Ｃｏｎｔｒｏｌ ｉｎ ＧａＮ Ｇｒｏｗｎ ｏｎ Ｓｉｌｉｃｏｎ（１１１）ｂｙ Ｍｅｔａｌｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ」および文献ＵＳ２００６１９１４７４およびＷＯ０２２９８７３もまた周知であり、シリコンで作ることができる基板２上にＩＩＩ−Ｎ材料の主要層３を成長させる様々な技術を示している。これらの技術は、形成した構造に超格子を挿入するための準備をして主要層の結晶品質の改善を観察し、特にその転位密度を観察する。しかしこれらの文書は、構造の厚さで形成され得る漏れ電流の現在の問題に対処しておらず、この問題は、未解決のままである。
欧州特許第ＥＰ１２９０７２１号 国際公開第ＷＯ２０１３００１０１４号 米国特許出願公開第ＵＳ２００６１９１４７４号 国際公開第ＷＯ０２２９８７３号
アプライドフィジックスレターズ誌、第６３巻、第９号 アプライドフィジックスレターズ誌、第７９巻、第２０号
（発明の目的）
本発明は、前述した欠点のすべてまたは一部を克服することを目的とする。特に、高電圧に耐えることができるトランジスタを形成して、漏れ電流の強さを制限するために、支持基板上に高抵抗である厚い主要層を有する半導体構造を提供することを目的とする。
（発明の概要）
これらの目的のうちの１つを実現するために、本発明の目的は、以下で構成されるＩＩＩ−Ｎ材料を備える半導体構造を提供することである：
−支持基板
−ＩＩＩ−Ｎ材料で作られた主要層であり、主要層は、支持基板上に配置された第１のセクションと第１のセクション上に配置された第２のセクションを有する
−主要層の第２のセクションを圧縮するために、第１のセクションと第２のセクションとの間に配置されたＩＩＩ−Ｎ材料の中間層。
この構造は、中間層が以下で構成される：
・主要層の第１のセクション上に配置された下位層
・超格子によって形成される下位層上に配置されて接触している上位層
という点において、および下位層は、上位層よりも高い転位密度を有するという点において特徴付けられる。
このように形成される中間層は、構造の漏れ電流または漏れ電流の密度の制限において特に効果的である。
本発明の他の有利かつ網羅的でない特徴に従って、技術的に実行可能な任意の組み合わせに従って個々に考慮される：
・下位層は、上位層を形成する超格子とは異なる、超格子から成るか、または均質層から成る。
・下位層を形成する材料の格子パラメータは、上位層を形成する材料の格子パラメータよりも小さい。
・上位層を形成する材料の格子パラメータは、下位層を形成する材料の格子パラメータよりも小さい。
・主要層と中間層は、単結晶である。
・半導体構造は、主要層の第２のセクション上の第２の中間層と、第２の中間層上に配置された主要層の第３のセクションとを備える。
・第２の中間層は、均質層、超格子、またはそれらの組み合わせから成る。
・少なくとも上位層は、ｐ型ドーピング剤を備える。
・支持基板は、主要層の熱膨張係数よりも低い係数を有する。
本発明はまた、上記で示される半導体構造を備える半導体シリコンウェハまたは集積デバイスにも関する。
本発明はまた、支持基板上にＩＩＩ−Ｎ材料を備える半導体構造を製造する方法にも関し、その方法は、以下を備える：
−ＩＩＩ−Ｎ材料で作られた主要層をキャリア基板上に形成することであって、主要層は、第１のセクションと第１のセクション上に配置された第２のセクションを有する。
−主要層の第２のセクションを圧縮するために第１のセクションと第２のセクションとの間に配置されたＩＩＩ−Ｎ材料で作られた中間層を形成すること。
発明に従って、中間層の形成は、以下を備える：
−第１の温度において、主要層の第１のセクション上に配置された下位層を形成すること。
−第２の温度において、超格子によって形成され、下位層上に配置されて接触している上位層を形成すること。
第１の温度は、第２の温度よりも低い。
この方法の他の有利かつ網羅的でない特徴に従って、個々にまたは技術的に実行可能な任意の組み合わせに従って考慮される：
−第１の温度は、１０００℃よりも低い。
−第２の温度は、１０５０から１１００℃の範囲である。
発明の他の特徴および利点は、添付図面の参照に従う発明の詳細な説明によって現れる。
発明の背景技術に従ってＨＥＭＴを有する半導体構造を示す図である。 発明に従ってＩＩＩ−Ｎ材料を備える半導体構造を示す図である。 発明に従ってＩＩＩ−Ｎ材料の半導体構造を備える別の図である。 発明に従って半導体構造の漏れ電流性能をグラフで示す図である。
次の説明を簡易にするために、発明の異なる実施形態または発明の背景の提示において同じ参照が同一の要素に使用されるまたは同じ機能が行われる。
図２は、発明に従ってＩＩＩ−Ｎ材料を備える半導体構造を示す。
半導体構造は、標準サイズ、例えば、１５０mm、２００mmまたは３００mmにもなる、円形半導体ウェハの形を取ることができる。しかし、発明は、この形状またはこのような寸法に限定されない。従って、半導体構造１が選抜され、完成したまたは半仕上げの集積デバイスの部分をどこでいつ形成しても、集積デバイスの寸法のわずか数ミリメートルから数センチメートルまで測定する、材料の矩形または正方形ブロックのいずれかの形状をとる。
その形状がどのようなものであれ、半導体構造１は、ＩＩＩ−Ｎ材料からエピタキシャルに作られた結晶層を受け入れる能力がある支持基板２を備える。コストと可用性の理由で、支持基板２は、有利には、単結晶シリコン、好適には、結晶配向（１１１）で作られる。しかし、本発明は、この材料およびこの配向に限定されない。あるいは、シリコンカーバイド、大きな窒化ガリウム、シリコン（１１０）または（００１）、またはシリコンオンインシュレータまたはシリコンカーバイドオンインシュレータなど、進化した基板で作ることができる。
基板１はまた、支持基板２上にＩＩＩ−Ｎ材料で作られた単結晶主要層３も備える。用語「ＩＩＩ−Ｎ材料」は、任意の材料、合金または材料スタックまたは汎用型合金ＢwＡｌxＧａyＩｎzＮ、ここではｗ＋ｘ＋ｙ＋ｚ＝１である、ことを意味する。主要層３は、支持２上に設けられた第１のセクション３ａと、第１のセクション３ａ上に配置された第２のセクション３ｂとを備える。
主要層３の性質は、その厚さすべてにわたって必ずしも同じではない。従って、セクション３ａ、３ｂは、互いに異なる組成を有する可能性がある。さらに、各セクション３ａ、３ｂはまた、組成の複数の異なる副層または互いに異なる性質で作られることもある。
主要層３は、構造１上に形成される集積デバイスを支持基板２と隔てることを可能にする材料の厚さを提供する。これは、デバイスが「オン」時の所与の電圧に対し、支持基板２とソースＳまたはドレインＤ電極との間に発達する電界の強さを制限する。
有利には、主要層３の厚さ（つまり、支持基板２の上面と半導体構造１の自由面との間の材料の厚さ）は、３ミクロン、または５ミクロンまたは１０ミクロンより大きい。かなりの厚さによって、高電圧（例えば、１０００Ｖより大きい電圧）にさらされても破壊することのない半導体構造１で集積デバイスを形成することが可能になる。
好適には、構造の後者が集積デバイスに与えられる時に構造１内で循環する漏れ電流を制限するために、主要層３をドーピングして抵抗を持たせる。例えば、これは、主要層の濃度が５×１０18から５×１０19／ｃｍ3の間となる炭素ドーピングとなる。それはまた、例えば、鉄またはマグネシウムなど、別のｐ型ドーピング剤にすることもできる。
この濃度は、主要層３および主要層３ａ、３ｂのセクションにおいて必ずしも均一ではない。濃度は、この層および／またはセクション３ａ、３ｂ内、特に支持基板２に対して垂直方向で異なる。
例えば、支持基板２と接触している主要層３のセクション３ａは、この支持２と接触している、例えば、ＡＩＮで作られた（図２に示されていない）厚さ数百nmの第１の核生成副層を備え、支持基板２上の主要層３の残りのエピタキシーを促進する。ＡＩＮで作られたこの核生成副層は、支持２がシリコンで作られた場合に特に有用である。核生成副層に、セクション３ａはまた、１または複数の他の副層、例えば、ＧａＮまたはＡｌＧａＮ、均質組成あるいは超格子（これらの用語は、後に定義される）を備えることもできる。
発明の背景技術で提示された明細書で想起されるように、支持基板２と単結晶主要層３との間に存在する熱膨張係数の差は、主要層３の高温形成中および／または高温形成の後、特に構造を冷却する時にこれらの要素の高応力の発生をもたらす。支持基板２が、主要層３の熱膨張係数よりも小さい熱膨張係数を有する場合、高温形成後に周囲温度に戻る、この層は、層の応力亀裂をもたらす広範囲の応力にさらされる。これは、特に、主要層３が数ミクロンより大きい厚さを有する場合に当てはまる。
この効果を制限して、半導体構造１が集積デバイスを受け入れることができなくなる、主要層３の亀裂の発生を防ぐために、本発明は、主要層３に間置されて第１のセクション３ａと第２のセクション３ｂとの間に配置された単結晶ＩＩＩ−Ｎ材料で作られた中間層４を提供する。この中間層４は、その高温形成が（エピタキシャルに）行われる間、主要層３の第２のセクション３Ｂを圧縮するために構成される。周囲温度に戻る間、この圧縮によって、支持基板２が主要層３よりも低い熱膨張係数を有する時に亀裂をもたらす広範囲の応力がオフセットされる。
発明に従って、中間層４は、主要層３の第１のセクション３ａ上に配置された下位層４ａと、下位層４ａ上に配置されて接触している上位層４ｂとで構成される。
主要層３の第２のセクション３ｂを効果的に圧縮するのに役立つために、下位層４ａを形成する材料の格子パラメータが上位層４ｂを形成する材料の格子パラメータよりも小さくなるように中間層４の性質および組成が選ばれる。前者は、第２のセクション３ｂを形成する材料の格子パラメータよりも小さいことが好ましい。主要層３の第２のセクション３ｂを効果的に圧縮する同じ理由で、上位層４ｂは、下位層４ａと直接接触している。明確にするために、用語「材料の層の格子パラメータ」は、その層で定義された平面の材料の格子パラメータを指すということが明示されなければならない。
下位層４ａは、均一組成層で作られることができる。あるいは、それは、超格子で形成されることができる。どちらの場合も、下位層４ａの主な機能は、主要層３の第２のセクション３ｂを圧縮することである。この圧縮を促進するためにおよび発明の背景の文献ＵＳ２００６／０１９１４７４で想起されるように、下位層４ａは、第１の比較的低温で、例えば、１０００℃未満で形成される。その結果、結晶品質が劣り、より具体的には、貫通転位の濃度が、ＴＥＭまたはＳＥＭ分析で判定されるように、１０10または１０11／ｃｍ2に達する。この濃度は、ＩＩＩ−Ｎ材料で作られた層のＭＯＣＶＤ形成中に、１０００℃を超えるおよび典型的には１０５０℃から１１００℃の間である第２のより従来の温度で得られる、その層で提示される濃度転位よりもずっと大きい。これらの転位は、電流の好適な通過を形成し、従って構造の電気抵抗の低下をもたらす。
よって、発明に従って、中間層４はまた、超格子で形成された上位層４ｂを備える。上位層４ｂは、第１の温度を上回る第２の従来の温度で形成される。その温度は、１０００℃を十分上回り、典型的には、１０５０℃から１１００℃の間である。上位層４ｂは、下位層４ａの転位濃度よりも低い転位濃度を有する。主要層の第２のセクション３ｂの応力に対するその転位濃度の寄与に加え、上位層は、スタックの電気プロパティを改善して、下位層４ａに残っている電気的故障をオフセットすることに特に効果的である。
用語「超格子」は、半導体分野の通常の定義に従って、例えば、０．５から２０nmまたは５０nmまでにもなる、薄層の周期的スタックを意味する。これは、それ自体が周知であるように、形成される超格子層は、光またはカソードルミネッセンス回析線分析によって可視化されるような、均一組成層と肉眼的に同様である。超格子層の格子パラメータは、同等の均一層（その組成が光またはカソードルミネッセンスＸ線回析によって可視化される）の格子パラメータに対応するということが明示されなければならない。
これは、主要層３に対して示したものと同様であり、同じ理由で、下位層４ａおよび／または上位層４ｂは、抵抗を持たせるために有利にドーピング（ｐ型）される。それは、５×１０18から５×１０19／ｃｍ3の範囲である濃度で炭素、鉄またはマグネシウムドーピングされ得る。
有利には、中間層４は、いかなる超過の厚さも必要とせずに、主要層３のセクション３ｂの部分の効果的圧縮を維持するために、１０nmから１０００nmの間または２００nmから１０００nmの間である厚さを有する。一般に、上位層４ａと下位層４ｂのそれぞれは、１０からおよそ１０００nmの間の厚さを有する。
どこでいつ上位層４ａと下位層４ｂの両方が超格子形成されても、２つの明確な層がスタック内で互いに区別されることが可能となるように、それらの層は、貫通転位の異なる密度を有する。
均一層としてではなく超格子として形状される上位層４ｂの形成は、多くの利点を有する。
何よりもまず、出願人は、このような層の結晶品質を損なうことなくこの層を（例えば、上述した５×１０18から５×１０19／ｃｍ3の範囲である濃度の炭素を用いて）大きくドーピングすることが可能であったことを観察した。
実際、ＩＩＩ−Ｎ材料の均一層において高濃度のドーピング剤が時々観察され、結果として空孔または他の表面形態異常の形成が生じる可能性がある。これらの異常の結果、異常を包含する半導体構造が集積デバイス、特に高性能の電力デバイスを受け入れるのが適さなくなる。そのことが高い漏れ電流をもたらして破壊電圧が減少した。
超格子として具体化された上位層４ｂは、それらの層が高濃度でドーピングされる場合でもこうした異常の出現を回避する。有利には、少なくともこの層は、（例えば、５×１０18から５×１０19／ｃｍ3の範囲の上記の濃度の炭素を用いて）高濃度でドーピングされる。その後、中間層４およびそのような構造１で形成される集積デバイスの漏れ電流を制限する高抵抗の半導体構造１のための準備が行われる。
さらに、層のスタックを構成する多数のインタフェースは、絶縁に有利と思われる超格子を形成して、半導体構造１の漏れ電流を制限する。特に、それらのインタフェースは、中間層４が発明の背景の均一層（下層とのヘテロ接合を形成する）から成る場合に時々起きる、上位層４ｂの下（および後者が超格子から形成される場合、下位層４ａの真下）の伝導電子面（漏れ電流の流れを強化する）の発生を回避または制限する。一般に、超格子上位層４ｂは、半導体構造の自由キャリアの効果的障壁を形成する。
一般に、上位層４ｂを形成する超格子、および必要であれば、下位層４ａは、パターン反復が形成され、そのパターンは、少なくとも２つの層を備える。第１の層は、一般的形状Ａｌｗ１ＧａＮｘ１Ｉｎｙ１Ｂｚ１Ｎを有し、ここではｗ１＋ｘ１＋ｙ１＋ｚ１＝１であり、第２の層は、一般的形状Ａｌｗ２ＧａＮｘ２Ｉｎｙ２Ｂｚ２Ｎを有し、ここではｗ２＋ｘ２＋ｙ２＋ｚ２＝１である。２つの層の性質は、異なり、つまり、ペア（ｗ１，ｗ２）；（ｘ１，ｘ２）；（ｙ１，ｙ２）；（ｚ１，ｚ２）は、異なる。
パターンを形成する各層は、非常に薄く、典型的には、０．５nmから２０nmの間、または５０nmにもなる。好適には、層の厚さは、層の臨界厚さよりも小さくして転位の形成を制限するように選ばなければならない。しかし、本発明は、この超格子形状に限定されず、層の緩和度を提供することができる。さらに、パターンの層の厚さは、相互に同一または異なることができる。
上位層４ｂを構成するパターンは、２から５００回まで反復することができ、１０からおよそ１０００ナノメートルの間の厚さを有する上位層４ｂを形成するために、層が備えるそれぞれの層の厚さに応じて異なる。超格子が備わっている場合、下位層４ａを構成するパターンにも同じことが当てはまる。
中間層４は、好適には、主要層３の厚さ内の中央に置かれ、つまり、第１のセクション３ａと第２のセクション３ｂは、実質的には同一（５０％に近い）となる。材料で発達する応力は、製造中に効率的に制御される。
例えば、セクション３ａ、３ｂがそれぞれ２ミクロン、２．５ミクロンまたは３ミクロン未満の厚さを有するように、中間層４を主要層３に挿入するための準備を行うことができる。
半導体構造１は、特に主要層４の厚さが十分な、とりわけ５ミクロンより厚い場合に２以上の中間層を有することができる。
従って、図３は、すでに詳細に説明した図２に示した構造１のすべて関して同様の構造１を備える半導体構造１’を示す。この構造１上に、より正確に言えば、主要層の第２のセクション４ｂ上に、第２の層の単結晶中間層４ｃが形成され、その上に主要単結晶層３の第３のセクション３ｃが配置されている。第２の中間層４ｃは、主要層の第３のセクション３ｃを圧縮する。第２の中間層を構成する材料は、主要層の第３のセクション３ｃを構成する材料よりも低い格子パラメータを有する。
第２の中間層４ｃは、任意の適した形状をとることができる：均一層、超格子、またはそれらの組み合わせで構成されるまたはそれらを備えることができる。特に中間層４に関連して説明したものと同様の下位層と上位層で構成される。
かなりの厚さで満足のいく結晶品質の主要層３を形成するために、中間層４ｃとセクション３ｃで構成される構造は、必要に応じて何度でも半導体構造１にスタックされる。
選択されるスタックがどのようなものであれ、本発明の半導体構造１、１’は、成長によって、例えば、気相成長（「有機金属気相成長法」）または「分子線エピタキシー法」によって実現される。
主要層３と中間層４ａ、４ｂ、４ｃを成長させるために、支持基板２（または複数の支持基板）は、従来機器の堆積チャンバに置かれる。
それ自体が周知であるように、支持基板２は、堆積の前に自然酸化層をその表面から除去するための準備が行われる。
ＭＯＣＶＤ技術に従う堆積の場合、チャンバは、前駆体交差され、キャリアガスは、高温で、典型的には、構造を形成する層のほとんどが１０５０℃から１１５０℃の間で流れ、およそ１００mbarの圧力、典型的には、５０から２００mbarの間に維持される。成長条件、即ち、温度、圧力、ガス流量を使用して、構造１、１’を形成する各積層要素の組成、品質および厚みを選択する。すでに述べたように、主要層３の第２のセクション３ｂの応力を促進するために、下位層４ａは、第１の比較的低温の、上位層４ｂの形成温度未満で形成される。中間層４の上位層４ｂを含む、構造の他の層は、比較的高温の、およそ１０５０℃から１１００℃の間で形成される。例えば、要素Ｇａの前駆体ガスは、トリエチルガリウム（組成Ｇａ（Ｃ2Ｈ5）3）またはトリエチルガリウム（組成Ｇａ（Ｃ2Ｈ5）3）であり、元素Ａｌの前駆体ガスは、トリメチルアルミニウム（組成Ａｌ2（ＣＨ3）6）またはトリエチルアルミニウム（組成Ａｌ2（Ｃ２Ｈ5）6）であり、元素ＩＩＩの前駆体は、アンモニア（ＮＨ3）であり、キャリアガスは、水素および／または窒素を備えるまたはそれらから成る。
少なくとも１つの前駆体ガスが、上記の例として記載されたような炭素である場合、成長条件はまた、層を本質的にドーピングするために成長中に層に取り込まれる炭素の割合を制御するのにも役立つ。あるいは、付加的なｐ型の外因性ドーピングソースを使用していくつかの層に抵抗を持たせることができる。これは、鉄、炭素またはマグネシウムドーピングソースになり得る。炭素ドーピングの場合、外因性ドーピングソースは、ＣＣｌ4、ＣＢｒ4、Ｃ２Ｈ２、Ｃ２Ｈ４、Ｃ６Ｈ１２などになり得る。
例１
２００mmシリコン１１１のウェハは、ＡｉｘｔｒｏｎまたはＶｅｅｃｏ製のＭＯＣＶＤリアクタの堆積チャンバに置かれる。厚さ１００から３００nmのＡＩＮ核生成層が、このウェハ上で最初に形成される。その後、５ミクロンのＧａＮの主要層は、核生成層で形成される。この主要層に挿入され、その支持から２ミクロンの中間層４が形成された。この中間層は、厚み１７nmの均一なＡＩＮ構成要素の下位層４ａで構成される。この層は、１０10／ｃｍ2を上回る転位密度を有する。この下位層４ａ上に、厚さ１nmの２０％Ａｌ濃度を有する第１のＡｌＧａＮ層と、厚さ１nmの第２のＧａＮ層とで形成されるパターンの１００回反復から成る、超格子形状の上位層４ｂが形成される。この層は、１０10／ｃｍ2未満の転位密度を有する。
中間層４は、従って、厚さ２１７nmを有し、超格子上位層４ｂは、アルミニウム含有量が１０％である均質なＡｌＧａＮ層と肉眼的に同様である。下位層を形成するＡＩＮ層およびある程度、上位層４ｂを形成する超格子は、この主要層３のセクションが圧縮されたままにすることができる、主要層３を構成するＧａＮの格子パラメータよりも小さい格子パラメータを有する。
この例において、主要層３と中間層４ａ、４ｂはすべて、それらが成長する間、およそ１０19／ｃｍ3の濃度の炭素でドーピングされる。ＧａＮの主要層３は、満足のいく結晶品質を有し、特に集積デバイスを受け入れるのが適さなくなるだろう亀裂もない。
例２
この例は、前の例と同一であるが、今度は、層が下位超格子層４ａから成る。従って、下位層４ａは、厚さ１nmの第１のＡｌ層と厚さ０．５nmの第２のＧａＮ層とで形成されるパターンの１０回反復で構成される。下位超格子層４ａは、アルミニウム含有量が６６％である厚さ１５nmの均質なＡｌＧａＮ層と肉眼的に同様である。
例３
この例は、２つの中間層を有する半導体構造に関する。例３において、濃度８０％のアルミニウムと厚さ２０nmを有するＡｌＧａＮの均一層から成る第２の中間層が例１の半導体構造に形成される。厚さ１ミクロンの第３のＧａＮセクションは、ＡｌＧａＮ層に形成される。
例４
この例は、例３に示した構造の代替構造である。この例４において、第２の中間層は、超格子から成る。超格子は、２nmのＡＩＮ層と２nmのＡｌＧａＮ（Ａｌ６０％）層から形成されるパターンの５回反復によって形成される。
反例１
この反例は、上位超格子層４ｂが、２００nmのＡｌＧａＮ（アルミニウム含有量１０％）の均一な上位層に置き換えられた例１の構造と同様である。言い換えれば、例１と反例１との半導体構造の唯一の違いは、例１において上位層が超格子形態で作られるのに対し、反例１において上位層は、均一層形態で作られることである。
図４は、例１の構造と反例１の構造の漏れ電流密度の効率をグラフで示している。
ｘ軸は、構造の両側、即ち、一方の、支持基板２の自由面と、他方の、主要層３の自由面との間に印加される垂直圧力（ボルトで表される）を示す。ｙ軸は、これら２つの表面（アンペア／mm2および対数目盛りで表される）の間に流れる電流密度を示す。
印加される電圧に基づいて、例１の半導体構造の場合の漏れ電流密度は、このグラフでは実線で示されている。印加される電圧に基づいて、反例１の半導体構造の場合の漏れ電流密度は、このグラフでは点線で示されている。測定は、周囲温度で行われた。
例１の構造は、電圧が少なくとも１０００ボルトで印加されたにもかかわらず、およそ１ディケードの電流密度を節約することが観察された。従って、例１の構造で形成された定義されたジオメトリを有する集積デバイス（ＨＥＭＴデバイスなど）が、これもまた同じジオメトリを有するが、反例１の構造で形成された、同じデバイスのおよそ１０分の１の漏れ電流を有することが理解される。
ＨＥＭＴ集積型デバイスに備わっている場合の電力印加における半導体構造１の利益が示されているが、本発明は、この印加またはこの種のデバイスに限定されない。本発明の半導体構造１は、従って無線周波数、発光ダイオードおよびその他の印加または説明した電気特性が有利であるデバイスの分野において有益である。

Claims (15)

  1. 半導体構造（１）は、
    − 支持基板（２）と、
    − ＩＩＩ−Ｎ材料で作られた主要層（３）であって、前記主要層（３）は、前記支持基板（２）上に配置された第１のセクション（３ａ）と前記第１のセクション（３ａ）上に配置された第２のセクション（３ｂ）を有することと、
    − 前記主要層の前記第２のセクション（３ｂ）を圧縮するために前記第１のセクション（３ａ）と前記第２のセクション（３ｂ）との間に配置されたＩＩＩ−Ｎ材料で作られている中間層（４）を含み、
    前記構造（１）は、前記中間層（４）が、
    ・前記主要層（３）の前記第１のセクション（３ａ）上に配置された下位層（４ａ）と、
    ・超格子で形成される前記下位層（４ａ）上に配置されて接触している上位層（４ｂ）と
    から構成されていることにより特徴付けられることと、：
    前記下位層（４ａ）は、前記上位層（４ｂ）の転位密度よりも高い転位密度を有することとを含むＩＩＩ−Ｎ材料を備える半導体構造。
  2. 前記下位層（４ａ）は、前記上位層（４ｂ）を形成している前記超格子とは異なる超格子によって形成されている請求項１に記載の半導体構造。
  3. 前記下位層（４ａ）は、均一層によって形成されている請求項１に記載の半導体構造。
  4. 前記下位層（４ａ）を形成している前記材料の格子パラメータは、前記上位層（４ｂ）を形成する前記材料の前記格子パラメータよりも小さい請求項１乃至３のいずれか一項に記載の半導体構造。
  5. 前記上位層（４ｂ）を形成している前記材料の前記格子パラメータは、前記主要層（３）の前記第２のセクション（３ｂ）を形成している前記材料の前記格子パラメータよりも小さい請求項１乃至４のいずれか一項に記載の半導体構造。
  6. 前記主要層（３）と前記中間層（４）は、単結晶である請求項１乃至５のいずれか一項に記載の半導体構造。
  7. 前記主要層（３）の前記第２のセクション（３ｂ）上の第２の中間層（４ｃ）と、前記第２の中間層（４ｃ）上に配置されている前記主要層の第３のセクション（３ｃ）とを備える請求項１乃至６のいずれか一項に記載の半導体構造。
  8. 前記第２の中間層は、前記均一層、前記超格子、またはそれらの組み合わせによって形成されている請求項１乃至７のいずれか一項に記載の半導体構造。
  9. 少なくとも前記上位層（４ｂ）は、ｐ型ドーピング剤を備える請求項１乃至８のいずれか一項に記載の半導体構造。
  10. 前記支持基板（２）は、前記主要層（３）よりも低い熱膨張係数を有する請求項１乃至９のいずれか一項に記載の半導体構造。
  11. 請求項１乃至１０のいずれか一項に記載の半導体構造を備える半導体ウェハ。
  12. 請求項１乃至１１のいずれか一項に記載の半導体構造を備える集積デバイス。
  13. 支持基板（２）上にＩＩＩ−Ｎ材料を備える半導体構造（１）を製造する方法であって
    ａ． ＩＩＩ−Ｎ材料で作られた主要層（３）を前記キャリア基板（２）上に形成することであって、前記主要層（３）は、第１のセクション（３ａ）と前記第１のセクション上に配置された第２のセクション（３ｂ）を有することと、
    ｂ． 前記主要層の前記第２のセクション（３ｂ）を圧縮するために前記第１のセクション（３ａ）と前記第２のセクション（３ｂ）との間に配置されたＩＩＩ−Ｎ材料で作られた中間層（４）を形成することとを備え、
    前記方法は、
    − 第１の温度において、前記主要層（３）の前記第１のセクション（３ａ）上に配置された下位層（４ａ）を形成すること、および
    − 第２の温度において、超格子によって形成され、前記下位層（４ａ）上に配置されて接触している上位層（４ｂ）を形成すること
    を備える前記中間層（４）を形成することにより特徴付けられることと、
    前記第１の温度は、前記第２の温度よりも低いこととを備える方法。
  14. 前記第１の温度は、１０００℃よりも低い請求項１３に記載の方法。
  15. 前記第２の温度は、１０５０から１１００℃の範囲である請求項１３または請求項１４に記載の方法。
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