CN109155241A - 包含iii-n材料的半导体结构体 - Google Patents

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Abstract

本发明涉及包含III‑N材料的半导体结构体(1)，其包括：载体衬底(2)；由III‑N材料制成的主层(3)，所述主层(3)包含设置在所述载体衬底(2)上的第一部分(3a)和设置在所述第一部分(3a)上的第二部分(3b)；由III‑N材料制成的夹层(4)，其设置在所述第一部分(3a)和所述第二部分(3b)之间，以便压迫所述主层的所述第二部分(3b)。所述结构体(1)的特征在于，所述夹层(4)由设置在所述第一部分(3a)上的下层(4a)和设置在所述下层(4a)上并由超晶格形成的上层(4b)组成。

Description

包含III-N材料的半导体结构体
技术领域
本发明涉及包含III-N材料的半导体结构体。
背景技术
包含III-N材料的半导体结构体特别适用于接受HEMT(高电子迁移率晶体管)类型的晶体管，所述晶体管附带作为例如功率转换器中的开关。
文献“High Electron Mobility Transistor Based on a GaN-AlGaNHeterojunction”，MA Kahn等,Applied Physics Letters,Vol.63,No.9,1993年8月30日，已知设置有这种HEMT的半导体结构体1。如图1示意性地示出，该组件由以下组成：
-形成半导体结构体1的蓝宝石衬底2和AIN主层3；
-由在半导体结构体上依次形成的GaN沟道层5和AlGaN势垒层6组成的异质结；
-异质结上/内的源极S、漏极D和栅极G。
源极S和漏极D之间的晶体管的导电状态由施加到栅极G的电压控制。
因此，当施加到栅极G的电压超过阈值电压Vt时，晶体管导通。在功率施加的情况下，几安、甚至几十安可以在源极S和漏极D之间的沟道层中流动。在这种情况下在两个电极之间产生的电压VDS在几伏到几十伏的范围内，并且与沟道层材料的电阻率有关。
当施加到栅极G的电压低于阈值电压Vt时，晶体管截止。在功率施加的情况下，施加在源极S和漏极D的端子间的电压VDS可以在几百伏到几千伏的范围内。在源极S和漏极D之间流动的漏电流低，至多几纳安/mm栅极宽度。
通过控制栅极电压，晶体管可以在导通状态和截止状态之间非常快速地(在纳秒内)切换。
然而，一些问题限制了该技术的普及。
如我们所见，在截止状态下，在源极S和漏极D的端子之间施加高电压。这导致形成电场，其场线极深地穿透到主层3和衬底2中。电场(可能具有高强度)于是发展在漏极D和衬底2之间，特别是在核心层3的厚度方向上，以及源极S和漏极D之间。为了避免该场的强度超过材料不能再支持它的临界值(称为击穿场)，必须规定将漏极D和源极S隔开足够的距离d，使得对于给定电压VDS，场强E＝VDS/d小于击穿场。类似地，必须为主层3提供足够的厚度，使得在衬底2和漏极D之间产生的电压(可以达到VDS)导致所涉及的材料中的场强也比击穿场低。
在设计晶体管时，相对容易选择漏极D和源极S之间的距离d。因此，对于范围400V至2000V的电压VDS，可以选择5至20微米的距离。
然而，提供具有足够厚的III-N材料(约3微米以上)的主层3的半导体结构体1困难得多，特别是当所选择的衬底2由于可用性和成本而由硅而不是蓝宝石制成时。
于是，文献EP1290721和WO2013001014提供了用于在衬底2(可以由硅制成)上生长III-N材料的厚主层3的已知技术的实例。这些技术包括在由III-N材料制成的缓冲层中插入也由III-N材料制成的至少一个夹层，夹层的性质被选择为压迫与其接触的缓冲层的一部分。
限制技术普及的另一个问题涉及当晶体管处于截止状态时在源极S和漏极D之间的主层3的厚度中流动的漏电流。当然，希望这个电流尽可能少。这就是为什么主层3通常掺杂有p型掺杂剂，例如铁、碳或镁，以使其具有电阻性并以这种方式限制漏电流的流动。
然而，经验表明，尽管有电阻掺杂，然而结构体1对于预期应用可能具有过大的漏电流。
还已知有E.Feltin等人的文献“Stress Control in GaN Grown on Silicon(111)by Metalorganic Vapor Phase Epitaxy”,Applied Physics Letters,Vol.79,No.20,2001年11月12日；US2006191474和WO0229873，其显示了在可以由硅制成的衬底上生长III-N材料的主层的不同技术。这些技术提供了在形成的结构体中插入超晶格并观察到主层的结晶品质的改善，特别是其位错密度。但是这些文献没有解决可能在结构体的厚度中形成漏电流的当前问题：这个问题仍然没有得到解决。
发明目的
本发明旨在克服全部或部分的上述缺点。其特别旨在提供一种半导体结构体，该半导体结构体在载体衬底上具有高电阻的厚主层，以形成能够承受高电压并限制漏电流强度的晶体管。
发明内容
为了实现这些目标之一，本发明的目的在于提供一种包含III-N材料的半导体结构体，其如下组成：
-载体衬底；
-由III-N材料制成的主层，所述主层具有设置在所述载体衬底上的第一部分和设置在所述第一部分上的第二部分；
-III-N材料的夹层，其设置在所述第一部分和所述第二部分之间，以便压迫所述主层的所述第二部分。
所述结构体的特征在于，所述夹层由下述层组成：
·下层，其设置在所述主层的所述第一部分上；
·由超晶格形成的上层，其设置在所述下层上并与之接触；
并且所述下层的位错密度高于所述上层的位错密度。
由此形成的夹层在限制结构体中的漏电流或漏电流密度方面特别有效。
根据本发明的其他有利和非穷举的特征，根据任何技术上可行的组合单独考虑：
·所述下层由与形成所述上层的超晶格不同的超晶格组成，或者由均质层组成；
·形成所述下层的材料的晶格参数小于形成所述上层的材料的晶格参数；
·形成所述上层的材料的晶格参数小于形成所述下层的材料的晶格参数；
·所述主层和所述夹层是单晶的；
·所述半导体结构体包括在所述主层的所述第二部分上的第二夹层和设置在所述第二夹层上的所述主层的第三部分；
·所述第二夹层由均质层、超晶格或其组合组成；
·至少所述上层包含p型掺杂剂；
·所述载体衬底的热膨胀系数低于所述主层的热膨胀系数。
本发明还涉及包含所示半导体结构体的半导体硅晶片或集成器件。
其还涉及一种制造在载体衬底上包含III-N材料的半导体结构体的方法，所述方法包括：
-在所述载体衬底上形成由III-N材料制成的主层，所述主层具有第一部分和设置在所述第一部分上的第二部分；
-形成由III-N材料制成的夹层，其设置在所述第一部分和所述第二部分之间，以便压迫所述主层的所述第二部分。
根据本发明，夹层的形成包括：
-在第一温度形成下层，其设置在所述主层的所述第一部分上；
-在第二温度形成上层，其由超晶格形成，并且设置在所述下层上并与之接触。
所述第一温度低于所述第二温度。
根据该方法的其他有利和非穷举的特征，单独考虑或根据任何技术上可行的组合考虑：
-所述第一温度低于1000℃；
-所述第二温度为1050℃至1100℃。
附图说明
本发明的其他特征和优点将从以下参照附图的本发明的详细描述中显现出来，其中：
-图1示出具有背景技术所述的HEMT的半导体结构体；
-图2示出本发明的包含III-N材料的半导体结构体；
-图3示出本发明的另一种包含III-N材料的半导体结构体；
-图4以图说明本发明的半导体结构体的漏电流性能。
具体实施方式
为了简化即将描述的内容，相同的附图标记用于相同的要素或在本发明的不同实施方式中或在本发明的背景技术的陈述中执行相同的功能。
图2示出本发明的包含III-N材料的半导体结构体。
半导体结构体1可以采用标准尺寸的圆形半导体晶片的形式，例如150mm、200mm或甚至300mm。但是本发明不限于这种形状或这些尺寸。因此，当半导体结构体1形成选出的、完成的或半完成的集成器件的一部分时，它将采用矩形或正方形材料块的形状，尺寸仅为数毫米到数厘米，具有集成器件的尺寸。
无论其形状如何，半导体结构体1包括能够接收通过外延由III-N材料制成的结晶层的载体衬底2。出于成本和可用性的原因，载体衬底2有利地由单晶硅制成，优选地为晶体取向(111)。但是本发明不限于这种材料和这种取向。作为另一选择，其可以由碳化硅、块状氮化镓、硅(110)或(001)或诸如绝缘体上硅或绝缘体上碳化硅等高级衬底制成。
结构体1还包括在载体衬底2上由III-N材料制成的单晶主层3。术语“III-N材料”是指任何材料、合金或材料堆叠或一般形式合金BwAlxGayInzN，其中w+x+y+z＝l。主层3包括设置在载体2上的第一部分3a和设置在第一部分3a上的第二部分3b。
主层3的性质在其整个厚度上不一定相同。因此，部分3a、3b可以具有彼此不同的组成。另外，每个部分3a、3b也可以由多个组成或性质彼此不同的子层组成。
主层3提供的材料厚度使得可以将形成在结构体1上的集成器件与载体衬底2分开。针对器件“导通”时的给定电压，这限制了载体衬底2与源极S或漏极D之间产生的电场强度。
有利地，主层3的厚度(即，载体衬底2的上表面和半导体结构体1的自由面之间的材料厚度)大于3微米，或5微米或10微米。相当大的厚度使得可以在半导体结构体1上形成集成器件，该集成器件可以经受高电压而不会击穿(例如超过1000V)。
优选地，并且为了限制当结构体1设置有集成器件时可在结构体1中流通的漏电流，对主层3进行掺杂以使其具有电阻性。例如，这可以是碳掺杂，其在主层中的浓度可以为5×1018至5×1019原子/cm3。其也可以是另一种P型掺杂剂，例如铁或镁。
该浓度在主层3和主层的部分3a、3b中不一定是均匀的。其可以在该层和/或部分3a、3b内变化，特别是在与载体衬底2垂直的方向上。
例如，与载体衬底2接触的主层3的部分3a可与该载体2接触，包括几百纳米厚的第一成核子层，例如由AIN制成(图2中未示出)，以促进主层3的其余部分在载体衬底2上的外延。当载体2由硅制成时，由AlN制成的该成核子层特别有用。在成核子层上，部分3a还可以包括一个或多个其他子层，例如GaN或AlGaN，均质组成或超晶格(这些术语将在后面定义)。
如在背景技术中呈现的文献所述，在载体衬底2和单晶主层3之间可能存在的热膨胀系数的差异可导致在主体3的高温形成期间和/或其形成后(特别是在冷却结构体时)在这些元件中产生高应力。当载体衬底2的热膨胀系数小于主层3的热膨胀系数时，该层在其高温形成和返回环境温度后经受拉张应力，可能导致其应力开裂。当主层3具有大于数微米的厚度时尤其如此。
为了限制这种效果并防止在主层3中出现开裂(这会使半导体结构体1不能接收集成器件)，本发明提供了一种由单晶III-N材料制成的夹层4，其插入主层3中并设置在第一部分3a和第二部分3b之间。该夹层4配置为在其高温形成(外延)期间压迫主层3的第二部分3b。在返回环境温度期间，当载体衬底2具有比主层3更低的热膨胀系数时，该压迫抵消了可能导致其开裂的拉张应力。
根据本发明，夹层4由设置在主层3的第一部分3a上的下层4a和设置在下层4a上并与之接触的上层4b组成。
为了有效地压迫主层3的第二部分3b，夹层4的性质和组成被选择为使得形成下层4a的材料的晶格参数小于形成上层4b的材料的晶格参数。前者优选小于形成第二部分3b的材料的晶格参数。出于有效压迫主层3的第二部分3b的相同原因，上层4b直接与下层4a接触。为清楚起见，应该指出术语“材料层的晶格参数”是指由该层界定的平面中材料的晶格参数。
下层4a可以由均质组成层制成。作为另一选择，其可以由超晶格形成。在两种情况下，下层4a的主要功能是压迫主层3的第二部分3b。为了促进这种压迫，如在背景技术的文献US2006/0191474中所述，下层4a在第一相对较低的温度(例如低于1000℃)下形成。因此，其具有较低的晶体质量，并且更具体地具有可以达到1010/cm2至1011/cm2的穿透位错的浓度，如可通过TEM或SEM分析测定的。该浓度比在由III-N材料制成的层的MOCVD形成期间在超过1000℃且通常在1050℃至1100℃的第二更常规温度下获得的层中存在的位错浓度大得多。这些位错形成电流的优选通道，因此导致结构体的电阻率降低。
因此，根据本发明，夹层4还包括由超晶格形成的上层4b。上层4b在高于第一温度的第二常规温度下形成。其可以远高于1000℃，通常为1050℃至1100℃。上层4的位错密度低于下层4a的位错密度。除了其对主层第二部分3b的应力的贡献之外，上层对于改善堆叠的电学性能和抵消其所在的下层4a的电气故障特别有效。
根据半导体领域中的通常定义，术语“超晶格”意指薄层(例如0.5nm至20nm或甚至50nm)的周期性堆叠。由于这本身是公知的，所形成的超晶格层在宏观上类似于均质组成层，如通过光致发光或阴极发光衍射射线分析可见。应该指出，超晶格层的晶格参数对应于等效均质层的晶格参数(其组成可通过光致或阴极发光X射线衍射而可见)。
这类似于对主层3所示的，并且出于同样的原因，下层和/或上层4a、4b有利地被掺杂(p型)以使它们具有电阻性。其可以是碳、铁或镁掺杂，浓度范围可以是5×1018至5×1019原子/cm3。
有利地，夹层4的厚度可以为10nm至1000nm或者200nm至1000nm，以便保持主层3的部分3b的片段的有效压迫，而不需要任何厚度过大。一般而言，上层和下层4a、4b各自的厚度可为10nm至约1000nm。
当下层4a和上层4b都是超晶格时，它们具有不同的穿透位错密度，使得可以在堆叠中区分两个不同的层。
形成形状为超晶格而不是均质层的上层4b具有许多优点。
首先，申请人观察到可以在不损害这些层的晶体质量的情况下大量掺杂该层(例如用碳且以5×1018至5×1019原子/cm3的上述浓度范围)。
实际上，有时观察到在III-N材料的均质层中高浓度的掺杂剂可能导致形成孔洞或其他表面形貌缺陷。这些缺陷导致使包含它们的半导体结构体不适合接收集成器件，特别是高性能的功率器件。它们导致高漏电流并降低击穿电压。
实施为超晶格的上层4b即使在以高浓度掺杂这些层时也能防止这些缺陷的出现。有利地，至少该层以高浓度掺杂(例如用碳且以5×1018至5×1019原子/cm3的上述浓度范围)。然后可以设置夹层4和高电阻半导体结构体1，其限制在这种结构体1上形成的集成器件的漏电流。
此外，构成形成超晶格的层堆叠的许多界面看起来有利于绝缘和限制半导体结构体1的漏电流。特别地，它们防止或限制在上层4b下面(当下层4a由超晶格形成时，在下层4a下方)的导电电子平面(其增强漏电流的流动)的发生，该现象有时会在夹层4由背景技术中的均质层(与下层形成异质结)组成时发生。通常，超晶格上层4b对于半导体结构体的自由载流子形成有效屏障。
一般而言，形成上层4b和必要时的下层4a的超晶格可由图案重复形成，该图案包括至少两层。第一层具有一般形状Alw1GaNx1Iny1Bz1N，其中wl+xl+yl+z1＝1，并且第二层具有一般形状Alw2GaNx2Iny2Bz2N，其中w2+x2+y2+z2＝1。两层的性质是不同的，也就是说，所述配对(wl,w2)；(xl,x2)；(yl,y2)；(zl,z2)中的至少两个是不同的。
形成图案的各层非常薄，通常为0.5nm至20nm或甚至50nm。优选地，层厚度应被选择为小于其临界厚度并限制位错的形成。但是，本发明不限于这种超晶格形状，并且可以在层中提供一定程度的弛豫。此外，图案的层厚度可以彼此相同或不同。
构成上层4b的图案可以重复2至500次，这取决于构成它的各个层厚度，从而形成厚度为10至约1000纳米的上层4b。当下层4a由超晶格组成时，这同样适用于构成下层4a的图案。
夹层4优选地居中放置在主层3的厚度内，也就是说，第一部分3a和第二部分3b的厚度可以基本相同(接近50％)。在制造过程中可以有效地控制材料中产生的应力。
例如，可以设置将夹层4插入主层3中，使得部分3a、3b各自的厚度小于2微米、2.5微米或3微米。
半导体结构体1可具有多于一个夹层，特别是当主层4的厚度显著时，尤其是大于5微米时。
因此，图3示出了包括结构体1的半导体结构体1'，该结构体1在所有方面与已经详述的图2中所示的结构体相似。在该结构体1上，更准确地说，在主层的第二部分4b上，形成第二层单晶夹层4c，其上设置有单晶主层3的第三部分3c。第二夹层4c压迫主层的第三部分3c。构成第二夹层的材料具有比构成主层的第三部分3c的材料更低的晶格参数。
第二夹层4c可以采用任何合适的形状：其可以由均质层、超晶格或其组合组成或构成。其尤其可以由与对于夹层4所述相似的下层和上层组成。
由夹层4c和部分3c组成的结构体可以在必要时在半导体结构体1上堆叠多次，以形成具有相当厚度和令人满意的结晶质量的主层3。
无论选择的堆叠如何，本发明的半导体结构体1、1'都是通过生长来实现的，例如通过气相外延(“金属有机化学气相沉积”)或“分子束外延”。
为了生长主层3和夹层4a、4b、4c，将载体衬底2(或多个载体衬底)放置在常规设备的沉积室中。
如本身所公知的，载体衬底2可以在沉积之前制备，以便从其表面除去自然氧化层。
在根据MOCVD技术进行沉积的情况下，对于形成结构体的大多数层，腔室在高温(通常1050℃至1150℃)下被前体和载体气流穿过，并保持在约100mbar的压力，通常50mbar至200mbar。生长条件(即温度，压力，气流)用于选择形成结构体1、1'的各个堆叠元件的组成、质量和厚度。如前所述，下层4a在低于上层4b的形成温度的第一相对较低温度下形成，以便促进主层3的第二部分3b的加压。在相对较高的温度(约1050℃至1100℃)下形成结构体的其它层，包括夹层4的上层4b。例如，元素Ga的前体气体可以是三甲基镓(组成Ga(CH3)3)或三乙基镓(组成Ga(C2H5)3)；元素Al的前体气体可以是三甲基铝(组成A12(CH3)6)或三乙基铝(组成A12(C2H5)6)；元素III的前体可以是氨(NH3)；并且载体气体可以包括氢和/或氮，或者由其组成。
当至少一种前体气体是碳时，例如上面作为实例列举的那些，生长条件也有助于控制在生长过程中掺入层中的碳的比例，以便将其本征掺杂。作为另选，可以使用其他的p型外部掺杂源来使一些层具有电阻性。这可以是铁、碳或镁掺杂源。在碳掺杂的情况下，外部掺杂源可以是CCl4、CBr4、C2H2、C2H4、C6H12等。
实施例1
将200mm硅111的晶片放置在Aixtron或Veeco型MOCVD反应器的沉积室中。首先在该晶片上形成100nm至300nm厚的AlN成核层。然后在成核层上形成5微米GaN的主层。插入该主层中，距载体两微米，形成夹层4。该夹层由17nm厚的均质AlN构成的下层4a组成。该层的位错密度高于1010/cm2。在该下层4a上，形成超晶格形状的上层4b，其由100个重复的图案组成，该图案由1nm厚的具有20％Al浓度的第一AlGaN层和1nm厚的第二GaN层形成。该层的位错密度低于1010/cm2。
夹层4因此具有217nm厚度，并且超晶格上层4b在宏观上类似于铝含量为10％的均质AlGaN层。形成下层的AlN层以及一定程度上形成上层4b的超晶格具有比构成主层3的GaN更小的晶格参数，这使得该主层3的部分能够保持被压迫。
在此实施例中，主层3和夹层4a、4b都在其生长期间以约1019原子/cm3的浓度用碳掺杂。GaN的主层3具有令人满意的晶体质量并且没有使它不适于接收集成器件的特别的开裂。
实施例2
此实施例与前述实施例相同，但这次的夹层由超晶格下层4a组成。因此，下层4a由10个重复的图案组成，该图案由1nm厚的第一AlN层和0.5nm厚的第二GaN层形成。该超晶格下层4a在宏观上类似于铝含量为66％的15nm厚的均质AlGaN层。
实施例3
此实施例涉及具有两个夹层的半导体结构体。在实施例3中，在实施例1的半导体结构体上形成第二夹层，其由浓度为80％铝且厚度为20nm的AlGaN均质层组成。在AlGaN层上形成1微米厚的第三GaN部分。
实施例4
此实施例是实施例3中所示的替代结构体。在此实施例4中，第二夹层由超晶格组成。该超晶格由5个重复的图案组成，该图案由2nm的AIN层和2nm的AlGaN(60％Al)层形成。
对比例1
该对比例类似于实施例1的结构体，其中，超晶格上层4b已被200nm的AlGaN(10％铝含量)的均质上层代替。换言之，实施例1和对比例1的半导体结构体之间的唯一差异在于，在实施例1中上层以超晶格的形式制成，而在对比例1中上层以均质层的形式制成。
图4图示了实施例1中的结构体和对比例1中的结构体的漏电流密度的有效性。
x轴表示施加在结构体两侧的垂直电压(以伏特表述)，即，在一侧的载体衬底2的自由面与在另一侧的主层3的自由面之间的垂直电压。y轴表示在这两个表面之间流动的电流密度(以安培/mm2表示并且以对数标度表示)。
基于所施加的电压，在实施例1中的半导体结构体的情况下的漏电流密度在该图中由实线示出。基于所施加的电压，在对比例1中的半导体结构体的情况下的漏电流密度在该图中由虚线示出。测量在环境温度下进行。
观察到尽管施加的电压至少为1000伏，然而实施例1的结构体减少了大约十倍的电流密度。因此可以理解，在实施例1的结构体上形成的具有限定几何形状的集成器件(例如HEMT器件)的漏电流比也具有相同的几何形状但形成在对比例1的结构体上的相同器件小约十倍。
尽管在配备集成HEMT型器件时已经示出了半导体结构体1在功率应用中的益处，但是本发明不限于该应用或这种类型的器件。因此，本发明的半导体结构体1在射频、发光二极管和所述电特性有利的任何其他应用或器件领域中会是有益的。

Claims (15)

1.一种包含III-N材料的半导体结构体(1)，其包括：
-载体衬底(2)；
-由III-N材料制成的主层(3)，所述主层(3)具有设置在所述载体衬底(2)上的第一部分(3a)和设置在所述第一部分(3a)上的第二部分(3b)；
-由III-N材料制成的夹层(4)，所述夹层(4)设置在所述第一部分(3a)和所述第二部分(3b)之间，用于压迫所述主层的所述第二部分(3b)；
所述结构体(1)的特征在于，所述夹层(4)由下述层组成：
·下层(4a)，其设置在所述主层(3)的所述第一部分(3a)上；
·由超晶格形成的上层(4b)，其设置在所述下层(4a)上并与之接触；
所述下层(4a)的位错密度高于所述上层(4b)的位错密度。
2.如权利要求1所述的半导体结构体(1)，其中，所述下层(4a)由与形成所述上层(4b)的超晶格不同的超晶格形成。
3.如权利要求1所述的半导体结构体(1)，其中，所述下层(4a)由均质层形成。
4.如前述权利要求中任一项所述的半导体结构体(1)，其中，形成所述下层(4a)的材料的晶格参数小于形成所述上层(4b)的材料的晶格参数。
5.如前述权利要求中任一项所述的半导体结构体(1)，其中，形成所述上层(4b)的材料的晶格参数小于形成所述主层(3)的所述第二部分(3b)的材料的晶格参数。
6.如前述权利要求中任一项所述的半导体结构体(1)，其中，所述主层(3)和所述夹层(4)是单晶的。
7.如前述权利要求中任一项所述的半导体结构体(1)，其包括在所述主层(3)的所述第二部分(3b)上的第二夹层(4c)和设置在所述第二夹层(4c)上的所述主层的第三部分(3c)。
8.如前述权利要求中任一项所述的半导体结构体(1)，其中，所述第二夹层由均质层、超晶格或其组合形成。
9.如前述权利要求中任一项所述的半导体结构体(1)，其中，至少所述上层(4b)包含p型掺杂剂。
10.如前述权利要求中任一项所述的半导体结构体(1)，其中，所述载体衬底(2)的热膨胀系数低于所述主层(3)的热膨胀系数。
11.一种半导体晶片，其包含前述权利要求中任一项所述的半导体结构体(1)。
12.一种集成器件，其包含前述权利要求中任一项所述的半导体结构体(1)。
13.一种制造在载体衬底(2)上包含III-N材料的半导体结构体(1)的方法，所述方法包括：
a.在所述载体衬底(2)上形成由III-N材料制成的主层(3)，所述主层(3)具有第一部分(3a)和设置在所述第一部分上的第二部分(3b)；
b.形成由III-N材料制成的夹层(4)，其设置在所述第一部分(3a)和所述第二部分(3b)之间，用于压迫所述主层的所述第二部分(3b)；
所述方法的特征在于，所述夹层(4)的形成包括：
-在第一温度形成下层(4a)，其设置在所述主层(3)的所述第一部分(3a)上；
-在第二温度形成上层(4b)，其由超晶格形成，并且设置在所述下层(4a)上并与之接触；
所述第一温度低于所述第二温度。
14.如前一项权利要求所述的方法，其中，所述第一温度低于1000℃。
15.如权利要求13或14所述的方法，其中，所述第二温度为1050℃至1100℃。
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