JP2019512945A5 - - Google Patents
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Claims (18)
- 単一チップ上に形成されるN−P横方向ダブル拡散金属酸化物半導体(N−P−LDMOS)デバイス及び制御回路であって、
外側ループを形成する前記N−P−LDMOSデバイスのためのソース及びNゲートであって、前記外側ループが、前記外側ループから内方に延びる第1のフィンガーと、前記外側ループの第1及び第2の端部の間の第1のギャップとを含み、前記第1のギャップが前記第1のフィンガーと反対に置かれる、前記ソース及び前記Nゲートと、
前記外側ループ内に囲まれる内側ループを形成する前記N−P−LDMOSデバイスのためのドレイン及びPゲートであって、前記内側ループが、前記内側ループから外方に延在して前記内側ループの第2のフィンガーと前記外側ループの前記第1のフィンガーとの間の導通チャネルを形成する前記第2のフィンガーを含み、前記内側ループが、前記内側ループの第1及び第2の端部の間の第2のギャップを更に含み、前記第2のギャップが前記第2のフィンガーと反対に置かれる、前記ドレイン及び前記Pゲートと、
前記第1のギャップに位置するソース及びNゲートと前記第2のギャップに位置するドレインとを含むN−LDMOSトランジスタであって、前記N−LDMOSトランジスタのドレインが、前記内側ループ内に位置する前記N−P−LDMOSデバイスのPゲートボンドパッドに結合され、前記N−LDMOSトランジスタのゲートが、前記N−P−LDMOSデバイスの前記Nゲートを制御するための信号入力を受け取るように結合され、前記N−LDMOSトランジスタのソースが下側レールと負の電圧との一方に結合される、前記N−LDMOSトランジスタと、
を含む、N−P−LDMOSデバイス及び制御回路。 - 請求項1に記載のN−P−LDMOSデバイス及び制御回路であって、
前記N−P−LDMOSデバイスのNゲートが、入力信号を受け取るように結合され、前記N−LDMOSトランジスタが、前記入力信号を受け取り、前記N−P−LDMOSデバイスのPゲートドライバに制御信号を提供するように結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項2に記載のN−P−LDMOSデバイス及び制御回路であって、
前記入力信号が低電圧信号であり、前記制御信号が高電圧信号である、N−P−LDMOSデバイス及び制御回路。 - 請求項3に記載のN−P−LDMOSデバイス及び制御回路であって、
前記Pゲートドライバが、前記N−P−LDMOSデバイスのドレインボンドパッド領域に集積される、N−P−LDMOSデバイス及び制御回路。 - 請求項4に記載のN−P−LDMOSデバイス及び制御回路であって、
前記Pゲートドライバが、前記N−LDMOSトランジスタの前記ドレインと前記N−P−LDMOSデバイスのドレインとの間に結合される抵抗器と、前記抵抗器の第1及び第2の端子の間に結合されるダイオードとを含む、N−P−LDMOSデバイス及び制御回路。 - 請求項5に記載のN−P−LDMOSデバイス及び制御回路であって、
前記N−P−LDMOSデバイスのPゲートが、前記抵抗器と前記N−LDMOSトランジスタとの間のポイントに結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項6に記載のN−P−LDMOSデバイス及び制御回路であって、
前記N−LDMOSトランジスタのソースとVSSとの間に結合される電流源を更に含む、N−P−LDMOSデバイス及び制御回路。 - 請求項7に記載のN−P−LDMOSデバイス及び制御回路であって、
前記電流源がオフチップである、N−P−LDMOSデバイス及び制御回路。 - 請求項7に記載のN−P−LDMOSデバイス及び制御回路であって、
VSSが負の電圧である、N−P−LDMOSデバイス及び制御回路。 - 請求項6に記載のN−P−LDMOSデバイス及び制御回路であって、
前記N−LDMOSトランジスタが、所定の電圧により前記N−P−LDMOSデバイスから絶縁される、N−P−LDMOSデバイス及び制御回路。 - 請求項10に記載のN−P−LDMOSデバイス及び制御回路であって、
前記所定の電圧が20ボルトである、N−P−LDMOSデバイス及び制御回路。 - 請求項11に記載のN−P−LDMOSデバイス及び制御回路であって、
前記Pゲートボンドパッドが、前記内側ループ内に形成される抵抗器を介して前記N−P−LDMOSデバイスのドレインボンドパッドに更に結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項12に記載のN−P−LDMOSデバイス及び制御回路であって、
前記Pゲートボンドパッドが、前記内側ループ内に形成されるダイオードを介して前記N−P−LDMOSデバイスの前記ドレインボンドパッドに更に結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項13に記載のN−P−LDMOSデバイス及び制御回路であって、
前記N−LDMOSトランジスタの前記ソースが、電流源を介して前記下側レールと前記負の電圧との一方に結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項1に記載のN−P−LDMOSデバイス及び制御回路であって、
p型基板上に形成される底部n型領域と、
前記底部n型領域に重なる頂部n型領域であって、前記底部n型領域の一部と前記頂部n型領域とが埋め込みp型領域により分離される、前記頂部n型領域と、
前記頂部n型領域に部分的に重なる第2のp型領域と、
前記第2のp型領域の第1の端部と前記頂部n型領域とに近接して形成されるn型ウェルであって、第1の重くドープされたn型領域と第1の重くドープされたp型領域とを含み、前記第1の重くドープされたn型領域と前記第1の重くドープされたp型領域とが前記N−P−LDMOSデバイスのドレイン電極に結合される、前記n型ウェルと、
前記第2のp型領域の第2の端部と前記頂部n型領域とに近接して形成されるp型ウェルであって、第2の重くドープされたn型領域と第2の重くドープされたp型領域とを含み、前記第2の重くドープされたn型領域と前記第2の重くドープされたp型領域とが前記N−P−LDMOSデバイスのソース電極に結合される、前記p型ウェルと、
を更に含み、
前記N−P−LDMOSデバイスのPゲートが、前記第1の重くドープされたp型領域の一部と前記n型ウェルと前記第2のp型領域の一部とに重なり、
前記N−P−LDMOSデバイスのNゲートが、前記第2の重くドープされたn型領域の一部と前記p型ウェルと前記第2のp型領域の一部とに重なり、
前記ドレイン電極が前記N−LDMOSトランジスタのドレインに結合され、前記N−LDMOSトランジスタが前記N−P−LDMOSデバイスのnゲートを制御する信号を受け取るように結合され、前記N−LDMOSトランジスタのソースが下側レールと負の電圧との一方に結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項15に記載のN−P−LDMOSデバイス及び制御回路であって、
前記ドレイン電極が、抵抗器を介して前記N−LDMOSトランジスタの前記ドレインに結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項16に記載のN−P−LDMOSデバイス及び制御回路であって、
前記ドレイン電極が、ダイオードを介して前記N−LDMOSトランジスタの前記ドレインに更に結合される、N−P−LDMOSデバイス及び制御回路。 - 請求項15に記載のN−P−LDMOSデバイス及び制御回路であって、
前記ドレイン電極が、デプリーションモードPMOSトランジスタのソースとゲートとに結合され、前記デプリーションモードPMOSトランジスタが、前記N−LDMOSトランジスタの前記ドレインに結合されるドレインを有する、N−P−LDMOSデバイス及び制御回路。
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