JP2019219990A - ニューラルネットワーク回路 - Google Patents

Abstract

【課題】高速低電力のアナログ演算を取り入れた大規模なニューラルネットワーク回路をチップ上に集積する。【解決手段】複数のアナログデジタル乗算部１２Ａ〜１２Ｃを有するニューラルネットワーク回路において、アナログデジタル乗算部１２Ａ〜１２Ｃの各々の電荷信号の和に対応するアナログ積和電圧を生成する。【選択図】図１

Description

本発明は、ニューラルネットワーク回路に関する。

人工知能、すなわち、ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）は、多数のセンサから得たビッグデータにもとづく状況認識や自動運転をはじめとして、多岐にわたる分野でブレークスルーを起こすと期待されている。

しかし、ＡＩが従来の演繹的な処理を超える能力を発揮するためには、大規模なニューラルネットワーク回路に必要な処理を覚え込ませる学習を行い、さらに、学習済みの大規模なニューラルネットワーク回路を用いて推論を行う必要がある。

そのため、現状では、画像認識や言語翻訳などをＡＩで行うために、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を並立に動作させ、かつ繰り返し演算させて大規模なニューラルネットワーク回路を動作させている。しかし、並列演算にともなう消費電力の増大や、繰り返し演算のために必要なメモリアクセスにともなう消費電力と演算遅延時間の増大が課題となっていた。

今後は、ＡＩに期待されるタスクの複雑化や、より高い認識精度への要求に応えるために、さらに大規模なニューラルネットワーク回路が必要になると考えられる。その結果、さらに大きな消費電力、演算遅延時間になると予想される。一方で、リアルタイム性、通信量削減、セキュリティなどの要望から、電力バジェットの限られるエッジ端末上での低電力高速ＡＩの実現が期待され始めている。

そこで、従来のデジタル回路による演算に代わり、電力効率が良く、メモリアクセス頻度の少ないアナログ回路による演算を取り入れたニューラルネットワーク回路が検討され始めている。

一般に、ニューラルネットワーク回路は、積和演算と活性化関数と呼ばれる非線形演算を多用する。例えば、特許文献１には、容量素子とスイッチを用いたアナログ回路による乗算の方法が記載されている。

特開平６−１６８３４９号公報

しかし、特許文献１に記載の方法では、容量素子やスイッチの占める面積が大きくなってしまう。このため、大規模なニューラルネットワーク回路をチップ上に集積することができず、簡単なタスクしかこなすことができない。また、同じチップ上の演算リソースを繰り返し再利用する場合は、そのために必要なメモリ７アクセスにともなう消費電力や演算遅延時間の増大が問題になる。

本発明の目的は、高速低電力のアナログ演算を取り入れた大規模なニューラルネットワーク回路をチップ上に集積することにある。

本発明の一態様のニューラルネットワーク回路は、デジタル入力信号をアナログ入力電圧に変換する複数のＤ／Ａ変換器と、複数の前記Ｄ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果を出力する複数のアナログデジタル乗算部と、複数の前記アナログデジタル乗算部から出力される前記乗算結果を加算した結果に対して、活性化関数に相当するアナログ処理を行うアナログ活性化関数回路と、を有するニューラルネットワーク回路であって、前記アナログデジタル乗算部の各々は、前記アナログ入力電圧が接続される出力ノードと、前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、前記ソース端子とドレイン端子は前記出力ノードに接続され、前記ゲート端子には、前記ビット信号に基づく電圧が印加され、前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、複数の前記アナログデジタル乗算部は、複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を生成することを特徴とする。

本発明の一態様のニューラルネットワーク回路は、デジタル入力信号をアナログ入力電圧に変換する複数のＤ／Ａ変換器と、複数の前記Ｄ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果を出力する複数のアナログデジタル乗算部と、複数の前記アナログデジタル乗算部から出力される前記乗算結果を加算した結果に対して、活性化関数に相当するアナログ処理を行うアナログ活性化関数回路と、を有するニューラルネットワーク回路であって、前記アナログデジタル乗算部の各々は、前記アナログ入力電圧が接続される出力ノードと、前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、前記ゲート端子は前記出力ノードに接続され、前記ソース端子と前記ドレイン端子には、前記ビット信号に基づく電圧が印加され、前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、複数の前記アナログデジタル乗算部は、複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を生成することを特徴とする。

本発明の一態様のニューラルネットワーク回路は、デジタル入力信号をアナログ入力電圧に変換する複数の第１のＤ／Ａ変換器と、複数の前記第１のＤ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果をアナログ信号として出力する複数のアナログデジタル乗算部と、前記アナログ信号としての前記乗算結果を加算した結果をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器から出力される前記デジタル信号としての前記乗算結果を加算した結果に対して、活性化関数に相当するデジタル処理を行うデジタル活性化関数回路と、前記デジタル活性化関数回路のデジタル出力信号をアナログ電圧に変換する第２のＤ／Ａ変換器と、を有するニューラルネットワーク回路であって、前記アナログデジタル乗算部の各々は、前記アナログ入力電圧が接続される出力ノードと、前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、前記ソース端子とドレイン端子は前記出力ノードに接続され、前記ゲート端子には、前記ビット信号に基づく電圧が印加され、前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、複数の前記アナログデジタル乗算部は、複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を生成することを特徴とする。

本発明の一態様によれば、高速低電力のアナログ演算を取り入れた大規模なニューラルネットワーク回路をチップ上に集積することができる。

実施例１のニューラルネットワーク回路の構成を示す図である。 実施例２のニューラルネットワーク回路の構成を示す図である。 実施例１のアナログデジタル乗算部の構成を示す図である。 実施例３のアナログデジタル乗算部の構成を示す図である。 実施例４のアナログデジタル乗算部の構成を示す図である。 実施例５のアナログデジタル乗算部の構成を示す図である。 実施例６のアナログデジタル乗算部の構成を示す図である。 実施例７のアナログデジタル乗算部の構成を示す図である。 実施例１の動作タイムチャートを示す図である。 実施例２の動作タイムチャートを示す図である。 実施例８のアナログデジタル乗算部の構成を示す図である。

以下、図面を用いて、実施例について説明する。

図１を参照して、実施例１のニューラルネットワーク回路の構成について説明する。
図１に示すように、実施例１のニューラルネットワーク回路には、多数のデジタル信号が入力される。多数のデジタル信号のうちの例えば３つの入力信号である入力１、入力２、入力３はそれぞれ、Ｄ／Ａ変換器１１Ａ、Ｄ／Ａ変換器１１Ｂ、Ｄ／Ａ変換器１１Ｃによりアナログ電圧に変換される。それぞれのアナログ電圧は、アナログデジタル乗算部（アナデジ乗算部）１２Ａ、アナログデジタル乗算部（アナデジ乗算部）１２Ｂ、アナログデジタル乗算部（アナデジ乗算部）１２Ｃに入力される。

前記アナログデジタル乗算部１２Ａ、前記アナログデジタル乗算部１２Ｂ、前記アナログデジタル乗算部１２Ｃには、それぞれ、デジタル信号である重み係数１、重み係数２、重み係数３が入力されている。アナログデジタル乗算部１２Ａは、Ｄ／Ａ変換器１１Ａが出力するアナログ電圧と、デジタル信号である重み係数１との乗算結果に対応する第一の電荷信号を出力する。

同様に、アナログデジタル乗算部１２Ｂは、Ｄ／Ａ変換器１１Ｂが出力するアナログ電圧と、デジタル信号である重み係数２との乗算結果に対応する第二の電荷信号を出力する。同様に、前記アナログデジタル乗算部１２Ｃは、Ｄ／Ａ変換器１１Ｃが出力するアナログ電圧と、デジタル信号である重み係数３との乗算結果に対応する第三の電荷信号を出力する。

アナログデジタル乗算部１２Ａの出力はスイッチ１３Ａに接続され、アナログデジタル乗算部１２Ｂの出力はスイッチ１３Ｂに接続され、アナログデジタル乗算部１２Ｃの出力はスイッチ１３Ｃに接続される。スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃがオンとなることで、アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃのそれぞれの出力が互いに接続される。

その結果、第一の電荷信号と第二の電荷信号と第三の電荷信号の和に対応する第一の積和電圧が生成される。さらに、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃの他端はアナログ活性化関数回路１４に接続されている。アナログ活性化関数回路１４は、ステップ関数、または、シグモイド関数、またはＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔ）など、ニューラルネットワークとして必要な活性化関数の演算を模擬するアナログ回路である。アナログ活性化関数回路１４は、入力される第一の積和電圧に対して、必要な活性化関数に相当する処理を施して、アナログ電圧として出力する。前記第一の積和電圧は、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃからアナログ活性化関数回路１４に至る配線と、グランド、電源配線などとの間に形成される寄生容量、すなわち、配線容量１６上に生成される。また、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃがオフの期間中に、前記配線と直流電位（グランド、電源電圧も含む）との間に挿入されたスイッチ１５をオンとすることで、あらかじめ、配線容量１６上の電荷の交流成分を放電し、ゼロにしておく。配線容量１６の容量値だけでは不十分な場合は、追加の容量として、容量素子を前記配線と任意の直流電位との間に挿入してもよい。

なお、実施例１では、アナログデジタル乗算部１２Ａ〜１２Ｃで始まりアナログ活性化関数回路１４で終わる一まとまりの部分を「層」と呼ぶ。アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃ、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃ、スイッチ１５、配線容量１６、及びアナログ活性化関数回路１４は第１層に含まれる。

すなわち、アナログ活性化関数回路１４が出力するアナログ電圧は、第１層の第１の出力である。アナログ電圧である第１層の第１の出力は、第２層のアナログデジタル乗算部１２Ｄに入力される。また、図示されていないが同様な構成で生成される第１層の第２の出力は、アナログデジタル乗算部１２Ｅに入力される。また、同じく図示されていないが同様な構成で生成される第１層の第３の出力は、アナログデジタル乗算部１２Ｆに入力される。以降、第１層と同様に第２層において積和演算と活性化関数処理が行われ、第３層に伝達される。実施例１のニューラルネットワーク回路に入力される多数のデジタル信号に対して、上記の処理が深い層まで行われ、最終層の各出力からＡＩ認識結果が得られる。

図３を参照して、アナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
アナログデジタル乗算部１２Ａ〜１２Ｃのアナログ入力電圧Ｖ_ＩＮは、スイッチ３１を介して、出力ノードＯＵＴに接続されている。スイッチ３１はクロック信号φにもとづいてオン／オフが制御される。また、重み係数であるアナログデジタル乗算部１２Ａ〜１２Ｃのデジタル入力信号は、１本または複数本のビット信号で表される。実施例１では４ビットの例を示している。

アナログデジタル乗算部１２Ａ〜１２Ｃは、４本のビット信号にそれぞれ対応するＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５を備えている。これらはＮＭＯＳである。それぞれのＭＯＳトランジスタは、そのソース端子とドレイン端子が出力ノードに接続され、さらに、そのゲート端子には、それぞれのビット信号にもとづく電圧が印加されている。

すなわち、重み係数がＷ３，Ｗ２，Ｗ１，Ｗ０の４ビットのビット信号で表されている場合、ＭＯＳトランジスタ３２のゲート端子には、クロック信号φとＷ３信号の論理積（ＡＮＤ）出力信号が印加される。また、ＭＯＳトランジスタ３３のゲート端子には、クロック信号φとＷ２信号の論理積（ＡＮＤ）出力信号が印加される。また、ＭＯＳトランジスタ３４のゲート端子には、クロック信号φと前記Ｗ１信号の論理積（ＡＮＤ）出力信号が印加される。さらに、ＭＯＳトランジスタ３５のゲート端子には、クロック信号φとＷ０信号の論理積（ＡＮＤ）出力信号が印加される。

ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のバックゲート端子は、ＤＣ電位であるグランド電位に接続されている。なお、これらのバックゲート端子をグランド電位以外の直流電位に接続してもよい。ここで、重み係数のＷ３，Ｗ２，Ｗ１，Ｗ０ビット信号による表現において、Ｗ３がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｗ０がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である場合、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５の例えばゲート幅の比を８：４：２：１に選ぶとよい。

図９を参照して、実施例１のニューラルネットワーク回路の動作について説明する。
図９のタイムチャートに示すように、図１における初段のＤ／Ａ変換器１１Ａ、Ｄ／Ａ変換器１１Ｂ、Ｄ／Ａ変換器１１Ｃのそれぞれのアナログ出力電圧は、図９の最上部の波形のように変化している。これに対して、第１層に属する各アナログデジタル乗算部１２Ａ〜１２Ｃのクロック信号φは、図９の「第１層のφ」の波形となる。

クロック信号φがハイ電圧の期間、図３におけるスイッチ３１はオンとなり、アナログ入力電圧Ｖ_ＩＮ、すなわち、図９における「初段Ｄ／Ａ変換の出力」が前記出力ノードＯＵＴ上に印加される。なお、前記期間中は、図１におけるスイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃはオフとなっている。一方、スイッチ１５はオンとなり、配線容量１６上の電荷の交流成分を放電し、ゼロにする。

上記の通り、ＭＯＳトランジスタ３２のゲート端子には、クロック信号φとＷ３信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３３のゲート端子には、クロック信号φとＷ２信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３４のゲート端子には、クロック信号φとＷ１信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３５のゲート端子には、クロック信号φとＷ０信号の論理積（ＡＮＤ）出力信号が印加される。

このため、Ｗ３、Ｗ２、Ｗ１、Ｗ０ビット信号のうち、ハイ電圧（論理値＝１）となっているビット信号に対応するＭＯＳトランジスタのゲート電圧はハイ電圧、すなわち、電源電圧と等しい電圧となる。また、ロー電圧（論理値＝０）となっているビット信号に対応するＭＯＳトランジスタのゲート電圧はロー電圧、すなわち、グランド電位となっている。

そのため、ハイ電圧となっているビット信号に対応するＭＯＳトランジスタはオン状態となり、そのゲート端子と、ソース端子とドレイン端子との間に、ゲート幅に比例したチャネル容量が形成される。ソース端子とドレイン端子は、アナログ入力電圧Ｖ_ＩＮが印加されている出力ノードＯＵＴに接続されている。このため、ハイ電圧となっているビット信号に対応するＭＯＳトランジスタのチャネル容量には、アナログ入力電圧Ｖ_ＩＮとゲート幅の積に対応する電荷が充電される。一方、ロー電圧となっているビット信号に対応するＭＯＳトランジスタはオフ状態となり、チャネル容量は形成されないため電荷も充電されない。

以上から、クロック信号φがハイ電圧である期間中に、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５に充電される合計の電荷量は、Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に比例する。すなわち、アナログ入力電圧と重み係数の値の積に対応する電荷量となっている。

なお、図３におけるＣＰＡＲＡ３、ＣＰＡＲＡ２、ＣＰＡＲＡ１、ＣＰＡＲＡ０は上記チャネル容量値、ゲートソース間の固定値のオーバーラップ容量値及びゲートドレイン間の固定値のオーバーラップ容量値の和であり、チャネル容量値は上記の通りその存否が制御される。また、図３におけるＣＪ３、ＣＪ２、ＣＪ１、ＣＪ０はＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５の固定値の接合容量値である。本発明では、上記の通り存否を制御できるチャネル容量値が、固定のオーバーラップ容量値と接合容量値の総和よりも十分に大きいことが必要となるため、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のゲート長を必要な程度に長くして、この条件を満足させる。

クロック信号φがロー電圧の期間は、スイッチ３１がオフとなり、アナログ入力電圧は出力ノードＯＵＴから遮断される。上記の通り、ＭＯＳトランジスタ３２のゲート端子には、クロック信号φとＷ３信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３３のゲート端子には、クロック信号φと前記Ｗ２信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３４のゲート端子には、クロック信号φとＷ１信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３５のゲート端子には、クロック信号φとＷ０信号の論理積（ＡＮＤ）出力信号が印加される。このため、クロック信号φがロー電圧の期間は、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のゲート電圧はいずれもロー電圧、すなわち、グランド電位となる。

そのため、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５は、いずれもオフ状態となり、チャネル容量が消失する。このため、アナログ入力電圧と重み係数の値の積に対応する電荷量は、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５から出力ノードＯＵＴに向けて電荷信号として放出される。

第１層のクロック信号φがロー電圧の期間において、図１におけるスイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃはオンとなる。それにより、アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃの出力が互いに接続され、これらから放出される電荷信号が加算される。加算された電荷信号が配線容量１６上に充電されることで、第一の積和電圧が生成される。なお、この期間において、スイッチ１５はオフになっている。

さらに、前記第１層のクロック信号φがロー電圧の期間において、アナログ活性化関数回路１４は、第一の積和電圧に対して、活性化関数に相当する処理を施して、アナログ電圧として出力する。第２層のアナログデジタル乗算部１２Ｄ、アナログデジタル乗算部１２Ｅ、アナログデジタル乗算部１２Ｆは、図９における第２層のクロック信号φにより上記の動作を行う。

第１層の各アナログデジタル乗算部が電荷の前記放出を行う期間中に、第２層の各アナログデジタル乗算部は電荷の前記充電を行う。このため、第２層のクロック信号φは第１層のクロック信号φに対して半周期ずらしている。同様に、第３層のクロック信号φは第２層のクロック信号φに対して半周期ずれていればよいため、第１層のクロック信号φと同じ波形となっている。

このように、実施例１においては、ＭＯＳトランジスタのチャネル容量のオン／オフ特性を利用することで、一つのＭＯＳトランジスタを容量素子とスイッチ素子に兼用し、電荷領域でアナログ積和演算を行っている。これにより、積和演算を小面積のアナログ回路で実現できるため、大規模なニューラルネットワーク回路をチップ上に集積できる。

図２を参照して、実施例２のニューラルネットワーク回路の構成について説明する。
図２に示すように、実施例２のニューラルネットワーク回路には多数のデジタル信号が入力される。多数のデジタル信号のうちの例えば３つの入力信号である入力１、入力２、入力３はそれぞれ、Ｄ／Ａ変換器１１Ａ、Ｄ／Ａ変換器１１Ｂ、Ｄ／Ａ変換器１１Ｃによりアナログ電圧に変換される。それぞれのアナログ電圧は、アナログデジタル乗算部（アナデジ乗算部）１２Ａ、アナログデジタル乗算部（アナデジ乗算部）１２Ｂ、アナログデジタル乗算部（アナデジ乗算部）１２Ｃに入力される。

アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃには、それぞれ、デジタル信号である重み係数１、重み係数２、重み係数３も入力されている。アナログデジタル乗算部１２Ａは、Ｄ／Ａ変換器１１Ａが出力するアナログ電圧と、デジタル信号である重み係数１との乗算結果に対応する第一の電荷信号を出力する。アナログデジタル乗算部１２Ｂは、Ｄ／Ａ変換器１１Ｂが出力するアナログ電圧と、デジタル信号である前記重み係数２との乗算結果に対応する第二の電荷信号を出力する。アナログデジタル乗算部１２Ｃは、Ｄ／Ａ変換器１１Ｃが出力するアナログ電圧と、デジタル信号である重み係数３との乗算結果に対応する第三の電荷信号を出力する。

アナログデジタル乗算部１２Ａの出力はスイッチ１３Ａに接続される。アナログデジタル乗算部１２Ｂの出力はスイッチ１３Ｂに接続される。アナログデジタル乗算部１２Ｃの出力はスイッチ１３Ｃに接続される。スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃがオンとなることで、アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃのそれぞれの出力が互いに接続される。その結果、第一の電荷信号と第二の電荷信号と第三の電荷信号の和に対応する第一の積和電圧が生成される。

さらに、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃの他端はＡ／Ｄ変換器２１に接続されている。Ａ／Ｄ変換器２１は第一の積和電圧をデジタル値に変換する。Ａ／Ｄ変換器２１の出力はデジタル活性化関数回路２２に接続されている。デジタル活性化関数回路２２は、ステップ関数、または、シグモイド関数、またはＲｅＬＵなど、ニューラルネットワークとして必要な活性化関数の演算を行うデジタル回路である。デジタル活性化関数回路２２は、Ａ／Ｄ変換器２１から出力されるデジタル値に対して、必要な活性化関数に相当する処理を施して、デジタル値として出力する。デジタル活性化関数回路２２の出力はＤ／Ａ変換器１１Ｄに接続される。Ｄ／Ａ変換器１１Ｄは、デジタル活性化関数回路２２の出力をアナログ電圧に変換する。前記第一の積和電圧は、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３ＣからＡ／Ｄ変換器２１に至る配線と、グランド、電源配線などとの間に形成される寄生容量、すなわち、配線容量１６上に生成される。また、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃがオフの期間中に、前記配線と直流電位（グランド、電源電圧も含む）との間に挿入されたスイッチ１５をオンとすることで、あらかじめ、配線容量１６上の電荷の交流成分を放電し、ゼロにしておく。配線容量１６の容量値だけでは不十分な場合は、追加の容量として、容量素子を前記配線と任意の直流電位との間に挿入してもよい。

なお、実施例２では、アナログデジタル乗算部１２Ａ〜１２Ｃで始まりＤ／Ａ変換器１１Ｄで終わる一まとまりの部分を「層」と呼ぶ。アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃ、スイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃ、スイッチ１５、配線容量１６、Ａ／Ｄ変換器２１、デジタル活性化関数回路２２、Ｄ／Ａ変換器１１Ｄは第１層に含まれる。

すなわち、Ｄ／Ａ変換器１１Ｄが出力する前アナログ電圧は、第１層の第１の出力である。アナログ電圧である第１層の第１の出力は、第２層のアナログデジタル乗算部１２Ｄに入力される。また、図示されていないが同様な構成で生成される第１層の第２の出力は、アナログデジタル乗算部１２Ｅに入力される。また、同じく図示されていないが同様な構成で生成される第１層の第３の出力は、アナログデジタル乗算部１２Ｆに入力される。

以降、第１層と同様に第２層において積和演算と活性化関数処理が行われ、第３層に伝達される。実施例２のニューラルネットワーク回路に入力される多数のデジタル信号に対して、上記の処理が深い層まで行われ、最終層の各出力からＡＩ認識結果が得られる。

図１０を参照して、実施例２のニューラルネットワーク回路の動作について説明する。
図１０のタイムチャートに示すように、初段のＤ／Ａ変換器１１Ａ、Ｄ／Ａ変換器１１Ｂ、Ｄ／Ａ変換器１１Ｃのそれぞれのアナログ出力電圧は、図１０の最上部の波形のように変化している。これに対して、第１層に属する各アナログデジタル乗算部の前記クロック信号φは図１０の「第１層のφ」の波形となる。

実施例１と同様に、第１層に属する各アナログデジタル乗算部は、第１層のクロック信号φがハイ電圧の期間中、図３におけるＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５に、アナログデジタル乗算部に入力されるアナログ入力電圧と重み係数の積に対応する電荷が充電される。また、実施例１と同様に、第１層のクロック信号φがロー電圧の期間は、アナログデジタル乗算部の出力ノードに向けて電荷が放出される。

実施例１と同様に、第１層のクロック信号φがロー電圧の期間において、図２におけるスイッチ１３Ａ、スイッチ１３Ｂ、スイッチ１３Ｃはオンとなる。それにより、アナログデジタル乗算部１２Ａ、アナログデジタル乗算部１２Ｂ、アナログデジタル乗算部１２Ｃの出力が互いに接続され、これらから放出される前記電荷信号が加算される。加算された電荷信号が配線容量１６上に充電されることで、第一の積和電圧が生成される。

なお、第１層のクロック信号φがロー電圧の期間において、スイッチ１５はオフになっている。

さらに、第１層のクロック信号φがロー電圧の期間において、Ａ／Ｄ変換器２１は第一の積和電圧に対するＡ／Ｄ変換を行い、例えば、第１層のクロック信号φがハイ電圧になるタイミングでＡ／Ｄ変換の結果を出力する。また、Ａ／Ｄ変換器２１の後段のデジタル活性化関数回路２２とＤ／Ａ変換器１１Ｄは、前記タイミングに呼応して動作し、それぞれの出力が更新される。第２層のアナログデジタル乗算部１２Ｄ、アナログデジタル乗算部１２Ｅ、アナログデジタル乗算部１２Ｆは、図１０における第２層のクロック信号φにより上記の動作を行う。

実施例２では、前記Ｄ／Ａ変換器１１Ｄの更新された出力を受けるために、第２層のクロック信号φを第１層のクロック信号φと同じ波形の信号としている。同様に、第３層以下のクロック信号φも第１層のクロック信号φと同じ波形の信号を適用できる。

このように、実施例２によれば、ＭＯＳトランジスタのチャネル容量のオン／オフ特性を利用することで、一つのＭＯＳトランジスタを容量素子とスイッチ素子に兼用し、電荷領域でアナログ積和演算を行っている。これにより、積和演算を小面積のアナログ回路で実現できるため、大規模なニューラルネットワーク回路をチップ上に集積できる。

さらに、実施例２では、実施例１と比較して、Ａ／Ｄ変換器２１、Ｄ／Ａ変換器１１Ｄが必要であるが、活性化関数回路にデジタル回路を適用できるため、演算の精度がより高くなる。

図４を参照して、実施例３のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
実施例３では、図３のアナログデジタル乗算部における各ＭＯＳトランジスタを、ＮＭＯＳからＰＭＯＳに置換している。ＰＭＯＳとすることで１／ｆ雑音の影響を低減することができる。

図４に示すように、アナログデジタル乗算部のアナログ入力電圧Ｖ_ＩＮは、スイッチ４１を介して、出力ノードＯＵＴに接続されている。スイッチ４１はクロック信号φにもとづいてオン／オフが制御される。また、重み係数であるアナログデジタル乗算部のデジタル入力信号は、１本または複数本のビット信号で表される。実施例３では４ビットの例を示している。

アナログデジタル乗算部は、４本のビット信号にそれぞれ対応するＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５を備えている。それぞれのＰＭＯＳトランジスタは、そのソース端子とドレイン端子が出力ノードＯＵＴに接続されている。ゲート端子には、それぞれのビット信号にもとづく電圧が印加されている。

すなわち、重み係数がＷ３，Ｗ２，Ｗ１，Ｗ０の４ビットのビット信号で表されている場合、ＰＭＯＳトランジスタ４２のゲート端子には、クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４３のゲート端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４４のゲート端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４５のゲート端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加されている。

ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５のバックゲート端子は、ＤＣ電位として電源電圧（ＶＤＤ）に接続されている。なお、これらのバックゲート端子を電源電圧以外の直流電位に接続してもよい。

ここで、重み係数の前記Ｗ３，Ｗ２，Ｗ１，Ｗ０ビット信号による表現において、Ｗ３がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｗ０がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である場合、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５の例えばゲート幅の比を８：４：２：１に選ぶとよい。

前記クロック信号φがハイ電圧の期間、図４におけるスイッチ４１はオンとなり、アナログ入力電圧Ｖ_ＩＮが出力ノードＯＵＴ上に印加される。また、上記の通り、ＰＭＯＳトランジスタ４２のゲート端子には、前記クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４３のゲート端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４４のゲート端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４５のゲート端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。

このため、前記Ｗ３、Ｗ２、Ｗ１、Ｗ０ビット信号のうち、ハイ電圧（論理値＝１）となっているビット信号に対応する前記ＰＭＯＳトランジスタのゲート電圧はロー電圧、すなわち、グランド電位となり、ロー電圧（論理値＝０）となっているビット信号に対応するＰＭＯＳトランジスタのゲート電圧はハイ電圧、すなわち電源電圧と等しい電圧となっている。

そのため、前記ハイ電圧となっているビット信号に対応するＰＭＯＳトランジスタはオン状態となり、そのゲート端子と、前記接続されたソース端子とドレイン端子との間に、ゲート幅に比例したチャネル容量が形成される。接続されたソース端子とドレイン端子は、アナログ入力電圧Ｖ_ＩＮが印加されている出力ノードＯＵＴに接続されている。このため、前記ハイ電圧となっているビット信号に対応するＰＭＯＳトランジスタのチャネル容量には、アナログ入力電圧Ｖ_ＩＮとゲート幅の積に対応する電荷が充電される。一方、ロー電圧となっているビット信号に対応するＰＭＯＳトランジスタはオフ状態となり、チャネル容量は形成されないため電荷も充電されない。

以上から、クロック信号φがハイ電圧である期間中に、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５に充電される合計の電荷量は、Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に比例する。すなわち、アナログ入力電圧と重み係数の値の積に対応する電荷量となっている。

なお、図４におけるＣＰＡＲＡ３、ＣＰＡＲＡ２、ＣＰＡＲＡ１、ＣＰＡＲＡ０は、チャネル容量値、ゲートソース間の固定値のオーバーラップ容量値及びゲートドレイン間の固定値のオーバーラップ容量値の和である。チャネル容量値は上記の通り、その存否が制御される。また、図４におけるＣＪ３、ＣＪ２、ＣＪ１、ＣＪ０はＭＯＳトランジスタ４２、ＭＯＳトランジスタ４３、ＭＯＳトランジスタ４４、ＭＯＳトランジスタ４５の固定値の接合容量値である。本発明では、上記の通り存否を制御できるチャネル容量値が、固定のオーバーラップ容量値と接合容量値の総和よりも十分に大きいことが必要となるため、ＭＯＳトランジスタ４２、ＭＯＳトランジスタ４３、ＭＯＳトランジスタ４４、ＭＯＳトランジスタ４５のゲート長を必要な程度に長くして、この条件を満足させる。

クロック信号φがロー電圧の期間は、スイッチ４１がオフとなり、アナログ入力電圧は出力ノードＯＵＴから遮断される。また、上記の通り、ＰＭＯＳトランジスタ４２のゲート端子には、クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４３のゲート端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４４のゲート端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４５のゲート端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。

このため、クロック信号φがロー電圧の期間は、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５のゲート電圧はいずれも電源電圧となる。そのため、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５は、いずれもオフ状態となり、チャネル容量が消失する。このため、アナログ入力電圧と重み係数の値の積に対応する電荷量は、ＰＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３、ＰＭＯＳトランジスタ４４、ＰＭＯＳトランジスタ４５から出力ノードＯＵＴに向けて電荷信号として放出される。それ以外の動作は実施例１や実施例２と同様であるため、その説明は省略する。

実施例３では、ＭＯＳトランジスタのチャネル容量のオン／オフ特性を利用することで、一つのＭＯＳトランジスタを容量素子とスイッチ素子に兼用し、電荷領域でアナログ積和演算を行っている。これにより、積和演算を小面積のアナログ回路で実現できるため、大規模なニューラルネットワーク回路をチップ上に集積できる。

図５を参照して、実施例４のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
図５に示すように、実施例４では、図３のアナログデジタル乗算部を差動回路構成としている。すなわち、アナログ入力電圧Ｖ_ＩＮは、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮの差の電圧である。正側入力電圧Ｖ_ＩＮＰは、正側の出力ノードＯＵＴ_Ｐに正側のスイッチ３１Ｐを介して接続される。正側のそれぞれのＭＯＳトランジスタ３２Ｐ、３３Ｐ、３４Ｐ、３５Ｐのソース端子とドレイン端子が、正側の出力ノードＯＵＴ_Ｐに接続されている。

また、負側入力電圧Ｖ_ＩＮＮは、負側の出力ノードＯＵＴ_Ｎに負側のスイッチ３１Ｎを介して接続されている。負側のそれぞれのＭＯＳトランジスタ３２Ｎ、３３Ｎ、３４Ｎ、３５Ｎのソース端子とドレイン端子が負側の出力ノードＯＵＴ_Ｎに接続されている。また、ＭＯＳトランジスタ３２Ｐと３２Ｎ、ＭＯＳトランジスタ３３Ｐと３３Ｎ、ＭＯＳトランジスタ３４Ｐと３４Ｎ、ＭＯＳトランジスタ３５Ｐと３５Ｎには、それぞれのビット信号にもとづく電圧が印加されている。

すなわち、重み係数がＷ３，Ｗ２，Ｗ１，Ｗ０の４ビットのビット信号で表されている場合、ＭＯＳトランジスタ３２Ｐ、３２Ｎのゲート端子には、クロック信号φとＷ３信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３３Ｐ、３３Ｎのゲート端子には、クロック信号φとＷ２信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３４Ｐ、３４Ｎのゲート端子には、前記クロック信号φと前記Ｗ１信号の論理積（ＡＮＤ）出力信号が印加される。ＭＯＳトランジスタ３５Ｐ、３５Ｎのゲート端子には、クロック信号φとＷ０信号の論理積（ＡＮＤ）出力信号が印加されている。

ＭＯＳトランジスタ３２Ｐ、３２Ｎ、前記ＭＯＳトランジスタ３３Ｐ、３３Ｎ、前記ＭＯＳトランジスタ３４Ｐ、３４Ｎ、前記ＭＯＳトランジスタ３５Ｐ、３５Ｎのバックゲート端子は、ＤＣ電位としてグランド電位に接続されている。なお、これらのバックゲート端子をグランド電位以外の直流電位に接続してもよい。

ここで、重み係数の前記Ｗ３， Ｗ２， Ｗ１， Ｗ０ビット信号による表現において、Ｗ３がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｗ０がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である場合、ＭＯＳトランジスタ３２Ｐ、３２Ｎ、ＭＯＳトランジスタ３３Ｐ、３３Ｎ、ＭＯＳトランジスタ３４Ｐ、３４Ｎ、ＭＯＳトランジスタ３５Ｐ、３５Ｎの例えばゲート幅の比を８：４：２：１に選ぶとよい。

以上の差動回路構成において、実施例１における図３の説明と同様な動作を行い、クロック信号φがロー電圧である期間に、正側の出力ノードＯＵＴ_Ｐには、Ｖ_ＩＮＰ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。負側の出力ノードＯＵＴ_Ｎには、Ｖ_ＩＮＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。実施例４のアナログデジタル乗算部の出力信号は、正側の出力ノードＯＵＴ_Ｐに放出される電荷と負側の出力ノードＯＵＴ_Ｎに放出される電荷の差分であるため、Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷となる。

実施例４では、クロック信号φによるオーバーラップ容量の充放電にともなう電荷（クロックフィードスルーと呼ばれる電荷）の影響が差動間でキャンセルされて出力信号に現れない。すなわち、実際に正側の出力ノードＯＵＴ_Ｐに放出される電荷はＶ_ＩＮＰ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する成分以外に、クロック信号φによるオーバーラップ容量の充放電にともなう電荷も含んでいる。また、実際に負側の出力ノードＯＵＴ_Ｎに放出される電荷はＶ_ＩＮＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する成分以外に、クロック信号φによるオーバーラップ容量の充放電にともなう電荷も含んでいる。

しかし、クロック信号φによるオーバーラップ容量の充放電にともなう電荷は、正側の出力ノードＯＵＴ_Ｐに放出される電荷と負側の出力ノードＯＵＴ_Ｎに放出される電荷に同量含まれる。このため、これらの差分であるアナログデジタル乗算部の出力信号には、キャンセルされて現れない。

図６を参照して、実施例５のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
実施例５では、図４のＰＭＯＳ型アナログデジタル乗算部を差動回路構成としている。すなわち、アナログ入力電圧Ｖ_ＩＮは、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮの差の電圧である。正側入力電圧Ｖ_ＩＮＰは、正側の出力ノードＯＵＴ_Ｐに正側のスイッチ４１Ｐを介して接続されている。また、正側のそれぞれのＰＭＯＳトランジスタ４２Ｐ、４３Ｐ、４４Ｐ、４５Ｐのソース端子とドレイン端子が正側の出力ノードＯＵＴ_Ｐに接続されている。

負側入力電圧Ｖ_ＩＮＮは、負側の出力ノードＯＵＴ_Ｎに負側のスイッチ４１Ｎを介して接続されている。負側のそれぞれのＰＭＯＳトランジスタ４２Ｎ、４３Ｎ、４４Ｎ、４５Ｎのソース端子とドレイン端子が負側の出力ノードＯＵＴ_Ｎに接続されている。

ＰＭＯＳトランジスタ４２Ｐと４２Ｎ、ＰＭＯＳトランジスタ４３Ｐと４３Ｎ、ＰＭＯＳトランジスタ４４Ｐと４４Ｎ、ＰＭＯＳトランジスタ４５Ｐと４５Ｎには、それぞれのビット信号にもとづく電圧が印加されている。すなわち、重み係数がＷ３，Ｗ２，Ｗ１，Ｗ０の４ビットのビット信号で表されている場合、ＰＭＯＳトランジスタ４２Ｐ、４２Ｎのゲート端子には、クロック信号φの反転信号と前記Ｗ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４３Ｐ、４３Ｎのゲート端子には、前記クロック信号φの反転信号と前記Ｗ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。

ＰＭＯＳトランジスタ４４Ｐ、４４Ｎのゲート端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＰＭＯＳトランジスタ４５Ｐ、４５Ｎのゲート端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。また、ＰＭＯＳトランジスタ４２Ｐ、４２Ｎ、ＰＭＯＳトランジスタ４３Ｐ、４３Ｎ、ＰＭＯＳトランジスタ４４Ｐ、４４Ｎ、ＰＭＯＳトランジスタ４５Ｐ、４５Ｎのバックゲート端子は電源電圧に接続されている。

なお、これらのバックゲート端子を電源電圧以外の直流電位に接続してもよい。ここで、重み係数の前記Ｗ３，Ｗ２，Ｗ１，Ｗ０ビット信号による表現において、Ｗ３がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｗ０がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である場合、ＰＭＯＳトランジスタ４２Ｐ、４２Ｎ、ＰＭＯＳトランジスタ４３Ｐ、４３Ｎ、ＰＭＯＳトランジスタ４４Ｐ、４４Ｎ、ＰＭＯＳトランジスタ４５Ｐ、４５Ｎの例えばゲート幅の比を８：４：２：１に選ぶとよい。

以上の差動回路構成において、実施例３における図４の説明と同様な動作を行い、クロック信号φがロー電圧である期間に、正側の出力ノードＯＵＴ_Ｐには、Ｖ_ＩＮＰ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。負側の出力ノードＯＵＴ_Ｎには、Ｖ_ＩＮＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。実施例５のアナログデジタル乗算部の出力信号は、正側の出力ノードＯＵＴ_Ｐに放出される電荷と負側の出力ノードＯＵＴ_Ｎに放出される前記電荷の差分であるため、Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷となる。

実施例５では、実施例４と同様に、クロック信号φの反転信号によるオーバーラップ容量の充放電にともなう電荷（クロックフィードスルーと呼ばれる電荷）の影響が差動間でキャンセルされて出力信号に現れない。すなわち、実際に正側の出力ノードＯＵＴ_Ｐに放出される電荷はＶ_ＩＮＰ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する成分以外に、クロック信号φの反転信号によるオーバーラップ容量の充放電にともなう電荷も含んでいる。また、実際に負側の出力ノードＯＵＴ_Ｎに放出される電荷はＶ_ＩＮＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する成分以外に、クロック信号φの反転信号によるオーバーラップ容量の充放電にともなう電荷も含んでいる。

しかし、クロック信号φの反転信号によるオーバーラップ容量の充放電にともなう電荷は、正側の出力ノードＯＵＴ_Ｐに放出される電荷と負側の出力ノードＯＵＴ_Ｎに放出される電荷に同量含まれるため、これらの差分であるアナログデジタル乗算部の出力信号には、キャンセルされて現れない。

図７を参照して、実施例６のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
実施例６では、図５の実施例４に対して、スイッチ７１Ｐとスイッチ７１Ｎを追加することで、負の重み係数に対する乗算を可能にしている。スイッチ７１Ｐは、負側入力電圧Ｖ_ＩＮＮと正側の出力ノードＯＵＴ_Ｐの間に挿入され、スイッチ７１Ｎは、正側入力電圧Ｖ_ＩＮＰと負側の出力ノードＯＵＴ_Ｎの間に挿入されている。

以上の構成において、正側入力電圧Ｖ_ＩＮＰと負側入力電圧Ｖ_ＩＮＮの差の電圧であるアナログ入力電圧Ｖ_ＩＮと、正の重み係数の乗算を行う場合は、クロック信号φがハイ電圧である期間に、上記の通り、スイッチ３１Ｐとスイッチ３１Ｎをオンにして、スイッチ７１Ｐとスイッチ７１Ｎをオフにする。その結果、アナログデジタル乗算部の出力信号はＶ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷となる。

一方、前記アナログ入力電圧Ｖ_ＩＮと負の重み係数の乗算を行う場合は、前記クロック信号φがハイ電圧である期間に、スイッチ３１Ｐとスイッチ３１Ｎをオフにして、スイッチ７１Ｐとスイッチ７１Ｎはオンにする。その結果、正側のＭＯＳトランジスタ３２Ｐ、３３Ｐ、３４Ｐ、３５Ｐには負側入力電圧Ｖ_ＩＮＮに対応する電荷が充電される。また、負側のＭＯＳトランジスタ３２Ｎ、３３Ｎ、３４Ｎ、３５Ｎには正側入力電圧Ｖ_ＩＮＰに対応する電荷が充電される。

したがって、クロック信号φがロー電圧である期間に、正側の出力ノードＯＵＴ_Ｐには、Ｖ_ＩＮＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。負側の出力ノードＯＵＴ_Ｎには、Ｖ_ＩＮＰ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷が放出される。アナログデジタル乗算部の出力信号は、正側の出力ノードＯＵＴ_Ｐに放出される電荷と負側の出力ノードＯＵＴ_Ｎに放出される電荷の差分であるため、−Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に対応する電荷となる。これは、Ｖ_ＩＮ＊｛−（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）｝と等しいため、アナログ入力電圧と負の重み係数の乗算が行われたことになる。

実施例６では、以上の通り、負の重み係数との乗算を実現でき、かつ、実施例４と同様に、クロック信号φによるオーバーラップ容量の充放電にともなう電荷の影響をキャンセルできる。

図８を参照して、実施例７のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。

実施例７は、実施例６において、実施例３で説明したＰＭＯＳ型のアナログデジタル乗算部を適用している。したがって、動作や効果はこれらの実施例と同様であるため、その説明は省略する。

図１１を参照して、実施例８のアナログデジタル乗算部１２Ａ〜１２Ｃの構成について説明する。
実施例８では、図３のアナログデジタル乗算部における各ＭＯＳトランジスタのゲート端子と、ソース端子とドレイン端子への接続を入れ換えている。

すなわち、アナログデジタル乗算部のアナログ入力電圧Ｖ_ＩＮは、スイッチ３１を介して、出力ノードＯＵＴに接続されている。スイッチ３１はクロック信号φにもとづいてオン／オフが制御される。また、重み係数であるアナログデジタル乗算部のデジタル入力信号は、１本または複数本のビット信号で表される。実施例８では４ビットの例を示している。

アナログデジタル乗算部は、４本のビット信号にそれぞれ対応するＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５を備えている。それぞれのＭＯＳトランジスタは、そのゲート端子が出力ノードＯＵＴに接続され、さらに、そのソース端子とドレイン端子が接続されて、それぞれのビット信号にもとづく電圧が印加されている。

すなわち、重み係数がＷ３，Ｗ２，Ｗ１，Ｗ０の４ビットのビット信号で表されている場合、ＭＯＳトランジスタ３２のソース端子とドレイン端子には、クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３３のソース端子とドレイン端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３４のソース端子とドレイン端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３５のソース端子とドレイン端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。

また、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のバックゲート端子は、ＤＣ電位としてグランド電位に接続されている。なお、これらのバックゲート端子をグランド電位以外の直流電位に接続してもよい。ここで、重み係数の前記Ｗ３，Ｗ２，Ｗ１，Ｗ０ビット信号による表現において、Ｗ３がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）、Ｗ０がＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）である場合、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５の例えばゲート幅の比を８：４：２：１に選ぶとよい。

クロック信号φがハイ電圧の期間、図１１におけるスイッチ３１はオンとなり、アナログ入力電圧Ｖ_ＩＮが出力ノードＯＵＴ上に印加される。また、上記の通り、ＭＯＳトランジスタ３２のソース端子とドレイン端子には、クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３３のソース端子とドレイン端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３４のソース端子とドレイン端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３５のソース端子とドレイン端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。

このため、Ｗ３、Ｗ２、Ｗ１、Ｗ０ビット信号のうち、ハイ電圧（論理値＝１）となっているビット信号に対応するＭＯＳトランジスタのソース端子とドレイン端子はロー電圧、すなわち、グランド電位となり、ロー電圧（論理値＝０）となっているビット信号に対応するＭＯＳトランジスタのソース端子とドレイン端子はハイ電圧、すなわち電源電圧と等しい電圧となっている。

そのため、ハイ電圧となっているビット信号に対応するＭＯＳトランジスタはオン状態となり、そのゲート端子と、ソース端子とドレイン端子との間に、ゲート幅に比例したチャネル容量が形成される。ゲート端子は、アナログ入力電圧Ｖ_ＩＮが印加されている出力ノードＯＵＴに接続されているため、ハイ電圧となっているビット信号に対応するＭＯＳトランジスタのチャネル容量には、アナログ入力電圧Ｖ_ＩＮとゲート幅の積に対応する電荷が充電される。一方、ロー電圧となっているビット信号に対応するＭＯＳトランジスタはオフ状態となり、チャネル容量は形成されないため、電荷も充電されない。

以上から、前記クロック信号φがハイ電圧である期間中に、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５に充電される合計の電荷量は、Ｖ_ＩＮ＊（８＊Ｗ３＋４＊Ｗ２＋２＊Ｗ１＋１＊Ｗ０）に比例する。すなわち、前記アナログ入力電圧と前記重み係数の値の積に対応する電荷量となっている。

なお、図１１におけるＣＰＡＲＡ３、ＣＰＡＲＡ２、ＣＰＡＲＡ１、ＣＰＡＲＡ０は、チャネル容量値、ゲートソース間の固定値のオーバーラップ容量値およびゲートドレイン間の固定値のオーバーラップ容量値の和であり、チャネル容量値は上記の通り、その存否が制御される。本発明では、上記の通り存否を制御できるチャネル容量値が、固定のオーバーラップ容量値の総和よりも十分に大きいことが必要となるため、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のゲート長を必要な程度に長くして、この条件を満足させる。なお、本構成では、アナログ入力電圧Ｖ_ＩＮがＭＯＳトランジスタの接合容量に充電されないため、接合容量には影響されない利点がある。

クロック信号φがロー電圧の期間は、スイッチ３１がオフとなり、アナログ入力電圧は出力ノードＯＵＴから遮断される。また、上記の通り、ＭＯＳトランジスタ３２のソース端子とドレイン端子には、クロック信号φの反転信号とＷ３信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３３のソース端子とドレイン端子には、クロック信号φの反転信号とＷ２信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３４のソース端子とドレイン端子には、クロック信号φの反転信号とＷ１信号の反転信号の論理和（ＯＲ）出力信号が印加される。ＭＯＳトランジスタ３５のソース端子とドレイン端子には、クロック信号φの反転信号とＷ０信号の反転信号の論理和（ＯＲ）出力信号が印加される。

このため、クロック信号φがロー電圧の期間は、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５のソース端子とドレイン端子はいずれも電源電圧が印加される。そのため、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５は、いずれもオフ状態となり、チャネル容量が消失する。このため、アナログ入力電圧と重み係数の値の積に対応する電荷量は、ＭＯＳトランジスタ３２、ＭＯＳトランジスタ３３、ＭＯＳトランジスタ３４、ＭＯＳトランジスタ３５から出力ノードＯＵＴに向けて電荷信号として放出される。それ以外の動作は実施例１や実施例２と同様であるためその説明は省略する。

実施例８では、ＭＯＳトランジスタのチャネル容量のオン／オフ特性を利用することで、一つのＭＯＳトランジスタを容量素子とスイッチ素子に兼用し、電荷領域でアナログ積和演算を行っている。これにより、積和演算を小面積のアナログ回路で実現できるため、大規模なニューラルネットワーク回路をチップ上に集積できる。

１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ Ｄ／Ａ変換器
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ アナログデジタル乗算部
１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ、１３Ｅ、１３Ｆ スイッチ
１４ アナログ活性化関数回路
１５ スイッチ
１６ 配線容量
２１ Ａ／Ｄ変換器
２２ デジタル活性化関数回路
３１ スイッチ
３２、３３、３４、３５ ＮＭＯＳトランジスタ
３１Ｐ 正側スイッチ
３２Ｐ、３３Ｐ、３４Ｐ、３５Ｐ 正側ＮＭＯＳトランジスタ
３１Ｎ 負側スイッチ
３２Ｎ、３３Ｎ、３４Ｎ、３５Ｎ 負側ＮＭＯＳトランジスタ
４１ スイッチ
４２、４３、４４、４５ ＰＭＯＳトランジスタ
４１Ｐ 正側スイッチ
４２Ｐ、４３Ｐ、４４Ｐ、４５Ｐ 正側ＰＭＯＳトランジスタ
４１Ｎ 負側スイッチ
４２Ｎ、４３Ｎ、４４Ｎ、４５Ｎ 負側ＰＭＯＳトランジスタ
７１Ｐ、７１Ｎ スイッチ
８１Ｐ、８１Ｎ スイッチ

Claims (13)

1. デジタル入力信号をアナログ入力電圧に変換する複数のＤ／Ａ変換器と、
   複数の前記Ｄ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果を出力する複数のアナログデジタル乗算部と、
   複数の前記乗算結果を加算した加算結果を保持する容量と、
   前記加算結果に対して、活性化関数に相当するアナログ処理を行うアナログ活性化関数回路と、前記容量上の電荷の交流成分を放電するスイッチと、を有するニューラルネットワーク回路であって、
   前記アナログデジタル乗算部の各々は、
   前記アナログ入力電圧が接続される出力ノードと、
   前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、
   前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、
   前記ソース端子とドレイン端子は前記出力ノードに接続され、
   前記ゲート端子には、前記ビット信号に基づく電圧が印加され、
   前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、
   複数の前記アナログデジタル乗算部は、
   複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を前記容量上に生成することを特徴とするニューラルネットワーク回路。
2. 前記アナログデジタル乗算部は、
   前記アナログ入力電圧を前記出力ノードに接続するためのスイッチを更に有し、
   前記スイッチを制御することにより、前記アナログデジタル乗算部の各々の前記電荷信号が加算されて、前記電荷信号の和に対応する前記アナログ積和電圧を生成することを特徴とする請求項１に記載のニューラルネットワーク回路。
3. 前記アナログ活性化関数回路は、
   前記加算結果としての前記アナログ積和電圧に対して、前記活性化関数に相当する前記アナログ処理を行い、この処理結果をアナログ電圧として出力することを特徴とする請求項１に記載のニューラルネットワーク回路。
4. 前記ＭＯＳトランジスタはバックゲート端子を更に有し、
   前記バックゲート端子をＤＣ電位に固定することを特徴とする請求項１に記載のニューラルネットワーク回路。
5. 前記ＭＯＳトランジスタはＮＭＯＳで構成され、
   前記バックゲート端子は、前記ＤＣ電位としてグランド電位に固定されることを特徴とする請求項４に記載のニューラルネットワーク回路。
6. 前記ＭＯＳトランジスタはＰＭＯＳで構成され、
   前記バックゲート端子は、前記ＤＣ電位として電源電圧に固定されることを特徴とする請求項４に記載のニューラルネットワーク回路。
7. 前記アナログデジタル乗算部は、
   前記アナログ入力電圧が、正側入力電圧と負側入力電圧からなる差動信号で表わされ、
   前記正側入力電圧は、第１のスイッチを介して正側の前記出力ノードに接続され、
   正側の前記ＭＯＳトランジスタの前記ソース端子と前記ドレイン端子が正側の前記出力ノードに接続され、
   前記負側入力電圧は、第２のスイッチを介して負側の前記出力ノードに接続され、
   負側の前記ＭＯＳトランジスタの前記ソース端子と前記ドレイン端子が負側の前記出力ノードに接続され、
   前記正側の前記ＭＯＳトランジスタの前記ゲート端子及び負側の前記ＭＯＳトランジスタの前記ゲート端子には、前記ビット信号に基づく電圧がそれぞれ印加され、
   前記第１のスイッチ及び前記第２のスイッチを制御することにより、前記アナログデジタル乗算部の各々の前記電荷信号が加算されて、前記電荷信号の和に対応する前記アナログ積和電圧を生成することを特徴とする請求項１に記載のニューラルネットワーク回路。
8. 前記アナログデジタル乗算部は、
   前記正側入力電圧を負側の前記出力ノードに接続する第３のスイッチと、
   前記負側入力電圧を正側の前記出力ノードに接続する第４のスイッチと、を更に有し、
   前記デジタル信号の正負の符号に基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチを制御することにより、前記アナログ積和電圧を生成することを特徴とする請求項７に記載のニューラルネットワーク回路。
9. デジタル入力信号をアナログ入力電圧に変換する複数のＤ／Ａ変換器と、
   複数の前記Ｄ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果を出力する複数のアナログデジタル乗算部と、
   複数の前記乗算結果を加算した加算結果を保持する容量と、
   前記加算結果に対して、活性化関数に相当するアナログ処理を行うアナログ活性化関数回路と、前記容量上の電荷の交流成分を放電するスイッチと、を有するニューラルネットワーク回路であって、
   前記アナログデジタル乗算部の各々は、
   前記アナログ入力電圧が接続される出力ノードと、
   前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、
   前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、
   前記ゲート端子は前記出力ノードに接続され、
   前記ソース端子と前記ドレイン端子には、前記ビット信号に基づく電圧が印加され、
   前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、
   複数の前記アナログデジタル乗算部は、
   複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を前記容量上に生成することを特徴とするニューラルネットワーク回路。
10. 前記アナログデジタル乗算部は、
    前記アナログ入力電圧を前記出力ノードに接続するためのスイッチを更に有し、
    前記スイッチを制御することにより、前記アナログデジタル乗算部の各々の前記電荷信号が加算されて、前記電荷信号の和に対応する前記アナログ積和電圧を生成することを特徴とする請求項９に記載のニューラルネットワーク回路。
11. 前記アナログ活性化関数回路は、
    前記加算結果としての前記アナログ積和電圧に対して、前記活性化関数に相当する前記アナログ処理を行い、この処理結果をアナログ電圧として出力することを特徴とする請求項９に記載のニューラルネットワーク回路。
12. デジタル入力信号をアナログ入力電圧に変換する複数の第１のＤ／Ａ変換器と、
    複数の前記第１のＤ／Ａ変換器にそれぞれ接続され、前記アナログ入力電圧とデジタル信号である重み係数とを乗算して所定の乗算結果をアナログ信号として出力する複数のアナログデジタル乗算部と、
    複数の前記乗算結果を加算した加算結果を保持する容量と、
    アナログ電圧である前記加算結果をデジタル信号に変換するＡ／Ｄ変換器と、
    前記Ａ／Ｄ変換器から出力される前記デジタル信号としての前記加算結果に対して、活性化関数に相当するデジタル処理を行うデジタル活性化関数回路と、
    前記デジタル活性化関数回路のデジタル出力信号をアナログ電圧に変換する第２のＤ／Ａ変換器と、前記容量上の電荷の交流成分を放電するスイッチと、を有するニューラルネットワーク回路であって、
    前記アナログデジタル乗算部の各々は、
    前記アナログ入力電圧が接続される出力ノードと、
    前記デジタル信号に相当する少なくとも一つのビット信号に対応して設けられたＭＯＳトランジスタと、を有し、
    前記ＭＯＳトランジスタは、ソース端子とドレイン端子とゲート端子を有し、
    前記ソース端子とドレイン端子は前記出力ノードに接続され、
    前記ゲート端子には、前記ビット信号に基づく電圧が印加され、
    前記乗算結果として、前記アナログ入力電圧と前記ビット信号の積に対応する電荷信号を出力し、
    複数の前記アナログデジタル乗算部は、
    複数の前記出力ノードを接続することにより、前記アナログデジタル乗算部の各々の前記電荷信号の和に対応するアナログ積和電圧を前記容量上に生成することを特徴とするニューラルネットワーク回路。
13. 前記アナログデジタル乗算部は、
    前記アナログ入力電圧を前記出力ノードに接続するためのスイッチを更に有し、
    前記スイッチを制御することにより、前記アナログデジタル乗算部の各々の前記電荷信号が加算されて、前記電荷信号の和に対応する前記アナログ積和電圧を生成することを特徴とする請求項１２に記載のニューラルネットワーク回路。

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