JP2605879B2 - シュミットトリガ回路 - Google Patents
シュミットトリガ回路Info
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- JP2605879B2 JP2605879B2 JP1200525A JP20052589A JP2605879B2 JP 2605879 B2 JP2605879 B2 JP 2605879B2 JP 1200525 A JP1200525 A JP 1200525A JP 20052589 A JP20052589 A JP 20052589A JP 2605879 B2 JP2605879 B2 JP 2605879B2
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- Japan
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- voltage
- channel mos
- mos transistor
- output
- terminal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は波形整形などに使用するシユミツトトリガ
回路に関するものである。
回路に関するものである。
穏やかな立上りや立下りを持つ電圧信号を急しゆんな
立上りや立下りの電圧信号に変換する場合シユミツトト
リガ回路を用いることが多い。
立上りや立下りの電圧信号に変換する場合シユミツトト
リガ回路を用いることが多い。
第３図はシユミツトトリガ回路の論理記号図である。
図において、（10）はシユミツトトリガ回路、（１）は
入力端子、（２）は出力端子である。
図において、（10）はシユミツトトリガ回路、（１）は
入力端子、（２）は出力端子である。
第４図は、従来のシユミツトトリガ回路の動作を説明
する為の電圧波形を示すタイミングチヤートである。第
４図において、V1は入力端子（１）の入力電圧、V2は出
力端子（２）の出力電圧、V1P、V1Nはそれぞれシユミツ
トトリガ回路（10）の入力の正方向スレツシヨルド電圧
と負方向スレツシヨルド電圧を示している。
する為の電圧波形を示すタイミングチヤートである。第
４図において、V1は入力端子（１）の入力電圧、V2は出
力端子（２）の出力電圧、V1P、V1Nはそれぞれシユミツ
トトリガ回路（10）の入力の正方向スレツシヨルド電圧
と負方向スレツシヨルド電圧を示している。
次に動作について説明する。第４図において、入力電
圧V1が“H"から“L"へゆるやかに立下がり、時刻t1にお
いて負方向スレツシヨルド電圧V1N以下になる。この
時、出力電圧V2は瞬時に“L"から“H"に立上がる。次に
入力電圧V1が“L"からゆるやかに立上る時、時刻t3から
t4出の幅を持つノイズ電圧が入力電圧V1に重畳してい
る。この場合、時刻t3において入力電圧V1正方向スレツ
シヨルド電圧V1P以上になり、出力電圧V2は瞬時に“H"
から“L"に立下がる。
圧V1が“H"から“L"へゆるやかに立下がり、時刻t1にお
いて負方向スレツシヨルド電圧V1N以下になる。この
時、出力電圧V2は瞬時に“L"から“H"に立上がる。次に
入力電圧V1が“L"からゆるやかに立上る時、時刻t3から
t4出の幅を持つノイズ電圧が入力電圧V1に重畳してい
る。この場合、時刻t3において入力電圧V1正方向スレツ
シヨルド電圧V1P以上になり、出力電圧V2は瞬時に“H"
から“L"に立下がる。
従来のシユミツトトリガ回路は以上のように構成され
ているので、入力電圧V1がノイズ等により瞬時正方向ス
レツシヨルド電圧V1P（他の場合、負方向スレツシヨル
ド電圧V1N）を越した時点で出力電圧V2変化する。この
為、ノイズ環境の悪い条件下で使用する場合は、ノイズ
に対して誤動作しやすいという問題点があつた。
ているので、入力電圧V1がノイズ等により瞬時正方向ス
レツシヨルド電圧V1P（他の場合、負方向スレツシヨル
ド電圧V1N）を越した時点で出力電圧V2変化する。この
為、ノイズ環境の悪い条件下で使用する場合は、ノイズ
に対して誤動作しやすいという問題点があつた。
この発明は、上記のような問題点を解消するためにな
されたもので、ノイズに対して誤動作しにくいシユミツ
トトリガ回路を得ることを目的としている。
されたもので、ノイズに対して誤動作しにくいシユミツ
トトリガ回路を得ることを目的としている。
この発明に係るシユミツトトリガ回路は、MOSトラン
ジスタにて構成するとともに、正方向スレッショルド電
圧と負方向スレッショルド電圧とを切り換えるためのス
レッショルドレベル切換え回路と、このスレッショルド
レベル切換え回路からの出力に基づいて負荷に対して大
きな駆動電流を与えられるとともに、スレッショルドレ
ベル切換え回路からの出力を反転してその反転信号をス
レッショルドレベル切換え回路に与える出力バッファ回
路とを備え、スレッショルドレベル切換え回路の出力ノ
ード及び出力バッファ回路の入力ノードとなる中間ノー
ドと接地端子との間に接続されるコンデンサを設けたも
のである。
ジスタにて構成するとともに、正方向スレッショルド電
圧と負方向スレッショルド電圧とを切り換えるためのス
レッショルドレベル切換え回路と、このスレッショルド
レベル切換え回路からの出力に基づいて負荷に対して大
きな駆動電流を与えられるとともに、スレッショルドレ
ベル切換え回路からの出力を反転してその反転信号をス
レッショルドレベル切換え回路に与える出力バッファ回
路とを備え、スレッショルドレベル切換え回路の出力ノ
ード及び出力バッファ回路の入力ノードとなる中間ノー
ドと接地端子との間に接続されるコンデンサを設けたも
のである。
この発明においては、スレツシヨルドレベル切換え回
路の出力信号がコンデンサによつて積分されて出力バツ
フア回路へ入力され、出力バツフア回路の出力信号が出
力端子へ出力されると同時にスレツシヨルドレベル切換
え回路へフイードバツクされるので、入力信号に重畳し
たある一定時間幅のノイズでは誤動作しない。
路の出力信号がコンデンサによつて積分されて出力バツ
フア回路へ入力され、出力バツフア回路の出力信号が出
力端子へ出力されると同時にスレツシヨルドレベル切換
え回路へフイードバツクされるので、入力信号に重畳し
たある一定時間幅のノイズでは誤動作しない。
以下、この発明の一実施例について説明する。第１図
はシユミツトトリガ回路の回路図である。図において、
（１）は入力端子、（２）は出力端子、（３）はスレツ
シヨルドレベル切換え回路、（４）はコンデンサ、
（５）は出力バツフア回路、（６）は電源端子、（７）
は接地端子、（８）、（10）、（11）、（14）はＰチヤ
ンネルMOSトランジスタ、（９）、（12）、（13）、（1
5）はＮチヤンネルMOSトランジスタを示す。コンデンサ
は容量値Ｃを持つ。
はシユミツトトリガ回路の回路図である。図において、
（１）は入力端子、（２）は出力端子、（３）はスレツ
シヨルドレベル切換え回路、（４）はコンデンサ、
（５）は出力バツフア回路、（６）は電源端子、（７）
は接地端子、（８）、（10）、（11）、（14）はＰチヤ
ンネルMOSトランジスタ、（９）、（12）、（13）、（1
5）はＮチヤンネルMOSトランジスタを示す。コンデンサ
は容量値Ｃを持つ。
第２図は第１図の回路各部の電圧波形を示すタイミン
グチヤートである。図において、V1、V2、V1P、V1Nは第
４図の従来例に示したものと同じであり、Vaは第１図に
示すａ点、つまり、スレッショルドレベル切換え回路
（３）の出力ノードとなる中間ノードの電圧、VaTはａ
点を入力とするＰチャネルMOSトランジスタ（14）及び
ＮチャネルMOSトランジスタ（15）で構成されるインバ
ータタイプの出力バツフア回路のスレツシヨルド電圧を
示している。
グチヤートである。図において、V1、V2、V1P、V1Nは第
４図の従来例に示したものと同じであり、Vaは第１図に
示すａ点、つまり、スレッショルドレベル切換え回路
（３）の出力ノードとなる中間ノードの電圧、VaTはａ
点を入力とするＰチャネルMOSトランジスタ（14）及び
ＮチャネルMOSトランジスタ（15）で構成されるインバ
ータタイプの出力バツフア回路のスレツシヨルド電圧を
示している。
以下、第１図、第２図に基づいて動作を説明する。
時刻t1までの期間、出力電圧V2が“H"であるため、Ｐ
チヤネルMOSトランジスタ（11）はオフしており、Ｐチ
ヤネルMOSトランジスタ（８）、及びＮチヤネルMOSトラ
ンジスタ（９）、（12）の各ドレイン電流ID8、ID9、I
D12は次式の関係にある。
チヤネルMOSトランジスタ（11）はオフしており、Ｐチ
ヤネルMOSトランジスタ（８）、及びＮチヤネルMOSトラ
ンジスタ（９）、（12）の各ドレイン電流ID8、ID9、I
D12は次式の関係にある。
ID8＜ID9＋ID12 従つて、コンデンサ（４）は放電されており、電圧Va
はOVになつている。
はOVになつている。
時刻t1を過ぎて入力電圧V1が負方向スレツシヨルド電
圧V1N以下になるとドレイン電流ID8、ID9、ID12の関係
は次式で示される。
圧V1N以下になるとドレイン電流ID8、ID9、ID12の関係
は次式で示される。
ID8＞ID9＋ID12 この結果、コンデンサ（４）は次式で表わされる電流
ICで充電される。
ICで充電される。
IC＝ID8−（ID9＋ID12） この充電により、電圧Vaが時間とともに高くなり、時
刻t2を過ぎてスレツシヨルド電圧VaT以上になると出力
電圧V2は“L"になる。この結果、ＮチヤネルMOSトラン
ジスタ（12）がオフになり、ＰチヤネルMOSトランジス
タ（11）はオンし、電流ICは次式で表わされる値に増大
する。
刻t2を過ぎてスレツシヨルド電圧VaT以上になると出力
電圧V2は“L"になる。この結果、ＮチヤネルMOSトラン
ジスタ（12）がオフになり、ＰチヤネルMOSトランジス
タ（11）はオンし、電流ICは次式で表わされる値に増大
する。
IC＝（ID8＋ID11）−ID9 このため、コンデンサ（４）は急速に充電される。
次に時刻t3からt4までは入力電圧V1にノイズ電圧が重
畳され、そのピーク値は正方向スレツシヨルド電圧V1P
を越えている。この結果、ドレイン電流ID8、ID9、ID11
の関係と電流ICは次式で表わされる。
畳され、そのピーク値は正方向スレツシヨルド電圧V1P
を越えている。この結果、ドレイン電流ID8、ID9、ID11
の関係と電流ICは次式で表わされる。
ID8＋ID11＜ID9 IC＝ID9−（ID8＋ID11） コンデンサ（４）は電流ICにより放電され、電圧Vaは
低下するが時刻t4においてノイズ電圧が無くなつた時電
圧Vaはスレツシヨルド電圧VaT以上であり、従つて出力
電圧V2は変化しない。
低下するが時刻t4においてノイズ電圧が無くなつた時電
圧Vaはスレツシヨルド電圧VaT以上であり、従つて出力
電圧V2は変化しない。
時刻t4を過ぎると再びコンデンサ（４）は充電され
る。
る。
次に時刻t5を過ぎて、入力電圧V1が正方向スレツシヨ
ルド電圧V1Pを越すと時刻t3後と同様にコンデンサ
（４）が放電され時刻t6を過ぎて電圧Vaがスレツシヨル
ド電圧VaTより下がると出力電圧V2は“H"になる。
ルド電圧V1Pを越すと時刻t3後と同様にコンデンサ
（４）が放電され時刻t6を過ぎて電圧Vaがスレツシヨル
ド電圧VaTより下がると出力電圧V2は“H"になる。
この結果、ＰチヤネルMOSトランジスタ（11）がオフ
し、ＮチヤネルMOSトランジスタ（12）がオンし、コン
デンサ（４）を放電する電流ICは次式で表わされる値に
増加する。
し、ＮチヤネルMOSトランジスタ（12）がオンし、コン
デンサ（４）を放電する電流ICは次式で表わされる値に
増加する。
IC＝（I9＋I12）−I8 これにより、コンデンサ（４）の放電は速くなる。時
刻t3〜t4のノイズ電圧による出力電圧V2の変化は無い。
この出力電圧V2へ影響を与えないノイズ幅の最大値t
w（MAX）は次式で表わされる。
刻t3〜t4のノイズ電圧による出力電圧V2の変化は無い。
この出力電圧V2へ影響を与えないノイズ幅の最大値t
w（MAX）は次式で表わされる。
ここで、電源電圧をVDDとした場合、電圧Vaの最大値V
a（MAX）はVDD、また、スレツシヨルド電圧 に設定すれば、 さらに、ノイズ重畳時の入力電圧V1の波高値をVDDと
仮定すればＰチヤネルMOSトランジスタ（11）、Ｎチヤ
ネルMOSトランジスタ（12）はオフであるからIC＝ID9と
なるため、ノイズ幅の最大値tw（MAX）は次式に整理さ
れる。
a（MAX）はVDD、また、スレツシヨルド電圧 に設定すれば、 さらに、ノイズ重畳時の入力電圧V1の波高値をVDDと
仮定すればＰチヤネルMOSトランジスタ（11）、Ｎチヤ
ネルMOSトランジスタ（12）はオフであるからIC＝ID9と
なるため、ノイズ幅の最大値tw（MAX）は次式に整理さ
れる。
なお、ドレイン電流ID9は次式で表わされる。
この式中、βはＮチヤネルMOSトランジスタ（９）の
形状で、VTpは製造方式で決まる。なお、VG9はV1この場
合VDDに等しい。
形状で、VTpは製造方式で決まる。なお、VG9はV1この場
合VDDに等しい。
従つて、許容されるノイズ幅の最大値tw（MAX）は、
電源電圧VDDとＮチヤネルMOSトランジスタ（９）の形状
とコンデンサ（４）の容量値Ｃで設定できる。
電源電圧VDDとＮチヤネルMOSトランジスタ（９）の形状
とコンデンサ（４）の容量値Ｃで設定できる。
なお、入力電圧V1が、立下り時に負方向スレツシヨル
ド電圧V1Nより低くなるようなノイズが重畳した場合
は、IC＝I8となり、ＰチヤネルMOSトランジスタ（８）
の形状が影響する。
ド電圧V1Nより低くなるようなノイズが重畳した場合
は、IC＝I8となり、ＰチヤネルMOSトランジスタ（８）
の形状が影響する。
また、シュミットトリガ回路の正方向スレッショナル
ド電圧V1Pは、スレッショルドレベル切換え回路（３）
を構成する、ＰチャネルMOSトランジスタ（８）、（1
0）、（11）、ＮチャネルMOSトランジスタ（９）の形状
で設定できる。特に、正方向スレッショルド電圧V
1Pは、入力電圧V1がＬからＨへの変化に伴う出力電圧V2
がＬからＨへの変化（スレッショルドレベル切換え回路
（３）の出力である中間ノードの電位がＨからＬの変
化）の時のスレッショルド電圧に相当するから、出力電
圧V2がＬの時にＰチャネルMOSトランジスタ（11）がオ
ン、ＮチャネルMOSトランジスタ（12）がオフしてお
り、ＮチャネルMOSトランジスタ（９）、電源端子
（６）と中間ノードａとの間に並列接続されるＰチャネ
ルMOSトランジスタ（８）及び（10）の形状で設定でき
る。
ド電圧V1Pは、スレッショルドレベル切換え回路（３）
を構成する、ＰチャネルMOSトランジスタ（８）、（1
0）、（11）、ＮチャネルMOSトランジスタ（９）の形状
で設定できる。特に、正方向スレッショルド電圧V
1Pは、入力電圧V1がＬからＨへの変化に伴う出力電圧V2
がＬからＨへの変化（スレッショルドレベル切換え回路
（３）の出力である中間ノードの電位がＨからＬの変
化）の時のスレッショルド電圧に相当するから、出力電
圧V2がＬの時にＰチャネルMOSトランジスタ（11）がオ
ン、ＮチャネルMOSトランジスタ（12）がオフしてお
り、ＮチャネルMOSトランジスタ（９）、電源端子
（６）と中間ノードａとの間に並列接続されるＰチャネ
ルMOSトランジスタ（８）及び（10）の形状で設定でき
る。
一方、シュミットトリガ回路の負方向スレッショルド
電圧V1Nは、スレッショルドレベル切換え回路（３）を
構成する、ＰチャネルMOSトランジスタ（８）、Ｎチャ
ネルMOSトランジスタ（９）、（12）、（13）の形状で
設定できる。特に、負方向スレッショルド電圧V1Nは、
入力電圧V1がＨからＬへの変化に伴う出力電圧V2がＨか
らＬへの変化（スレッショルドレベル切換え回路（３）
の出力である中間ノードの電位がＬからＨの変化）の時
のスレッショルド電圧に相当するから、出力電圧V2がＨ
の時にＰチャネルMOSトランジスタ（11）がオフ、Ｎチ
ャネルMOSトランジスタ（12）がオンしており、Ｐチャ
ネルMOSトランジスタ（８）、接地端子（７）と中間ノ
ードａとの間に並列接続されるＮチャネルMOSトランジ
スタ（９）及び（13）の形状で設定できる。
電圧V1Nは、スレッショルドレベル切換え回路（３）を
構成する、ＰチャネルMOSトランジスタ（８）、Ｎチャ
ネルMOSトランジスタ（９）、（12）、（13）の形状で
設定できる。特に、負方向スレッショルド電圧V1Nは、
入力電圧V1がＨからＬへの変化に伴う出力電圧V2がＨか
らＬへの変化（スレッショルドレベル切換え回路（３）
の出力である中間ノードの電位がＬからＨの変化）の時
のスレッショルド電圧に相当するから、出力電圧V2がＨ
の時にＰチャネルMOSトランジスタ（11）がオフ、Ｎチ
ャネルMOSトランジスタ（12）がオンしており、Ｐチャ
ネルMOSトランジスタ（８）、接地端子（７）と中間ノ
ードａとの間に並列接続されるＮチャネルMOSトランジ
スタ（９）及び（13）の形状で設定できる。
さらに、出力バッファ回路（５）のスレッショルド電
圧VaTは、ＰチャネルMOSトランジスタ（14）とＮチャネ
ルMOSトランジスタ（15）の形状で設定できる。
圧VaTは、ＰチャネルMOSトランジスタ（14）とＮチャネ
ルMOSトランジスタ（15）の形状で設定できる。
以上の様に、この発明によれば、正方向スレッショル
ド電圧と負方向スレッショルド電圧とを切り換えるため
のスレッショルドレベル切換え回路と、このスレッショ
ルドレベル切換え回路からの出力に基づいて負荷に対し
て大きな駆動電流を与えられるとともに、スレッショル
ドレベル切換え回路からの出力を反転してその反転信号
をスレッショルドレベル切換え回路に与える出力バッフ
ァ回路それぞれを、MOSトランジスタにて構成し、か
つ、スレッショルドレベル切換え回路の出力ノード、出
力バッファ回路の入力ノードとなる中間ノードと接地端
子との間にコンデンサを接続したものとしたので、集積
化が容易であり、かつ、入力電圧に重畳されたノイズ電
圧により誤出力しにくいシユミツトトリガ回路が得られ
る。
ド電圧と負方向スレッショルド電圧とを切り換えるため
のスレッショルドレベル切換え回路と、このスレッショ
ルドレベル切換え回路からの出力に基づいて負荷に対し
て大きな駆動電流を与えられるとともに、スレッショル
ドレベル切換え回路からの出力を反転してその反転信号
をスレッショルドレベル切換え回路に与える出力バッフ
ァ回路それぞれを、MOSトランジスタにて構成し、か
つ、スレッショルドレベル切換え回路の出力ノード、出
力バッファ回路の入力ノードとなる中間ノードと接地端
子との間にコンデンサを接続したものとしたので、集積
化が容易であり、かつ、入力電圧に重畳されたノイズ電
圧により誤出力しにくいシユミツトトリガ回路が得られ
る。
第１図は、この発明の一実施例によるシユミツトトリガ
回路の回路図、第２図は第１図の回路各部の電圧波形を
示すタイミングチヤート。 第３図は、シユミツトトリガ回路の一般的な論理記号
図、第４図は、従来のシユミツトトリガ回路の電圧波形
を示すタイミングチヤートである。 図において、（１）は入力端子、（２）は出力端子、
（３）はスレツシヨルドレベル切換え回路、（４）はコ
ンデンサ、（５）は出力バツフア回路、（６）は電源端
子、（７）は接地端子、（８）、（10）、（11）、（1
4）はＰチヤネルMOSトランジスタ、（９）、（12）、
（13）、（15）はＮチヤネルMOSトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
回路の回路図、第２図は第１図の回路各部の電圧波形を
示すタイミングチヤート。 第３図は、シユミツトトリガ回路の一般的な論理記号
図、第４図は、従来のシユミツトトリガ回路の電圧波形
を示すタイミングチヤートである。 図において、（１）は入力端子、（２）は出力端子、
（３）はスレツシヨルドレベル切換え回路、（４）はコ
ンデンサ、（５）は出力バツフア回路、（６）は電源端
子、（７）は接地端子、（８）、（10）、（11）、（1
4）はＰチヤネルMOSトランジスタ、（９）、（12）、
（13）、（15）はＮチヤネルMOSトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】電源端子と中間ノードとの間に接続され、
ゲート電極が入力端子に接続される第１のＰチャネルMO
Sトランジスタと、上記中間ノードと接地端子との間に
接続され、ゲート電極が上記入力端子に接続される第１
のＮチャネルMOSトランジスタと、上記電源端子と上記
中間ノードとの間に直列接続され、ゲート電極が上記入
力端子に接続される第２のＰチャネルMOSトランジスタ
及びゲート電極が出力端子に接続される第３のＰチャネ
ルMOSトランジスタと、上記中間ノードと上記接地端子
との間に直列接続され、ゲート電極が上記入力端子に接
続される第２のＮチャネルMOSトランジスタ及びゲート
電極が出力端子に接続される第３のＮチャネルMOSトラ
ンジスタとを有すスレッショルドレベル切換え回路、 上記電源端子と上記出力端子の間に接続され、ゲート電
極が上記中間ノードに接続される第４のＰチャネルMOS
トランジスタと、上記出力端子と上記接地端子との間に
接続され、ゲート電極が上記中間ノードに接続される第
４のＮチャネルMOSトランジスタとを有する出力バッフ
ァ回路、 上記中間ノードと上記接地端子との間に接続されるコン
デンサを備えたシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200525A JP2605879B2 (ja) | 1989-08-01 | 1989-08-01 | シュミットトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200525A JP2605879B2 (ja) | 1989-08-01 | 1989-08-01 | シュミットトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364115A JPH0364115A (ja) | 1991-03-19 |
| JP2605879B2 true JP2605879B2 (ja) | 1997-04-30 |
Family
ID=16425761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200525A Expired - Lifetime JP2605879B2 (ja) | 1989-08-01 | 1989-08-01 | シュミットトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2605879B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341033A (en) * | 1992-11-23 | 1994-08-23 | Analog Devices, Inc. | Input buffer circuit with deglitch method and apparatus |
| US5739713A (en) * | 1995-12-19 | 1998-04-14 | Advanced Micro Devices, Inc. | Deconvolution input buffer compensating for capacitance of a switch matrix of a high density programmable logic device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877317A (ja) * | 1981-11-02 | 1983-05-10 | Matsushita Electric Ind Co Ltd | シユミツト・トリガ回路 |
| JPS5946030U (ja) * | 1982-09-14 | 1984-03-27 | 和泉電気株式会社 | シユミツト回路 |
| JPS61145924A (ja) * | 1984-12-19 | 1986-07-03 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| JPS6276811A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | シユミツト回路 |
-
1989
- 1989-08-01 JP JP1200525A patent/JP2605879B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364115A (ja) | 1991-03-19 |
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