JP2019219710A - 集積回路及び電子ペン - Google Patents

集積回路及び電子ペン Download PDF

Info

Publication number
JP2019219710A
JP2019219710A JP2018114297A JP2018114297A JP2019219710A JP 2019219710 A JP2019219710 A JP 2019219710A JP 2018114297 A JP2018114297 A JP 2018114297A JP 2018114297 A JP2018114297 A JP 2018114297A JP 2019219710 A JP2019219710 A JP 2019219710A
Authority
JP
Japan
Prior art keywords
capacitor
capacitors
integrated circuit
electronic pen
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018114297A
Other languages
English (en)
Other versions
JP7261544B2 (ja
Inventor
滋 山下
Shigeru Yamashita
滋 山下
利彦 堀江
Toshihiko Horie
利彦 堀江
雅充 伊藤
Masamitsu Ito
雅充 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wacom Co Ltd
Original Assignee
Wacom Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wacom Co Ltd filed Critical Wacom Co Ltd
Priority to JP2018114297A priority Critical patent/JP7261544B2/ja
Priority to US16/438,567 priority patent/US10866657B2/en
Priority to KR1020190069387A priority patent/KR20190142232A/ko
Priority to CN201910505065.4A priority patent/CN110609625A/zh
Priority to EP19180156.2A priority patent/EP3582087B1/en
Priority to EP22158619.1A priority patent/EP4024172B1/en
Publication of JP2019219710A publication Critical patent/JP2019219710A/ja
Priority to US17/119,942 priority patent/US11327584B2/en
Priority to US17/732,078 priority patent/US11669176B2/en
Application granted granted Critical
Publication of JP7261544B2 publication Critical patent/JP7261544B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/033—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor
    • G06F3/038—Control and interface arrangements therefor, e.g. drivers or device-embedded control circuitry
    • G06F3/0383—Signal control means within the pointing device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/033—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor
    • G06F3/0354—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor with detection of 2D relative movements between the device, or an operating part thereof, and a plane or surface, e.g. 2D mice, trackballs, pens or pucks
    • G06F3/03545—Pens or stylus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/033—Pointing devices displaced or positioned by the user, e.g. mice, trackballs, pens or joysticks; Accessories therefor
    • G06F3/038—Control and interface arrangements therefor, e.g. drivers or device-embedded control circuitry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Filters And Equalizers (AREA)

Abstract

【課題】より小さい面積で、共振周波数の合わせ込みを実現する集積回路及び電子ペンを提供する。【解決手段】電子ペン１において、集積回路６は、コイルＬとともに共振回路を構成する可変容量コンデンサＶＣの一端に接続された端子Ｃ１Ｐと、可変容量コンデンサＶＣの他端に接続された端子Ｃ１Ｍと、端子Ｃ１Ｐ，Ｃ１Ｍの間に並列に接続された複数のコンデンサＣａと、複数のコンデンサＣａそれぞれの容量を変更する制御回路１０と、を含む。これによれば、集積回路内で複数のコンデンサＣａそれぞれの容量を変更することによって共振回路の基準共振周波数を変えることができるので、より小さい面積で基準共振周波数の合わせ込みを実現できる。【選択図】図３

Description

本発明は集積回路及び電子ペンに関し、特に、共振回路を利用してペン情報の送信を行う集積回路及び電子ペンに関する。
電磁共鳴（ＥＭＲ）方式の入力システムで用いられる電子ペンには、位置検出装置のセンサコイルから送信された磁界により励磁されるコイルと、このコイルと並列に接続されるコンデンサとによって構成される共振回路が備えられる（例えば、特許文献１，２を参照）。この共振回路が磁界の中に入ると、コイルに誘導起電力が生じ、これによって共振回路に電力が蓄積される。電子ペンは、この電力を利用して、筆圧情報やサイドスイッチ情報などを含むペン情報の送信を行うよう構成される。
ペン情報の具体的な送信方法としては、ペン情報の内容に応じて共振回路への信号の供給をオンオフすることによりデジタル情報としてペン情報を送信する方法や、ペン情報の内容に応じて共振回路の共振周波数を変化させることにより共振周波数の変位としてペン情報を送信する方法などが知られている。以下、前者の場合の共振回路の共振周波数と、後者の場合に変位の基準となる共振周波数とをまとめて「基準共振周波数」と称する。
電子ペンが送信したペン情報を位置検出装置が正しく受信するためには、共振回路の基準共振周波数が予め定められた規格値に等しくなっている必要がある。しかし、コイルのインダクタンスやコンデンサの容量には製造上の誤差が発生するため、共振回路を組み立てた直後の段階では、基準共振周波数にバラつきの発生が避けられない。そこで電子ペンの製造工程では、予め複数のコンデンサを並列に配置しておき、共振回路を組み立てた後に基準共振周波数を測定し、その結果に応じてレーザーにより配線をカットし、それによっていくつかのコンデンサを回路から切り離すことにより、事後的に基準共振周波数を上記規格値に合わせ込む処理が行われる。特許文献１には、このような基準共振周波数の合わせ込みを行えるように構成された電子ペンの例が開示されている。
特許第６３２０２３１号 国際公開第２０１６／０５６２９９号
ところで、特許文献１に示されるようなレーザーによる配線カットを利用する場合、配線領域をある程度広く取る必要がある。しかしながら、近年では電子ペン内に設ける基板サイズの縮小が求められるようになっており、配線領域を十分に確保することが困難になりつつある。そこで、より小面積で基準共振周波数の合わせ込みを実現できる電子ペンが求められている。
したがって、本発明の目的の一つは、より小さい面積で基準共振周波数の合わせ込みを実現できる集積回路及び電子ペンを提供することにある。
本発明の第１の側面による集積回路は、コイルとともに共振回路を構成する第１のコンデンサの一端に接続された第１の端子と、前記第１のコンデンサの他端に接続された第２の端子と、前記第１及び第２の端子の間に並列に接続された複数の第２のコンデンサと、前記複数の第２のコンデンサそれぞれの容量を変更する制御回路と、を含む集積回路である。
本発明の第１の側面による電子ペンは、前記集積回路及び前記共振回路を含む電子ペンであって、前記第１のコンデンサは、ペン先に加わる圧力によって容量が変化するように構成された可変容量コンデンサを含んで構成される、電子ペンである。
本発明の第２の側面による集積回路は、コイルとともに共振回路を構成する第１のコンデンサの一端に接続された第１の端子と、前記第１のコンデンサの他端に接続された第２の端子と、前記第１及び第２の端子の間に並列に接続された複数の第２のコンデンサと、前記複数の第２のコンデンサのそれぞれと直列に設けられた複数のスイッチと、前記複数のスイッチそれぞれのオンオフ状態を制御する制御回路と、を含む集積回路である。
本発明の第２の側面による電子ペンは、前記集積回路及び前記共振回路を含む電子ペンであって、前記第１のコンデンサは、ペン先に加わる圧力によって容量が変化するように構成された可変容量コンデンサを含んで構成される、電子ペンである。
本発明の第１の側面によれば、集積回路内で複数の第２のコンデンサそれぞれの容量を変更することによって共振回路の基準共振周波数を変えることができるので、より小さい面積で基準共振周波数の合わせ込みを実現できる。
本発明の第２の側面によれば、集積回路内で複数のスイッチのオンオフ状態を制御することによって共振回路の基準共振周波数を変えることができるので、より小さい面積で基準共振周波数の合わせ込みを実現できる。
本発明の第１の実施の形態による電子ペン１の外観を示す図である。 図１に示した筐体２の中に配置される基板５の上面写真である。 本発明の第１の実施の形態による電子ペン１及び集積回路６の回路構成を示す図である。 図３に示したコンデンサＣａの模式的な断面図である。 本発明の第１の実施の形態の変形例によるコンデンサＣａの模式的な断面図である。 本発明の第２の実施の形態による電子ペン１及び集積回路６の回路構成を示す図である。 本発明の第３の実施の形態による電子ペン１及び集積回路６の回路構成を示す図である。 本発明の背景技術による電子ペンの筐体の中に配置される基板１００の上面写真である。
以下、添付図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施の形態による電子ペン１の外観を示す図である。同図に示すように、電子ペン１は、筒状の筐体２と、筐体２の長手方向の一端に配置されたペン先部材３と、筐体２の表面に設けられた操作スイッチ４とを有して構成される。このうち操作スイッチ４は、筐体２の側面に設けられる場合にはサイドスイッチなどと呼ばれ、筐体２の端部に設けられる場合にはテイルスイッチなどと呼ばれる。
電子ペン１を利用するユーザは、片方の手で筐体２を保持し、図示しない位置検出装置のタッチ面にペン先部材３を当接させた状態で電子ペン１を移動させることにより、位置検出装置への入力を行う。入力の際、電子ペン１と位置検出装置とは、上述した電磁共鳴（ＥＭＲ）方式による通信を行うよう構成される。電子ペン１は、この通信により、ペン先部材３に加わる圧力（筆圧）を示す筆圧情報と、操作スイッチ４のオンオフ状態を示すスイッチ情報とを含むペン情報を送信可能に構成される。詳しくは後述するが、電子ペン１は、ペン情報の内容に応じて共振回路の共振周波数を変化させることにより、共振周波数の変位としてペン情報を送信するように構成される。
図２は、図１に示した筐体２の中に配置される基板５の上面写真である。同写真に示すように、基板５の表面には、図１にも示した操作スイッチ４と、集積回路６と、これらを接続する配線などが配置される。また、図３は、電子ペン１及び集積回路６の回路構成を示す図である。同図に示すように、電子ペン１はさらに、可変容量コンデンサＶＣ（第１のコンデンサ）と、固定容量コンデンサＣＢ１，ＣＢ２と、コイルＬとを有して構成される。詳しくは後述するが、可変容量コンデンサＶＣ及び固定容量コンデンサＣＢ１，ＣＢ２は、コイルＬとともに電子ペン１の共振回路を構成する。
可変容量コンデンサＶＣは、ペン先部材３に加わる筆圧に応じて容量が変化するよう構成されたコンデンサである。また、固定容量コンデンサＣＢ１，ＣＢ２はそれぞれ可変容量コンデンサＶＣと並列に接続され、電子ペン１の共振回路の基準共振周波数を設計の段階で調整する役割を果たす。
ここで、本発明の課題について、図８を参照しながら詳しく説明する。
図８は、本発明の背景技術による電子ペンの筐体の中に配置される基板１００の上面写真である。同図に示すように、基板１００の表面には、複数のコンデンサ１０１と、複数のコンデンサ１０１のそれぞれと直列に設けられた複数の切断部１０２とが配置される。複数のコンデンサはそれぞれ図示しない可変容量コンデンサと並列に配置されており、図示しないコイルとともに、本発明の背景技術による電子ペンの共振回路を構成している。
切断部１０２は直線状の配線によって構成されており、その両側には、孤立した配線であるランドパターン１０２ａ，１０２ｂが設けられている。切断部１０２をレーザーによって切断する際には、ランドパターン１０２ａ，１０２ｂの一方から他方にかけて、レーザーの照射ポイントを移動させる。ランドパターン１０２ａ，１０２ｂを設けているのは、基板１００に生ずる凹みを軽減するためである（詳しくは特許文献１を参照）。切断部１０２が切断されると、対応するコンデンサ１０１が回路から切り離され、共振回路の合成容量が小さくなるので、基準共振周波数が大きくなる。したがって、必要な数だけ切断部１０２を切断することにより、任意の基準共振周波数を実現することが可能になる。
しかしながら、図８の電子ペンによれば、複数のコンデンサ１０１及び複数の切断部１０２を配置するために大きな面積が必要となることから、基板１００のサイズを縮小することが困難である。上述したように、近年では電子ペン内に設ける基板サイズの縮小が求められるようになっているため、より小さい面積で基準共振周波数の合わせ込みを実現する方法が求められている。本実施の形態による電子ペン１は、複数のコンデンサ１０１及び複数の切断部１０２に代え、共振回路の基準共振周波数を調整するための回路を含む集積回路６を用いることにより、図２に示すように、図８に示した電子ペンよりも小さい面積で基準共振周波数の合わせ込みを実現するものである。以下、集積回路６の具体的な構成について、図３を参照しながら詳しく説明する。
図３に示すように、集積回路６は、メモリ１１を含む制御回路１０と、スイッチ１２と、２つのコンデンサアレイＣ１ＡＲＲＡＹ，Ｃ２ＡＲＲＡＹと、共振回路に接続される端子Ｃ１Ｐ，Ｃ１Ｍ，Ｃ２Ｐ，Ｃ２Ｍと、電位ＶＰＰが供給される電源端子ＶＰＰ、電位ＶＤＤ（＜ＶＰＰ）が供給される電源端子ＶＤＤと、接地電位ＧＮＤ（＜ＶＤＤ）が供給される接地端子ＧＮＤと、任意のデータＳＤＡＴが供給されるデータ端子ＳＤＡＴと、制御回路１０の動作クロックＳＣＬＫが供給されるクロック端子ＳＣＬＫと、予備端子ＰＩＯとを有して構成される。なお、集積回路６に設けられるこれらの端子は、シリアルバスの規格であるＩ２Ｃに準拠したものとすることが好ましい。
初めに集積回路６の外側に着目すると、端子Ｃ１Ｐには、可変容量コンデンサＶＣの一端、固定容量コンデンサＣＢ１，ＣＢ２それぞれの一端、及びコイルＬの一端が共通に接続される。端子Ｃ２Ｐは、集積回路６の外側で端子Ｃ１Ｐと短絡されている。端子Ｃ１Ｍには、可変容量コンデンサＶＣの他端、固定容量コンデンサＣＢ１の他端、コイルＬの他端、及び操作スイッチ４の一端が共通に接続される。端子Ｃ２Ｍには、固定容量コンデンサＣＢ２の他端及び操作スイッチ４の他端が共通に接続される。
説明のため、集積回路６内において端子Ｃ１Ｐ，Ｃ１Ｍの間、端子Ｃ２Ｐ，Ｃ２Ｍの間がそれぞれオープンであると仮定すると、操作スイッチ４がオフである場合、可変容量コンデンサＶＣ及び固定容量コンデンサＣＢ１がコイルＬに対して並列に接続された状態となり、これらの合成容量とコイルＬとで共振回路が構成される。以下、この共振回路を「第１の共振回路」という場合がある。可変容量コンデンサＶＣを含むことから、第１の共振回路の共振周波数は筆圧に応じて変化する。したがって、第１の共振回路を用いることにより、共振周波数の変位として筆圧を送信することが実現される。
一方、操作スイッチ４がオンである場合、可変容量コンデンサＶＣ、固定容量コンデンサＣＢ１、及び固定容量コンデンサＣＢ２がコイルＬに対して並列に接続された状態となり、これらの合成容量とコイルＬとで共振回路が構成される。以下、この共振回路を「第２の共振回路」という場合がある。可変容量コンデンサＶＣを含むことから、第２の共振回路の共振周波数も筆圧に応じて変化する。したがって、第２の共振回路を用いることによっても、共振周波数の変位として筆圧を送信することが実現される。
加えて、第２の共振回路は第１の共振回路に固定容量コンデンサＣＢ２を追加した構成となっていることから、第２の共振回路と第１の共振回路とでは、筆圧に応じた共振周波数の変位範囲が異なる。したがって、操作スイッチ４のオンオフ状態に応じて第１及び第２の共振回路を切り替えることにより、共振周波数の変位としてスイッチ情報を送信することも実現される。
次に集積回路６の内側に着目すると、コンデンサアレイＣ１ＡＲＲＡＹは、端子Ｃ１Ｐ，Ｃ１Ｍの間に並列に接続された複数のコンデンサＣａ（第２のコンデンサ）と、複数のコンデンサＣａのそれぞれに対応して設けられた複数のスイッチＳａ（第１のスイッチ）と、複数のコンデンサＣａのそれぞれに対応して設けられた複数のスイッチＳｂ（第２のスイッチ）とを有して構成される。各コンデンサＣａが端子Ｃ１Ｐ，Ｃ１Ｍの間に並列に接続されていることから、コンデンサアレイＣ１ＡＲＲＡＹは、第１及び第２の共振回路それぞれの一部を構成している。
また、コンデンサアレイＣ２ＡＲＲＡＹは、端子Ｃ２Ｐ，Ｃ２Ｍの間に並列に接続された複数のコンデンサＣａ（第２のコンデンサ）と、複数のコンデンサＣａのそれぞれに対応して設けられた複数のスイッチＳａ（第１のスイッチ）と、複数のコンデンサＣａのそれぞれに対応して設けられた複数のスイッチＳｂ（第２のスイッチ）とを有して構成される。各コンデンサＣａが端子Ｃ２Ｐ，Ｃ２Ｍの間に並列に接続されていることから、コンデンサアレイＣ２ＡＲＲＡＹは、第２の共振回路の一部を構成している。
図４は、コンデンサＣａの模式的な断面図である。同図に示すように、コンデンサＣａは、基板２０上に、絶縁膜２１と、フローティングゲート２２と、ゲート電極２３とがこの順で積層された構造を有している。この構造はフローティングゲートタイプのフラッシュメモリに類似するものであるが、ソース及びドレインを有してもよいし有しなくてもよい点で、フラッシュメモリとは異なっている。図示していないが、基板２０上には同様の構造が所定間隔で配置され、それぞれによりコンデンサＣａが構成される。
基板２０は、例えばｎ型の不純物がドープされたシリコン基板などのｎ型半導体によって構成される。絶縁膜２１は、例えば酸化シリコン又は窒化シリコンなどの絶縁材料によって構成される。ゲート電極２３は、例えば導電性の金属などの導電材料によって構成される。
フローティングゲート２２は、例えば、ｎ型の不純物がドープされたポリシリコンなどのｎ型半導体によって構成される。ただし、共振周波数を調整する前の段階では、空乏化によりフローティングゲート２２は電荷が注入されていない状態とする。したがって、基準共振周波数を調整する前の段階におけるコンデンサＣａの静電容量をＣ０とすると、Ｃ０は次の式（１）で表される。ただし、ＣＯＸは、絶縁層２１の静電容量である。
Figure 2019219710
また、スイッチＳａは、対応するコンデンサＣａのゲート電極２３に接続された共通端子と、端子Ｃ１Ｐ又は端子Ｃ２Ｐに接続された第１の選択端子と、電位Ｖｃが供給される第２の選択端子とを有して構成される。同様に、スイッチＳｂは、対応するコンデンサＣａの基板２０（いわゆるバックゲート）に接続された共通端子と、端子Ｃ１Ｍ又は端子Ｃ２Ｍに接続された第１の選択端子と、接地電位ＧＮＤが供給される第２の選択端子とを有して構成される。本実施の形態においては、電位Ｖｃは接地電位ＧＮＤより高い電位となっている。各スイッチＳａ，Ｓｂはいずれも、初期状態では共通端子と第１の選択端子とが接続された状態とされている。
図３に戻る。制御回路１０は、図示しない外部装置からの指示に従い、制御信号ＢＣ１によりコンデンサアレイＣ１ＡＲＲＡＹ内の各コンデンサＣａの容量を変更することによって、第１及び第２の共振回路の基準共振周波数を変更する機能と、図示しない外部装置からの指示に従い、制御信号ＢＣ２によりコンデンサアレイＣ２ＡＲＲＡＹ内の各コンデンサＣａの容量を変更することによって、第２の共振回路の基準共振周波数を変更する機能とを有して構成される。
具体的に説明すると、制御回路１０のメモリ１１内には、コンデンサＣａごとに、容量を初期値（上記式（１）により表される値）から変更するか否かを示す値を記憶するコンデンサビット領域が設けられる。この値は、上述したデータＳＤＡＴを用いて、図示しない外部装置によりコンデンサビット領域内に書き込まれる。制御回路１０は、コンデンサビット領域に記憶される値に基づいて制御信号ＢＣ１，ＢＣ２を生成し、コンデンサアレイＣ１ＡＲＲＡＹ，Ｃ２ＡＲＲＡＹに供給するよう構成される。
また、制御回路１０は、図示しない外部装置から供給される電位ＶＰＰ又は電位ＶＤＤに基づいて電位Ｖｃを生成する機能を有して構成される。制御回路１０は、基準共振周波数の変更を開始するにあたり、こうして生成した電位Ｖｃの各スイッチＳａの第２の選択端子への供給を開始するとともに、各スイッチＳｂの第２の選択端子に対し、図示しない外部装置から供給される接地電位ＧＮＤの供給を開始する。
基準共振周波数の変更においては、制御回路１０は、コンデンサアレイＣ１ＡＲＲＡＹに含まれる複数のコンデンサＣａのうち、容量を初期値から変更することを示す値がコンデンサビット領域内に記憶されているものについて、対応するスイッチＳａ，Ｓｂのそれぞれを第２の選択端子側に切り替えるための制御信号ＢＣ１を生成し、対応するスイッチＳａ，Ｓｂに供給する。そして、所定時間後に、対応するスイッチＳａ，Ｓｂのそれぞれを第１の選択端子側に切り替えるための制御信号ＢＣ１を生成し、対応するスイッチＳａ，Ｓｂに供給する。
また、制御回路１０は、コンデンサアレイＣ２ＡＲＲＡＹに含まれる複数のコンデンサＣａのうち、容量を初期値から変更することを示す値がコンデンサビット領域内に記憶されているものについて、対応するスイッチＳａ，Ｓｂのそれぞれを第２の選択端子側に切り替えるための制御信号ＢＣ２を生成し、対応するスイッチＳａ，Ｓｂに供給する。そして、所定時間後に、対応するスイッチＳａ，Ｓｂのそれぞれを第１の選択端子側に切り替えるための制御信号ＢＣ２を生成し、対応するスイッチＳａ，Ｓｂに供給する。
制御回路１０が以上のような制御信号ＢＣ１，ＢＣ２の生成及び供給を行うことにより、容量を初期値から変更することを示す値がコンデンサビット領域内に記憶されているコンデンサＣａに対し、所定時間にわたって電位Ｖｃが印加されることになる。
ここで再度図４を参照すると、電位Ｖｃが印加されているとき、基板２０内に存在する電子が絶縁膜２１との境界近傍に引き寄せられ、そのうちの一部がトンネル効果によってフローティングゲート２２内に移動する。こうしてフローティングゲート２２内に蓄積した電子は、電位Ｖｃの印加が終了した後もフローティングゲート２２内に残存する。すなわち、フローティングゲート２２は電荷が注入された状態となる。その結果、フローティングゲート２２内に空乏層が形成されるので、この空乏層の静電容量をＣＤとすると、コンデンサＣａの容量は次の式（２）で表される値Ｃ１に変化する。値Ｃ１は、式（２）から理解されるように、絶縁層２１の静電容量ＣＯＸと空乏層の静電容量ＣＤの直列接続に対応する値である。こうして、制御信号ＢＣ１，ＢＣ２によるコンデンサＣａの容量の変更が実現される。なお、空乏層の静電容量ＣＤは空乏層幅の変化に応じて変化するが、十分に電荷を注入することによってフローティングゲート２２を完全空乏化させることによって、最終的に一定値に安定させることができる。したがって、電位Ｖｃの印加は、フローティングゲート２２が完全空乏化する程度まで継続することが好ましい。
Figure 2019219710
コンデンサアレイＣ１ＡＲＲＡＹは、上述したように、第１及び第２の共振回路それぞれの一部を構成している。したがって、上記のようにしてコンデンサアレイＣ１ＡＲＲＡＹ内の各コンデンサＣａのフローティングゲート２２に個別に電子を注入し、それによって各コンデンサＣａの容量を個別に変更することにより、第１及び第２の共振回路の基準共振周波数が変更されることになる。
また、コンデンサアレイＣ２ＡＲＲＡＹは、上述したように、第２の共振回路の一部を構成している。したがって、第２の共振回路の基準共振周波数は、上記のようにしてコンデンサアレイＣ２ＡＲＲＡＹ内の各コンデンサＣａのフローティングゲート２２に個別に電子を注入し、それによって各コンデンサＣａの容量を個別に変更することによっても、変更されることになる。
図示しない外部装置は、操作スイッチ４がオフの場合とオンの場合のそれぞれについて電子ペン１の基準共振周波数を測定する機能と、測定した基準共振周波数と規格値との差に基づき、コンデンサアレイＣ１ＡＲＲＡＹ，Ｃ２ＡＲＲＡＹに含まれるコンデンサＣａごとに、容量を初期値から変更するか否かを決定する機能と、決定の結果を示す値をメモリ１１のコンデンサビット領域内に書き込む機能とを有する。したがって、制御回路１０が上記制御を行うことにより、第１及び第２の共振回路のそれぞれについて、基準共振周波数の規格値への合わせ込みが実現される。
制御回路１０が行うその他の処理について、説明する。制御回路１０は、上述したデータＳＤＡＴを用いて供給される外部装置からの指示に応じて、操作スイッチ４の有効／無効を制御する機能も有する。具体的に説明すると、まずスイッチ１２は、端子Ｃ１Ｍと端子Ｃ２Ｍとの間に接続されている。制御回路１０は、操作スイッチ４の無効化を指示された場合に、スイッチ１２をオンにするイネーブル信号ＳＳＷＥＮを生成し、スイッチ１２に供給する。これにより、集積回路６の内部で端子Ｃ１Ｍと端子Ｃ２Ｍとが短絡されるので、操作スイッチ４が無効になる。また、制御回路１０は、操作スイッチ４の有効化が指示された場合に、スイッチ１２をオフにするイネーブル信号ＳＳＷＥＮを生成し、スイッチ１２に供給する。これにより、集積回路６の内部で端子Ｃ１Ｍと端子Ｃ２Ｍとが切り離されるので、操作スイッチ４が有効になる。
また、メモリ１１内のフリー領域は、電子ペン１を他の電子ペンから区別するためのペンＩＤその他の情報を記憶する領域である。フリー領域内に記憶される情報も、上述したデータＳＤＡＴを用いて、図示しない外部装置により書き込まれる。なお、電子ペン１は、メモリ１１内のフリー領域に記憶されるペンＩＤを、ペン情報の一部として位置検出装置に向けて送信することとしてもよい。こうすることで、位置検出装置は、電子ペン１ごとに異なる処理（例えば、電子ペン１ごとに描画色を変える処理）を実行することが可能になる。
以上説明したように、本実施の形態による集積回路６及び電子ペン１によれば、集積回路６内で複数のコンデンサＣａそれぞれの容量を変更することによって、第１及び第２の共振回路それぞれの基準共振周波数を変えることができる。したがって、図２と図８とを比較すると明らかなように、レーザーによる配線カットを利用する場合よりも小さい面積で、基準共振周波数の合わせ込みを実現することが可能となる。
なお、本実施の形態においては、フローティングゲート２２をｎ型半導体によって構成する例を説明したが、ｐ型の不純物がドープされたポリシリコンなどのｐ型半導体によってフローティングゲート２２を構成することも可能である。以下、図５を参照して説明する。
図５は、本発明の第１の実施の形態の変形例によるコンデンサＣａの模式的な断面図である。同図に示す例は、基板２０がｐ型の不純物がドープされたシリコン基板（ｐ型半導体）によって構成される点、フローティングゲート２２がｐ型の不純物がドープされたポリシリコン（ｐ型半導体）によって構成される点、及び、電位Ｖｃが接地電位ＧＮＤより低い電位となっている点で、図４に示した例と異なっている。
図５の例によるコンデンサＣａにおいては、上述したようにして所定時間にわたり電位Ｖｃが印加された場合、基板２０内に存在するホール（正孔）が絶縁膜２１との境界近傍に引き寄せられ、そのうちの一部がトンネル効果によってフローティングゲート２２内に移動する。そして、フローティングゲート２２内に蓄積したホールは、電位Ｖｃの印加が終了した後もフローティングゲート２２内に残存する。したがって、フローティングゲート２２が空乏化するので、図４の例によるコンデンサＣａと同様、制御回路１０によりコンデンサＣａの容量を変更することができる。なお、図５の例においても、電位Ｖｃの印加はフローティングゲート２２が完全空乏化する程度まで電位Ｖｃの印加を継続し、空乏層の静電容量を安定させることが好ましい。
次に、本発明の第２の実施の形態について説明する。本実施の形態は、複数のコンデンサそれぞれの容量の変更ではなく、複数のコンデンサのそれぞれと直列に設けられた複数のスイッチのオンオフ状態の制御によって共振回路の基準共振周波数を変更する点で第１の実施の形態と相違し、その他の点では第１の実施の形態と同様であるので、同一の構成には同一の符号を付し、以下では第１の実施の形態との相違点に着目して説明する。
図６は、本実施の形態による電子ペン１及び集積回路６の回路構成を示す図である。同図に示すように、本実施の形態によるコンデンサアレイＣ１ＡＲＲＡＹは、端子Ｃ１Ｐ，Ｃ１Ｍの間に並列に接続された複数のコンデンサＣｂ（第２のコンデンサ）と、複数のコンデンサＣａのそれぞれと直列に接続された複数のヒューズ素子Ｈ（スイッチ）とを有して構成される。また、本実施の形態によるコンデンサアレイＣ２ＡＲＲＡＹは、端子Ｃ２Ｐ，Ｃ２Ｍの間に並列に接続された複数のコンデンサＣｂ（第２のコンデンサ）と、複数のコンデンサＣａのそれぞれと直列に接続された複数のヒューズ素子Ｈ（スイッチ）とを有して構成される。各ヒューズ素子Ｈはいずれも、共振周波数を調整する前の段階では、接続状態とされている。
本実施の形態によるメモリ１１に設定されるコンデンサビット領域内には、ヒューズ素子Ｈごとに、オンオフいずれの状態とするかを示す値が記憶される。この値は、上述したデータＳＤＡＴを用いて、図示しない外部装置によりコンデンサビット領域内に書き込まれる。
本実施の形態による制御回路１０は、コンデンサビット領域に記憶される値に基づいて複数のヒューズ素子Ｈそれぞれのオンオフ状態を制御することにより、第１及び第２の共振回路の共振周波数を変更するよう構成される。
具体的に説明すると、制御回路１０は、コンデンサアレイＣ１ＡＲＲＡＹに含まれる複数のヒューズ素子Ｈのうち、オフの状態とすることを示す値がコンデンサビット領域内に記憶されているものについて、切断するための制御信号ＢＣ１を生成し供給する。これにより、オフの状態とすることがコンデンサビット領域内に記憶されているヒューズ素子Ｈが切断され、対応するコンデンサＣａが回路から切り離されるので、第１及び第２の共振回路それぞれの基準共振周波数が変更される。
また、制御回路１０は、コンデンサアレイＣ２ＡＲＲＡＹに含まれる複数のヒューズ素子Ｈのうち、オフの状態とすることを示す値がコンデンサビット領域内に記憶されているものについて、切断するための制御信号ＢＣ２を生成し供給する。これにより、オフの状態とすることがコンデンサビット領域内に記憶されているヒューズ素子Ｈが切断され、対応するコンデンサＣａが回路から切り離されるので、第２の共振回路の基準共振周波数が変更される。
以上説明したように、本実施の形態による集積回路６及び電子ペン１によれば、集積回路６内で複数のヒューズ素子Ｈのオンオフ状態を制御することによって、第１及び第２の共振回路それぞれの基準共振周波数を変えることができる。したがって、レーザーによる配線カットを利用する場合よりも小さい面積で、基準共振周波数の合わせ込みを実現することが可能となる。
なお、本実施の形態では、各コンデンサＣａと直列に設けられたスイッチとしてヒューズ素子Ｈを使用する例を説明したが、他の種類のスイッチを使用することも可能である。一例では、このスイッチとしてアンチヒューズ素子を使用することができる。また、ヒューズ素子やアンチヒューズ素子のように１回しかオンオフ状態を制御できないスイッチではなく、何度も切り替え可能なスイッチを用いることとしてもよい。例えば、ＭＥＭＳ(Micro Electro Mechanical Systems)カンチレバーなどのＭＥＭＳスイッチを用いてもよい。ＭＥＭＳカンチレバーは、電圧をかけることでオンオフを切り替えることが可能である。
次に、本発明の第３の実施の形態について説明する。本実施の形態は、電子ペン１内の共振回路の共振周波数そのものではなく、その差分によりペン情報が送信される点、及び、可変容量コンデンサの容量が変更可能である点で第１の実施の形態と相違し、その他の点では第１の実施の形態と同様であるので、同一の構成には同一の符号を付し、以下では第１の実施の形態との相違点に着目して説明する。
図７は、本実施の形態による電子ペン１及び集積回路６の回路構成を示す図である。同図に示すように、本実施の形態による電子ペン１は、可変容量コンデンサＶＣＤＰＨをさらに有して構成される。可変容量コンデンサＶＣＤＰＨは、可変容量コンデンサＶＣと同様に、ペン先部材３（図１を参照）に加わる筆圧に応じて容量が変化するよう構成されたコンデンサである。また、集積回路６は、スイッチ１３，１４と、固定容量コンデンサＣＭＤと、共振回路に接続される端子ＤＰＨＣ，ＤＰＨＩとをさらに有して構成される。
初めに集積回路６の外側に着目すると、本実施の形態による可変容量コンデンサＶＣの他端は、端子Ｃ１Ｍではなく、端子ＤＰＨＣに接続される。また、可変容量コンデンサＶＣＤＰＨは、端子ＤＰＨＣ，ＤＰＨＩの間に接続される。
次に集積回路６の内側に着目すると、スイッチ１３は、端子Ｃ１Ｍとスイッチ１４の共通端子との間に設けられる。また、スイッチ１４は、スイッチ１３の一端に接続された共通端子と、端子ＤＰＨＣに接続された第１の選択端子と、固定容量コンデンサＣＭＤを介して端子ＤＰＨＩに接続された第２の選択端子とを有して構成される。
制御回路１０は、位置検出装置からの指示に従い、制御信号ＤＰＨＥＮ１によりスイッチ１３のオンオフ状態を制御する機能と、位置検出装置からの指示に従い、制御信号ＤＰＨＥＮ２によりスイッチ１４の選択状態を制御する機能とを有して構成される。
本実施の形態による電子ペン１に対応する位置検出装置は、可変容量コンデンサＶＣを含む共振回路（上述した第１及び第２の共振回路）の共振周波数（以下、「第１の共振周波数」と称する）と、可変容量コンデンサＶＣを含まない共振回路（第１及び第２の共振回路から可変容量コンデンサＶＣを取り除いたもの）の共振周波数（以下、「第２の共振周波数」と称する）との差分により、電子ペン１が送信したペン情報を受信するよう構成される。
具体的に説明すると、位置検出装置は、まずスイッチ１３をオン、スイッチ１４の接続を第１の選択端子側とするように、電子ペン１に対して指示を行う。この指示は、例えば図示しないセンサコイルから送信する磁界の送信継続時間を変更することによって行ってもよいし（詳しくは特許文献２を参照）、電子ペン１及び位置検出装置が他の通信手段（例えば、ブルートゥース（登録商標）などの近距離無線通信）に対応している場合には、その通信手段を用いて行ってもよい。この点は、後述する他の指示についても同様である。この指示を行った後で位置検出装置が検出する共振周波数は、筆圧及び操作スイッチ４の状態が反映された第１の共振周波数となる。
次に位置検出装置は、スイッチ１３をオフとするように、電子ペン１に対して指示を行う。この指示を行った後で位置検出装置が検出する共振周波数は、筆圧が反映されない第２の共振周波数となる。
位置検出装置は、こうして検出した第１及び第２の共振周波数の差分を取得し、取得した差分に基づいて、ペン情報を取得する。このようにしてペン情報を取得することにより、出荷時点では規格値に等しい値となっていた第１及び第２の共振回路の基準共振周波数が金属の接近、温度変化、経年変化などによって変動した場合であっても、差分の取得によって変動分が相殺されるので、位置検出装置は正しくペン情報を検出することが可能になる。
また、本実施の形態による電子ペン１に対応する位置検出装置は、ユーザ操作に基づいて、電子ペン１の筆圧カーブ（ペン先部材３に加わる筆圧と共振周波数の変化量との関係を示す曲線）を変更するよう構成される。
具体的に説明すると、本実施の形態による電子ペン１は、第１及び第２の共振回路から可変容量コンデンサＶＣＤＰＨ及び固定容量コンデンサＣＭＤが切り離されている状態に対応する第１の筆圧カーブと、可変容量コンデンサＶＣに可変容量コンデンサＶＣＤＰＨ及び固定容量コンデンサＣＭＤが直列に接続されている状態に対応する第２の筆圧カーブとの二種類の筆圧カーブに対応している。位置検出装置は、これら第１及び第２の筆圧カーブのいずれか一方をユーザ操作に基づいて選択し、第１の筆圧カーブを選択した場合には、スイッチ１３をオン、スイッチ１４の接続を第１の選択端子側とするよう電子ペン１に指示する一方、第２の筆圧カーブを選択した場合には、スイッチ１３をオン、スイッチ１４の接続を第２の選択端子側とするよう電子ペン１に指示するよう構成される。電子ペン１は、この指示に従い、スイッチ１３，１４の各状態を制御する。これにより、ユーザ操作に応じて電子ペン１の筆圧カーブを変更することが可能になり、その結果として、電子ペン１の書き味（描き味）を２段階で変更することが可能になる。
以上説明したように、本実施の形態による集積回路６及び電子ペン１によれば、レーザーによる配線カットを利用する場合よりも小さい面積で基準共振周波数の合わせ込みを実現できる電子ペン１において、合わせ込みの実行後に金属の接近、温度変化、経年変化などによる基準共振周波数の変動があっても、位置検出装置側で正しくペン情報を検出することが可能になる。また、その結果として筆圧の精度が向上するので、位置検出装置は、電子ペン１がタッチ面に接触しているか否かを判定するための筆圧のしきい値（ＯＮ荷重）を、より小さな値に設定することが可能になる。
また、本実施の形態による集積回路６及び電子ペン１によれば、ユーザ操作に応じて、電子ペン１の書き味（描き味）を２段階で変更することが可能になる。
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
例えば、上記各実施の形態では、共振周波数の変位によりペン情報を送信する場合を取り上げたが、本発明は、ペン情報の内容に応じて共振回路への信号の供給をオンオフすることによりデジタル情報としてペン情報を送信する場合にも適用できる。すなわち、この場合においても、共振回路を構成するコンデンサと並列に接続された複数のコンデンサを集積回路内に用意しておき、各コンデンサの容量を個別に変更するか、或いは、各コンデンサそれぞれと直列に設けられた複数のスイッチを集積回路内にさらに用意しておき、複数のスイッチそれぞれのオンオフ状態を個別に制御することによって、共振回路の基準共振周波数を変えることが可能である。
１ 電子ペン
２ 筐体
３ ペン先部材
４ 操作スイッチ
５ 基板
６ 集積回路
１０ 制御回路
１１ メモリ
１２，１３，１４ スイッチ
２０ 基板
２１ 絶縁膜
２２ フローティングゲート
２３ ゲート電極
ＢＣ１，ＢＣ２ 制御信号
Ｃ１ＡＲＲＡＹ，Ｃ２ＡＲＲＡＹ コンデンサアレイ
Ｃ１Ｐ，Ｃ１Ｍ，Ｃ２Ｐ，Ｃ２Ｍ 端子
Ｃａ コンデンサ
ＣＢ１，ＣＢ２，ＣＭＤ 固定容量コンデンサ
ＤＰＨＣ，ＤＰＨＩ 端子
ＤＰＨＥＮ１，ＤＰＨＥＮ２ 制御信号
ＧＮＤ 接地端子，接地電位
Ｈ ヒューズ素子
Ｌ コイル
ＰＩＯ 予備端子
Ｓａ，Ｓｂ スイッチ
ＳＣＬＫ クロック端子，動作クロック
ＳＤＡＴ データ端子，データ
ＳＳＷＥＮ イネーブル信号
ＶＣ 可変容量コンデンサ
Ｖｃ 電位
ＶＣＤＰＨ 可変容量コンデンサ
ＶＤＤ 電源端子，電位
ＶＰＰ 電源端子，電位

Claims (13)

  1. コイルとともに共振回路を構成する第１のコンデンサの一端に接続された第１の端子と、
    前記第１のコンデンサの他端に接続された第２の端子と、
    前記第１及び第２の端子の間に並列に接続された複数の第２のコンデンサと、
    前記複数の第２のコンデンサそれぞれの容量を変更する制御回路と、
    を含む集積回路。
  2. 前記複数の第２のコンデンサはそれぞれ、基板と、前記基板の上方に形成されたフローティングゲートと、を有し、
    前記制御回路は、前記複数の第２のコンデンサそれぞれの前記フローティングゲートに個別に電荷を注入することにより、前記複数の第２のコンデンサそれぞれの容量を変更するよう構成される、
    請求項１に記載の集積回路。
  3. 前記複数の第２のコンデンサのそれぞれに対応して設けられた複数の第１のスイッチと、
    前記複数の第２のコンデンサのそれぞれに対応して設けられた複数の第２のスイッチと、を含み、
    前記複数の第２のコンデンサはそれぞれ、
    ｎ型半導体によって構成された前記基板と、
    絶縁膜と、
    前記フローティングゲートと、
    ゲート電極と、
    が積層されてなる構造を有する、
    請求項２に記載の集積回路。
  4. 前記複数の第２のコンデンサのそれぞれに対応して設けられた複数の第１のスイッチと、
    前記複数の第２のコンデンサのそれぞれに対応して設けられた複数の第２のスイッチと、を含み、
    前記複数の第２のコンデンサはそれぞれ、
    ｐ型半導体によって構成された前記基板と、
    絶縁膜と、
    前記フローティングゲートと、
    ゲート電極と、
    が積層されてなる構造を有する、
    請求項２に記載の集積回路。
  5. 前記複数の第１のスイッチはそれぞれ、対応する前記第２のコンデンサの前記ゲート電極に接続された共通端子と、前記第１の端子に接続された第１の選択端子と、相対的に高電位が供給される第２の選択端子とを有し、
    前記複数の第２のスイッチはそれぞれ、対応する前記第２のコンデンサの前記基板に接続された共通端子と、前記第２の端子に接続された第１の選択端子と、相対的に低電位が供給される第２の選択端子とを有し、
    前記制御回路は、対応する前記第１のスイッチを前記第２の選択端子側に切り替えるとともに、対応する前記第２のスイッチを前記第２の選択端子側に切り替えることにより、前記複数の第２のコンデンサそれぞれの容量を変更するように構成される、
    請求項３又は４に記載の集積回路。
  6. 請求項１乃至５のいずれか一項に記載の集積回路及び共振回路を含む電子ペンであって、
    前記第１のコンデンサは、ペン先に加わる圧力によって容量が変化するように構成された可変容量コンデンサを含んで構成される、
    電子ペン。
  7. 前記可変容量コンデンサの一端と前記第２の端子の間に接続された操作スイッチ、
    をさらに含む請求項６に記載の電子ペン。
  8. コイルとともに共振回路を構成する第１のコンデンサの一端に接続された第１の端子と、
    前記第１のコンデンサの他端に接続された第２の端子と、
    前記第１及び第２の端子の間に並列に接続された複数の第２のコンデンサと、
    前記複数の第２のコンデンサのそれぞれと直列に設けられた複数のスイッチと、
    前記複数のスイッチそれぞれのオンオフ状態を制御する制御回路と、
    を含む集積回路。
  9. 前記複数のスイッチはそれぞれヒューズ素子によって構成される、
    請求項８に記載の集積回路。
  10. 前記複数のスイッチはそれぞれアンチヒューズ素子によって構成される、
    請求項８に記載の集積回路。
  11. 前記複数のスイッチはそれぞれＭＥＭＳスイッチによって構成される、
    請求項８に記載の集積回路。
  12. 請求項８乃至１１のいずれか一項に記載の集積回路及び共振回路を含む電子ペンであって、
    前記第１のコンデンサは、ペン先に加わる圧力によって容量が変化するように構成された可変容量コンデンサを含んで構成される、
    電子ペン。
  13. 前記可変容量コンデンサの一端と前記第２の端子の間に接続された操作スイッチ、
    をさらに含む請求項１２に記載の電子ペン。
JP2018114297A 2018-06-15 2018-06-15 電子ペン Active JP7261544B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2018114297A JP7261544B2 (ja) 2018-06-15 2018-06-15 電子ペン
KR1020190069387A KR20190142232A (ko) 2018-06-15 2019-06-12 집적 회로 및 전자 펜
CN201910505065.4A CN110609625A (zh) 2018-06-15 2019-06-12 集成电路及电子笔
US16/438,567 US10866657B2 (en) 2018-06-15 2019-06-12 Integrated circuit and electronic pen
EP19180156.2A EP3582087B1 (en) 2018-06-15 2019-06-14 Integrated circuit
EP22158619.1A EP4024172B1 (en) 2018-06-15 2019-06-14 Integrated circuit
US17/119,942 US11327584B2 (en) 2018-06-15 2020-12-11 Integrated circuit and electronic pen
US17/732,078 US11669176B2 (en) 2018-06-15 2022-04-28 Integrated circuit and electronic pen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018114297A JP7261544B2 (ja) 2018-06-15 2018-06-15 電子ペン

Publications (2)

Publication Number Publication Date
JP2019219710A true JP2019219710A (ja) 2019-12-26
JP7261544B2 JP7261544B2 (ja) 2023-04-20

Family

ID=66912567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018114297A Active JP7261544B2 (ja) 2018-06-15 2018-06-15 電子ペン

Country Status (5)

Country Link
US (3) US10866657B2 (ja)
EP (2) EP4024172B1 (ja)
JP (1) JP7261544B2 (ja)
KR (1) KR20190142232A (ja)
CN (1) CN110609625A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI608385B (zh) * 2016-12-16 2017-12-11 矽統科技股份有限公司 主動式觸控筆
JP7261544B2 (ja) 2018-06-15 2023-04-20 株式会社ワコム 電子ペン

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204339A (ja) * 1993-01-05 1994-07-22 Nec Corp 高周波トランジスタ
US20050201025A1 (en) * 2004-03-09 2005-09-15 Jeng-Jye Shau Capacitor coupling circuits
US20110227666A1 (en) * 2010-03-22 2011-09-22 Paratek Microwave, Inc. Method and apparatus for adapting a variable impedance network
US20140240298A1 (en) * 2013-02-25 2014-08-28 N-Trig Ltd. Stylus for a digitizer system
JP2016035682A (ja) * 2014-08-04 2016-03-17 株式会社ワコム 位置指示器及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3069889D1 (en) 1979-01-18 1985-02-14 Ici Plc Guanidine derivatives, processes for their manufacture and pharmaceutical compositions containing them
EP1365507A1 (en) 2002-05-22 2003-11-26 Lucent Technologies Inc. Universal tuning and matching device
JP3739351B2 (ja) 2002-11-14 2006-01-25 沖電気工業株式会社 キャパシタンス調整回路
US7245529B2 (en) 2005-03-28 2007-07-17 Silicon Storage Technology, Inc. Dynamically tunable resistor or capacitor using a non-volatile floating gate memory cell
US8294505B2 (en) * 2005-08-23 2012-10-23 International Business Machines Corporation Stackable programmable passive device and a testing method
EP2255443B1 (en) 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8044712B2 (en) * 2008-10-14 2011-10-25 Texas Instruments Incorporated Circuit and method for improved frequency resolution of wide-bandwidth digitally programmable RC active filters
KR101350461B1 (ko) 2012-04-03 2014-01-09 주식회사 하이딥 튜너블 커패시터
WO2016056299A1 (ja) 2014-10-06 2016-04-14 株式会社ワコム 位置指示器
JP6715696B2 (ja) * 2016-06-22 2020-07-01 株式会社ワコム 電子ペン
CN110162194A (zh) 2018-02-14 2019-08-23 株式会社和冠 电子笔的电子电路及电子笔
JP7261544B2 (ja) * 2018-06-15 2023-04-20 株式会社ワコム 電子ペン

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204339A (ja) * 1993-01-05 1994-07-22 Nec Corp 高周波トランジスタ
US20050201025A1 (en) * 2004-03-09 2005-09-15 Jeng-Jye Shau Capacitor coupling circuits
US20110227666A1 (en) * 2010-03-22 2011-09-22 Paratek Microwave, Inc. Method and apparatus for adapting a variable impedance network
US20140240298A1 (en) * 2013-02-25 2014-08-28 N-Trig Ltd. Stylus for a digitizer system
JP2016035682A (ja) * 2014-08-04 2016-03-17 株式会社ワコム 位置指示器及びその製造方法

Also Published As

Publication number Publication date
EP3582087B1 (en) 2022-04-06
US11327584B2 (en) 2022-05-10
US20220253152A1 (en) 2022-08-11
US10866657B2 (en) 2020-12-15
US20190384416A1 (en) 2019-12-19
EP4024172A1 (en) 2022-07-06
EP4024172B1 (en) 2023-09-06
EP3582087A1 (en) 2019-12-18
US20210096661A1 (en) 2021-04-01
US11669176B2 (en) 2023-06-06
JP7261544B2 (ja) 2023-04-20
KR20190142232A (ko) 2019-12-26
CN110609625A (zh) 2019-12-24

Similar Documents

Publication Publication Date Title
US11669176B2 (en) Integrated circuit and electronic pen
US8525506B2 (en) Semiconductor integrated circuit
KR101041326B1 (ko) 가변 용량 소자, 정합 회로 소자, 및 휴대 단말 장치
US8648663B2 (en) Oscillator having a plurality of switchable MEMS vibrators
US20130020880A1 (en) Energy Storage Circuit
CN104950139A (zh) 物理量检测传感器、电子设备、移动体以及电子电路
US8294527B2 (en) Oscillator circuit
CN109074182B (zh) 具有间歇性电压驱动和感测的触控笔
JP5591629B2 (ja) 半導体装置、及び静電アクチュエータの駆動方法
US20090146733A1 (en) Semiconductor integrated circuit
US11036026B2 (en) Apparatus and method controlling position of camera module with a single coil
EP1717550B1 (en) Angular velocity sensor and automobile using the same
JP6741901B1 (ja) 電子ペンに含まれた共振回路の共振周波数を調整する方法、電子ペン、及び電子ペンを生産する方法
US6806760B2 (en) Low-voltage booster circuits and methods of operation thereof
JP4828558B2 (ja) 蓄電回路
US6476621B1 (en) Self-bootstrapping transducer interface
JP4826724B2 (ja) トリミングスイッチ
EP4195191A1 (en) Electronic device
CN116259268A (zh) 电子装置
JPH11127059A (ja) Ｃｒ発振回路
CN116913190A (zh) 电子装置
JP2003067063A (ja) 電圧安定化回路、該電圧安定化回路を備えた定電圧発生回路および半導体装置
JP2002191170A (ja) 昇圧回路

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20190618

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210531

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220317

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220524

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230410

R150 Certificate of patent or registration of utility model

Ref document number: 7261544

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150