JP2019215944A - 半導体集積回路および検査方法 - Google Patents

半導体集積回路および検査方法 Download PDF

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Abstract

【課題】検査に要する時間を短縮できる半導体集積回路を提供すること。【解決手段】実施形態の半導体集積回路は、温度に対応した第１電圧を生成する第１回路と、前記第１電圧を第１デジタル値に変換するアナログデジタルコンバータと、外部から第２デジタル値が入力される外部入力端子と、前記第１デジタル値および前記第２デジタル値のうちの一を選択するセレクタと、前記セレクタによって選択されたデジタル値である第３デジタル値に基づいて第２電圧を生成する第２回路と、を備える。【選択図】図４

Description

本実施形態は、半導体集積回路および検査方法に関する。
各種の内部電圧を温度に応じて補正する補正回路を有する半導体集積回路がある。半導体集積回路の開発段階においては、この補正回路によって半導体集積回路が適切に動作するか否かが検査される。
特開２００８−７１３３５号公報
一つの実施形態は、検査に要する時間を短縮できる半導体集積回路を提供することを目的とする。
一つの実施形態によれば、半導体集積回路は、第１回路と、アナログデジタルコンバータと、外部入力端子と、セレクタと、第２回路とを備える。第１回路は、温度に対応した第１電圧を生成する。アナログデジタルコンバータは、第１電圧を第１デジタル値に変換する。外部入力端子には、外部から第２デジタル値が入力される。セレクタは、第１デジタル値および第２デジタル値のうちの一を選択する。第２回路は、セレクタによって選択されたデジタル値である第３デジタル値に基づいて第２電圧を生成する。
図１は、実施形態にかかるＮＡＮＤメモリの構成の示す図である。 図２は、実施形態のメモリセルアレイの構成を示す図である。 図３は、しきい値電圧のステートの判定するための実施形態の構成の一例を説明するための図である。 図４は、実施形態の補正回路の構成の一例を示す図である。 図５は、実施形態の温度センサ回路が生成する電圧ＶＴＡＰおよび電圧ＶＢＧＲの温度特性の一例を説明するための図である。 図６は、実施形態のＶＣＧＲＶ生成回路が生成する電圧ＶＣＧＲＶの温度特性の一例を説明するための図である。 図７は、実施形態のＶＢＬＣ生成回路が生成する電圧ＶＢＬＣの温度特性の一例を説明するための図である。 図８は、実施形態のＮＡＮＤメモリを検査する検査装置の構成を示す図である。 図９は、実施形態の検査装置を用いて実施されるＮＡＮＤメモリの検査方法の一例を説明するフローチャートである。 図１０は、実施形態の検査方法によって得られた検査結果の一例を説明するための図である。 図１１は、実施形態のＶＢＬＣ生成回路が生成する電圧ＶＢＬＣの温度特性の別の一例を説明するための図である。
以下に添付図面を参照して、実施形態にかかる半導体集積回路および検査方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（実施形態）
以下では、ＮＡＮＤ型のフラッシュメモリ（以降、ＮＡＮＤメモリ）に実施形態の半導体集積回路の技術を適用した場合について説明する。
図１は、実施形態にかかるＮＡＮＤメモリの構成の示す図である。ＮＡＮＤメモリ１００は、Ｉ／Ｏ信号処理回路１０１、制御信号処理回路１０２、メモリコントローラ１０３、コマンドレジスタ１０４、アドレスレジスタ１０５、データレジスタ１０６、メモリセルアレイ１０７、カラムデコーダ１０８、センスアンプブロック１０９、ロウデコーダ１１０、メモリドライバ１１１、および電圧生成回路１１２を備えている。
図２は、実施形態のメモリセルアレイ１０７の構成を示す図である。本図によれば、メモリセルアレイ１０７は、ｋ個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫｋ−１）を備える。１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。ｋ個のブロックＢＬＫは、類似の構成を有するので、ここでは代表としてＢＬＫ０の構成について説明する。
ＢＬＫ０においては、ｉ個の直列接続されたメモリセル（メモリセルトランジスタ）ＭＣ０〜ＭＣｉ−１からなるＮＡＮＤストリングＮＳとその両端に接続された選択ゲートトランジスタＳ０、Ｓ１によってメモリセルユニットが構成されている。選択ゲートトランジスタＳ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｊ−１）に接続される。
センスアンプブロック１０９は、ｊ本のビット線ＢＬ０〜ＢＬｊ−１に対応して、ｊ個のセンスアンプ回路（ＳＡ：ＳＡ０〜ＳＡｊ−１）を備える。
選択ゲートトランジスタＳ０、Ｓ１のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続されている。選択ゲート線ＳＧＳ、ＳＧＤは、ビット線の選択に使用される。
メモリセルＭＣ０〜ＭＣｉ−１の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬｉ−１）に接続されている。つまり、ブロック内において同一行にあるメモリセルＭＣの制御ゲート電極は、同一のワード線ＷＬに接続される。各メモリセルＭＣに１ビットの値を保持可能に構成される場合には、同一のワード線ＷＬに接続されるｊ個のメモリセルＭＣは１ページとして取り扱われ、このページごとにプログラム処理及びリード処理が行われる。
なお、各メモリセルＭＣは、複数ビットの値を保持可能に構成されてもよい。各メモリセルＭＣが複数ビットの値を保持可能に構成される場合は、同一のワード線ＷＬに接続されるｊ個のメモリセルＭＣは複数ページとして取り扱われる。
また、上記では、メモリセルＭＣが２次元的に配列された例を説明した。メモリセルアレイ１０７は、メモリセルＭＣが３次元的に配列された構成を有していてもよい。その場合には、例えば、導電膜と絶縁膜とが交互に積層された積層体が柱状の半導体柱で貫通され、導電膜と半導体柱とが交差する部分にメモリセルＭＣが設けられる。つまり、ＮＡＮＤストリングＮＳは、基板に対して垂直に設けられる。センスアンプ回路ＳＡは、ＮＡＮＤストリングＮＳの一端に接続される。
図１に説明を戻す。
ＮＡＮＤメモリ１００は、ＮＡＮＤメモリ１００の外部に設けられたコントローラと所定の通信路で接続される。通信路は、Ｉ／Ｏ信号線および制御信号線を含む、配線群によって構成される。Ｉ／Ｏ信号線は、例えば、データ、アドレス、又はコマンドを送受信するための信号線である。コマンドは、プログラム処理を指示するプログラムコマンド、リード処理を指示するリードコマンド、およびイレース処理を指示するイレースコマンドなどを含む。制御信号線は、例えば、ＣＥ（チップイネーブル）信号、ＲＥ（リードイネーブル）信号、ＷＥ（ライトイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、等を送受信するための信号線である。
Ｉ／Ｏ信号処理回路１０１は、外部に設けられたコントローラとの間でＩ／Ｏ信号を送受信するためのバッファ回路である。Ｉ／Ｏ信号処理回路１０１は、Ｉ／Ｏ信号線を介して、コマンド、アドレス、およびデータを取り込むことができる。Ｉ／Ｏ信号処理回路１０１は、コマンドをコマンドレジスタ１０４に格納し、アドレスをアドレスレジスタ１０５に格納し、データをデータレジスタ１０６に格納する。
制御信号処理回路１０２は、各種制御信号の入力を受け付け、受け付けた制御信号に基づいて、Ｉ／Ｏ信号処理回路１０１が受け付けたＩ／Ｏ信号の格納先のレジスタの振り分けを実行する。
アドレスレジスタ１０５に格納されるアドレスは、ロウアドレスおよびカラムアドレスを含んでいる。ロウアドレスはロウデコーダ１１０、カラムアドレスはカラムデコーダ１０８にそれぞれ読み出される。
メモリドライバ１１１は、メモリセルアレイ１０７に対するアクセス（リード処理、プログラム処理、イレース処理）に必要な各種電圧を、ロウデコーダ１１０、カラムデコーダ１０８、およびセンスアンプブロック１０９に供給する回路である。
電圧生成回路１１２は、外部から接地電圧Ｖｓｓ、電源電圧Ｖｄｄが供給される。電圧生成回路１１２は、これらの電圧とメモリコントローラ１０３からの指令とに基づいて各種の内部電圧を生成し、生成した各種の内部電圧をメモリドライバ１１１に供給する。
メモリコントローラ１０３は、制御信号処理回路１０２を介して受信する各種制御信号に基づいて状態遷移する回路であって、ＮＡＮＤメモリ１００全体の動作を制御する。例えば、メモリコントローラ１０３は、メモリドライバ１１１、ロウデコーダ１１０、カラムデコーダ１０８、センスアンプブロック１０９、および電圧生成回路１１２に、各種の内部電圧や動作タイミング等を制御するための指令を出すことで、メモリセルアレイ１０７に対するアクセスを実現する。
例えばプログラム処理においては、ロウデコーダ１１０は、ロウアドレスに基づき、ワード線ＷＬを選択する。カラムデコーダ１０８は、カラムアドレスに基づき、ビット線ＢＬを選択する。ロウデコーダ１１０によって選択されたワード線ＷＬ（ワード線ＷＬｓｅｌと表記する）と、カラムデコーダ１０８によって選択されたビット線ＢＬ（ビット線ＢＬｓｅｌと表記する）と、の交点に位置するメモリセルＭＣ（メモリセルＭＣｓｅｌと表記する）には、ロウデコーダ１１０を介してプログラミングパルスが印加される。プログラミングパルスの印加によって、メモリセルＭＣｓｅｌのしきい値電圧は、データレジスタ１０６に格納されたデータに応じたステートに設定される。
例えば、各メモリセルＭＣに１ビットの値を保持可能に構成される場合には、しきい値電圧は、２個のステートのうちの何れかに設定される。２個のステートのうちの一方には、“０”が対応付けられており、２個のステートのうちの他方には、“１”が対応付けられている。
各メモリセルＭＣにｎビットの値を保持可能に構成される場合には、しきい値電圧は、２ｎ個のステートのうちの何れかに設定される。２ｎ個のステートのそれぞれには、それぞれ異なるｎビットの値が対応付けられている。
リード処理においては、プログラム処理と同様に、ロウアドレスおよびカラムアドレスに基づいてワード線ＷＬｓｅｌおよびビット線ＢＬｓｅｌが選択される。そして、センスアンプブロック１０９とロウデコーダ１１０とは、協働して、ワード線ＷＬｓｅｌとビット線ＢＬｓｅｌとの交点に位置するメモリセルＭＣｓｅｌのしきい値電圧のステートを判定し、判定されたステートに対応したデータをデータレジスタ１０６に格納する。データレジスタ１０６に格納されたデータは、データ線を通してＩ／Ｏ信号処理回路１０１に送られ、Ｉ／Ｏ信号処理回路１０１から外部のコントローラへ転送される。
しきい値電圧のステートは、例えば、メモリセルＭＣｓｅｌの制御ゲートにステート間の境界に対応した判定電圧を印加してメモリセルＭＣｓｅｌの挙動を観察することによって判定される。以降、判定電圧は、ＶＣＧＲＶと表記されることがある。
図３は、しきい値電圧のステートを判定するための実施形態の構成の一例を説明するための図である。ここでは一例として、ビット線ＢＬｍ（ｍは０からｊ−１までの整数）に接続されたメモリセルＭＣｓｅｌについて、しきい値電圧が判定電圧ＶＣＧＲＶより高いステートに設定されているかまたはしきい値電圧が判定電圧ＶＣＧＲＶより低いステートに設定されているかを判定するための構成を説明する。
センスアンプ回路ＳＡｍは、トランジスタＭ１、Ｍ２と、ラッチ＆センスアンプ１０９０とを備える。トランジスタＭ２は、ソースおよびドレインの何れか一方がビット線ＢＬｍに接続され、他方がノードＮに接続される。トランジスタＭ２は、ソースおよびドレインの何れか一方がノードＮに接続され、他方が電源電位Ｖｄｄに接続される。ノードＮには、ラッチ＆センスアンプ１０９０が接続される。
メモリセルＭＣｓｅｌのしきい値電圧のステートを判定する際には、センスアンプ回路ＳＡｍは、トランジスタＭ２のゲートに電圧ＶＢＬＣを印加し、トランジスタＭ１のゲートに電圧ＶＰＲＥを印加する。ただし、ＶＰＲＥ≧ＶＢＬＣである。トランジスタＭ２によってビット線ＢＬｍの電圧が所定電圧（プリチャージ電圧）にクランプされ、ビット線ＢＬｍは、プリチャージされた状態となる。
ロウデコーダ１１０は、ビット線ＢＬｍに接続された、メモリセルＭＣｓｅｌを除く全てのメモリセルＭＣのゲートに電圧ＶＲＥＡＤを印加することによって、各メモリセルＭＣをしきい値電圧にかかわらずオン状態とする（不図示）。そして、ロウデコーダ１１０は、メモリセルＭＣｓｅｌのゲートに判定電圧ＶＣＧＲＶを印加する。
すると、メモリセルＭＣｓｅｌのしきい値電圧が判定電圧ＶＣＧＲＶよりも低く、メモリセルＭＣｓｅｌがオン状態にある場合、ノードＮでは、セル電流が流れる。これに対し、メモリセルＭＣｓｅｌのしきい値電圧が判定電圧ＶＣＧＲＶよりも高く、メモリセルＭＣｓｅｌがオフ状態にある場合、ノードＮでは、セル電流が流れない。ラッチ＆センスアンプ１０９０は、セル電流が流れたか否かを検出することによって、メモリセルＭＣｓｅｌのしきい値電圧が判定電圧ＶＣＧＲＶより高いステートにあるか判定電圧ＶＣＧＲＶより低いステートにあるかを特定することができる。
このように、メモリセルＭＣのしきい値電圧のステートは、判定電圧ＶＣＧＲＶとの比較によって判定される。各メモリセルＭＣが複数ビットの値を保持可能に構成される場合には、判定電圧ＶＣＧＲＶがステート境界毎に用意される。
ここで、メモリセルＭＣのしきい値電圧は、温度に依存して変動する。よって、仮に判定電圧ＶＣＧＲＶや電圧ＶＢＬＣを固定すると、しきい値電圧のステートを誤判定する可能性がある。しきい値電圧のステートの誤判定を抑制するために、判定電圧ＶＣＧＲＶおよび電圧ＶＢＬＣを温度に応じて補正する補正回路１１３が設けられている。図１では、一例として、補正回路１１３は、電圧生成回路１１２内に設けられている。
図４は、実施形態の補正回路１１３の構成の一例を示す図である。本図に示されるように、補正回路１１３は、温度センサ回路２００、ＶＣＧＲＶ生成回路２１０、ＶＢＬＣ生成回路２２０、第１演算回路２３０、第２演算回路２４０、セレクタ２５０、および外部入力端子２６０を備える。
温度センサ回路２００は、６つのトランジスタＭ３〜８、４つの抵抗Ｒ１〜Ｒ４、３つのダイオードＱ１〜Ｑ３と、アナログ−デジタルコンバータ（ＡＤＣ）２０１と、を備えている。トランジスタＭ３〜Ｍ５、抵抗Ｒ１〜Ｒ３、およびダイオードＱ１〜Ｑ３は、バンドギャップ型電圧源回路を構成しており、温度に依存しない一定の電圧ＶＢＧＲを生成する。
トランジスタＭ８には、カレントミラーによって、温度に比例する電流Ｉ１が流れる。温度センサ回路２００は、電流Ｉ１と抵抗Ｒ４によって、温度に比例する電圧ＶＴＡＰを生成する。
図５は、実施形態の温度センサ回路２００が生成する電圧ＶＴＡＰおよび電圧ＶＢＧＲの温度特性の一例を説明するための図である。本図に例示されるように、電圧ＶＢＧＲは温度に依存しない、一定の値をとる。これに対し、電圧ＶＴＡＰは、温度の増加に対応してリニアに増加する特性を有している。
図４に説明を戻す。電圧ＶＴＡＰは、ＡＤＣ２０１によってデジタル値ＴＥＭＰＣＯＤＥに変換される。
デジタル値ＴＥＭＰＣＯＤＥは、セレクタ２５０を介して第１演算回路２３０および第２演算回路２４０に入力される。セレクタ２５０については後述する。
第１演算回路２３０は、デジタル値ＴＥＭＰＣＯＤＥに対してＴＣＯ＿ＤＡＣ１の乗算やＶＣＧＲＶ＿ＤＡＣの加減算などのデジタル演算を実施する。第１演算回路２３０は、これらのデジタル演算によって得られたデジタル値によってＶＣＧＲＶ生成回路２１０が備える可変抵抗Ｒ７の抵抗値を操作する。
ＶＣＧＲＶ生成回路２１０は、７つのトランジスタＭ９〜Ｍ１５、２つの抵抗Ｒ５，６、および可変抵抗Ｒ７を備えたアナログ回路である。トランジスタＭ９のゲートには、電圧ＶＢＧＲが入力され、トランジスタＭ１５および可変抵抗Ｒ７には、電圧ＶＢＧＲに応じた一定の電流Ｉ２が流れる。そして、ＶＣＧＲＶ生成回路２１０は、可変抵抗Ｒ７の抵抗値と電流Ｉ２とに応じた電圧ＶＣＧＲＶを生成する。
可変抵抗Ｒ７の抵抗値が温度依存性を有するデジタル値によって制御されるため、ＶＣＧＲＶ生成回路２１０によって生成される電圧ＶＣＧＲＶは、温度依存性を有する。図６は、実施形態のＶＣＧＲＶ生成回路２１０が生成する電圧ＶＣＧＲＶの温度特性の一例を説明するための図である。
図６の例では、温度の上昇に応じて電圧ＶＣＧＲＶが減少している。また、電圧ＶＣＧＲＶを決定する可変抵抗Ｒ７の抵抗値は、第１演算回路２３０の演算結果、即ちデジタル値によって設定される。よって、電圧ＶＣＧＲＶの値は、第１演算回路２３０の演算結果のビット数に応じた粒度でステップ状に変化する。この例では、電圧ＶＣＧＲＶの値は、１０ｍＶ刻みで変化している。
図４に説明を戻す。第２演算回路２４０は、デジタル値ＴＥＭＰＣＯＤＥに対してＴＣＯ＿ＤＡＣ２の乗算およびＶＢＬＣ＿ＤＡＣの加減算などのデジタル演算を実施する。第２演算回路２４０は、これらのデジタル演算によって得られたデジタル値によってＶＢＬＣ生成回路２２０が備える可変抵抗Ｒ１０の抵抗値を操作する。
ＶＢＬＣ生成回路２２０は、７つのトランジスタＭ１６〜Ｍ２２、２つの抵抗Ｒ８，９、および可変抵抗Ｒ１０を備えたアナログ回路である。トランジスタＭ１６のゲートには、電圧ＶＢＧＲが入力され、トランジスタＭ２２および可変抵抗Ｒ１０には、電圧ＶＢＧＲに応じた一定の電流Ｉ３が流れる。そして、ＶＢＬＣ生成回路２２０は、可変抵抗Ｒ１０の抵抗値と電流Ｉ３とに応じた電圧ＶＢＬＣを生成する。
可変抵抗Ｒ１０の抵抗値が温度依存性を有するデジタル値によって制御されるため、ＶＢＬＣ生成回路２２０が生成する電圧ＶＢＬＣは温度依存性を有する。図７は、実施形態のＶＢＬＣ生成回路２２０が生成する電圧ＶＢＬＣの温度特性の一例を説明するための図である。
図７の例では、温度の上昇に応じて電圧ＶＢＬＣが減少している。電圧ＶＢＬＣは、第２演算回路２４０の演算結果のビット数に応じた粒度でステップ状に変化する。この図では、電圧ＶＢＬＣの値は、５０ｍＶ刻みで変化している。
このように、補正回路１１３では、温度センサ回路２００は、温度に対応した電圧ＶＴＡＰを生成する。そして、ＡＤＣ２０１は、電圧ＶＴＡＰをデジタル値ＴＥＭＰＣＯＤＥに変換する。そして、第１演算回路２３０および第２演算回路２４０は、デジタル値ＴＥＭＰＣＯＤＥに対してそれぞれ異なるデジタル演算を行い、ＶＣＧＲＶ生成回路２１０およびＶＢＬＣ生成回路２２０は、それぞれのデジタル演算によって得られたデジタル値に応じて電圧ＶＣＧＲＶおよび電圧ＶＢＬＣを生成する。
ＮＡＮＤメモリの開発の段階においては、補正回路が正しく機能するか否かを判断するために、例えば、ＮＡＮＤメモリの温度をステップ状に変化させながらメモリセルアレイにアクセスを行う検査が実施される。その場合、各温度値において、ＴＥＭＰＣＯＤＥの値が安定するまでに時間を要する。よって、検査に要する合計の時間が膨大になる。
実施形態では、検査に要する合計の時間を短縮するために、ＡＤＣ２０１の出力側にセレクタ２５０を設け、セレクタ２５０の出力を、ＴＥＮＰＣＯＤＥと外部入力端子２６０からの入力との間で切り替え可能とした。これによって、検査では、実際にＮＡＮＤメモリ１００の温度を変化させなくても、ＮＡＮＤメモリ１００の温度を変化させた場合に生成されるデジタル値ＴＥＮＰＣＯＤＥを模擬した値（以降、ＴＥＭＰＣＯＤＥ′）を第１演算回路２３０および第２演算回路２４０に供給することで、デジタル値ＴＥＮＰＣＯＤＥに対応した電圧ＶＣＧＲＶおよび電圧ＶＢＬＣを生成することが可能となる。
以下に、実施形態のＮＡＮＤメモリ１００の検査方法について説明する。ＮＡＮＤメモリ１００の検査は、検査装置を用いて実行される。
図８は、実施形態のＮＡＮＤメモリ１００を検査する検査装置の構成を示す図である。検査装置３００は、プロセッサ３０１、記憶装置３０２、および入出力装置３０３を備える。
入出力装置３０３は、ＮＡＮＤメモリ１００に接続されるインタフェース装置である。入出力装置３０３は、例えば、ＮＡＮＤメモリ１００が備えるＩ／Ｏ信号線および制御信号線に接続される。また、入出力装置３０３は、特に、セレクタ２５０および外部入力端子２６０に接続されており、セレクタ２５０の切り替えや外部入力端子２６０へのデジタル値の入力を実施することが可能である。
なお、図８に例示されるように、入出力装置３０３は複数のＮＡＮＤメモリ１００が接続されてもよい。
記憶装置３０２は、ＲＯＭ（Read Only Memory）、フラッシュメモリ、ＨＤＤ（Hard Disk Drive）、ＳＤカード等の不揮発性の記憶媒体、およびＲＡＭ（Random Access Memory）、レジスタ等の揮発性の記憶媒体を含む。そして、記憶装置３０２には、プロセッサ３０１が実行する検査プログラム３０４が予め格納される。
プロセッサ３０１は、例えばＣＰＵ（Central Processing Unit）である。プロセッサ３０１は、記憶装置３０２に格納された検査プログラム３０４を実行することによって、実施形態の検査方法を実施することができる。
図９は、実施形態の検査方法の一例を説明するフローチャートである。なお、この例においては、温度を最小値Ｔｍｉｎから最大値Ｔｍａｘまで変化させて検査を行う場合と同等の結果を得るための方法について説明する。
まず、検査装置３００は、セレクタ２５０を操作することによって、外部入力端子２６０からの入力を第１演算回路２３０および第２演算回路２４０に接続する（Ｓ１０１）。
そして、検査装置３００は、Ｔｍｉｎを模擬的な検査温度Ｔｔｅｓｔとして設定し（Ｓ１０２）、Ｔｔｅｓｔに対応した模擬的なＴＥＭＰＣＯＤＥであるＴＥＭＰＣＯＤＥ′を生成する（Ｓ１０３）。
例えば、検査装置３００は、温度とＴＥＭＰＣＯＤＥとの対応関係を示すデータを測定または計算などによって予め取得しておき、当該データに基づいてＴＥＭＰＣＯＤＥ′を求める。別の例では、検査装置３００は、都度、ＴＥＭＰＣＯＤＥ′を演算する。検査装置３００は、任意の方法でＴＥＭＰＣＯＤＥ′を生成することができる。
検査装置３００は、生成したＴＥＭＰＣＯＤＥ′を外部入力端子２６０に入力する（Ｓ１０４）。
続いて、検査装置３００は、ＮＡＮＤメモリ１００に対し、データのイレース、データの書き込み、およびデータの読み出しをこの順番で実施する（Ｓ１０５）。例えば、検査装置３００は、Ｉ／Ｏ信号線および制御信号線を制御することによって、これらの処理を実施することができる。
続いて、検査装置３００は、リードされたデータに対し、エラー検出を実施する（Ｓ１０６）。検査装置３００は、検出されたエラービットの数（Fail Bit Count : FBC）を所定サイズの記憶領域（例えばページ）毎に集計し、Ｔｔｅｓｔと対応付けて記憶装置３０２に格納する。
続いて、検査装置３００は、Ｔｔｅｓｔを所定の刻み幅ｄＴ（例えば１度）だけ増加させ（Ｓ１０７）、ＴｔｅｓｔがＴｍａｘを超えたか否かを判定する（Ｓ１０８）。ＴｔｅｓｔがＴｍａｘを超えていないと判定された場合（Ｓ１０８、Ｎｏ）、Ｓ１０３に制御が移行する。
ＴｔｅｓｔがＴｍａｘを超えたと判定された場合（Ｓ１０８、Ｙｅｓ）、検査装置３００は、セレクタ２５０を操作して、セレクタ２５０を操作して、ＡＤＣ２０１の出力を第１演算回路２３０および第２演算回路２４０に接続し（Ｓ１０９）、実施形態の検査が終了する。
開発者は、Ｔｔｅｓｔ毎に得られたFBCに基づき、補正回路１１３が正しく機能しているか否かを判定する。
図１０は、実施形態の検査方法によって得られた検査結果の一例を説明するための図である。本図は、Ｔｔｅｓｔを２０度（摂氏）から２４度（摂氏）まで１度毎に変化させた場合における、各温度での検査結果を示している。各温度のグラフにおいて、縦軸は、ばらつきを示しており、横軸は、ページ毎のエラー検出数（ＦＢＣ）を示している。なお、σは標準偏差である。
また、各グラフにおいて、丸いドットは、電圧ＶＢＬＣが５０ｍＶ刻みで変化するように補正回路１１３が構成された場合の検査結果を示している。
この検査結果によれば、Ｔｔｅｓｔが２０度（摂氏）、２１度（摂氏）、２３度（摂氏）、２４度（摂氏）である場合には、エラー発生数の分布がそれぞれ類似しているが、Ｔｔｅｓｔが２２度（摂氏）である場合、Ｔｔｅｓｔが他の値である場合に比べてエラーの発生数が突出して多くなっていることが読み取れる。
Ｔｔｅｓｔが２２度（摂氏）でエラーの発生数が急増することは、電圧ＶＢＬＣが２２度（摂氏）において急激に変動することに起因する（図７参照）。そこで、補正回路１１３に対し第２演算回路２４０のビット幅を増加させるなどの改良を行い、図１１に例示されるように、電圧ＶＢＬＣが１２．５ｍＶの刻み幅で変化するようにした。そして、図１０に例示される検査を再び実行した。
図１０の白抜き三角形のドットは、補正回路１１３の改良後に実施した検査の結果を示している。これによれば、改良によって、特定温度（２２度（摂氏））におけるエラー発生数の急増が解消され、検査した全ての温度においてエラー発生数の分布がそれぞれ類似した結果が得られた。
以上述べたように、実施形態の半導体集積回路としてのＮＡＮＤメモリ１００は、温度に対応した電圧ＶＴＡＰを生成する温度センサ回路２００と、電圧ＶＴＡＰをデジタル値に変換するＡＤＣ２０１と、外部からデジタル値が入力される外部入力端子２６０と、ＡＤＣ２０１が出力したデジタル値（ＴＥＭＰＣＯＤＥ）および外部入力端子２６０に入力されたデジタル値（ＴＥＭＰＣＯＤＥ′）のうちの一を選択するセレクタ２５０と、セレクタ２５０によって選択されたデジタル値に基づいて電圧ＶＣＧＲＶや電圧ＶＢＬＣを生成するＶＣＧＲＶ生成回路２１０、ＶＢＬＣ生成回路２２０、第１演算回路２３０、および第２演算回路２４０を備える。
即ち、ＮＡＮＤメモリ１００は、ＴＥＭＰＣＯＤＥを模擬したＴＥＭＰＣＯＤＥ′の入力が可能に構成され、ＴＥＭＰＣＯＤＥ′に応じて各種内部電圧（ＶＣＧＲＶ、ＶＢＬＣ）を補正することが可能である。よって、ＮＡＮＤメモリ１００の検査の際、各設定温度においてＴＥＭＰＣＯＤＥが安定するまで待つことが不要となるので、検査に要する時間を短縮できる。
また、第１演算回路２３０および第２演算回路２４０は、ＴＥＭＰＣＯＤＥまたはＴＥＭＰＣＯＤＥ′に基づいてデジタル演算を行う。そして、ＶＣＧＲＶ生成回路２１０、ＶＢＬＣ生成回路２２０は、当該デジタル演算の結果に基づいて電圧ＶＣＧＲＶや電圧ＶＢＬＣを生成する。
よって、デジタル演算の演算結果のビット幅に起因した電圧ＶＣＧＲＶまたは電圧ＶＢＬＣの刻み幅が適切であるか否かを、上記した検査によって迅速に判定することが可能になる。
上記した実施形態の説明では、補正回路１１３は、メモリセルＭＣに対するアクセスに要する各種の内部電圧を生成する。
具体的には、例えば、補正回路１１３は、温度に応じて補正された電圧ＶＣＧＲＶを生成する。ロウデコーダ１１０は、電圧ＶＣＧＲＶをメモリセルＭＣｓｅｌのゲートに印加する。
よって、上述した検査によって、電圧ＶＣＧＲＶが適切に温度補正されているか否かを迅速に判定することが可能である。
また、補正回路１１３は、温度に応じて補正された電圧ＶＢＬＣを生成する。センスアンプＳＡは、トランジスタＭ２のゲートに電圧ＶＢＬＣを印加することによって、ビット線ＢＬｓｅｌの電圧を所定値にクランプする。
よって、上述した検査によって、電圧ＶＢＬＣが適切に温度補正されているか否かを迅速に判定することが可能である。
また、補正回路１１３は、セレクタ２５０によって選択されたデジタル値に対してデジタル演算を行う第１演算回路２３０と、第１演算回路２３０によって得られたデジタル値に基づいて電圧ＶＣＧＲＶを生成するアナログ回路であるＶＣＧＲＶ生成回路２１０を備える。また、補正回路１１３は、セレクタ２５０によって選択されたデジタル値に対してデジタル演算を行う第２演算回路２４０と、第２演算回路２４０によって得られたデジタル値に基づいて電圧ＶＢＬＣを生成するアナログ回路であるＶＢＬＣ生成回路２２０を備える。そして、ロウデコーダ１１０およびセンスアンプＳＡは、協働して、トランジスタＭ２のゲートに電圧ＶＢＬＣを印加することによってビット線ＢＬｓｅｌの電圧を所定値にクランプするとともに、メモリセルＭＣｓｅｌのゲートに電圧ＶＣＧＲＶを印加する。
よって、上述した検査によって、デジタル演算の演算結果のビット幅に起因した電圧ＶＣＧＲＶおよび電圧ＶＢＬＣの刻み幅の組み合わせが適切であるか否かを迅速に判定することが可能である。
また、実施形態の検査方法は、セレクタ２５０に外部入力端子２６０からの入力を選択するようにセレクタ２５０を設定するステップ（Ｓ１０１）と、外部入力端子２６０にＴＥＭＰＣＰＤＥ′を入力して半導体集積回路としてのＮＡＮＤメモリ１００の動作を検証するステップ（Ｓ１０４〜Ｓ１０６）と、ＴＥＭＰＣＰＤＥ′を変更して再びＮＡＮＤメモリ１００の動作を検証するステップ（Ｓ１０７、Ｓ１０４〜Ｓ１０６）と、を備える。
検査にＴＥＭＰＣＯＤＥを用いる場合には、各設定温度においてＴＥＭＰＣＯＤＥの値が安定するまで以降の処理を待つ必要がある。これに対し、実施形態では、ＴＥＭＰＣＯＤＥに相当するＴＥＭＰＣＯＤＥ′に応じて各種内部電圧を生成させることができるので、検査に要する時間を短縮することができる。
また、Ｓ１０３〜Ｓ１０８の各ループは、半導体集積回路としてのＮＡＮＤメモリ１００の動作を検証する処理として、ＮＡＮＤメモリにデータをライトして当該データをリードするステップ（Ｓ１０５）と、当該リードされたデータに含まれるエラービットの数をカウントするステップ（Ｓ１０６）と、を含む。
よって、エラービットの数がどの温度に対しても一律に小さくなっているか否かを迅速に検査することが可能となる。
なお、以上では、実施形態の技術をＮＡＮＤメモリに適用した場合について説明した。実施形態の技術は、温度に対応した第１電圧を生成し、当該電圧をデジタル値に変換し、当該デジタル値に応じた第２電圧を生成する補正回路を有する任意の半導体集積回路に適用することが可能である。例えば、実施形態の技術は、ＣＰＵに適用できる。また、実施形態の技術は、ＮＯＲ型のフラッシュメモリ、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＭ（Phase Change Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、またはＳＲＡＭ（Static Random Access Memory）など、ＮＡＮＤメモリ以外の種類のメモリにも適用できる。
また、以上では、温度補正される内部電圧として、電圧ＶＣＧＲＶおよび電圧ＶＢＬＣを挙げた。温度補正される内部電圧は、これらに限定されない。例えば、補正回路１１３は、ソース線ＣＥＬＳＲＣの電圧を温度補正するよう構成されてもよい。
また、以上に述べた検査方法では、半導体集積回路としてのＮＡＮＤメモリ１００の動作を検証する処理の一例として、エラービットの数のカウントを実施した。半導体集積回路としてのＮＡＮＤメモリ１００の動作を検証する処理はこれに限定されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００ ＮＡＮＤメモリ、１０１ Ｉ／Ｏ信号処理回路、１０２ 制御信号処理回路、１０３ メモリコントローラ、１０４ コマンドレジスタ、１０５ アドレスレジスタ、１０６ データレジスタ、１０７ メモリセルアレイ、１０８ カラムデコーダ、１０９ センスアンプブロック、１１０ ロウデコーダ、１１１ メモリドライバ、１１２ 電圧生成回路、１１３ 補正回路、２００ 温度センサ回路、２０１ アナログ−デジタルコンバータ、２１０ ＶＣＧＲＶ生成回路、２２０ ＶＢＬＣ生成回路、２３０ 第１演算回路、２４０ 第２演算回路、２５０ セレクタ、２６０ 外部入力端子、３００ 検査装置、３０１ プロセッサ、３０２ 記憶装置、３０３ 入出力装置、３０４ 検査プログラム、１０９０ ラッチ＆センスアンプ。

Claims (10)

  1. 温度に対応した第１電圧を生成する第１回路と、
    前記第１電圧を第１デジタル値に変換するアナログデジタルコンバータと、
    外部から第２デジタル値が入力される外部入力端子と、
    前記第１デジタル値および前記第２デジタル値のうちの一を選択するセレクタと、
    前記セレクタによって選択されたデジタル値である第３デジタル値に基づいて第２電圧を生成する第２回路と、
    を備えた半導体集積回路。
  2. 前記第２回路は、
    前記第３デジタル値に対してデジタル演算を行う第３回路と、
    前記デジタル演算によって得られた第４デジタル値に基づいて前記第２電圧を生成するアナログ回路である第４回路と、
    を備えた請求項１に記載の半導体集積回路。
  3. しきい値電圧がデータに対応したステートに制御されるメモリセルである第１トランジスタをさらに備え、
    前記第２電圧は、前記第１トランジスタへのアクセスに使用される電圧である、
    請求項１に記載の半導体集積回路。
  4. 前記ステートを判定する際に前記第１トランジスタのゲートに前記第２電圧を印加する第３回路をさらに備えた請求項３に記載の半導体集積回路。
  5. 前記第１トランジスタが接続されたビット線と、
    前記ビット線に接続された第２トランジスタと、
    前記ステートを判定する際に前記第２トランジスタのゲートに前記第２電圧を印加することによって前記ビット線の電圧を所定値にクランプする第３回路と、
    をさらに備えた請求項３に記載の半導体集積回路。
  6. 前記第２電圧は、第３電圧および第４電圧を含み、
    前記第２回路は、
    前記第３デジタル値に対して第１デジタル演算を行う第３回路と、
    前記第１デジタル演算によって得られた第４デジタル値に基づいて前記第３電圧を生成するアナログ回路である第４回路と、
    前記第３デジタル値に対して第２デジタル演算を行う第５回路と、
    前記第２デジタル演算によって得られた第５デジタル値に基づいて前記第４電圧を生成するアナログ回路である第６回路と、
    を含み、
    前記第１トランジスタが接続されたビット線と、
    前記ビット線に接続された第２トランジスタと、
    前記ステートを判定する際に前記第２トランジスタのゲートに前記第４電圧を印加することによって前記ビット線の電圧を所定値にクランプするとともに、前記第１トランジスタのゲートに前記第３電圧を印加する第７回路と、
    をさらに備えた請求項３に記載の半導体集積回路。
  7. 温度に対応した第１電圧を生成する第１回路と、前記第１電圧を第１デジタル値に変換するアナログデジタルコンバータと、外部から第２デジタル値が入力される外部入力端子と、前記第１デジタル値および前記第２デジタル値のうちの一を選択するセレクタと、前記セレクタによって選択されたデジタル値である第３デジタル値に基づいて第２電圧を生成する第２回路と、を備えた半導体集積回路を検査する検査方法であって、
    前記セレクタが前記第２デジタル値を選択するように前記セレクタを設定する第１ステップと、
    前記第２デジタル値を入力して前記半導体集積回路の動作を検証する第２ステップと、
    前記第２ステップの後、前記第２デジタル値を変更して前記半導体集積回路の動作を再び測定する第３ステップと、
    を含んだ検査方法。
  8. 前記半導体集積回路は、しきい値電圧がデータに対応したステートに制御されるメモリセルトランジスタを備えた半導体記憶装置であって、
    前記第２電圧は、リードの際に前記ステートを判定するために前記メモリセルトランジスタのゲートに印加される判定電圧であって、
    前記第２ステップおよび前記第３ステップのそれぞれは、
    前記半導体記憶装置にデータをライトして前記半導体記憶装置から前記データをリードする第４ステップと、
    前記リードされたデータに含まれるエラーをカウントする第５ステップと、
    をさらに含んだ請求項７に記載の検査方法。
  9. 前記半導体集積回路は、しきい値電圧がデータに対応したステートに制御されるメモリセルトランジスタを備えた半導体記憶装置であって、
    前記第２電圧は、リードの際に前記メモリセルトランジスタが接続されたビット線の電圧を所定値にクランプする電圧であって、
    前記第２ステップおよび前記第３ステップのそれぞれは、
    前記半導体記憶装置にデータをライトして前記半導体記憶装置から前記データをリードする第４ステップと、
    前記リードされたデータに含まれるエラーをカウントする第５ステップと、
    をさらに含んだ請求項７に記載の検査方法。
  10. 前記半導体集積回路は、しきい値電圧がデータに対応したステートに制御されるメモリセルトランジスタを備えた半導体記憶装置であって、
    前記第２電圧は、リードの際に前記メモリセルトランジスタが接続されたビット線の電圧を所定値にクランプする第３電圧と、前記リードの際に前記ステートを判定するために前記メモリセルトランジスタのゲートに印加される第４電圧と、を含み、
    前記第２ステップおよび前記第３ステップのそれぞれは、
    前記半導体記憶装置にデータをライトして前記半導体記憶装置から前記データをリードする第４ステップと、
    前記リードされたデータに含まれるエラーをカウントする第５ステップと、
    をさらに含んだ請求項７に記載の検査方法。
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