JP2019207998A - 半導体モジュール - Google Patents

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Abstract

【課題】封止樹脂とダイパッドフレームとの間の密着性を向上する。【解決手段】半導体モジュール１００は、ダイパッドフレームＤＦと、ダイパッドフレームの上面に配置され、上面に第１電極が設けられ、且つ、下面に第２電極が設けられた半導体チップＣＸと、半導体チップの第２電極とダイパッドフレームの上面との間に位置し、半導体チップの第２電極とダイパッドフレームの上面とを電気的に接続するダイパッド用導電性接続部材Ａ２と、半導体チップ、ダイパッドフレーム及びダイパッド用導電性接続部材を封止する封止樹脂と、を備える。【選択図】図６

Description

本発明は、半導体モジュールに関する。
従来、半導体チップと、この半導体チップにボンディングワイヤにより電気的に接続されたリードフレームと、半導体チップとリードフレームとを封止する封止樹脂と、半導体チップに接着材等で接合されたダイパッドフレームと、を備えた半導体モジュールが知られている（例えば、特開平０６−２６０５７２、特開２００８−３１１３６６等参照）。
このような、半導体モジュールでは、ダイパッドフレームの端部に突起部を設けることで、封止樹脂と当該ダイパッドフレームとの間の密着性を向上させている。
しかしながら、このような半導体モジュールでは、半導体チップが配置されるダイパッドフレームＤＦの端部において、封止樹脂ＨのクラックＫや剥離が発生する問題がある（図１４、図１５）。
そこで、本発明は、ダイパッドフレームの端部近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる半導体モジュールを提供することを目的とする。
本発明の一態様に係る実施形態に従った半導体モジュールは、
ダイパッドフレームと、
前記ダイパッドフレームの上面のチップ領域に配置され、上面に第１電極が設けられ且つ下面に第２電極が設けられた半導体チップと、
前記半導体チップの前記第２電極と前記ダイパッドフレームの上面との間に位置し、前記半導体チップの前記第２電極と前記ダイパッドフレームの上面とを電気的に接続するダイパッド用導電性接続部材と、
前記半導体チップ、前記ダイパッドフレーム、及び、前記ダイパッド用導電性接続部材を封止する封止樹脂と、を備え、
前記ダイパッドフレームは、
前記ダイパッドフレームの本体の端部の上側に設けられ且つ前記ダイパッドフレームの前記本体の上面から前記ダイパッドフレームの前記本体の上面と平行な方向に延在し、前記封止樹脂との密着性を向上するための突起部を、有し、
前記突起部の先端には、前記突起部の上面よりも部分的に上方に位置する係止部が設けられている
ことを特徴とする。
前記半導体モジュールにおいて、
前記半導体チップの上面に配置された第１のクリップフレームと、
前記半導体チップの前記第１電極と前記第１のクリップフレームの下面との間に位置し、前記半導体チップの前記第１電極と前記第１のクリップフレームの下面とを電気的に接続する第１のクリップ用導電性接続部材と、をさらに備える
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部は、前記突起部の先端の上面から上方に突出する段差を有する
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部は、前記突起部の先端の上面から上方に段階的に突出する複数の段差を有する
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の上部の高さは、前記ダイパッド用導電性接続部材の流れ止めをするように、前記ダイパッド用導電性接続部材の上部の高さよりも、高くなっている
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部が延在する前記方向において、前記係止部の長さは、前記突起部のうち前記係止部を除く部分の長さよりも、短い
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部は、前記ダイパッドフレームの前記本体の上面の端部の周囲に沿って、連続的に設けられている
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の端部は、矩形の形状、又は、湾曲した形状を有する
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部は、前記突起部の先端を上方に押圧することで形成されている
ことを特徴とする。
前記半導体モジュールにおいて、
前記封止樹脂の線膨張係数は、前記ダイパッドフレームの線膨張係数よりも、小さく、且つ、前記半導体チップの線膨張係数よりも、大きい
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部は、前記突起部の先端を上方に複数回押圧することで形成されている
ことを特徴とする。
前記半導体モジュールにおいて、
前記半導体チップは、
上面に前記第１電極よりも上面の面積が小さい第３電極が設けられている
ことを特徴とする。
前記半導体モジュールにおいて、
前記半導体チップの上面に前記第１のクリップフレームと隣接して配置され、前記第１のクリップフレームよりも上面の面積が小さい第２のクリップフレームと、
前記半導体チップの前記第３電極と前記第２のクリップフレームの下面とを電気的に接続する第２のクリップ用導電性接続部材と、をさらに備える
ことを特徴とする。
前記半導体モジュールにおいて、
前記第１のクリップ用導電性接続部材、第２のクリップ用導電性接続部材、及びダイパッド用導電性接続部材は、はんだ部材である
ことを特徴とする。
前記半導体モジュールにおいて、
前記半導体チップは、ＭＯＳトランジスタであり、
前記第１電極は、前記ＭＯＳトランジスタのソース電極であり、
前記第２電極は、前記ＭＯＳトランジスタのドレイン電極であり、前記第３電極は、前記ＭＯＳトランジスタのゲート電極である
ことを特徴とする。
前記半導体モジュールにおいて、
前記ダイパッドフレームの前記突起部は、前記突起部Ｔの上面に、前記ダイパッドフレームの前記本体の端部に沿って延在するように、レーザ照射により形成された１つ又は複数のレーザ溝が設けられている
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部の上面に前記レーザ溝が延在する長さ方向に垂直な前記レーザ溝の断面形状は、Ｖ字形状またはＵ字形状を有し、
前記レーザ溝のうち第１のレーザ溝の底は、前記第１のレーザ溝の幅の中心よりも前記半導体チップが配置されるチップ領域側に偏って位置している
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部の上面の前記第１のレーザ溝が形成される溝領域に対する前記レーザ照射の方向は、前記突起部Ｔの上面の前記溝領域を通る垂直線から、前記係止部側に、傾いている
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部の上面の前記レーザ溝が延在する長さ方向に垂直な前記レーザ溝の断面形状は、Ｖ字形状またはＵ字形状を有し、前記レーザ溝のうち第２のレーザ溝の底は、前記第２のレーザ溝の幅の中心よりも前記係止部側に偏って位置している
ことを特徴とする。
前記半導体モジュールにおいて、
前記突起部の上面の前記第２のレーザ溝が形成される溝領域に対する前記レーザ照射の方向は、前記突起部の上面の前記溝領域を通る垂直線から、前記半導体チップが配置されるチップ領域側に、傾いている
ことを特徴とする。
前記半導体モジュールにおいて、
前記レーザ照射によって、前記レーザ溝の内面および前記レーザ溝の周縁部が粗面化され、前記ダイパッドフレームの上面において、前記ダイパッド用導電性接続部材の濡れ広がりを抑制するようになっている
ことを特徴とする。
前記半導体モジュールにおいて、
前記ダイパッドフレームは、第１の辺、一端が前記第１の辺の一端に交わる第２の辺、一端が前記第１の辺の他端に一端が交わる第３の辺、及び、一端が前記第２の辺の他端に交わり且つ他端が前記第３の辺に交わる第４の辺を有し、
前記突起部及び前記係止部は、前記第１、第２、及び第３の辺に沿った領域に形成されており、且つ、前記第４の辺に沿った領域には形成されておらず、
前記ダイパッドフレームの上面の前記第４の辺に沿った前記領域には、前記本体を貫通し、前記封止樹脂との密着性を向上するための貫通孔が形成されており、
前記突起部の上面に、前記ダイパッドフレームの前記第１、第２、及び第３の辺に沿って延在するように、レーザ照射により形成された前記レーザ溝が設けられており、
前記第４の辺に沿って、前記貫通孔が形成された前記領域と前記チップ領域との間に、レーザ照射により形成された１つ又は複数の追加レーザ溝が設けられている
ことを特徴とする。
前記半導体モジュールにおいて、
前記レーザ溝は、前記ダイパッドフレームの前記第１、第２、及び第３の辺に沿って連続的に設けられており、
前記追加レーザ溝の本数は、前記レーザ溝の本数よりも、多い
ことを特徴とする。
前記半導体モジュールにおいて、
前記レーザ溝と前記追加レーザ溝とが連通し、前記半導体チップが配置される前記ダイパッドフレームのチップ領域の外周を囲むように、形成されている
ことを特徴とする。
前記半導体モジュールにおいて、
前記ダイパッドフレームを構成する導電性金属材料は、銅材、又は、銅材にＳｎ、Ｚｎ、Ｆｅ、Ｃｒ、Ｎｉの何れかの異種金属を添加した合金であり、前記ダイパッドフレームの表面はめっき処理されていない
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の下面と前記突起部の下面との間の段差の高さは、前記係止部の上面と前記突起部の上面との間の段差の高さ以上である
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の下面は、前記係止部の端部に向かって上方に傾斜している
ことを特徴とする。
前記半導体モジュールにおいて、
前記第１のクリップフレームの上面の端部には、前記半導体チップの上面から離間するように、前記第１のクリップフレームの上面よりも部分的に上方に位置するクリップ用係止部が設けられており、
前記クリップ用係止部の下面は、前記クリップ用係止部の端部に向かって上方に傾斜している
ことを特徴とする。
前記半導体モジュールにおいて、
前記クリップ用係止部の上面は、前記クリップ用係止部の端部に向かって下方に傾斜している
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の下面に繋がる前記突起部の下面の端部は、湾曲した形状を有する
ことを特徴とする。
前記半導体モジュールにおいて、
前記係止部の下面の端部は、湾曲した形状を有する
ことを特徴とする。
本発明の一態様に係る半導体モジュールは、ダイパッドフレームと、ダイパッドフレームの上面のチップ領域に配置され、上面に第１電極が設けられ且つ下面に第２電極が設けられた半導体チップと、半導体チップの第２電極とダイパッドフレームの上面との間に位置し、半導体チップの第２電極とダイパッドフレームの上面とを電気的に接続するダイパッド用導電性接続部材と、半導体チップ、ダイパッドフレーム、及び、ダイパッド用導電性接続部材を封止する封止樹脂と、を備える。
そして、ダイパッドフレームは、ダイパッドフレームの端部の上側に設けられ且つダイパッドフレームの上面からダイパッドフレームの上面と平行な方向に延在し、封止樹脂との密着性を向上するための突起部を、有し、突起部の先端には、当該突起部の上面よりも部分的に上方に位置する係止部が設けられている。
これにより、ダイパッドフレームの突起部の先端の係止部が、ダイパッド用導電性接続部材を堰き止めることができる。
さらに、ダイパッドフレームの突起部の先端近傍において、当該係止部が、封止樹脂の収縮を抑えることで、当該封止樹脂のクラックの発生や剥離を抑制することができる。
このように、本発明の半導体モジュールによれば、ダイパッドフレームの端部の近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる。
図１は、実施例１に係る半導体モジュール１００の構成の外観の一例を示す上面図である。 図２は、図１に示す半導体モジュール１００の構成の外観の一例を示す下面図である。 図３は、図１に示す半導体モジュール１００の構成の外観の一例を示す第１の方向Ｄ１の反対から見た側面図である。 図４は、図１に示す半導体モジュール１００の構成の外観の一例を示す第２の方向Ｄ２から見た側面図である。 図５は、図１に示す半導体モジュール１００の構成の外観の一例を示す第１の方向Ｄ１から見た側面図である。 図６は、図１に示す半導体モジュール１００の内部の構成の一例を示す上面図である。 図７は、図６に示す半導体モジュールのＮ−Ｎ線に沿った断面の一例を示す断面図である。 図８は、図６に示す半導体モジュールのＮ−Ｎ線に沿った断面の他の例を示す断面図である。 図９は、実施例２に係る半導体モジュールの断面の一例を示す断面図である。 図１０は、実施例２に係る半導体モジュールの断面の他の例を示す断面図である。 図１１は、実施例２に係る半導体モジュールのダイパッドフレームＤＦの上面の構成の一例を示す上面図である。 図１２は、レーザ照射によりダイパッドフレームＤＦの突起部Ｔの上面にレーザ溝ＬＭを形成する工程の一例を示すダイパッドフレームＤＦの断面図である。 図１３は、レーザ照射によりダイパッドフレームＤＦの突起部Ｔの上面に第１、第２のレーザ溝ＬＭａ、ＬＭｂを形成する工程の一例を示すダイパッドフレームＤＦの断面図である。 図１４は、従来の半導体モジュールの構成の一例を示す下面図である。 図１５は、図１４に示す従来の半導体モジュールのＮ−Ｎ線に沿った断面の一例を示す図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
図１は、実施例１に係る半導体モジュール１００の構成の外観の一例を示す上面図である。また、図２は、図１に示す半導体モジュール１００の構成の外観の一例を示す下面図である。また、図３は、図１に示す半導体モジュール１００の構成の外観の一例を示す第１の方向Ｄ１の反対から見た側面図である。また、図４は、図１に示す半導体モジュール１００の構成の外観の一例を示す第２の方向Ｄ２から見た側面図である。また、図５は、図１に示す半導体モジュール１００の構成の外観の一例を示す第１の方向Ｄ１から見た側面図である。また、図６は、図１に示す半導体モジュール１００の内部の構成の一例を示す上面図である。また、図７は、図６に示す半導体モジュールのＮ−Ｎ線に沿った断面の一例を示す断面図である。また、図８は、図６に示す半導体モジュールのＮ−Ｎ線に沿った断面の他の例を示す断面図である。なお、図６において、封止部材Ａは透視されるように表記されている。
ここで、例えば、図１ないし図８に示すように、実施例１に係る半導体モジュール１００は、ダイパッドフレーム（リードフレーム）ＤＦと、半導体チップＣＸと、ダイパッド用導電性接続部材Ａ２と、封止樹脂Ｈと、第１のクリップフレームＣＦ１と、第１のクリップ用導電性接続部材Ａ１と、第２のクリップフレームＣＦ２と、第２のクリップ用導電性接続部材Ａ３と、を備える。
本実施例では、この半導体モジュール１００は、３端子の半導体装置（ＭＯＳトランジスタ）として機能するようになっている。
そして、半導体チップＣＸは、ダイパッドフレームＤＦの上面のチップ領域ＣＸａに配置されている。
この半導体チップＣＸは、上面に第１電極（ソース電極）Ｓが設けられ且つ下面に第２電極（ドレイン電極）Ｄが設けられている。さらに、この半導体チップＣＸは、上面に第１電極Ｓよりも上面の面積が小さい第３電極（ゲート電極）Ｇが設けられている。
なお、この半導体チップＣＸは、本実施例では、例えば、ＭＯＳトランジスタである。この場合、第１電極Ｓは、当該ＭＯＳトランジスタのソース電極である。そして、第２電極Ｄは、当該ＭＯＳトランジスタのドレイン電極である。また、第３電極Ｇは、当該ＭＯＳトランジスタのゲート電極である。
また、ダイパッド用導電性接続部材Ａ２は、半導体チップＣＸの第２電極ＤとダイパッドフレームＤＦの上面との間に位置している。
このダイパッド用導電性接続部材Ａ２は、半導体チップＣＸの第２電極ＤとダイパッドフレームＤＦの上面とを電気的に接続するようになっている。
このダイパッド用導電性接続部材Ａ２は、例えば、はんだ部材である。
また、第１のクリップフレームＣＦ１は、例えば、図６、図７に示すように、半導体チップＣＸの上面に配置されている。
この第１のクリップフレームＣＦ１は、例えば、図１ないし図６に示すように、封止樹脂Ｈから突出した端子ＣＦ１ａ、ＣＦ１ｂ、ＣＦ１ｃを有する。
また、第１のクリップフレームＣＦ１の上面の端部には、半導体チップＣＸの上面から離間するように、第１のクリップフレームＣＦ１の上面ＣＦ１Ｅよりも部分的に上方に位置するクリップ用係止部ＤＹが設けられている。なお、このクリップ用係止部ＤＹの端部Ｄａは、矩形の形状、又は、湾曲した形状を有するようにしてもよい。
このクリップ用係止部ＤＹにより、第１のクリップフレームＣＦ１の端部の近傍における封止樹脂Ｈが、モールドロックされるようになっている。
また、第１のクリップフレームＣＦ１は、例えば、図６に示すように、上方からの押圧により下方に突出した４個の凸部（ダボ部）ＣＦ１Ｄを有する。この４個の凸部ＣＦ１Ｄが、例えば、半導体チップＣＸの上面の第１電極（ソース電極）Ｓに、直接もしくは第１のクリップ用導電性接続部材Ａ１を介して接触するようになっている。
また、第１のクリップ用導電性接続部材Ａ１は、例えば、図７、図８に示すように、半導体チップＣＸの第１電極Ｓと第１のクリップフレームＣＦ１の下面との間に位置している。
そして、この第１のクリップ用導電性接続部材Ａ１は、半導体チップＣＸの第１電極Ｓと第１のクリップフレームＣＦ１の下面とを電気的に接続するようになっている。
なお、この第１のクリップ用導電性接続部材Ａ１は、例えば、はんだ部材である。
また、第２のクリップフレームＣＦ２は、半導体チップＣＸの上面に第１のクリップフレームＣＦ１と隣接して配置されている。
この第２のクリップフレームＣＦ２は、封止樹脂Ｈから突出している端子ＣＦ２ａを有する。
この第２のクリップフレームＣＦ２は、第１のクリップフレームＣＦ１よりも上面の面積が小さくなっている。
また、第２のクリップ用導電性接続部材Ａ３は、半導体チップＣＸの第３電極Ｇと第２のクリップフレームＣＦ２の下面とを電気的に接続するようになっている。
この第２のクリップ用導電性接続部材Ａ３は、例えば、はんだ部材である。
また、封止樹脂Ｈは、半導体チップＣＸ、ダイパッドフレームＤＦ、第１のクリップフレームＣＦ１、第１のクリップ用導電性接続部材Ａ１、第２のクリップフレームＣＦ２、第２のクリップ用導電性接続部材Ａ３、及び、ダイパッド用導電性接続部材Ａ２を、封止するようになっている。
なお、この封止樹脂Ｈの線膨張係数は、例えば、ダイパッドフレームＤＦの線膨張係数よりも、小さく、且つ、半導体チップＣＸの線膨張係数よりも、大きくなるように設定されている。
ここで、ダイパッドフレーム（リードフレーム）ＤＦは、例えば、図６に示すように、第１の辺ＤＦ１、一端がこの第１の辺ＤＦ１の一端に交わる第２の辺ＤＦ２、一端が第１の辺ＤＦ１の他端に一端が交わる第３の辺ＤＦ３、及び、一端が第２の辺ＤＦ２の他端に交わり且つ他端が第３の辺ＤＦ３に交わる第４の辺ＤＦを有する。
すなわち、このダイパッドフレームＤＦは、略矩形の形状を有する。
このダイパッドフレームＤＦは、封止樹脂Ｈとの密着性を向上するための突起部Ｔを、有する。
そして、当該突起部Ｔは、例えば、図６、図７に示すように、ダイパッドフレームＤＦの本体Ｂの端部Ｂａの上側に設けられ且つダイパッドフレームＤＦの本体Ｂの上面からダイパッドフレームＤＦの本体Ｂの上面と平行な方向（例えば第２の方向Ｄ２）に延在している。
この突起部Ｔの当該構成により、ダイパッドフレームＤＦと封止樹脂Ｈとの密着性を向上することができるようになっている。
ここで、突起部Ｔの先端には、突起部Ｔの上面よりも部分的に上方に位置する係止部Ｕが設けられている。
当該係止部Ｕは、例えば、図７に示すように、突起部Ｔの先端Ｔａの上面から上方に突出する段差Ｕｂを有する。さらに、当該係止部Ｕは、下面に、先端に向かって上方に変化する段差Ｕｃを有するようにしてもよい。
これにより、突起部Ｔの先端の上面近傍における封止樹脂Ｈを係止して、モールドロックすることができる。
なお、当該係止部Ｕの段差Ｕｂは、例えば、突起部Ｔの先端を上方に押圧（プレス）することで形成される。
なお、当該係止部Ｕは、例えば、図８に示すように、突起部Ｔの先端Ｔａの上面から上方に段階的（階段状）に突出する複数（２段以上）の段差Ｕｂを有するようにしてもよい。さらに、当該係止部Ｕは、下面に、先端に向かって上方に階段状に設けられた複数（２段以上）の段差Ｕｃを有するようにしてもよい。
これにより、突起部Ｔの先端の上面近傍における封止樹脂Ｈを、当該突起部Ｔの先端の上面から上方に段階的（階段状）に突出する複数（２段以上）の段差Ｕｂにより係止して、確実にモールドロックすることができる。
なお、当該係止部Ｕの段差Ｕｂは、例えば、突起部Ｔの先端を上方に複数回押圧（プレス）することで形成される。
また、係止部Ｕの上部の高さは、例えば、図７、図８に示すように、ダイパッド用導電性接続部材Ａ２の流れ止めをするように、ダイパッド用導電性接続部材Ａ２の上部の高さよりも、高くなるように設定してもよい。
また、例えば、図７、図８に示すように、突起部Ｔが延在する方向（例えば第２の方向Ｄ２）において、係止部Ｕの長さは、突起部Ｔのうち係止部Ｕを除く部分の長さよりも、短くなるように設定されている。なお、必要に応じて、係止部Ｕの長さは、突起部Ｔのうち係止部Ｕを除く部分の長さ以上になるように設定されていてもよい。
なお、当該係止部Ｕの端部Ｕａは、例えば、矩形の形状、又は、湾曲した形状を有するようにしてもよい。
なお、ダイパッドフレームＤＦを構成する導電性金属材料は、銅（Ｃｕ）材、又は、銅（Ｃｕ）材にＳｎ、Ｚｎ、Ｆｅ、Ｃｒ、Ｎｉ等の異種金属を添加した合金である。そして、当該ダイパッドフレームＤＦの表面はめっき処理されていないが、必要に応じて当該ダイパッドフレームＤＦの表面はめっき処理されているようにしてもよい。
これにより、ダイパッドフレームＤＦの形成を容易にすることができる。
また、突起部Ｔは、例えば、図６に示すように、ダイパッドフレームＤＦの本体Ｂの上面の端部Ｂａの周囲に沿って（第１、第２、及び第３の辺ＤＦ１、ＤＦ２、ＤＦ３に沿って）、連続的に設けられている。
また、突起部Ｔ及び係止部Ｕは、図６に示すように、第１、第２、及び第３の辺ＤＦ１、ＤＦ２、ＤＦ３に沿った領域に形成されており、且つ、第４の辺ＤＦ４に沿った領域には形成されていない。
また、図６に示すように、ダイパッドフレームＤＦの上面の第４の辺ＤＦ４に沿った領域には、本体Ｂを貫通し、封止樹脂Ｈとの密着性を向上するための貫通孔Ｚが形成されている。
この貫通孔Ｚ内において、封止樹脂Ｈにより封止される側のダイパッドフレームＤＦの部分は、突起部Ｔの厚さ（ダイパッドフレームＤＦの中心部分の半分の厚さ）と同じ厚さになっている。これにより、ダイパッドフレームＤＦと封止樹脂Ｈとの密着性を向上することができる。
なお、当該係止部Ｕは、例えば、突起部Ｔの厚さと同じ厚さを有するようにしてもよい。
また、係止部Ｕの下面Ｕ１と突起部Ｔの下面Ｔ１との間の段差Ｕｃの高さＵｃｈは、係止部Ｕの上面Ｕ２と突起部Ｔの上面Ｔ２との間の段差Ｕｂの高さＵｂｈ以上であるようにしてもよい（図７）。
なお、係止部Ｕの下面Ｕ１は、当該係止部Ｕの端部に向かって上方に傾斜しているようにしてもよい（図７の領域ＵＲ）。これにより、封止樹脂Ｈの応力を低減することができる。
なお、第１のクリップフレームＣＦ１の上面ＣＦ１Ｅの端部には、半導体チップＣＸの上面から離間するように、第１のクリップフレームＣＦ１の上面ＣＦ１Ｅよりも部分的に上方に位置する当該クリップ用係止部ＤＹが設けられており、当該クリップ用係止部ＤＹの下面ＤＹ１は、クリップ用係止部ＤＹの端部に向かって上方に傾斜しているようにしてもよい（図７の領域ＤＹＲ１）。これにより、クリップ用係止部ＤＹと半導体チップＣＸの下面ＤＹ１との間の絶縁性をさらに向上することができる。
なお、クリップ用係止部ＤＹの上面ＤＹ２は、クリップ用係止部ＤＹの端部に向かって下方に傾斜しているようにしてもよい（図７の領域ＤＹＲ２）。これにより、クリップ用係止部ＤＹの端部における封止樹脂Ｈの応力を低減しつつ、クリップ用係止部ＤＹの端部と封止樹脂Ｈとの密着性を向上することができる。
なお、係止部Ｕの下面Ｕ１に繋がる突起部Ｔの下面の端部Ｔｂ（図７）は、矩形の形状に代えて、湾曲した形状を有するようにしてもよい。これにより、突起部Ｔの端部Ｔｂにおける封止樹脂Ｈの応力を低減することができる。
なお、係止部Ｕの下面Ｕ１の端部Ｕｄ（図７）は、矩形の形状に代えて、湾曲した形状を有するようにしてもよい。これにより、係止部Ｕの端部Ｕｄにおける封止樹脂Ｈの応力を低減することができる。
以上のように、既述のような構成を有する半導体モジュール１００は、ダイパッドフレームＤＦの突起部Ｔの先端の係止部Ｕが、ダイパッド用導電性接続部材を堰き止めることができる。
さらに、ダイパッドフレームの突起部Ｔの先端近傍において、当該係止部Ｕが、封止樹脂の収縮を抑えることで、当該封止樹脂のクラックの発生や剥離を抑制することができる。
すなわち、本実施例１に係る半導体モジュールによれば、ダイパッドフレームの端部の近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる。
本実施例２では、半導体モジュールのダイパッドフレームＤＦの突起部Ｔの上面にレーザ溝が設けられた構成の一例について説明する。
図９は、実施例２に係る半導体モジュールの断面の一例を示す断面図である。また、図１０は、実施例２に係る半導体モジュールの断面の他の例を示す断面図である。また、図１１は、実施例２に係る半導体モジュールのダイパッドフレームＤＦの上面の構成の一例を示す上面図である。また、図１２は、レーザ照射によりダイパッドフレームＤＦの突起部Ｔの上面にレーザ溝ＬＭを形成する工程の一例を示すダイパッドフレームＤＦの断面図である。また、図１３は、レーザ照射によりダイパッドフレームＤＦの突起部Ｔの上面に第１、第２のレーザ溝ＬＭａ、ＬＭｂを形成する工程の一例を示すダイパッドフレームＤＦの断面図である。
なお、図９、図１０の半導体モジュールの断面は、実施例１の図６のＮ−Ｎ線に沿った断面に当該溝が追加されたものである。また、図１１に示す実施例２に係る半導体モジュールのダイパッドフレームＤＦは、実施例１の図１ないし図６に示す半導体モジュール１００に適用される。
例えば、図９ないし図１１に示すように、ダイパッドフレームＤＦの突起部Ｔは、突起部Ｔの上面に、ダイパッドフレームＤＦの本体Ｂの端部Ｂａに沿って延在するように、レーザ照射により形成された１つ又は複数のレーザ溝ＬＭ（ＬＭ１、ＬＭ２、ＬＭ３）が設けられている。
そして、突起部Ｔの上面にレーザ溝ＬＭが延在する長さ方向（例えば、図９、図１０の第１の方向Ｄ１）に垂直なレーザ溝ＬＭの断面形状は、Ｖ字形状を有する。
なお、突起部Ｔの上面にレーザ溝ＬＭが延在する長さ方向（例えば、図９、図１０の第１の方向Ｄ１）に垂直なレーザ溝ＬＭの断面形状は、Ｕ字形状を有するようにしてもよい。
また、ダイパッドフレームＤＦは、例えば、図１１に示すように、第１の辺ＤＦ１、一端がこの第１の辺ＤＦ１の一端に交わる第２の辺ＤＦ２、一端が第１の辺ＤＦ１の他端に一端が交わる第３の辺ＤＦ３、及び、一端が第２の辺ＤＦ２の他端に交わり且つ他端が第３の辺ＤＦ３に交わる第４の辺ＤＦを有する。
すなわち、このダイパッドフレームＤＦは、実施例１と同様に、略矩形の形状を有する。
また、突起部Ｔ及び係止部Ｕは、図１１に示すように、第１、第２、及び第３の辺ＤＦ１、ＤＦ２、ＤＦ３に沿った領域に形成されており、且つ、第４の辺ＤＦ４に沿った領域には形成されていない。
また、図１１に示すように、ダイパッドフレームＤＦの上面の第４の辺ＤＦ４に沿った領域には、本体Ｂを貫通し、封止樹脂Ｈとの密着性を向上するための貫通孔Ｚが形成されている。
特に、本実施例２では、図１１に示すように、突起部Ｔの上面に、ダイパッドフレームＤＦの第１、第２、及び第３の辺Ｆ１、ＤＦ２、ＤＦ３に沿って延在するように、レーザ照射により形成されたレーザ溝ＬＭ（ＬＭ１、ＬＭ２、ＬＭ３）が設けられている。
さらに、本実施例２では、図１１に示す第４の辺ＤＦ４に沿って、貫通孔Ｚが形成された領域とチップ領域ＣＸとの間に、レーザ照射により形成された複数の追加レーザ溝ＬＭ４ａ、ＬＭ４ｂ、ＬＭ４ｃ、ＬＭ４ｄが設けられている。
なお、図１１の例では、追加レーザ溝が４本の場合を示しているが、１〜３本、若しくは、５本以上であってもよい。
また、例えば、図１１に示すように、レーザ溝ＬＭ１、ＬＭ２、ＬＭ３は、ダイパッドフレームＤＦの第１、第２、及び第３の辺ＤＦ１、ＤＦ２、ＤＦ３に沿って連続的に設けられている。
また、例えば、図１１に示すように、追加レーザ溝ＬＭ４ａ、ＬＭ４ｂ、ＬＭ４ｃ、ＬＭ４ｄの本数（図１１の例では４本）は、連続するレーザ溝ＬＭ１、ＬＭ２、ＬＭ３の本数（図１１の例では１本）よりも、多くなるように設定されている。
また、例えば、図１１に示すように、連続するレーザ溝ＬＭ１、ＬＭ２、ＬＭ３と追加レーザ溝ＬＭ４ａとが連通し、半導体チップＣＸが配置されるダイパッドフレームＤＦのチップ領域ＣＸａの外周を囲むように、形成されている。
なお、実施例１と同様に、ダイパッドフレームＤＦを構成する導電性金属材料は、銅（Ｃｕ）材、又は、銅（Ｃｕ）材にＳｎ、Ｚｎ、Ｆｅ、Ｃｒ、Ｎｉ等の異種金属を添加した合金である。そして、当該ダイパッドフレームＤＦの表面はめっき処理されていないが、必要に応じて当該ダイパッドフレームＤＦの表面はめっき処理されているようにしてもよい。
これにより、ダイパッドフレームＤＦの形成を容易にすることができる。
ここで、例えば、図１２に示すように、レーザ溝ＬＭを形成する場合において、突起部Ｔの上面のレーザ溝ＬＭが形成される溝領域ＤＸに対するレーザ照射の方向ＤＬは、突起部Ｔの上面の溝領域ＤＸを通る垂直線Ｐと平行に設定する。
これにより、レーザ溝ＬＭの底が、レーザ溝ＬＭの幅（例えば、第２の方向Ｄ２の幅）の中心を通るように、断面形状が略Ｖ字形状のレーザ溝ＬＭを形成することができる。
特に、このレーザ照射によって、レーザ溝ＬＭの内面およびレーザ溝ＬＭの周縁部が粗面化され、ダイパッドフレームＤＦの上面において、ダイパッド用導電性接続部材Ａ２の濡れ広がりを抑制するようになっている。
また、例えば、図１３に示すように、レーザ溝ＬＭのうち第１のレーザ溝ＬＭａの底ＬＭａｓは、第１のレーザ溝ＬＭａの幅（例えば、第２の方向Ｄ２の幅）の中心ＬＭａｍよりも半導体チップＣＸが配置されるチップ領域ＣＸａ側に偏って（近接して）位置するようにしてもよい。
これにより、封止樹脂Ｈのモールドロックをより確実に実施することができる。
ここで、当該第１のレーザ溝ＬＭａを形成する場合には、例えば、図１３に示すように、突起部Ｔの上面の第１のレーザ溝ＬＭａが形成される溝領域ＤＸに対するレーザ照射の方向ＤＬａは、突起部Ｔの上面の溝領域ＤＸを通る垂直線Ｐから、係止部Ｕ側に、傾くように設定する。
これにより、第１のレーザ溝ＬＭａの底ＬＭａｓが、第１のレーザ溝ＬＭａの幅（例えば、第２の方向Ｄ２の幅）の中心ＬＭａｍよりもチップ領域ＣＸａ側に偏って（近接して）位置するように、第１のレーザ溝ＬＭａを形成することができる。
また、例えば、図１３に示すように、レーザ溝ＬＭのうち第２のレーザ溝ＬＭｂの底ＬＭｂｓは、第２のレーザ溝ＬＭｂの幅（例えば、第２の方向Ｄ２の幅）の中心ＬＭｂｍよりも係止部Ｕ側に偏って（近接して）位置するようにしてもよい。
これにより、例えば、ダイパッド用導電性接続部材Ａ２の流れ止めをより確実に実施することができる。
ここで、当該第２のレーザ溝ＬＭｂを形成する場合には、例えば、図１３に示すように、突起部Ｔの上面の第２のレーザ溝ＬＭｂが形成される溝領域ＤＸに対するレーザ照射の方向ＤＬｂは、突起部Ｔの上面の溝領域ＤＸを通る垂直線Ｐから、半導体チップＣＸが配置されるチップ領域ＣＸａ側に、傾くように設定する。
これにより、第２のレーザ溝ＬＭｂの底ＬＭｂｓが、第２のレーザ溝ＬＭｂの幅（例えば、第２の方向Ｄ２の幅）の中心ＬＭｂｍよりも係止部Ｕ側に偏って（近接して）位置するように、第２のレーザ溝ＬＭｂを形成することができる。
なお、この実施例２におけるその他の半導体モジュールの構成は、実施例１と同様である。
すなわち、実施例２に係る半導体モジュールによれば、ダイパッドフレームの端部の近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる。
既述の実施例１では、半導体チップＣＸが、ＭＯＳＦＥＴである例について説明したが、他の半導体素子を適用するようにしてもよい。
すなわち、半導体チップＣＸは、例えば、ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、他のＦＥＴ等を適用するようにしてもよい。
なお、この実施例３におけるその他の半導体モジュールの構成は、実施例１又は実施例２と同様である。
すなわち、実施例３に係る半導体モジュールによれば、ダイパッドフレームの端部の近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる。
以上のように、本発明の一態様に係る半導体モジュールは、ダイパッドフレーム（リードフレーム）ＤＦと、ダイパッドフレームの上面のチップ領域ＣＸａに配置され、上面に第１電極（ソース電極）が設けられ且つ下面に第２電極（ドレイン電極）が設けられた半導体チップＣＸと、半導体チップの第２電極とダイパッドフレームの上面との間に位置し、半導体チップの第２電極とダイパッドフレームの上面とを電気的に接続するダイパッド用導電性接続部材Ａ２と、半導体チップ、ダイパッドフレーム、及び、ダイパッド用導電性接続部材を封止する封止樹脂Ｈと、を備える。
そして、ダイパッドフレームＤＦは、ダイパッドフレームの端部の上側に設けられ且つダイパッドフレームの上面からダイパッドフレームの上面と平行な方向に延在し、封止樹脂との密着性を向上するための突起部Ｔを、有し、突起部Ｔの先端には、当該突起部Ｔの上面よりも部分的に上方に位置する係止部Ｕが設けられている。
これにより、ダイパッドフレームの突起部Ｔの先端の係止部Ｕが、ダイパッド用導電性接続部材を堰き止めることができる。さらに、ダイパッドフレームの突起部Ｔの先端近傍において、当該係止部Ｕが、封止樹脂の収縮を抑えることで、当該封止樹脂のクラックの発生や剥離を抑制することができる。
このように、本発明の半導体モジュールによれば、ダイパッドフレームの端部の近傍において、半導体チップとダイパッドフレームとを電気的に接続する導電性接続部材が流れるのを抑制しつつ、ダイパッドフレームの端部における封止樹脂のクラックの発生や剥離を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体モジュール
ＤＦ ダイパッドフレーム（リードフレーム）
ＣＸ 半導体チップ
Ａ２ ダイパッド用導電性接続部材
Ｈ 封止樹脂
ＣＦ１ 第１のクリップフレーム
Ａ１ 第１のクリップ用導電性接続部材
ＣＦ２ 第２のクリップフレーム
Ａ３ 第２のクリップ用導電性接続部材
ＤＦ１ 第１の辺
ＤＦ２ 第２の辺
ＤＦ３ 第３の辺
ＤＦ４ 第４の辺
Ｔ 突起部
Ｂ 本体
ＬＭ レーザ溝
ＬＭ１、ＬＭ２、ＬＭ３ レーザ溝
ＬＭ４ａ、ＬＭ４ｂ、ＬＭ４ｃ、ＬＭ４ｄ 追加レーザ溝

Claims (10)

  1. ダイパッドフレームと、
    前記ダイパッドフレームの上面のチップ領域に配置され、上面に第１電極が設けられ且つ下面に第２電極が設けられた半導体チップと、
    前記半導体チップの前記第２電極と前記ダイパッドフレームの上面との間に位置し、前記半導体チップの前記第２電極と前記ダイパッドフレームの上面とを電気的に接続するダイパッド用導電性接続部材と、
    前記半導体チップ、前記ダイパッドフレーム、及び、前記ダイパッド用導電性接続部材を封止する封止樹脂と、を備え、
    前記ダイパッドフレームは、
    前記ダイパッドフレームの本体の端部の上側に設けられ且つ前記ダイパッドフレームの前記本体の上面から前記ダイパッドフレームの前記本体の上面と平行な方向に延在し、前記封止樹脂との密着性を向上するための突起部を、有し、
    前記突起部の先端には、前記突起部の上面よりも部分的に上方に位置する係止部が設けられており、
    前記ダイパッドフレームの前記突起部は、前記突起部の上面に、前記ダイパッドフレームの前記本体の端部に沿って延在するように、レーザ照射により形成された１つ又は複数のレーザ溝が設けられている
    ことを特徴とする半導体モジュール。
  2. 前記突起部の上面に前記レーザ溝が延在する長さ方向に垂直な前記レーザ溝の断面形状は、Ｖ字形状またはＵ字形状を有し、
    前記レーザ溝のうち第１のレーザ溝の底は、前記第１のレーザ溝の幅の中心よりも前記半導体チップが配置されるチップ領域側に偏って位置している
    ことを特徴とする請求項１に記載の半導体モジュール。
  3. 前記突起部の上面の前記第１のレーザ溝が形成される溝領域に対する前記レーザ照射の方向は、前記突起部の上面の前記溝領域を通る垂直線から、前記係止部側に、傾いている
    ことを特徴とする請求項２に記載の半導体モジュール。
  4. 前記突起部の上面の前記レーザ溝が延在する長さ方向に垂直な前記レーザ溝の断面形状は、Ｖ字形状またはＵ字形状を有し、前記レーザ溝のうち第２のレーザ溝の底は、前記第２のレーザ溝の幅の中心よりも前記係止部側に偏って位置している
    ことを特徴とする請求項１に記載の半導体モジュール。
  5. 前記突起部の上面の前記第２のレーザ溝が形成される溝領域に対する前記レーザ照射の方向は、前記突起部の上面の前記溝領域を通る垂直線から、前記半導体チップが配置されるチップ領域側に、傾いている
    ことを特徴とする請求項４に記載の半導体モジュール。
  6. 前記レーザ照射によって、前記レーザ溝の内面および前記レーザ溝の周縁部が粗面化され、前記ダイパッドフレームの上面において、前記ダイパッド用導電性接続部材の濡れ広がりを抑制するようになっている
    ことを特徴とする請求項１に記載の半導体モジュール。
  7. 前記ダイパッドフレームは、第１の辺、一端が前記第１の辺の一端に交わる第２の辺、一端が前記第１の辺の他端に一端が交わる第３の辺、及び、一端が前記第２の辺の他端に交わり且つ他端が前記第３の辺に交わる第４の辺を有し、
    前記突起部及び前記係止部は、前記第１、第２、及び第３の辺に沿った領域に形成されており、且つ、前記第４の辺に沿った領域には形成されておらず、
    前記ダイパッドフレームの上面の前記第４の辺に沿った前記領域には、前記本体を貫通し、前記封止樹脂との密着性を向上するための貫通孔が形成されており、
    前記突起部の上面に、前記ダイパッドフレームの前記第１、第２、及び第３の辺に沿って延在するように、レーザ照射により形成された前記レーザ溝が設けられており、
    前記第４の辺に沿って、前記貫通孔が形成された前記領域と前記チップ領域との間に、レーザ照射により形成された１つ又は複数の追加レーザ溝が設けられている
    ことを特徴とする請求項１に記載の半導体モジュール。
  8. 前記レーザ溝は、前記ダイパッドフレームの前記第１、第２、及び第３の辺に沿って連続的に設けられており、
    前記追加レーザ溝の本数は、前記レーザ溝の本数よりも、多い
    ことを特徴とする請求項７に記載の半導体モジュール。
  9. 前記レーザ溝と前記追加レーザ溝とが連通し、前記半導体チップが配置される前記ダイパッドフレームのチップ領域の外周を囲むように、形成されている
    ことを特徴とする請求項７に記載の半導体モジュール。
  10. 前記ダイパッドフレームを構成する導電性金属材料は、銅材、又は、銅材にＳｎ、Ｚｎ、Ｆｅ、Ｃｒ、Ｎｉの何れかの異種金属を添加した合金であり、前記ダイパッドフレームの表面はめっき処理されていない
    ことを特徴とする請求項１に記載の半導体モジュール。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043450A (ja) * 1990-04-19 1992-01-08 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH065746A (ja) * 1992-01-17 1994-01-14 Amkor Electron Inc 集積回路装置用のヒートシンクを有するプラスチックモールドパッケージ
JPH08204083A (ja) * 1995-01-23 1996-08-09 Tokin Corp 半導体装置用リードフレーム
JP2006005281A (ja) * 2004-06-21 2006-01-05 Nippon Inter Electronics Corp リードフレーム及びその製造方法並びに樹脂封止型半導体装置
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
JP2011077216A (ja) * 2009-09-30 2011-04-14 Shindengen Electric Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2016149516A (ja) * 2015-02-05 2016-08-18 株式会社東芝 半導体装置
WO2017169485A1 (ja) * 2016-03-30 2017-10-05 パナソニックＩｐマネジメント株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043450A (ja) * 1990-04-19 1992-01-08 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH065746A (ja) * 1992-01-17 1994-01-14 Amkor Electron Inc 集積回路装置用のヒートシンクを有するプラスチックモールドパッケージ
JPH08204083A (ja) * 1995-01-23 1996-08-09 Tokin Corp 半導体装置用リードフレーム
JP2006005281A (ja) * 2004-06-21 2006-01-05 Nippon Inter Electronics Corp リードフレーム及びその製造方法並びに樹脂封止型半導体装置
JP2008294384A (ja) * 2007-04-27 2008-12-04 Renesas Technology Corp 半導体装置
JP2011077216A (ja) * 2009-09-30 2011-04-14 Shindengen Electric Mfg Co Ltd 半導体パッケージ及びその製造方法
JP2016149516A (ja) * 2015-02-05 2016-08-18 株式会社東芝 半導体装置
WO2017169485A1 (ja) * 2016-03-30 2017-10-05 パナソニックＩｐマネジメント株式会社 半導体装置

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