JP2019192992A - フロントエンドモジュールおよび通信装置 - Google Patents

Abstract

【課題】ＣＡが実行される受信回路を備えるフロントエンドモジュールにおいて、フィルタおよびＬＮＡを整合するインダクタ同士の電磁界結合を抑制する。【解決手段】フロントエンドモジュール１は基板５０と受信回路２とを備える。受信回路２は、第１経路ｒ１上に配置された第１フィルタ１１、第１インダクタ２１および第１のＬＮＡ３１と、第２経路ｒ２上に配置された第２フィルタ１２、第２インダクタ２２および第２のＬＮＡ３２とを備える。第１インダクタ２１および第２インダクタ２２は、基板５０の一方主面５０ａ上にて互いに隣り合って配置されている。第１インダクタ２１は、コイル軸２１ａが基板５０の一方主面５０ａに平行となるように、基板５０に実装されている。第２インダクタ２２は、コイル軸２２ａが基板５０の一方主面５０ａに垂直となるように、基板５０に実装されている。【選択図】図１

Description

本発明は、ＣＡ（Ｃａｒｒｉｅｒ Ａｇｇｒｅｇａｔｉｏｎ）が実行される受信回路を備えるフロントエンドモジュールおよび通信装置に関する。

近年、ＣＡが実行される受信回路を備えるフロントエンドモジュールの高集積化が進んでいる。この種のフロントエンドモジュールの一例として、特許文献１の図８には、複数のフィルタと、複数のフィルタに１対１で対応して接続されている複数のＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）とを備えるフロントエンドモジュールが開示されている。

特開２０１５−２３５５７号公報

フロントエンドモジュールでは一般に、フィルタとＬＮＡとの間に、フィルタおよびＬＮＡをインピーダンス整合する整合用のインダクタが設けられる。整合用のインダクタは、複数のフィルタおよび複数のＬＮＡに対応して複数設けられるが、フロントエンドモジュールの高集積化に伴い、整合用のインダクタ同士が互いに隣り合って配置される場合がある。この配置構造にてＣＡが実行されると、隣り合う整合用のインダクタ同士が電磁界結合し、フロントエンドモジュールの特性が劣化するという問題がある。

本発明は、上記問題を解決するためになされたものであり、ＣＡが実行される受信回路を備えるフロントエンドモジュールにおいて、フィルタおよびＬＮＡを整合するインダクタ同士の電磁界結合を抑制することを目的とする。

上記目的を達成するために、本発明の一態様に係るフロントエンドモジュールは、基板と、前記基板に設けられた、ＣＡが実行される受信回路と、を備え、前記受信回路は、前記ＣＡが実行された場合に高周波信号が入力される第１経路および第２経路と、前記第１経路上に配置され、前記高周波信号をフィルタリングする第１フィルタと、前記第１経路上に配置され、前記第１フィルタによってフィルタリングされた信号を増幅する第１のＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）と、前記第１経路上の前記第１フィルタおよび第１のＬＮＡの間に設けられ、前記第１フィルタおよび前記第１のＬＮＡをインピーダンス整合する第１インダクタと、前記第２経路上に配置され、前記高周波信号をフィルタリングする第２フィルタと、前記第２経路上に配置され、前記第２フィルタによってフィルタリングされた信号を増幅する第２のＬＮＡと、前記第２経路上の前記第２フィルタおよび第２のＬＮＡの間に設けられ、前記第２フィルタおよび前記第２のＬＮＡをインピーダンス整合する第２インダクタと、を備え、前記第１インダクタおよび前記第２インダクタは、前記基板の一方主面上にて互いに隣り合って配置され、前記第１インダクタは、前記第１インダクタのコイル軸が前記基板の一方主面に平行となるように、前記基板の一方主面に実装され、前記第２インダクタは、前記第２インダクタのコイル軸が前記基板の一方主面に垂直となるように、前記基板の一方主面に実装されている。

また、本発明の一態様に係る通信装置は、上記フロントエンドモジュールと、前記フロントエンドモジュールから出力された信号および前記フロントエンドモジュールに入力される信号を処理する信号処理回路とを備える。

ＣＡが実行される受信回路を備えるフロントエンドモジュールにおいて、フィルタおよびＬＮＡを整合する整合用のインダクタ同士の電磁界結合を抑制でき、フロントエンドモジュールの特性劣化を抑制することができる。

実施の形態１に係るフロントエンドモジュールの回路構成を示す図である。 実施の形態１に係るフロントエンドモジュールを示す図であって、（ａ）はフロントエンドモジュールを基板の一方主面側から見た場合の図、（ｂ）は、フロントエンドモジュールを（ａ）に示すＩＩｂ−ＩＩｂ線で切断した場合の断面図である。 実施の形態１に係るフロントエンドモジュールの集積回路部品および外部端子を基板の一方主面側から見た場合の透視図である。 実施の形態１のフロントエンドモジュールの第１インダクタを示す図である。 実施の形態１のフロントエンドモジュールの第２インダクタを示す図である。 実施の形態１の変形例１に係るフロントエンドモジュールを基板の一方主面側から見た場合の図である。 実施の形態１の変形例２に係るフロントエンドモジュールを基板の一方主面側から見た場合の図である。 実施の形態１の変形例３に係るフロントエンドモジュールの基板の一部および第２インダクタを示す図である。 実施の形態１の変形例４に係るフロントエンドモジュールを基板の一方主面側から見た場合の図である。 実施の形態１の変形例４に係るフロントエンドモジュールの集積回路部品および外部端子を基板の一方主面側から見た場合の透視図である。 実施の形態２に係るフロントエンドモジュールの回路構成を示す図である。 実施の形態３に係る通信装置の回路構成を示す図である。 その他の実施の形態に係るフロントエンドモジュールの基板の一部および第１インダクタを示す図である。

以下、図面を参照しながら、本発明の実施の形態に係るフロントエンドモジュール等について説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、製造工程、及び、製造工程の順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、図面に示される構成要素の大きさまたは大きさの比は、必ずしも厳密ではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

（実施の形態１）
［１−１．フロントエンドモジュールの回路構成］
まず、実施の形態１に係るフロントエンドモジュール１の回路構成について、図１を参照しながら説明する。

図１は、実施の形態１に係るフロントエンドモジュール１の回路構成を示す図である。

フロントエンドモジュール１は、ＣＡが実行される受信回路２を備える。受信回路２は、同じ周波数帯域群に属する複数のバンドの高周波信号が同時に入力されることで、当該複数のバンドのＣＡが実行される。

図１に示すように、フロントエンドモジュール１の共通入力端子Ｐｃにはアンテナ素子６が接続されている。第１出力端子Ｐ１および第２出力端子Ｐ２には信号処理回路（図示省略）が接続される。

フロントエンドモジュール１は、ＣＡが実行された場合に高周波信号が入力される第１経路ｒ１および第２経路ｒ２を備える。第１経路ｒ１の一端ｒ１ａには、共通入力端子Ｐｃが設けられ、第１経路ｒ１の他端ｒ１ｂには、第１出力端子Ｐ１が設けられている。第１経路ｒ１の一端ｒ１ａと共通する第２経路ｒ２の一端ｒ２ａには、共通入力端子Ｐｃが設けられ、第２経路ｒ２の他端ｒ２ｂには、第２出力端子Ｐ２が設けられている。第１経路ｒ１および第２経路ｒ２は、共通入力端子Ｐｃおよび後述する共通端子４０ａの間にて共通化されている。

第１経路ｒ１上には、共通入力端子Ｐｃから第１出力端子Ｐ１に向かって順に、入力側スイッチ４０、第１フィルタ１１、第１インダクタ２１、第１のＬＮＡ３１および第１出力側スイッチ４１が配置されている。

第１フィルタ１１は、第１経路ｒ１に入力された高周波信号をフィルタリングして出力するフィルタ回路である。第１フィルタ１１は、高周波信号が入力されるフィルタ入力端子１１ａ、および、第１フィルタ１１でフィルタリングした信号を出力するフィルタ出力端子１１ｂを有している。フィルタ入力端子１１ａは、入力側スイッチ４０の選択端子４０ｂ１に接続され、フィルタ出力端子１１ｂは、第１インダクタ２１の一方端に接続されている。

第１のＬＮＡ３１は、第１フィルタ１１によってフィルタリングされた信号を増幅して出力する増幅回路である。第１のＬＮＡ３１は、第１フィルタ１１から出力された信号が入力されるＬＮＡ入力端子３１ａ、および、第１のＬＮＡ３１で増幅した信号を出力するＬＮＡ出力端子３１ｂを有している。ＬＮＡ入力端子３１ａは、第１インダクタ２１の他方端に接続され、ＬＮＡ出力端子３１ｂは、第１出力側スイッチ４１の選択端子４１ｂに接続されている。

第１インダクタ２１は、第１フィルタ１１および第１のＬＮＡ３１をインピーダンス整合する整合素子であり、第１フィルタ１１と第１のＬＮＡ３１との間に設けられている。本実施の形態では、第１のＬＮＡ３１の入力インピーダンスは虚部を持ち、一般的に容量性であるため、第１のＬＮＡ３１の整合素子としては、直列接続したインダクタが用いられる。例えば、直列接続したインダクタのＱ値が低いと直列抵抗成分が増加し、挿入損失を増加させるため、本実施の形態では、第１のＬＮＡ３１の入力側に配置される第１インダクタ２１として、Ｑ値の高いインダクタが用いられる。

第２経路ｒ２上には、共通入力端子Ｐｃから第２出力端子Ｐ２に向かって順に、入力側スイッチ４０、第２フィルタ１２、第２インダクタ２２、第２のＬＮＡ３２および第２出力側スイッチ４２が配置されている。

第２フィルタ１２は、第２経路ｒ２に入力された高周波信号をフィルタリングして出力するフィルタ回路である。第２フィルタ１２は、高周波信号が入力されるフィルタ入力端子１２ａ、および、第２フィルタ１２でフィルタリングした信号を出力するフィルタ出力端子１２ｂを有している。フィルタ入力端子１２ａは、入力側スイッチ４０の選択端子４０ｂ２に接続され、フィルタ出力端子１２ｂは、第２インダクタ２２の一方端に接続されている。

第２のＬＮＡ３２は、第２フィルタ１２によってフィルタリングされた信号を増幅して出力する増幅回路である。第２のＬＮＡ３２は、第２フィルタ１２から出力された信号が入力されるＬＮＡ入力端子３２ａ、および、第２のＬＮＡ３２で増幅した信号を出力するＬＮＡ出力端子３２ｂを有している。ＬＮＡ入力端子３２ａは、第２インダクタ２２の他方端に接続され、ＬＮＡ出力端子３２ｂは、第２出力側スイッチ４２の選択端子４２ｂに接続されている。

第２インダクタ２２は、第２フィルタ１２および第２のＬＮＡ３２をインピーダンス整合する整合素子であり、第２フィルタ１２と第２のＬＮＡ３２との間に設けられている。本実施の形態では、第２のＬＮＡ３２の入力インピーダンスは虚部を持ち、一般的に容量性であるため、第２のＬＮＡ３２の整合素子としては、直列接続したインダクタが用いられる。例えば、直列接続したインダクタのＱ値が低いと直列抵抗成分が増加し、挿入損失を増加させるため、本実施の形態では、第２のＬＮＡ３２の入力側に配置される第２インダクタ２２として、Ｑ値の高いインダクタが用いられる。

また、第２インダクタ２２のコイル軸は、第１インダクタ２１のコイル軸と直交している。この点については、後で詳しく説明する。

入力側スイッチ４０は、共通入力端子Ｐｃおよび第１フィルタ１１の間の第１経路ｒ１上、ならびに、共通入力端子Ｐｃおよび第２フィルタ１２の間の第２経路ｒ２上に配置されている。入力側スイッチ４０は、例えばＳＰｎＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ ｎ Ｔｈｒｏｗ）スイッチであり、共通端子４０ａと、複数の選択端子４０ｂ１、４０ｂ２、４０ｂ３とを有している。入力側スイッチ４０は、例えば、共通端子４０ａと選択端子４０ｂ１との接続、および、共通端子４０ａと選択端子４０ｂ２との接続を同時に行うことができるスイッチ素子である。

第１出力側スイッチ４１は、第１のＬＮＡ３１および第１出力端子Ｐ１の間の第１経路ｒ１上に配置されている。第１出力側スイッチ４１は、例えばＳＰｎＴスイッチであり、共通端子４１ａと選択端子４１ｂとを有している。第１出力側スイッチ４１は、共通端子４１ａと選択端子４１ｂとの接続および非接続を択一的に行うことができるスイッチ素子である。

第２出力側スイッチ４２は、第２のＬＮＡ３２および第２出力端子Ｐ２の間の第２経路ｒ２上に配置されている。第２出力側スイッチ４２は、例えばＳＰｎＴスイッチであり、共通端子４２ａと選択端子４２ｂとを有している。第２出力側スイッチ４２は、共通端子４２ａと選択端子４２ｂとの接続および非接続を択一的に行うことができるスイッチ素子である。

フロントエンドモジュール１では、入力側スイッチ４０の共通端子４０ａと選択端子４０ｂ１、４０ｂ２とのそれぞれの接続を同時に行い、かつ、第１出力側スイッチ４１の共通端子４１ａと選択端子４１ｂとの接続、および、第２出力側スイッチ４２の共通端子４２ａと選択端子４２ｂとの接続を同時に行うことで、ＣＡが実行される。なお、フロントエンドモジュール１では、入力側スイッチ４０の共通端子４０ａを選択端子４０ｂ１、４０ｂ２に接続せず、選択端子４０ｂ３のみに接続することで、ＣＡを実行しない状態とすることもできる。

フロントエンドモジュール１のＣＡは、以下に示す各周波数帯域群に対応する各Ｂａｎｄにて実行される。なお、以下に示す各Ｂａｎｄは、３ＧＰＰ（Ｔｈｉｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）に規格されているＢａｎｄである。

例えば、１．８ＧＨｚ以上２．２ＧＨｚ以下の周波数帯域群（ミドルバンド）では、Ｂａｎｄ３およびＢａｎｄ１の組み合わせ、または、Ｂａｎｄ３およびＢａｎｄ６６の組み合わせにてＣＡが実行される。また、２．３ＧＨｚ以上２．７ＧＨｚ以下の周波数帯域群（ハイバンド）では、Ｂａｎｄ４０およびＢａｎｄ７の組み合わせにてＣＡが実行される。

例えば、１．８ＧＨｚ以上２．２ＧＨｚ以下の周波数帯域群（ミドルバンド）では、Ｂａｎｄ２５およびＢａｎｄ６６の組み合わせ、Ｂａｎｄ２およびＢａｎｄ４の組み合わせ、または、Ｂａｎｄ２およびＢａｎｄ６６の組み合わせにてＣＡが実行される。また、２．３ＧＨｚ以上２．７ＧＨｚ以下の周波数帯域群（ハイバンド）では、Ｂａｎｄ３０およびＢａｎｄ４１の組み合わせにてＣＡが実行される。

例えば、３．３ＧＨｚ以上５ＧＨｚ以下の周波数帯域群（ウルトラハイバンド）では、Ｂａｎｄ７７およびＢａｎｄ７９の組み合わせ、Ｂａｎｄ４２およびＢａｎｄ７９の組み合わせ、または、Ｂａｎｄ７８およびＢａｎｄ７９の組み合わせにてＣＡが実行される。

［１−２．フロントエンドモジュールの構造］
次に、フロントエンドモジュール１の構造について、図２〜図５を参照しながら説明する。

図２は、フロントエンドモジュール１を示す図であって、（ａ）はフロントエンドモジュール１を基板５０の一方主面５０ａ側から見た場合の図、（ｂ）は、フロントエンドモジュール１を（ａ）に示すＩＩｂ−ＩＩｂ線で切断した場合の断面図である。図３は、フロントエンドモジュール１の集積回路部品７１および外部端子Ｐを基板５０の一方主面５０ａ側から見た場合の透視図である。なお、図２の（ａ）では樹脂封止部５８、５９の図示を省略している。

フロントエンドモジュール１は、基板５０と、基板５０に設けられた受信回路２とを備えている。受信回路２は、基板５０の一方主面５０ａに実装された第１フィルタ１１、第２フィルタ１２、第１インダクタ２１および第２インダクタ２２と、基板５０の他方主面５０ｂに実装された集積回路部品７１とを備えている。

基板５０は、一方主面５０ａ側から見た場合に、矩形状の形状を有している。基板５０の他方主面５０ｂは、フロントエンドモジュール１が電子機器内のマザー基板（図示省略）に実装された場合に、マザー基板と向き合う面である。

基板５０は、複数の絶縁性基材が積層されることで形成される基材部と、基材部の内部および表面に設けられた引き回し配線と、基材部の内部に設けられた複数のグランド電極５５とを有する。引き回し配線およびグランド電極５５のそれぞれは、例えば、銅を主成分とする金属材料によって形成されている。引き回し配線は、面内導体、表面導体および層間導体などによって形成されている。グランド電極５５は、面内導体によって形成され、後述する外部端子Ｐを介してグランドに接続される。

図２の（ｂ）および図３に示すように、基板５０の他方主面５０ｂには、集積回路部品７１が実装されている。また、基板５０の他方主面５０ｂには、複数の外部端子Ｐが設けられている。

集積回路部品７１は、前述した第１のＬＮＡ３１、第２のＬＮＡ３２、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２を含む１つの実装部品である。集積回路部品７１は、直方体状であり、底面に複数の入出力端子を備えている。具体的には集積回路部品７１のうち、第１のＬＮＡ３１が存在する部分の底面には、ＬＮＡ入力端子３１ａおよびＬＮＡ出力端子３１ｂが設けられ、第２のＬＮＡ３２が存在する部分の底面には、ＬＮＡ入力端子３２ａおよびＬＮＡ出力端子３２ｂが設けられている。

また、集積回路部品７１には、コントロール部７５が含まれている。コントロール部７５は、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２のオンオフを制御し、また、第１のＬＮＡ３１および第２のＬＮＡ３２のゲインを制御する部分である。コントロール部７５は、複数の外部端子Ｐのうちの制御用外部端子に接続される。

複数の外部端子Ｐは、集積回路部品７１の外側を囲み、他方主面５０ｂから垂直に突出している。複数の外部端子Ｐは、フロントエンドモジュール１がマザー基板に実装された場合に、マザー基板に接続される端子である。複数の外部端子Ｐは、ホット端子またはグランド端子であり、ホット端子として前述した共通入力端子Ｐｃ、第１出力端子Ｐ１および第２出力端子Ｐ２を有している。

共通入力端子Ｐｃは、入力側スイッチ４０の共通端子４０ａに接続される。入力側スイッチ４０の選択端子４０ｂ１は、引き回し配線を介して基板５０の一方主面５０ａ側の第１フィルタ１１に接続され、選択端子４０ｂ２は、引き回し配線を介して基板５０の一方主面５０ａ側の第２フィルタ１２に接続される。

第１のＬＮＡ３１のＬＮＡ出力端子３１ｂは、集積回路部品７１の内部配線を介して第１出力側スイッチ４１の選択端子４１ｂに接続される。第１出力側スイッチ４１の共通端子４１ａは、引き回し配線を介して第１出力端子Ｐ１に接続される。なお、ＬＮＡ入力端子３１ａは、引き回し配線を介して基板５０の一方主面５０ａ側の第１インダクタ２１に接続される。

第２のＬＮＡ３２のＬＮＡ出力端子３２ｂは、集積回路部品７１の内部配線を介して第２出力側スイッチ４２の選択端子４２ｂに接続される。第２出力側スイッチ４２の共通端子４２ａは、引き回し配線を介して第２出力端子Ｐ２に接続される。なお、ＬＮＡ入力端子３２ａは、引き回し配線を介して基板５０の一方主面５０ａ側の第２インダクタ２２に接続される。

基板の他方主面５０ｂには、集積回路部品７１、および、外部端子Ｐの側面を覆うように、樹脂封止部５９が設けられている。樹脂封止部５９の材料としては、例えば、エポキシ樹脂などの熱硬化性樹脂材料が用いられる。なお、樹脂封止部５９は、他方主面５０ｂに必ずしも形成されていなくてもよい。集積回路部品７１は、アンダーフィルなどによって基板５０に固定されていてもよい。

図２の（ａ）および（ｂ）に示すように、基板５０の一方主面５０ａ上には、フィルタ部品６１、第１インダクタ２１、第２インダクタ２２および複数の実装部品６５、６６が実装されている。基板５０の一方主面５０ａ側から見た場合、フィルタ部品６１は基板５０の外周よりも中心５０ｃ寄りに配置され、第１インダクタ２１および第２インダクタ２２は、基板５０の中心５０ｃよりも外周寄りに配置されている。なお、実装部品６５は、例えばインダクタ、キャパシタまたは抵抗素子であり、実装部品６６は、例えばＬＣフィルタまたは弾性波フィルタなどである。

フィルタ部品６１は、前述した第１フィルタ１１および第２フィルタ１２を含む１つの実装部品である。第１フィルタ１１および第２フィルタ１２のそれぞれは、例えば、ＳＡＷ(Ｓｕｒｆａｃｅ Ａｃｃｏｕｓｔｉｃ Ｗａｖｅ)フィルタである。なお、第１フィルタ１１および第２フィルタ１２は、ＳＡＷフィルタに限られず、ＢＡＷ（Ｂｕｌｋ Ａｃｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタであってもよい。

フィルタ部品６１は直方体状であり、底面には複数の入出力端子が設けられている。具体的にはフィルタ部品６１のうち、第１フィルタ１１が存在する部分の底面には、フィルタ入力端子１１ａおよびフィルタ出力端子１１ｂが設けられ、第２フィルタ１２が存在する部分の底面には、フィルタ入力端子１２ａおよびフィルタ出力端子１２ｂが設けられている。

フィルタ入力端子１１ａは、前述した入力側スイッチ４０の選択端子４０ｂ１に接続され、フィルタ出力端子１１ｂは、配線５１を介して第１インダクタ２１の一方端に接続される。フィルタ入力端子１２ａは、前述した入力側スイッチ４０の選択端子４０ｂ２に接続され、フィルタ出力端子１２ｂは、配線５２を介して第２インダクタ２２の一方端に接続される。

第１インダクタ２１および第２インダクタ２２は、フィルタ部品６１よりも基板５０の外周付近に実装されている。第１インダクタ２１の一方端は、前述したフィルタ出力端子１１ｂに接続され、他方端は配線５３（図３参照）を介してＬＮＡ入力端子３１ａに接続される。第２インダクタ２２の一方端は、前述したフィルタ出力端子１２ｂに接続され、他方端は配線５４を介してＬＮＡ入力端子３２ａに接続される。第１インダクタ２１と第１のＬＮＡ３１とを繋ぐ配線５３は、第１フィルタ１１と第１インダクタ２１とを繋ぐ配線５１よりも短い。第２インダクタ２２と第２のＬＮＡ３２とを繋ぐ配線５４は、第２フィルタ１２と第２インダクタ２２とを繋ぐ配線５２よりも短い。

第１インダクタ２１および第２インダクタ２２のそれぞれは直方体状であり、基板５０の一方主面５０ａ上にて互いに隣り合って配置されている。具体的には、第１インダクタ２１および第２インダクタ２２は、幅方向に互いに隣り合い、第１インダクタ２１の長手方向に沿う軸と第２インダクタ２２の長手方向に沿う軸とが互いに平行となるように配置されている。

さらに本実施の形態では、第１インダクタ２１は、第１インダクタ２１のコイル軸２１ａが基板５０の一方主面５０ａに平行となるように、基板５０の一方主面５０ａに実装されている。また、第２インダクタ２２は、第２インダクタ２２のコイル軸２２ａが基板５０の一方主面５０ａに垂直となるように、基板５０の一方主面５０ａに実装されている。

ここで、図４および図５を参照しながら、第１インダクタ２１および第２インダクタ２２の実装構造について詳しく説明する。

図４は、フロントエンドモジュール１の第１インダクタ２１を示す図である。図４の（ａ）は、図２の（ａ）のＩＶａ部分を拡大した図であり、図４の（ｂ）は、図４の（ａ）の正面図である。

第１インダクタ２１は、例えば、シート積層法、印刷積層法または薄膜形成法を含む方法で製造されるチップインダクタである。第１インダクタ２１は、直方体状の素体２１ｂと、素体２１ｂ内に設けられたコイル状の内部導体２１ｃと、素体２１ｂの一方端側に設けられた底面電極２１ｔａと、素体２１ｂの他方端側に設けられた底面電極２１ｔｂとを有している。底面電極２１ｔａ、２１ｔｂのそれぞれは、素体２１ｂの底面の一部および長手方向の両端面の一部に設けられている。第１インダクタ２１は、幅方向に沿ったコイル軸２１ａを有している。

第１インダクタ２１は、底面電極２１ｔａ、２１ｔｂを介して、基板５０の一方主面５０ａに、はんだ実装される。第１インダクタ２１が基板５０に実装された場合の第１インダクタ２１のコイル軸２１ａは、基板５０の一方主面５０ａに対して平行である。すなわち、ＣＡが実行された場合の第１インダクタ２１の磁束の向きは、基板５０の一方主面５０ａに対して平行である。なお「コイル軸２１ａが基板５０の一方主面５０ａに平行」とは、基板５０の一方主面５０ａに対するコイル軸２１ａの角度のずれが±１５％以内であることを意味する。

図５は、フロントエンドモジュール１の第２インダクタ２２を示す図である。図５の（ａ）は、図２の（ａ）のＶａ部分を拡大した図であり、図５の（ｂ）は、図５の（ａ）の正面図である。

第２インダクタ２２は、例えば、シート積層法、印刷積層法または薄膜形成法を含む方法で製造されるチップインダクタである。第２インダクタ２２は、直方体状の素体２２ｂと、素体２２ｂ内に設けられたコイル状の内部導体２２ｃと、素体２２ｂの一方端側に設けられた外部電極２２ｔａと、素体２１ｂの他方端側に設けられた外部電極２２ｔｂとを有している。外部電極２２ｔａ、２２ｔｂのそれぞれは、素体２２ｂの長手方向の両端面の全部および素体２２ｂの４側面の一部に設けられている。第２インダクタ２２は、高さ方向に沿ったコイル軸２２ａを有している。

第２インダクタ２２は、外部電極２２ｔａ、２２ｔｂを介して、基板５０の一方主面５０ａに、はんだ実装される。第２インダクタ２２が基板５０に実装された場合の第２インダクタ２２のコイル軸２２ａは、基板５０の一方主面５０ａに対して垂直である。すなわち、ＣＡが実行された場合の第２インダクタ２２の磁束の向きは、基板５０の一方主面５０ａに対して垂直である。なお「コイル軸２２ａが基板５０の一方主面５０ａに垂直」とは、基板５０の一方主面５０ａの垂直軸に対するコイル軸２２ａの角度のずれが±１５％以内であることを意味する。

第１インダクタ２１および第２インダクタ２２それぞれは、品質係数Ｑが高いインダクタが採用され、例えば、周波数２ＧＨｚにおけるＱ値が２０以上、より望ましくは周波数２ＧＨｚにおけるＱ値が５０以上である。例えば、第１インダクタ２１のＱ値は、第２インダクタ２２のＱ値の０．９倍以上１．１倍以下である。

基板の一方主面５０ａには、フィルタ部品６１、第１インダクタ２１、第２インダクタ２２および複数の実装部品６５、６６を覆うように、樹脂封止部５８が設けられている。樹脂封止部５８の材料としては、例えば、エポキシ樹脂などの熱硬化性樹脂材料が用いられる。なお、基板５０の側面、樹脂封止部５８の側面、天面、および、樹脂封止部５９の側面にシールド膜が形成されていてもよい。

このようにフロントエンドモジュール１では、フィルタとＬＮＡとを整合するための第１インダクタ２１および第２インダクタ２２が、基板５０上にて互いに隣り合って配置され、第１インダクタ２１は、コイル軸２１ａが基板５０に平行となるように実装され、第２インダクタ２２は、コイル軸２２ａが基板５０に垂直となるように実装されている。

これによれば、フロントエンドモジュール１にてＣＡが実行された場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。これにより、上記電磁界結合を起因とする不要信号の回り込みや相互変調歪の発生を抑制することができ、フロントエンドモジュール１において、雑音指数などの特性が劣化することを抑制できる。

また、フロントエンドモジュール１では、基板５０の一方主面５０ａ側から見た場合に、基板５０の中心５０ｃの近くにフィルタの入力端子が配置され、基板５０の外周の近くに整合用のインダクタが配置され、基板５０の外周の近くにＬＮＡの入力端子が配置されている。これを信号経路で見ると、フロントエンドモジュール１は、基板５０の一方主面５０ａ側では基板５０の中心５０ｃから外周に向かう方向に信号が流れ、他方主面５０ｂ側では基板５０の外周から中心５０ｃに向かう方向に信号が流れる構造となっている。

具体的には、フロントエンドモジュール１を基板５０の一方主面５０ａ側から見た場合に、第１インダクタ２１および第２インダクタ２２のそれぞれは、基板５０の中心５０ｃよりも外周寄りに配置されている。第１フィルタ１１は、フィルタ出力端子１１ｂよりもフィルタ入力端子１１ａが基板５０の中心５０ｃ寄りに位置し、かつ、フィルタ入力端子１１ａよりもフィルタ出力端子１１ｂが第１インダクタ２１寄りに位置するように配置されている。また、第２フィルタ１２は、フィルタ出力端子１２ｂよりもフィルタ入力端子１２ａが基板５０の中心５０ｃ寄りに位置し、かつ、フィルタ入力端子１１ａよりもフィルタ出力端子１２ｂが第２インダクタ２２寄りに位置するように配置されている。

また、第１のＬＮＡ３１は、ＬＮＡ出力端子３１ｂよりもＬＮＡ入力端子３１ａが基板５０の外周寄り（すなわち第１インダクタ２１寄り）に位置し、かつ、ＬＮＡ入力端子３１ａよりもＬＮＡ出力端子３１ｂが基板５０の中心５０ｃ寄りに位置するように配置されている。また、第２のＬＮＡ３２は、ＬＮＡ出力端子３２ｂよりもＬＮＡ入力端子３２ａが基板５０の外周寄り（すなわち第２インダクタ２２寄り）に位置し、かつ、ＬＮＡ入力端子３２ａよりもＬＮＡ出力端子３２ｂが基板５０の中心５０ｃ寄りに位置するように配置されている。

この構造によれば、基板５０に実装される各部品を互いに接近して配置させるとともに、各部品間の配線経路を短くすることができる。本実施の形態では、フロントエンドモジュール１の高集積化を図りつつ、ＣＡが実行される場合において、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。

［１−３．効果等］
本実施の形態に係るフロントエンドモジュール１は、基板５０と、基板５０に設けられた、ＣＡが実行される受信回路２と、を備える。受信回路２は、基板５０と、ＣＡが実行された場合に高周波信号が入力される第１経路ｒ１および第２経路ｒ２と、第１経路ｒ１上に配置され、高周波信号をフィルタリングする第１フィルタ１１と、第１経路ｒ１上に配置され、第１フィルタ１１によってフィルタリングされた信号を増幅する第１のＬＮＡ３１と、第１経路ｒ１上の第１フィルタ１１および第１のＬＮＡ３１の間に設けられ、第１フィルタ１１および第１のＬＮＡ３１をインピーダンス整合する第１インダクタ２１と、第２経路ｒ２上に配置され、高周波信号をフィルタリングする第２フィルタ１２と、第２経路ｒ２上に配置され、第２フィルタ１２によってフィルタリングされた信号を増幅する第２のＬＮＡ３２と、第２経路ｒ２上の第２フィルタ１２および第２のＬＮＡ３２の間に設けられ、第２フィルタ１２および第２のＬＮＡ３２をインピーダンス整合する第２インダクタ２２と、を備えている。第１インダクタ２１および第２インダクタ２２は、基板５０の一方主面５０ａ上にて互いに隣り合って配置されている。第１インダクタ２１は、第１インダクタ２１のコイル軸２１ａが基板５０の一方主面５０ａに平行となるように、基板５０の一方主面５０ａに実装されている。第２インダクタ２２は、第２インダクタ２２のコイル軸２２ａが基板５０の一方主面５０ａに垂直となるように、基板５０の一方主面５０ａに実装されている。

これによれば、フロントエンドモジュール１にてＣＡが実行された場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。これにより、フロントエンドモジュール１における特性劣化を抑制することができる。

また、フロントエンドモジュール１は、さらに、基板５０の他方主面５０ｂに設けられた複数の外部端子Ｐを備え、第１フィルタ１１および第２フィルタ１２は、基板５０の一方主面５０ａに実装され、第１のＬＮＡ３１および第２のＬＮＡ３２は、基板５０の他方主面５０ｂに実装されていてもよい。

このように、第１のＬＮＡ３１および第２のＬＮＡ３２と、第１フィルタ１１および第２フィルタ１２とを、基板５０の異なる主面に実装することで、フロントエンドモジュール１を小型化または高集積化することができる。

また、例えば、第２インダクタ２２が外部端子Ｐと同じ他方主面５０ｂ側に設けられていると、フロントエンドモジュールが電子機器のマザー基板に実装された場合に、第２インダクタ２２にて形成される磁界が、マザー基板にて妨げられてしまうおそれがある。それに対し、本実施の形態では、第２インダクタ２２を基板５０の一方主面５０ａに設け、かつ、複数の外部端子Ｐを基板５０の他方主面５０ｂに設けることで、フロントエンドモジュール１がマザー基板に実装された場合に、第２インダクタ２２にて形成される磁界が、マザー基板にて妨げられることを抑制できる。これにより、第２インダクタ２２のＱ特性の劣化を抑制し、フロントエンドモジュール１の特性劣化を抑制することができる。

また、複数の外部端子Ｐは、第１経路ｒ１の一端ｒ１ａおよび第１経路ｒ１の一端ｒ１ａと共通する第２経路ｒ２の一端ｒ２ａに設けられた共通入力端子Ｐｃと、第１経路ｒ１の他端ｒ１ｂに設けられた第１出力端子Ｐ１と、第２経路ｒ２の他端ｒ２ｂに設けられた第２出力端子Ｐ２とを有し、さらに、受信回路２は、共通入力端子Ｐｃおよび第１フィルタ１１の間の第１経路ｒ１上、ならびに、共通入力端子Ｐｃおよび第２フィルタ１２の間の第２経路ｒ２上に配置された入力側スイッチ４０と、第１のＬＮＡ３１および第１出力端子Ｐ１の間の第１経路ｒ１上に配置された第１出力側スイッチ４１と、第２のＬＮＡ３２および第２出力端子Ｐ２の間の第２経路ｒ２上に配置された第２出力側スイッチ４２とを備えていてもよい。

これによれば、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２を用い、ＣＡが必要とされる場面に応じて、確実にＣＡを実行することができる。

また、第１フィルタ１１および第２フィルタ１２は、１つのフィルタ部品６１に含まれ、第１のＬＮＡ３１および第２のＬＮＡ３２は、１つの集積回路部品７１に含まれていてもよい。

これによれば、フロントエンドモジュール１を小型化または高集積化することができる。

また、第１インダクタ２１および第２インダクタ２２のそれぞれは、チップ部品であってもよい。

これによれば、第１インダクタ２１および第２インダクタのそれぞれのＱ値を高くすることができ、第１のＬＮＡ３１および第２のＬＮＡ３２のそれぞれに入力される信号の挿入損失を小さくすることができる。

また、第１インダクタ２１および第２インダクタ２２のそれぞれの形状は、直方体状であり、第１インダクタ２１および第２インダクタ２２は、第１インダクタ２１の長手方向に沿う軸と第２インダクタ２２の長手方向に沿う軸とが互いに平行となるように実装されていてもよい。

これによれば、第１インダクタ２１および第２インダクタ２２を実装する場合に確保すべき面積を小さくすることができ、フロントエンドモジュール１を小型化または高集積化することができる。

また、第１経路ｒ１上において、第１インダクタ２１と第１のＬＮＡ３１とを繋ぐ配線５３は、第１フィルタ１１と第１インダクタ２１とを繋ぐ配線５１よりも短く、第２経路ｒ２上において、第２インダクタ２２と第２のＬＮＡ３２とを繋ぐ配線５４は、第２フィルタ１２と第２インダクタ２２とを繋ぐ配線５２よりも短くてもよい。

このようにＬＮＡの入力側に設けられる配線５３および配線５４を短くすることで、配線５３および配線５４を起因とする寄生容量を低減することができ、フロントエンドモジュール１において、雑音指数などの特性劣化を抑制することができる。

また、受信回路２は、同じ周波数帯域群に属する複数のバンドの高周波信号が同時に入力されることで、当該複数のバンドのＣＡが実行されてもよい。

これによれば、フロントエンドモジュール１に同じ周波数帯域群に属する複数のバンドの高周波信号が同時に入力される場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。これにより、フロントエンドモジュール１における特性劣化を抑制することができる。

例えば、複数のバンド間の周波数差が小さいと、ＣＡの際に、信号の回り込みによるノイズ増加、相互変調歪みの発生などによってフロントエンドモジュールの特性劣化が生じやすくなる。それに対し本実施の形態のフロントエンドモジュール１は、複数のバンド間の周波数差が小さい場合であっても、電磁界結合などの信号の回り込みを抑制できるので、ノイズの増加または相互変調歪などの発生による特性劣化を抑えるのに有用である。

なお、上記周波数帯域群は、１．８ＧＨｚ以上２．２ＧＨｚ以下の周波数帯域であってもよい。上記周波数帯域群は、２．３ＧＨｚ以上２．７ＧＨｚ以下の周波数帯域であってもよい。上記周波数帯域群は、３．３ＧＨｚ以上５ＧＨｚ以下の周波数帯域であってもよい。

なお、上記複数のバンドは、３ＧＰＰにおけるＢａｎｄ３およびＢａｎｄ１、または、３ＧＰＰにおけるＢａｎｄ３およびＢａｎｄ６６であってもよい。上記複数のバンドは、３ＧＰＰにおけるＢａｎｄ４０およびＢａｎｄ７であってもよい。上記複数のバンドは、３ＧＰＰにおけるＢａｎｄ２５およびＢａｎｄ６６、前記３ＧＰＰにおけるＢａｎｄ２およびＢａｎｄ４、または、前記３ＧＰＰにおけるＢａｎｄ２およびＢａｎｄ６６であってもよい。上記複数のバンドは、３ＧＰＰにおけるＢａｎｄ３０およびＢａｎｄ４１であってもよい。上記複数のバンドは、３ＧＰＰにおけるＢａｎｄ７７およびＢａｎｄ７９、前記３ＧＰＰにおけるＢａｎｄ４２およびＢａｎｄ７９、または、前記３ＧＰＰにおけるＢａｎｄ７８およびＢａｎｄ７９であってもよい。

［１−４．変形例１］
次に、実施の形態１の変形例１に係るフロントエンドモジュール１Ａの構造について、図６を参照しながら説明する。変形例１では、第１インダクタ２１および第２インダクタ２２が、長手方向に互いに隣り合って配置されている例について説明する。

図６は、変形例１に係るフロントエンドモジュール１Ａを基板５０の一方主面５０ａ側から見た場合の図である。なお、図６では樹脂封止部５８の図示を省略している。

図６に示すように、基板５０の一方主面５０ａ上には、フィルタ部品６１、第１インダクタ２１、第２インダクタ２２および複数の実装部品６５、６６が実装されている。

第１インダクタ２１および第２インダクタ２２のそれぞれは直方体状であり、基板５０の一方主面５０ａ上にて互いに隣り合って配置されている。具体的には、第１インダクタ２１および第２インダクタ２２は、長手方向に隣り合い、第１インダクタ２１の長手方向に沿う軸と第２インダクタ２２の長手方向に沿う軸とが一致するように配置されている。

フロントエンドモジュール１Ａでも、フィルタとＬＮＡとを整合するための第１インダクタ２１および第２インダクタ２２が、基板５０上にて互いに隣り合って配置され、第１インダクタ２１は、コイル軸２１ａが基板５０に平行となるように実装され、第２インダクタ２２は、コイル軸２２ａが基板５０に垂直となるように実装されている。これによれば、フロントエンドモジュール１ＡにてＣＡが実行された場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。

［１−５．変形例２］
次に、実施の形態１の変形例２に係るフロントエンドモジュール１Ｂの構造について、図７を参照しながら説明する。変形例２では、第１インダクタ２１および第２インダクタ２２が、長手方向に交差するように配置されている例について説明する。

図７は、変形例２に係るフロントエンドモジュール１Ｂを基板５０の一方主面５０ａ側から見た場合の図である。なお、図７では樹脂封止部５８の図示を省略している。

図７に示すように、基板５０の一方主面５０ａ上には、フィルタ部品６１、第１インダクタ２１、第２インダクタ２２および複数の実装部品６５、６６が実装されている。

第１インダクタ２１および第２インダクタ２２のそれぞれは直方体状であり、基板５０の一方主面５０ａ上にて互いに隣り合って配置されている。具体的には、第１インダクタ２１および第２インダクタ２２は、長手方向に互いに直交するように隣り合って配置されている。

フロントエンドモジュール１Ｂでも、フィルタとＬＮＡとを整合するための第１インダクタ２１および第２インダクタ２２が、基板５０上にて互いに隣り合って配置され、第１インダクタ２１は、コイル軸２１ａが基板５０に平行となるように実装され、第２インダクタ２２は、コイル軸２２ａが基板５０に垂直となるように実装されている。これによれば、フロントエンドモジュール１ＢにてＣＡが実行された場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。

［１−６．変形例３］
次に、実施の形態１の変形例３に係るフロントエンドモジュール１Ｃの構造について、図８を参照しながら説明する。変形例３では、第２インダクタ２２の下方にて、グランド電極５５ａの領域の一部が除去されている例について説明する。

図８は、変形例３に係るフロントエンドモジュール１Ｃの基板５０の一部および第２インダクタ２２を示す図であり、（ａ）は基板５０の一方主面５０ａ側からグランド電極５５ａおよび第２インダクタ２２を見た場合の透視図、（ｂ）は（ａ）の断面図である。

図８の（ｂ）に示すように、基板５０の内部には、複数のグランド電極５５、５５ａが設けられている。なお、グランド電極は、複数層に限られず、１層であってもよい。

図８の（ａ）および（ｂ）に示すように、フロントエンドモジュール１Ｃを基板５０の一方主面５０ａ側から見た場合に、複数のグランド電極５５、５５ａのうち最も基板５０の一方主面５０ａの近くに位置するグランド電極５５ａは、第２インダクタ２２と重ならない電極パターン形状を有している。具体的には、第２インダクタ２２のコイル軸２２ａに沿う方向において、グランド電極５５ａの領域の一部が除去されている。

このように変形例３に係るフロントエンドモジュール１Ｃでは、基板５０の内部に、基板５０の一方主面５０ａに平行な１以上のグランド電極５５、５５ａが設けられている。フロントエンドモジュール１Ｃを基板５０の一方主面５０ａ側から見た場合に、１以上のグランド電極５５、５５ａのうち最も基板５０の一方主面５０ａの近くに位置するグランド電極５５ａは、第２インダクタ２２と重ならない電極パターン形状を有している。

このように、基板５０の一方主面５０ａ側から見た場合に、グランド電極５５ａが第２インダクタ２２と重ならない電極パターン形状を有することで、第２インダクタ２２にて形成される磁界が、グランド電極５５ａによって妨げられることを抑制できる。これにより、第２インダクタ２２のＱ特性の劣化を抑制し、フロントエンドモジュール１Ｃの特性劣化を抑制することができる。

なお本変形例では、グランド電極５５ａの除去面積が、第２インダクタ２２よりも大きな面積となっているが、それに限られない。例えば、グランド電極５５ａの除去面積は、第２インダクタ２２よりも小さな面積であってもよい。また本変形例では、領域の一部が除去されるグランド電極は、基板５０の一方主面５０ａの最も近くに位置するグランド電極５５ａとなっているが、それに限られない。例えば、領域の一部が除去されるグランド電極は、グランド電極５５ａ、および、グランド電極５５ａと異なる層に位置するグランド電極５５であってもよい。領域の一部が除去されるグランド電極は、グランド電極５５ａの次層のグランド電極５５を含む複数層であってもよい。

［１−７．変形例４］
次に、実施の形態１の変形例４に係るフロントエンドモジュール１Ｄの構造について、図９および図１０を参照しながら説明する。変形例４では、基板５０の外周の近くにフィルタの入力端子が配置され、基板５０の中心５０ｃの近くに整合用のインダクタが配置され、基板５０の中心５０ｃの近くにＬＮＡの入力端子が配置されている例について説明する。

図９は、変形例４に係るフロントエンドモジュール１Ｄを基板５０の一方主面５０ａ側から見た場合の図である。図１０は、変形例４に係るフロントエンドモジュール１Ｄの集積回路部品７１および外部端子Ｐを基板５０の一方主面５０ａ側から見た場合の透視図である。

フロントエンドモジュール１Ｄは、信号経路で見ると、基板５０の一方主面５０ａ側では基板５０の外周から中心５０ｃに向かう方向に信号が流れ、他方主面５０ｂ側では基板５０の中心５０ｃから外周に向かう方向に信号が流れる構造となっている。

具体的には、フロントエンドモジュール１Ｄを基板５０の一方主面５０ａ側から見た場合に、第１インダクタ２１および第２インダクタ２２のそれぞれは、基板５０の外周よりも中心５０ｃ寄りに配置されている。第１フィルタ１１は、フィルタ出力端子１１ｂよりもフィルタ入力端子１１ａが基板５０の外周寄りに位置し、かつ、フィルタ入力端子１１ａよりもフィルタ出力端子１１ｂが第１インダクタ２１寄りに位置するように配置されている。また、第２フィルタ１２は、フィルタ出力端子１２ｂよりもフィルタ入力端子１２ａが基板５０の外周寄りに位置し、かつ、フィルタ入力端子１１ａよりもフィルタ出力端子１２ｂが第２インダクタ２２寄りに位置するように配置されている。

また、第１のＬＮＡ３１は、ＬＮＡ出力端子３１ｂよりもＬＮＡ入力端子３１ａが基板５０の中心５０ｃ寄り（すなわち第１インダクタ２１寄り）に位置し、かつ、ＬＮＡ入力端子３１ａよりもＬＮＡ出力端子３１ｂが基板５０の外周寄りに位置するように配置されている。また、第２のＬＮＡ３２は、ＬＮＡ出力端子３２ｂよりもＬＮＡ入力端子３２ａが基板５０の中心５０ｃ寄り（すなわち第２インダクタ２２寄り）に位置し、かつ、ＬＮＡ入力端子３２ａよりもＬＮＡ出力端子３２ｂが基板５０の外周寄りに位置するように配置されている。

この構造によれば、基板５０に実装される各部品を互いに接近して配置させるとともに、各部品間の配線経路を短くすることができる。本変形例では、フロントエンドモジュール１Ｄの高集積化を図りつつ、ＣＡが実行される場合において、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。

（実施の形態２）
次に、実施の形態２に係るフロントエンドモジュール１Ｅの回路構成について、図１１を参照しながら説明する。実施の形態２では、第１フィルタ１１および第２フィルタ１２を含むフィルタ部品６１が、デュプレクサで構成されている例について説明する。

図１１は、フロントエンドモジュール１Ｅの回路構成を示す図である。

フロントエンドモジュール１Ｅは、ＣＡが実行される受信回路２を備える。受信回路２は、ＣＡが実行されることで、同じ周波数帯域群に属する複数のバンドの高周波信号が入力される。

図１１に示すように、フロントエンドモジュール１Ｅの共通入力端子Ｐｃにはアンテナ素子６が接続されている。第１出力端子Ｐ１および第２出力端子Ｐ２には信号処理回路（図示省略）が接続される。

フロントエンドモジュール１Ｅは、ＣＡが実行された場合に高周波信号が入力される第１経路ｒ１および第２経路ｒ２を備える。第１経路ｒ１の一端ｒ１ａには、共通入力端子Ｐｃが設けられ、第１経路ｒ１の他端ｒ１ｂには、第１出力端子Ｐ１が設けられている。第２経路ｒ２の一端ｒ２ａには、共通入力端子Ｐｃが設けられ、第２経路ｒ２の他端ｒ２ｂには、第２出力端子Ｐ２が設けられている。第１経路ｒ１および第２経路ｒ２は、共通入力端子Ｐｃおよびフィルタ部品６１の入力端子６１ａの間にて共通化されている。

第１経路ｒ１上には、共通入力端子Ｐｃから第１出力端子Ｐ１に向かって順に、入力側スイッチ４０、第１フィルタ１１、第１インダクタ２１、第１のＬＮＡ３１および第１出力側スイッチ４１が配置されている。

第２経路ｒ２上には、共通入力端子Ｐｃから第２出力端子Ｐ２に向かって順に、入力側スイッチ４０、第２フィルタ１２、第２インダクタ２２、第２のＬＮＡ３２および第２出力側スイッチ４２が配置されている。

前述したように、第１フィルタ１１および第２フィルタ１２は、デュプレクサで構成されている。デュプレクサは、第１フィルタ１１および第２フィルタ１２を含む１つのフィルタ部品６１である。

入力側スイッチ４０は、第１経路ｒ１上における共通入力端子Ｐｃおよび第１フィルタ１１の間、および、第２経路ｒ２上における共通入力端子Ｐｃおよび第２フィルタ１２の間に配置されている。入力側スイッチ４０は、例えばＳＰｎＴスイッチであり、共通端子４０ａと、複数の選択端子４０ｂ１、４０ｂ３とを有している。

フロントエンドモジュール１Ｅでは、入力側スイッチ４０の共通端子４０ａと選択端子４０ｂ１との接続、かつ、第１出力側スイッチ４１の接続、および、第２出力側スイッチ４２の接続を同時に行うことで、ＣＡが実行される。

実施の形態２のフロントエンドモジュール１Ｅでも、フィルタとＬＮＡとを整合するための第１インダクタ２１および第２インダクタ２２が、基板５０上にて互いに隣り合って配置され、第１インダクタ２１は、コイル軸２１ａが基板５０に平行となるように実装され、第２インダクタ２２は、コイル軸２２ａが基板５０に垂直となるように実装されている。これによれば、フロントエンドモジュール１ＥにてＣＡが実行された場合に、第１インダクタ２１と第２インダクタ２２とが電磁界結合することを抑制することができる。

（実施の形態３）
次に、実施の形態３に係る通信装置５について、図１２を参照しながら説明する。図１２は、実施の形態３に係る通信装置５の回路構成を示す図である。

実施の形態３の通信装置５は、フロントエンドモジュール１Ｆと信号処理回路４とを備えている。

フロントエンドモジュール１Ｆは、実施の形態１および２で示した受信回路２と、送信回路３とを備えている。送信回路３は、例えばバンドパスフィルタおよびパワーアンプによって構成される。受信回路２および送信回路３は、受信回路２および送信回路３から引き出された配線を介してアンテナ素子６に接続されている。

信号処理回路４は、例えば、ＲＦＩＣであり、受信回路２および送信回路３のそれぞれに接続されている。信号処理回路４は、フロントエンドモジュール１Ｆの受信回路２から出力された信号、および、フロントエンドモジュール１Ｆの送信回路３に入力される信号を処理する。

本実施の形態に係るフロントエンドモジュール１Ｆは、さらに、送信回路３を備えている。

フロントエンドモジュール１Ｆが、上記のように特性劣化が抑制された受信回路２を備えることで、送信回路３を備えるフロントエンドモジュール１Ｆの特性劣化を抑制することができる。

また、本実施の形態に係る通信装置５は、上記フロントエンドモジュール１Ｆと、フロントエンドモジュール１Ｆから出力された信号およびフロントエンドモジュール１Ｆに入力される信号を処理する信号処理回路４とを備えている。

フロントエンドモジュール１Ｆが、上記のように特性劣化が抑制された受信回路２を備えることで、フロントエンドモジュール１Ｆを備える通信装置５の通信品質を向上することができる。

（その他の実施の形態）
以上、本発明の実施の形態に係るフロントエンドモジュール等について説明したが、本発明は、個々の実施の形態には限定されない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の一つまたは複数の態様の範囲内に含まれてもよい。

上記実施の形態では、第１のＬＮＡ３１、第２のＬＮＡ３２、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２が、１つの集積回路部品７１で構成されている例を示したが、それに限られない。例えば、第１のＬＮＡ３１、第２のＬＮＡ３２、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２のそれぞれが、別体の集積回路部品によって構成されていてもよい。

上記実施の形態では、第１フィルタ１１および第２フィルタ１２が、１つのフィルタ部品６１で構成されている例を示したが、それに限られない。例えば、第１フィルタ１１および第２フィルタ１２のそれぞれが、別体のフィルタ部品によって構成されていてもよい。

上記実施の形態では、集積回路部品７１を基板５０の他方主面５０ｂに実装し、フィルタ部品６１を基板５０の一方主面５０ａに実装した例を示したが、それに限られない。例えば、集積回路部品７１が基板５０に内蔵されてもよい。また、フィルタ部品６１が基板５０に内蔵されていてもよい。

上記実施の形態では、フロントエンドモジュールの信号経路上に、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２が設けられている例を示したが、必ずしも、入力側スイッチ４０、第１出力側スイッチ４１および第２出力側スイッチ４２が設けられていなくてもよい。

上記実施の形態では、第１インダクタ２１および第２インダクタ２２として積層型のチップインダクタを例示したが、それに限られない。第１インダクタ２１および第２インダクタ２２は、ワイヤが巻回された巻き線インダクタであってもよい。第１インダクタ２１および第２インダクタ２２は、ＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）などのように、複数のインダクタが集積されたデバイスで構成されていてもよい。

また、上記実施の形態１の変形例３では、第２インダクタ２２の下方にて、グランド電極５５ａの領域の一部が除去されている例について説明したが、それに限られない。例えば、第１インダクタ２１の下方にて、グランド電極５５ａの領域の一部が除去されていてもよい。

図１３は、その他の実施の形態のフロントエンドモジュールの基板５０の一部および第１インダクタ２１を示す図であり、（ａ）は基板５０の一方主面５０ａ側からグランド電極５５ａおよび第１インダクタ２１を見た場合の透視図、（ｂ）は（ａ）の断面図である。

図１３の（ａ）および（ｂ）に示すように、フロントエンドモジュールを基板５０の一方主面５０ａ側から見た場合に、複数のグランド電極５５、５５ａのうち最も基板５０の一方主面５０ａの近くに位置するグランド電極５５ａは、第１インダクタ２１と重ならない電極パターン形状を有している。具体的には、グランド電極５５ａのうち、第１インダクタ２１が実装される基板５０上の領域に対向する領域が除去されている。

図１３に示すフロントエンドモジュールでは、基板５０の内部に、基板５０の一方主面５０ａに平行な１以上のグランド電極５５、５５ａが設けられている。フロントエンドモジュールを基板５０の一方主面５０ａ側から見た場合に、１以上のグランド電極５５、５５ａのうち最も基板５０の一方主面５０ａの近くに位置するグランド電極５５ａは、第１インダクタ２１と重ならない電極パターン形状を有している。

第１インダクタ２１のコイル軸２１ａがグランド電極５５ａに平行な場合であっても、グランド電極５５ａが第１インダクタ２１と重ならない電極パターン形状を有することで、第１インダクタ２１にて形成される磁界がグランド電極５５ａによって阻害されることを抑制できる。これにより、第１インダクタ２１のＱ特性の劣化を抑制し、フロントエンドモジュールの特性劣化を抑制することができる。

本発明のフロントエンドモジュールおよび通信装置は、携帯情報端末などの電子機器の構成部品として広く利用できる。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ フロントエンドモジュール
２ 受信回路
３ 送信回路
４ 信号処理回路
５ 通信装置
６ アンテナ素子
１１ 第１フィルタ
１１ａ フィルタ入力端子
１１ｂ フィルタ出力端子
１２ 第２フィルタ
１２ａ フィルタ入力端子
１２ｂ フィルタ出力端子
２１ 第１インダクタ
２１ａ コイル軸
２１ｂ 素体
２１ｃ 内部導体
２１ｔａ、２１ｔｂ 底面電極
２２ 第２インダクタ
２２ａ コイル軸
２２ｂ 素体
２２ｃ 内部導体
２２ｔａ、２２ｔｂ 外部電極
３１ 第１のＬＮＡ
３１ａ ＬＮＡ入力端子
３１ｂ ＬＮＡ出力端子
３２ 第２のＬＮＡ
３２ａ ＬＮＡ入力端子
３２ｂ ＬＮＡ出力端子
４０ 入力側スイッチ
４０ａ 共通端子
４０ｂ１、４０ｂ２、４０ｂ３ 選択端子
４１ 第１出力側スイッチ
４１ａ 共通端子
４１ｂ 選択端子
４２ 第２出力側スイッチ
４２ａ 共通端子
４２ｂ 選択端子
５０ 基板
５０ａ 一方主面
５０ｂ 他方主面
５０ｃ 中心
５１、５２、５３、５４ 配線
５５、５５ａ グランド電極
５８、５９ 樹脂封止部
６１ フィルタ部品
６１ａ 入力端子
６５、６６ 実装部品
７１ 集積回路部品
Ｐ 外部端子
Ｐｃ 共通入力端子
Ｐ１ 第１出力端子
Ｐ２ 第２出力端子
ｒ１ 第１経路
ｒ１ａ 一端
ｒ１ｂ 他端
ｒ２ 第２経路
ｒ２ａ 一端
ｒ２ｂ 他端

Claims (20)

1. 基板と、
   前記基板に設けられた、ＣＡ（Ｃａｒｒｉｅｒ Ａｇｇｒｅｇａｔｉｏｎ）が実行される受信回路と、
   を備え、
   前記受信回路は、
   前記ＣＡが実行された場合に高周波信号が入力される第１経路および第２経路と、
   前記第１経路上に配置され、前記高周波信号をフィルタリングする第１フィルタと、
   前記第１経路上に配置され、前記第１フィルタによってフィルタリングされた信号を増幅する第１のＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）と、
   前記第１経路上の前記第１フィルタおよび第１のＬＮＡの間に設けられ、前記第１フィルタおよび前記第１のＬＮＡをインピーダンス整合する第１インダクタと、
   前記第２経路上に配置され、前記高周波信号をフィルタリングする第２フィルタと、
   前記第２経路上に配置され、前記第２フィルタによってフィルタリングされた信号を増幅する第２のＬＮＡと、
   前記第２経路上の前記第２フィルタおよび第２のＬＮＡの間に設けられ、前記第２フィルタおよび前記第２のＬＮＡをインピーダンス整合する第２インダクタと、
   を備え、
   前記第１インダクタおよび前記第２インダクタは、前記基板の一方主面上にて互いに隣り合って配置され、
   前記第１インダクタは、前記第１インダクタのコイル軸が前記基板の一方主面に平行となるように、前記基板の一方主面に実装され、
   前記第２インダクタは、前記第２インダクタのコイル軸が前記基板の一方主面に垂直となるように、前記基板の一方主面に実装されている
   フロントエンドモジュール。
2. さらに、前記基板の他方主面に設けられた複数の外部端子を備え、
   前記第１フィルタおよび前記第２フィルタは、前記基板の一方主面に実装され、
   前記第１のＬＮＡおよび前記第２のＬＮＡは、前記基板の他方主面に実装されている
   請求項１に記載のフロントエンドモジュール。
3. 前記複数の外部端子は、前記第１経路の一端および前記第１経路の一端と共通する前記第２経路の一端に設けられた共通入力端子と、前記第１経路の他端に設けられた第１出力端子と、前記第２経路の他端に設けられた第２出力端子とを有し、
   さらに、前記受信回路は、
   前記共通入力端子および前記第１フィルタの間の前記第１経路上、ならびに、前記共通入力端子および前記第２フィルタの間の前記第２経路上に配置された入力側スイッチと、
   前記第１のＬＮＡおよび前記第１出力端子の間の前記第１経路上に配置された第１出力側スイッチと、
   前記第２のＬＮＡおよび前記第２出力端子の間の前記第２経路上に配置された第２出力側スイッチと
   を備える請求項２に記載のフロントエンドモジュール。
4. 前記第１フィルタおよび前記第２フィルタは、１つのフィルタ部品に含まれ、
   前記第１のＬＮＡおよび前記第２のＬＮＡは、１つの集積回路部品に含まれている
   請求項１〜３のいずれか１項に記載のフロントエンドモジュール。
5. 前記第１インダクタおよび前記第２インダクタのそれぞれは、チップ部品である
   請求項１〜４のいずれか１項に記載のフロントエンドモジュール。
6. 前記第１インダクタおよび前記第２インダクタのそれぞれの形状は、直方体状であり、
   前記第１インダクタおよび前記第２インダクタは、前記第１インダクタの長手方向に沿う軸と前記第２インダクタの長手方向に沿う軸とが互いに平行となるように実装されている
   請求項１〜５のいずれか１項に記載のフロントエンドモジュール
7. 前記第１経路上において、前記第１インダクタと前記第１のＬＮＡとを繋ぐ配線は、前記第１フィルタと前記第１インダクタとを繋ぐ配線よりも短く、
   前記第２経路上において、前記第２インダクタと前記第２のＬＮＡとを繋ぐ配線は、前記第２フィルタと前記第２インダクタとを繋ぐ配線よりも短い
   請求項１〜６のいずれか１項に記載のフロントエンドモジュール。
8. 前記基板の内部に、前記基板の一方主面に平行な１以上のグランド電極が設けられ、
   前記フロントエンドモジュールを前記基板の一方主面側から見た場合に、
   前記１以上のグランド電極のうち最も前記基板の一方主面の近くに位置するグランド電極は、前記第２インダクタと重ならない電極パターン形状を有している
   請求項１〜７のいずれか１項に記載のフロントエンドモジュール。
9. 前記基板の内部に、前記基板の一方主面に平行な１以上のグランド電極が設けられ、
   前記フロントエンドモジュールを前記基板の一方主面側から見た場合に、
   前記１以上のグランド電極のうち最も前記基板の一方主面の近くに位置するグランド電極は、前記第１インダクタと重ならない電極パターン形状を有している
   請求項１〜７のいずれか１項に記載のフロントエンドモジュール。
10. 前記受信回路は、同じ周波数帯域群に属する複数のバンドの前記高周波信号が同時に入力されることで、当該複数のバンドの前記ＣＡが実行される
    請求項１〜９のいずれか１項に記載のフロントエンドモジュール。
11. 前記周波数帯域群は、１．８ＧＨｚ以上２．２ＧＨｚ以下の周波数帯域である
    請求項１０に記載のフロントエンドモジュール。
12. 前記周波数帯域群は、２．３ＧＨｚ以上２．７ＧＨｚ以下の周波数帯域である
    請求項１０に記載のフロントエンドモジュール。
13. 前記周波数帯域群は、３．３ＧＨｚ以上５ＧＨｚ以下の周波数帯域である
    請求項１０に記載のフロントエンドモジュール。
14. 前記複数のバンドは、３ＧＰＰにおけるＢａｎｄ３およびＢａｎｄ１、または、前記３ＧＰＰにおけるＢａｎｄ３およびＢａｎｄ６６である
    請求項１０に記載のフロントエンドモジュール。
15. 前記複数のバンドは、３ＧＰＰにおけるＢａｎｄ４０およびＢａｎｄ７である
    請求項１０に記載のフロントエンドモジュール。
16. 前記複数のバンドは、３ＧＰＰにおけるＢａｎｄ２５およびＢａｎｄ６６、前記３ＧＰＰにおけるＢａｎｄ２およびＢａｎｄ４、または、前記３ＧＰＰにおけるＢａｎｄ２およびＢａｎｄ６６である
    請求項１０に記載のフロントエンドモジュール。
17. 前記複数のバンドは、３ＧＰＰにおけるＢａｎｄ３０およびＢａｎｄ４１である
    請求項１０に記載のフロントエンドモジュール。
18. 前記複数のバンドは、３ＧＰＰにおけるＢａｎｄ７７およびＢａｎｄ７９、前記３ＧＰＰにおけるＢａｎｄ４２およびＢａｎｄ７９、または、前記３ＧＰＰにおけるＢａｎｄ７８およびＢａｎｄ７９である
    請求項１０に記載のフロントエンドモジュール。
19. さらに、送信回路を備える
    請求項１〜１８のいずれか１項に記載のフロントエンドモジュール。
20. 請求項１９に記載のフロントエンドモジュールと、
    前記フロントエンドモジュールから出力された信号および前記フロントエンドモジュールに入力される信号を処理する信号処理回路と
    を備える通信装置。

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