JP2019185842A - 不揮発性メモリ装置及びその初期化情報を読み取る方法 - Google Patents

不揮発性メモリ装置及びその初期化情報を読み取る方法 Download PDF

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Abstract

【課題】不揮発性メモリ装置の初期化情報を読み取る方法を提供する。【解決手段】不揮発性メモリ装置の初期化情報を読み取る方法において、不揮発性メモリ装置は、パワーアップを感知すると、初期化情報読み取り動作時、非選択ワードラインに提供される低電圧の読み取りパス電圧を、電源電圧を分圧して発生させる。低電圧の読み取りパス電圧は、接地電圧と電源電圧との間の少なくとも１つの電圧に設定される。不揮発性メモリ装置は、パワーアップに基づいて、初期化情報読み取り動作時、電源電圧をポンピング不可能にし、初期化情報読み取り動作時、非選択ワードラインに、低電圧の読み取りパス電圧を提供し、選択されたワードラインに、読み取り電圧を提供し、メモリセルに保存された初期化情報を読み取る。【選択図】図１３

Description

本発明は、不揮発性メモリ装置に係り、さらに詳細には、初期化情報を読み取る動作の間、消費電流を減らすことができる不揮発性メモリ装置、その電圧発生方法及び読み取り方法、並びにそれを含むメモリシステム及び電子装置に関する。
ソリッドステートドライブ（ＳＳＤ：solid state drive）は、不揮発性メモリ装置にデータを保存する高性能及び高速のストレージ装置である。ＳＳＤにアクセスするのに最適化された超高速データ伝送規格である不揮発性メモリエクスプレス（ＮＶＭｅ：non-volatile memory express）が適用されている。ＮＶＭｅは、ＰＣＩｅ（peripheral component interconnect express）インターフェースに装着されるストレージデバイス（または、不揮発性メモリ装置）に対して、ダイレクト入出力（Ｉ／Ｏ）アクセスを提供する。
ストレージデバイス及びホストを含むストレージシステムで使用するコンテンツの容量が増大している。それにより、大容量のストレージ装置への要求が持続的に提起されている。ＮＶＭｅ ＳＳＤは、ナンド（ＮＡＮＤ）フラッシュメモリセルを含む複数の不揮発性メモリ装置から構成される大容量ストレージ装置であり、ＮＶＭｅ−ｏＦ（ＮＶＭｅ−over fabrics）は、ＮＶＭｅ ＳＳＤ基盤のストレージアレイであり、大規模並列方式で通信することができるファブリックに拡張することができる。
不揮発性メモリ装置は、製品仕様（product contents）を含む初期化情報を、ナンドフラッシュメモリセルに保存し、電源が印加されるブーティング時に読み取る必要がある。ＮＶＭｅ ＳＳＤまたはＮＶＭｅ−ｏＦに含まれる不揮発性メモリ装置の数が顕著に増加したとき、初期化情報を読み取らなければならない不揮発性メモリ装置の数の増加により、初期化情報読み取り動作による消費電流ピーク（peak）、消費電流増大のような問題が発生してしまう。
本発明が解決しようとする課題は、初期化情報を読み取る動作の間、消費電流を減らすことができる不揮発性メモリ装置、その電圧発生方法及び読み取り方法、並びにそれを含むメモリシステム及び電子装置を提供するところにある。
本発明の一実施形態による不揮発性メモリ装置は、複数のワードラインに連結されるメモリセルに初期化情報を保存するメモリセルアレイ、初期化情報を読み取る初期化情報読み取り動作で選択されたワードラインに、第１読み取り電圧を印加し、非選択ワードラインに、第２読み取り電圧を印加するように制御する制御回路部、そして初期化情報読み取り動作時、制御回路部から提供される電圧制御信号に応答し、電源電圧を低くすることにより、第２読み取り電圧を発生させる電圧発生部を含む。
本発明の一実施形態によるメモリシステムは、少なくとも１つの不揮発性メモリ装置と、該少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を含む。該少なくとも１つの不揮発性メモリ装置は、複数のワードラインに連結されるメモリセルに初期化情報を保存するメモリセルアレイ、初期化情報を読み取る初期化情報読み取り動作で選択されたワードラインに、第１読み取り電圧を印加し、非選択ワードラインに、第２読み取り電圧を印加するように制御する制御回路部、そして初期化情報読み取り動作時、制御回路部から提供される電圧制御信号に応答し、電源電圧を低くすることにより、第２読み取り電圧を発生させる電圧発生部を含む。
本発明の一実施形態による不揮発性メモリ装置の読み取り方法は、パワーアップを感知する段階、パワーアップに基づいて、メモリセルに保存された初期化情報を読み取る段階、初期化情報の読み取り時、メモリセルに連結されるワードラインのうち選択されたワードラインに提供される第１読み取り電圧を発生させ、非選択ワードラインに提供される第２読み取り電圧を発生させる段階を含み、第２読み取り電圧は、電源電圧を低くすることによって生じる。
本発明の一実施形態による方法は、パワーアップ状態を感知する不揮発性メモリ装置において、パワーアップ状態に応答し、当該不揮発性メモリ装置が、当該不揮発性メモリ装置のメモリセルアレイの第１メモリセルに保存された当該不揮発性メモリ装置に係わる初期化情報を読み取る段階と、当該不揮発性メモリ装置に係わる初期化情報を、当該不揮発性メモリ装置のモードレジスタに保存する段階と、を含む。当該不揮発性メモリ装置のメモリセルアレイの第１メモリセルに保存された当該不揮発性メモリ装置に係わる初期化情報を読み取る段階は、第１メモリセルに連結された選択されたワードラインに、第１メモリセルの消去状態とプログラム状態とを判別するための第１読み取り電圧レベルを有する第１読み取り電圧を印加することと、選択されたワードラインに第１読み取り電圧を印加する間、第１メモリセルが連結されていない非選択ワードラインに、第１メモリセルのプログラム状態の電圧レベルより低い第２読み取り電圧レベルを有する第２読み取り電圧を印加することと、を含む。
本発明の一実施形態による不揮発性メモリ装置は、ブーティング時、初期化情報を読み取るとき、非選択ワードライン駆動に必要な電圧を、電源電圧以下に降下された電圧レベルで印加することにより、高電圧ポンピング動作を遂行しないことにより、消費電流を減らすことができる。
また、大容量ＳＳＤに含まれる不揮発性メモリ装置の数が増加しても、初期化情報読み取り動作時に消費する電流は、許容値を超えないために、初期化動作を安定して遂行することができる。
本発明の一実施形態による不揮発性メモリ装置を適用した概念的実施形態の電子装置としてデータプロセシングシステムを示す図面である。 本発明の一実施形態による不揮発性メモリ装置を含むメモリシステムであるＳＳＤの概略的な構成を示すブロック図である。 本発明の一実施形態による図２の不揮発性メモリ装置について説明するブロック図である。 図３の第１メモリブロックについて説明する図面である。 図３の第１メモリブロックについて説明する図面である。 本発明の初期化情報読み取り方法について概念的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 図３の低電圧発生回路について例示的に説明する図面である。 本発明の一実施形態による図３の不揮発性メモリ装置の初期化情報読み取り方法を示すフローチャートである。 図１３の初期化情報読み取り動作によってワードライン電圧が印加される例を示すテーブルである。 本発明の一実施形態による図３の不揮発性メモリ装置を利用し、初期化情報読み取り動作を遂行するときの、消費電流パターンを示す図面である。 本発明の一実施形態による不揮発性メモリ装置が含まれたストレージ装置を適用することができるサーバシステムを示すブロック図である。 本発明の一実施形態による不揮発性メモリ装置が含まれたストレージ装置を適用することができるストレージクラスタを示すブロック図である。 本発明の一実施形態による不揮発性メモリ装置を含むシステムを示すブロック図である。 本発明の一実施形態による不揮発性メモリ装置をメモリカードシステムに適用した例を示すブロック図である。
図１は、本発明の一実施形態による不揮発性メモリ装置を適用した概念的実施形態の電子装置としてデータプロセシングシステムを示す。
図１を参照すれば、データプロセシングシステム１００は、ＲＤＭＡ（remote direct memory access）プロトコルを利用し、互いに通信することができるピア（peers）１１０，１２０を含む。ピア１１０，１２０は、ネットワーク１３０を介してデータを送信したり受信したりすることができるストレージシステムまたはコンピューターシステムとし得る。そのようなピア１１０，１２０は、例として提供されるものであり、ＲＤＭＡ接続（remote direct memory access connections）は、例えば、さまざまなクライアント、さまざまなサーバ、サーバパーム、サーバクラスタ、アプリケーションサーバまたはメッセージサーバの間にある。
ピア１１０，１２０は、サーバ１１０及びクライアント１２０として図示される。サーバ１１０は、ネットワーク１３０を介して、クライアント１２０の要請を受けてサービスを行い、その結果をクライアント１２０に伝送するピアを示し、クライアント１２０は、サーバ１１０に要請を行って応答を待つピアを示す。クライアント１２０は、ホストともされる。
該ＲＤＭＡは、１メモリから、他の装置やシステムのメモリへのデータ伝送を行う。そのようなデータ伝送は、中央処理装置（ＣＰＵ）（または、プロセッサ）やオペレーティングシステムの介入なしに、ネットワーク１３０を介して、ダイレクトメモリアクセス（ＤＭＡ）するものであり、高処理量、低レイテンシ及び低オーバーヘッドデータ伝送を可能にする。
ネットワーク１３０は、個別的な単一ネットワークとして図示されるが、当業者によって一般的に理解されるいかなる類型のネットワークでもよい。ネットワーク１３０は、個人用または共用、有線または無線、全体または部分のネットワークであってもよい。一実施形態により、ネットワーク１３０は、インターネットやワールドワイドウェブ（略して「ウェブ」）のようなグローバルネットワーク、ＷＡＮ（wide area network）またはＬＡＮ（local area network）であってもよい。
サーバ１１０は、ＰＣＩｅ（peripheral component interconnect express）バス１１１に連結されるＲＮＩＣ（ＲＤＭＡ network integrated circuit）１１２とストレージデバイス１１４とを含んでもよい。ＰＣＩｅは、ＰＣＩ，ＰＣＩ−Ｘ及びＡＧＰ（accelerated graphics port）バス標準を代替するように設計された高速直列コンピュータ拡張バス標準である。ＰＣＩｅは、さらに高い最大システムバススループット、さらに低いＩ／Ｏ（input/output）ピンカウント、さらに小さい物理的フットプリント、バスデバイスに対する良好な性能スケーリング、並びにさらに詳細なエラー検出及び報告のメカニズムを含む。
ＲＮＩＣ１１２は、ネットワークインターフェースカード、ネットワークアダプダ、及び／またはＲＤＭＡを支援するネットワークインターフェースコントローラであってもよい。ＲＮＩＣ１１２に接続されたストレージデバイス１１４は、ＲＤＭＡを利用するＮＶＭｅ（non-volatile memory express）ストレージプロトコルによって具現され得る。ＮＶＭｅストレージプロトコルは、例示的に、ｉＷＡＲＰ（internet wide area ＲＤＭＡ protocol）、Infiniband、ＲｏＣＥ（ＲＤＭＡ over converged Ethernet）のうち一つを含んでもよい。
ストレージデバイス１１４は、複数のストレージ要素１１５−１１８を含み、ストレージ要素１１５−１１８は、ＮＶＭｅ ＳＳＤまたはＰＣＩｅ ＳＳＤによって構成され得る。ストレージデバイス１１４は、ＮＶＭｅ−ｏＦによって具現されてもよい。ＮＶＭｅは、ＳＳＤを利用することができる企業、データセンター及びクライアントシステムのニーズを処理するように設計されたスケーリング可能なホストコントローラインターフェースである。ＮＶＭｅは、ホストにストレージエンティティインターフェースを提示するためのＳＳＤデバイスインターフェースとして利用される。ＮＶＭｅは、ＰＣＩｅ ＳＳＤに対する最適化されたレジスタインターフェース、コマンドセット及び特徴セットを定義し、ＰＣＩｅ ＳＳＤの機能性（functionality）を利用し、ＰＣＩｅ ＳＳＤインターフェースを標準化するための位置にある。
クライアント１２０は、ＲＮＩＣ１２２、メモリ１２４及びプロセッサ（または、ＣＰＵ）１２６を含んでもよい。メモリ１２４は、システムメモリ、メインメモリ、揮発性メモリ及び不揮発性メモリを含んでもよい。メモリ１２４は、コンピュータ可読命令語、データ構造、プログラムモジュール、その他データのような情報保存のために、いかなる方法または技術によって具現された揮発性及び不揮発性、着脱型及び非着脱型のコンピュータ記録媒体であってもよい。該コンピュータ記録媒体は、ＲＡＭ（random access memory）、ＲＯＭ（read-only memory）、ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、フラッシュメモリ、または他のメモリ技術；ＣＤ−ＲＯＭ（compact disc read only memory）、ＤＶＤ（digital versatile disc）、または他の光ストレージ；磁気カセット、磁気テープ、磁気ディスク、または他の磁気ストレージ；あるいは所望情報を保存するのに使用され、コンピュータシステムによってアクセスされるいかなる他の媒体を含んでもよいが、それらに限定されるものではない。
プロセッサ１２６は、データプロセシングシステム１００の全般的な動作を制御することができる。プロセッサ１２６は、複数のプロセシングコアを含み、各プロセシングコアは、複数のプロセシングエントリを含んでもよい。プロセッサ１２６は、プロセシングエントリにより、サーバ１１０のストレージデバイス１１４に／からデータを書き込んだり読み取ったりする動作を命令することができる。例えば、プロセッサ１２６は、ネットワーク１３０を介して、サーバ１１０に、データ伝送開始せよというコマンドを伝送することができる。
ＲＮＩＣ１２２は、サーバ１１０のＲＮＩＣ１１２と類似したネットワークインターフェースカード、ネットワークアダプダ及び／またはＲＤＭＡをサポートするネットワークインターフェースコントローラとし得る。ＲＮＩＣ１１２，１２２は、ＲＤＭＡプロトコルをサポートすることができる。ＲＮＩＣ１１２，１２２は、ストレージデバイス１１４からメモリ１２４まで、そしてその反対に、データの直接伝送を許容するＲＤＭＡプロトコルをサポートすることができる。そのようなデータ伝送には、プロセッサ１２６の監督を必要とするか、あるいはそれを含まない。それにより、ＲＤＭＡプロトコルは、その帯域幅、低レイテンシ及び低オーバーヘッドの利点がある。
データプロセシングシステム１００において、サーバ１１０のストレージ要素１１５−１１８、すなわち、ＳＳＤは、ブーティング時、パワーアップが感知されると、初期化動作を遂行することができる。ＳＳＤの初期化動作は、該ＳＳＤに内蔵されている不揮発性メモリ装置それぞれに保存された初期化情報を読み取り、設定レジスタにセッティングする動作を含む。
ＳＳＤが大容量化されることにより、不揮発性メモリ装置の数が顕著に増加し、不揮発性メモリ装置が一斉に初期化情報読み取り動作を遂行することになれば、サーバ１１０の消費電流が増大してしまう。それにより、大容量ＳＳＤの初期化動作において、不揮発性メモリ装置の初期化情報読み取り動作による消費電流を減らすことができる方案が要求される。
図２は、本発明の一実施形態による不揮発性メモリ装置を含むメモリシステムであるＳＳＤの概略的な構成を示すブロック図である。図２のＳＳＤは、図１のストレージ要素１１５〜１１８に対応するものである。
図２を参照すれば、ＳＳＤ２００は、メモリコントローラ２１０、複数の不揮発性メモリ装置（ＮＶＭ）２２０〜２２ｎ、そして揮発性メモリ装置（ＶＭ）２３０を含んでもよい。メモリコントローラ２１０は、ＳＳＤ２００と連結されるホストからの要請に応答し、複数の不揮発性メモリ装置２２０〜２２ｎの読み取り動作、プログラム動作、消去動作及び／または初期化情報読み取り動作を制御することができる。該ホストは、図１のクライアント１２０に対応する。
一実施形態により、該ホストは、個人用コンピュータ（ＰＣ：personal computer）、サーバコンピュータ（server computer）、ワークステーション（workstation）、ノート型パソコン（laptop）、携帯電話（mobile phone）、スマートフォン（smart phone）、個人情報端末機（ＰＤＡ：personal digital assistant）、携帯型マルチメディアプレーヤ（ＰＭＰ：portable multimedia player）、デジタルカメラ、デジタルＴＶ（digital television）、セットトップボックス（set-top box）、音楽再生機、携帯用ゲームコンソール（portable game console）、ナビゲーションシステムのような任意のコンピュータシステムとし得る。
複数の不揮発性メモリ装置２２０〜２２ｎは、ＳＳＤ２００の記録媒体として使用される。各不揮発性メモリ装置は、例えば、ＮＡＮＤフラッシュメモリ装置とし得る。複数の不揮発性メモリ装置２２０〜２２ｎは、チャネルを介して、メモリコントローラ２１０とも連結される。各不揮発性メモリ装置は、チャネルを介して提供されるホストからの要請に応答し、読み取り動作、プログラム動作及び消去動作を遂行し、ブーティング時、初期化情報読み取り動作を遂行することができる。
揮発性メモリ装置２３０は、ホストから提供される書き込みデータあるいは、不揮発性メモリ装置２２０〜２２ｎから読み取ったデータを一時的に保存することができる。揮発性メモリ装置２３０は、不揮発性メモリ装置２２０〜２２ｎに保存されるメタデータやキャッシュデータを保存することができる。揮発性メモリ装置２３０には、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）などが含まれる。
不揮発性メモリ装置２２０〜２２ｎそれぞれは、メモリセルアレイ３１０と設定レジスタ３２０とを含んでもよい。設定レジスタ３２０は、ブーティング時、初期化情報読み取り動作を介して読み取った当該不揮発性メモリ装置の製品仕様を示す初期化情報に設定されることができる。また、設定レジスタ３２０は、メモリコントローラ２１０から受信される当該不揮発性メモリ装置の動作オプション、機能、特性、そして動作モードのための制御信号及びデータとして設定される。
不揮発性メモリ装置２２０〜２２ｎそれぞれは、プログラム／消去を禁止するか否かという保護情報、動作モードでの動作電圧レベルをトリミングするためのトリミングデータ、フェイルされたビットラインを救済するカラムリペア情報、不良メモリセルを含むバッドブロック情報などを初期化情報として、メモリセルアレイ３１０の一部分３１２（図３）に保存することができる。該トリミングデータは、不揮発性メモリ装置２２０〜２２ｎそれぞれの動作モード、すなわち、読み取り動作、プログラム動作、消去動作における電圧調整だけではなく、センスアンプまたはページバッファの調整や、レファレンスセルの最適化などを設定するデータである。
ＳＳＤ２００は、ブーティング時、パワーアップが感知されると、不揮発性メモリ装置２２０〜２２ｎそれぞれの初期化情報を読み取る動作を遂行することができる。大容量のＳＳＤ２００において、不揮発性メモリ装置２２０〜２２ｎの数が顕著に増加すると、不揮発性メモリ装置２２０〜２２ｎが一度に初期化情報読み取り動作を遂行することにより、消費電流ピークが発生し、消費電流量が許容値を超す場合が生ずる。それは、初期化情報読み取り動作に必要な読み取りパス電圧が、不揮発性メモリ装置２２０〜２２ｎにおいて、一斉にポンピング動作を介して生じるからである。もし初期化情報読み取り動作に必要な読み取りパス電圧が、不揮発性メモリ装置２２０〜２２ｎにおいて、ポンピング動作なしに生じるのであるならば、消費電流ピーク及び消費電流量を減らすことができるであろう。
以下では、図２の不揮発性メモリ装置２２０〜２２ｎにおいて、代表的なものとして、不揮発性メモリ装置２２０の構成について具体的に説明する。
図３は、本発明の一実施形態による図２の不揮発性メモリ装置２２０について説明するブロック図である。図３を参照すれば、不揮発性メモリ装置２２０は、メモリセルアレイ３１０、制御回路部３３０、アドレスデコーダ３４０、読み取り回路部３５０そして電圧発生部３６０を含んでもよい。図示されていないが、不揮発性メモリ装置２２０は、書き込み回路部と入出力回路部とをさらに含んでもよい。該書き込み回路部は、メモリコントローラ２１０（図２）から、入出力ラインを介して、該入出力回路部に提供されるデータを伝達され、伝達されたデータをメモリセルアレイ３１０に保存する書き込みドライバとして構成され得る。該入出力回路部は、メモリコントローラ２１０から、入出力ラインを介して提供されるコマンド、アドレス、制御信号及びデータを一時保存することができる。該入出力回路部は、不揮発性メモリ装置２２０の読み取りデータを一時保存し、指定された時点に、入出力ラインを介して、メモリコントローラ２１０に出力することができる。
メモリセルアレイ３１０は、複数のメモリセルを含み得るが、例えば、複数のメモリセルは、フラッシュメモリセルとし得る。以下では、複数のメモリセルがＮＡＮＤフラッシュメモリセルである場合を例にして、本発明の一実施形態について詳細に説明する。メモリセルアレイ３１０は、複数のＮＡＮＤストリングＮＳｓを含む三次元メモリセルアレイを含んでもよい。
該三次元メモリセルアレイは、シリコン基板上に配置される活性領域と、メモリセルの動作と係わる回路であり、前記基板上または前記基板内に形成された回路と、を有するメモリセルアレイの少なくとも１つの物理的レベルにモノリシックに形成される。用語「モノリシック」は、アレイを構成する各レベルの層が、前記アレイにおいて、各下部レベル層の真上に積層されていることを意味する。本発明の技術的思想による一実施形態において、該三次元メモリセルアレイは、少なくとも１つのメモリセルが、他のメモリセル上に位置するように垂直方向に配置されたＮＡＮＤストリングを含む。前記少なくとも１つのメモリセルは、電荷トラップ層を含んでもよい。米国特許公開公報第７，６７９，１３３号、米国特許公開公報第８，５５３，４６６号、米国特許公開公報第８，６５４，５８７号、米国特許公開公報第８，５５９，２３５号及び米国特許出願公開公報第２０１１／０２３３６４８号は、三次元メモリアレイが、複数レベルで構成され、ワードライン及び／またはビットラインがレベル間に共有されている三次元メモリアレイに係わる適切な構成について詳細に説明するものであり、本明細書に引用形式として結合される。
メモリセルアレイ３１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｎを含んでもよい。各メモリブロックは、ストリング選択ラインＳＳＬｓ、ワードラインＷＬｓ、グラウンド選択ラインＧＳＬｓ及びビットラインＢＬｓに連結され得る。各メモリブロックは、ストリング選択ラインＳＳＬｓ、ワードラインＷＬｓ及びグラウンド選択ラインＧＳＬｓを介して、アドレスデコーダ３４０に連結され、ビットラインＢＬｓを介して、読み取り回路部３５０に連結され得る。
第１メモリブロックＢＬＫ１は、複数のＮＡＮＤストリングＮＳｓを含み、各ＮＡＮＤストリングＮＳは、直列に連結されたストリング選択トランジスタＳＳＴ、複数のメモリセルＭＣｓ及びグラウンド選択トランジスタＧＳＴを含んでもよい。ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬに連結され、複数のメモリセルＭＣｓは、それぞれ対応するワードラインＷＬ１〜ＷＬ８に連結され、グラウンド選択トランジスタＧＳＴは、グラウンド選択ラインＧＳＬに連結される。ストリング選択トランジスタＳＳＴは、対応するビットラインＢＬ１〜ＢＬｉに連結され、グラウンド選択トランジスタＧＳＴは、共通ソースラインＣＳＬに連結される。
第１メモリブロックＢＬＫ１内のＮＡＮＤストリングＮＳｓの行及び列の数は、増加または減少する。ＮＡＮＤストリングＮＳｓの行数変更により、ワードラインＷＬｓの数が変更される。ＮＡＮＤストリングＮＳｓの列数変更により、ＮＡＮＤストリングＮＳｓのカラムに連結されるビットラインＢＬｓの数、そして１本のストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングＮＳｓの数も変更される。ＮＡＮＤストリングＮＳｓの高さは、増大または低減される。例えば、ＮＡＮＤストリングＮＳｓそれぞれに積層されるメモリセルの数は、増加または減少される。
第１メモリブロックＢＬＫ１〜ＢＬＫｎのメモリセルには、１ビットデータが保存される。１つのメモリセルに、１ビットデータを保存することができるメモリセルは、シングルレベルセルＳＬＣまたはシングルビットセルとも称される。
第１メモリブロックＢＬＫ１は、不揮発性メモリ装置２２０の初期化情報を保存するブロックとして設定され得る。例示的には、第１メモリブロックＢＬＫ１の全体または一部分（３１２）に、不揮発性メモリ装置２２０の初期化情報が保存されていると仮定する。
第２メモリブロックＢＬＫ２ないし第ｎメモリブロックＢＬＫｎも、第１メモリブロックＢＬＫ１と同一に、複数のメモリセル、及び複数の選択トランジスタを含んでもよい。第２メモリブロックＢＬＫ２ないし第ｎメモリブロックＢＬＫｎは、メモリコントローラ２１０から伝達されたデータを保存するブロックとして設定され得る。第２メモリブロックＢＬＫ２ないし第ｎメモリブロックＢＬＫｎのメモリセルは、シングルレベルセル、または１つのメモリセルに２ビット以上のデータを保存することができるマルチレベルセル（または、マルチビットセル）として構成され得る。
制御回路部３３０は、不揮発性メモリ装置２２０の諸般動作を制御することができる。制御回路部３３０は、メモリコントローラ２１０から受信されるコマンド、アドレス及び制御信号を基にし、メモリセルアレイ３１０に対する読み取り，プログラム及び／または消去動作を制御することができる。
制御回路部３３０は、アドレスデコーダ３４０に、ロウアドレスを提供することができ、読み取り回路部３５０に、カラムアドレスを提供することができ、電圧発生部３６０に、電圧制御信号ＣＴＲＬ＿Ｖｏｌを提供することができる。制御回路部３３０は、パワーアップを感知し、電圧制御信号ＣＴＲＬ＿Ｖｏｌを発生させることができる。
制御回路部３３０は、メモリセルアレイ３１０の第１メモリブロックＢＬＫ１に保存された初期化情報を読み取る動作を制御することができる。制御回路部３３０は、初期化情報読み取り動作遂行に必要な読み取りパス電圧Ｖｒｅａｄレベルを制御することができる。制御回路部３３０は、電圧発生部３６０に提供される電圧制御信号ＣＴＲＬ＿Ｖｏｌを利用し、初期化情報読み取り動作時、読み取りパス電圧Ｖｒｅａｄレベルが、電源電圧ＶＤＤレベル以下になるように制御することができる。
制御回路部３３０は、初期化情報読み取り動作で読み取った初期化情報でもって設定される設定レジスタ３２０を含んでもよい。一実施形態により、設定レジスタ３２０は、制御回路部３３０に内蔵されなくてもよいということは、当業者に一般的に知られている。
アドレスデコーダ３４０は、メモリセルアレイ３１０の複数のメモリブロックＢＬＫ１〜ＢＬＫｎのうち一つを選択することができ、選択されたメモリブロックのワードラインＷＬｓに、ワードライン電圧をそれぞれ伝達することができる。プログラム動作時、選択されたワードラインには、プログラム電圧Ｖｐｇｍが印加され、非選択ワードラインには、パス電圧Ｖｐａｓｓが提供される。読み取り動作時には、選択されたワードラインに、読み取り電圧Ｖｒｄが提供され、非選択ワードラインには、電源電圧ＶＤＤレベルより高い高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈが提供される。初期化情報読み取り動作時には、選択されたワードラインに、読み取り電圧Ｖｒｄが提供され、非選択ワードラインには、電源電圧ＶＤＤを分圧した低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌが提供される。本明細書において、読み取り電圧Ｖｒｄは、第１読み取り電圧とされ、読み取りパス電圧Ｖｒｅａｄは、第２読み取り電圧とされる。
読み取り回路部３５０は、読み取り動作時、メモリセルアレイ３１０の第２メモリブロックＢＬＫ２ないし第ｎメモリブロックＢＬＫｎからデータを読み取り、読み取ったデータを、メモリコントローラ２１０に出力するデータ入出力回路に伝達することができる。また、読み取り回路部３５０は、初期化情報読み取り動作時、メモリセルアレイ３１０の第１メモリブロックＢＬＫ１に保存された初期化情報を読み取り、読み取った初期化情報を、制御回路部３３０の設定レジスタ３２０にセッティングすることができる。読み取り回路部３５０は、データ読み取りを行うページバッファまたはページレジスタ、ビットラインＢＬｓを選択するカラム選択回路などの構成要素を含んでもよい。
電圧発生部３６０は、制御回路部３３０の制御に応答し、メモリセルアレイ３１０のワードラインＷＬｓに提供される電圧、すなわち、ワードライン電圧を発生させることができる。電圧発生部３６０は、プログラム動作時に選択されたワードラインに提供されるプログラム電圧Ｖｐｇｍと、非選択ワードラインに提供されるパス電圧Ｖｐａｓｓと、を発生させることができる。電圧発生部３６０は、読み取り動作時に選択されたワードラインに提供される読み取り電圧Ｖｒｄと、非選択ワードラインに高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈとを発生させることができる。電圧発生部３６０は、電源電圧ＶＤＤをポンピングすることによって生成される高電圧を利用し、プログラム電圧Ｖｐｇｍ、パス電圧Ｖｐａｓｓ、高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈを発生させることができる。電源電圧ＶＤＤは、メモリコントローラ２１０から提供され得る。一実施形態により、電源電圧ＶＤＤは、メモリコントローラ２１０を経由せずに提供されてもよい。
電圧発生部３６０は、制御回路部３３０から提供される電圧制御信号ＣＴＲＬ＿Ｖｏｌに応答し、初期化情報読み取り動作時、非選択ワードラインに提供される低電圧の読み取り電圧Ｖｒｅａｄ＿Ｌを発生させる低電圧発生回路３６２を含み得る。低電圧発生回路３６２は、電源電圧ＶＤＤを利用し、初期化情報読み取り動作時、非選択ワードラインに提供される低電圧の読み取り電圧Ｖｒｅａｄ＿Ｌを発生させることができる。低電圧発生回路３６２は、電源電圧ＶＤＤを分圧した電圧として、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを発生させることができる。低電圧発生回路３６２は、図７ないし図１２で具体的に説明する。
図４及び図５は、図３の第１メモリブロックＢＬＫ１について説明する図面である。図４は、第１メモリブロックＢＬＫ１で初期化情報を保存するＮＡＮＤストリングＮＳの回路ダイヤグラムである。図５は、第１メモリブロックＢＬＫ１のシングルレベルセルの閾値電圧分布を示すグラフであり、横軸は、閾値電圧Ｖｔｈを示し、縦軸は、メモリセルの個数を示す。
図４を参照すれば、ＮＡＮＤストリングＮＳは、ストリング選択トランジスタＳＳＴ、第１メモリセルＭＣ１ないし第８メモリセルＭＣ８、そしてグラウンド選択トランジスタＧＳＴを含む。例示的には、第１メモリセルＭＣ１ないし第８メモリセルＭＣ８において、第４メモリセルＭＣ４及び第５メモリセルＭＣ５に初期化情報が保存されている。
第４メモリセルＭＣ４及び第５メモリセルＭＣ５に初期化情報が保存される前、すなわち、プログラムされる前、第１メモリセルＭＣ１ないし第８メモリセルＭＣ８は、先に遂行された消去動作によって消去状態である。その後、初期化情報を、第１メモリセルＭＣ１ないし第８メモリセルＭＣ８のうち、第４メモリセルＭＣ４及び第５メモリセルＭＣ５に保存するプログラム動作が遂行される。それにより、第４メモリセルＭＣ４及び第５メモリセルＭＣ５は、プログラム状態にあり、残りの第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第３メモリセルＭＣ３、並びに第６メモリセルＭＣ６、第７メモリセルＭＣ７及び第８メモリセルＭＣ８は、消去状態にある。
初期化情報読み取り動作時、第４メモリセルＭＣ４及び第５メモリセルＭＣ５に保存された初期化情報を読み取るために、選択された第４ワードラインＷＬ４及び第５ワードラインＷＬ５には、読み取り電圧Ｖｒｄが順序によって印加され、非選択の第１ワードラインＷＬ１、第２ワードラインＷＬ２及び第３ワードラインＷＬ３と、第６ワードラインＷＬ６、第７ワードラインＷＬ７及び第８ワードラインＷＬ８とには、読み取りパス電圧Ｖｒｅａｄが印加される。そして、ストリング選択ラインＳＳＬとグラウンド選択ラインＧＳＬとには、ストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとをターンオンする電圧、例えば、読み取りパス電圧Ｖｒｅａｄが印加される。
例示的には、読み取り電圧Ｖｒｄは、メモリセルＭＣ１〜ＭＣ８のプログラム状態を判別するための電圧であり、メモリセルＭＣ１〜ＭＣ８のプログラム状態による閾値電圧分布間のレベルとし得る。
一般的な読み取り方法を利用すれば、読み取りパス電圧Ｖｒｅａｄは、メモリセルＭＣ１〜ＭＣ８のプログラム状態にかかわらず、メモリセルＭＣ１〜ＭＣ８をターンオンする電圧であり、高電圧でもある。
初期化情報を保存するメモリセルＭＣ１〜ＭＣ８は、シングルレベルセルであるので、図５に図示されているように、消去状態Ｅとプログラム状態Ｐとのうち一つを有することができる。それにより、消去状態Ｅによる分布と、プログラム状態Ｐによる分布との間にある接地電圧、すなわち、０Ｖ電圧を、選択された第４ワードラインＷＬ４及び第５ワードラインＷＬ５に印加される読み取り電圧Ｖｒｄとして設定することができる。非選択の第１ワードラインＷＬ１、第２ワードラインＷＬ２及び第３ワードラインＷＬ３と、第６ワードラインＷＬ６、第７ワードラインＷＬ７及び第８ワードラインＷＬ８とには、一般的な読み取り方法により、高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈが印加される。高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈは、プログラム状態Ｐによる閾値電圧分布よりさらに高い電圧であり得る。
一方、その場合、電圧発生部３６０（図３）は、電源電圧ＶＤＤを利用したポンピング動作を遂行し、高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈを発生させなければならない。それにより、不揮発性メモリ装置２２０（図３）は、初期化情報読み取り動作から高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈ発生のために、ポンピング動作を遂行しなければならないために、その結果として、消費電流が増大される。
図６は、本発明の初期化情報読み取り方法について概念的に説明する図面である。
図４と連繋させて図６を参照すれば、初期化情報を保存する第１メモリブロックＢＬＫ１（図３）のメモリセルがシングルレベルセルである場合の、閾値電圧によるメモリセルの分布を示す。図４のＮＡＮＤストリングＮＳにおいて、第４メモリセルＭＣ４及び第５メモリセルＭＣ５は、プログラム状態Ｐにあり、残りの第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第３メモリセルＭＣ３、並びに第６メモリセルＭＣ６、第７メモリセルＭＣ７及び第８メモリセルＭＣ８は、消去状態Ｅにある。消去状態ＥのメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ６，ＭＣ７，ＭＣ８は、負（−）電圧の閾値電圧Ｖｔｈを有するために、図示されているように、第１読み取りパスＶｒｅａｄ＿Ｌ０電圧ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４のうち一つが、非選択ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ６，ＷＬ７，ＷＬ８に印加されても、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ６，ＭＣ７，ＭＣ８は、ターンオンされる。
例示的には、第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０は、０Ｖ、すなわち、接地電圧ＶＳＳレベルに設定され、第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４は、電源電圧ＶＤＤレベルに設定され得る。図６に図示された読み取りパス電圧Ｖｒｅａｄ＿Ｌ０〜Ｖｒｅａｄ＿Ｌ４は、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の５個であるが、本発明は、それらに限定されるものではない。本発明の初期化情報読み取り動作時の低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌは、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の少なくとも１つの電圧に設定され得る。
第１読み取りパスＶｒｅａｄ＿Ｌ０電圧ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４は、電源電圧ＶＤＤを分圧する低電圧発生回路３６２から提供され得る。低電圧発生回路３６２の具体的な構成は、以下の図７ないし図１２を参照して説明する。
図７ないし図９は、図３の低電圧発生回路３６２について例示的に説明する図面である。
図７を参照すれば、低電圧発生回路３６２は、電圧分圧部７１０と選択部７２０とを含む。電圧分圧部７１０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結された複数の抵抗Ｒ０〜Ｒ３を含む。複数の抵抗Ｒ０〜Ｒ３それぞれの両端電圧は、第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４として出力され得る。
複数の抵抗Ｒ０〜Ｒ３が同一抵抗値を有する場合、第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４は、図６に図示されているように、均等な電圧差を有することができる。例示的には、複数の抵抗Ｒ０〜Ｒ３が、互いに異なる抵抗値を有する場合、第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４は、図８または図９に図示されているように、互いに異なる電圧差を有することができる。
図８においては、複数の抵抗Ｒ０〜Ｒ３の抵抗値が、Ｒ３＞Ｒ２＞Ｒ１＞Ｒ０であるときの電圧分圧部７１０から出力される第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４を示す。
図９においては、複数の抵抗Ｒ０〜Ｒ３の抵抗値が、Ｒ３＜Ｒ２＜Ｒ１＜Ｒ０であるときの電圧分圧部７１０から出力される第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４を示す。
選択部７２０は、制御回路部３３０から提供される電圧制御信号ＣＴＲＬ＿Ｖｏｌに応答し、電圧分圧部７１０から出力される第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４のうち一つを選択し、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌに出力することができる。
それにより、低電圧発生回路３６２は、初期化情報読み取り動作時、電圧制御信号ＣＴＲＬ＿Ｖｏｌに応答し、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４のうち一つを、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌとして発生させることができる。
図１０ないし図１２は、図３の低電圧発生回路３６２について例示的に説明する図面である。
図１０を参照すれば、低電圧発生回路３６２ａは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結された第１抵抗Ｒａ及び第２抵抗Ｒｂを含み、第１抵抗Ｒａと第２抵抗Ｒｂとの間の連結ノードに、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを出力する。第２抵抗Ｒｂは、制御回路部３３０から提供される電圧制御信号ＣＴＲＬ＿Ｖｏｌにより、抵抗値が可変される。
低電圧発生回路３６２ａは、初期化情報読み取り動作時、第１抵抗Ｒａ及び第２抵抗Ｒｂに基づいて電源電圧ＶＤＤを分圧した電圧として、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを発生させることができる。
図１１を参照すれば、低電圧発生回路３６２ｂは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列接続される第１抵抗Ｒ、複数の抵抗ＲＳ０〜ＲＳ３、そして複数の抵抗ＲＳ０〜ＲＳ３それぞれの間に連結されるトランジスタＭＳ０〜ＭＳ３を含む。トランジスタＭＳ０〜ＭＳ３のゲートには、制御回路部３３０からビット情報として提供される電圧制御信号コードＣＴＲＬ＿Ｖｏｌ［０：３］に対応する電圧が印加される。
低電圧発生回路３６２ｂは、第１抵抗Ｒと複数の抵抗ＲＳ０〜ＲＳとの連結ノードに、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを出力する。第１抵抗Ｒと複数の抵抗ＲＳ０〜ＲＳ３は、同一抵抗値を有することができる。一実施形態により、第１抵抗Ｒと複数の抵抗ＲＳ０〜ＲＳ３は、互いに異なる抵抗値を有することができる。
低電圧発生回路３６２ｂは、初期化情報読み取り動作時、電圧制御信号コードＣＴＲＬ＿Ｖｏｌ［０：３］によって短絡される抵抗ＲＳ０〜ＲＳ３により、電源電圧ＶＤＤを分圧した電圧として、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを発生させることができる。
図１２を参照すれば、低電圧発生回路３６２ｃは、電源電圧ＶＤＤに連結された第１抵抗Ｒ、第１抵抗Ｒと接地電圧ＶＳＳとの間に並列接続される複数の抵抗ＲＰ０〜ＲＰ３、そして複数の抵抗ＲＰ０〜ＲＰ３それぞれの間に連結されるトランジスタＭＰ０〜ＭＰ３を含む。トランジスタＭＰ０〜ＭＰ３のゲートには、制御回路部３３０から提供される電圧制御信号コードＣＴＲＬ＿Ｖｏｌ［０：３］に対応する電圧が印加される。
低電圧発生回路３６２ｃは、第１抵抗Ｒと、複数の抵抗ＲＰ０〜ＲＰ３との間の連結ノードに、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを出力する。第１抵抗Ｒと、複数の抵抗ＲＳ０〜ＲＳ３は、同一抵抗値を有することができる。一実施形態により、第１抵抗Ｒと、複数の抵抗ＲＰ０〜ＲＰ３は、互いに異なる抵抗値を有することができる。
低電圧発生回路３６２ｃは、初期化情報読み取り動作時、電圧制御信号コードＣＴＲＬ＿Ｖｏｌ［０：３］によって短絡される抵抗ＲＰ０〜ＲＰ３により、電源電圧ＶＤＤを分圧した電圧として、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを発生させることができる。
図１３は、本発明の一実施形態による図３の不揮発性メモリ装置の初期化情報読み取り方法を示すフローチャートである。図１３を参照すれば、Ｓ１３１０段階において、不揮発性メモリ装置２２０（図３）は、パワーアップを感知する。不揮発性メモリ装置２２０は、パワーアップに基づいて、電圧制御信号ＣＴＲＬ＿Ｖｏｌを発生させることができる。
Ｓ１３２０段階において、不揮発性メモリ装置２２０は、初期化情報読み取り動作時、電圧制御信号ＣＴＲＬ＿Ｖｏｌに応答し、非選択ワードラインに提供される低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを、電源電圧ＶＤＤを分圧して発生させる。低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌは、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の少なくとも１つの電圧に設定され得る。不揮発性メモリ装置２２０は、電圧制御信号ＣＴＲＬ＿Ｖｏｌに応答し、電源電圧をポンピング不可能にする。
Ｓ１３３０段階において、不揮発性メモリ装置２２０は、非選択ワードラインに、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを提供し、選択されたワードラインに読み取り電圧Ｖｒｄを提供し、第１メモリブロックＢＬＫ１のメモリセルに保存された初期化情報を読み取る。不揮発性メモリ装置２２０は、読み取った初期化情報を設定レジスタに設定することができる。
図１４は、図１３の初期化情報読み取り動作により、ワードライン電圧が印加される例を示すテーブルである。図１４のテーブルは、不揮発性メモリ装置の初期化情報読み取り動作を遂行する従来の方法（例、図５）と本発明（例、図６）とを比較説明するものである。
図４と連繋して図１４のテーブルを参照すれば、従来の初期化情報読み取り方法においては、非選択の第１ワードラインＷＬ１、第２ワードラインＷＬ２及び第３ワードラインＷＬ３、並びに第６ワードラインＷＬ６、第７ワードラインＷＬ７及び第８ワードラインＷＬ８に、高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈが印加され得る。高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈは、電源電圧ＶＤＤをポンピングした電圧であり得る。選択された第４ワードラインＷＬ４及び第５ワードラインＷＬ５には、読み取り電圧Ｖｒｄが順序によって印加される。読み取り電圧Ｖｒｄは、メモリセルＭＣ１〜ＭＣ８のプログラム状態を判別するための電圧である。初期化情報を保存するメモリセルＭＣ１〜ＭＣ８は、シングルレベルセルであるので、図５に図示されているように、消去状態Ｅとプログラム状態Ｐとのうち一つを有することができる。それにより、消去状態Ｅによる分布と、プログラム状態Ｐによる分布との間の０Ｖ電圧が選択された第４ワードラインＷＬ４及び第５ワードラインＷＬ５に印加される読み取り電圧Ｖｒｄに設定され得る。
本発明の初期化情報読み取り方法は、従来の初期化情報読み取り方法と比較し、非選択の第１ワードラインＷＬ１、第２ワードラインＷＬ２及び第３ワードラインＷＬ３、並びに第６ワードラインＷＬ６、第７ワードラインＷＬ７及び第８ワードラインＷＬ８に、低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌが印加される。低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌは、電源電圧ＶＤＤを分圧した電圧であり、図６、図９及び図１０に図示されているように、第１読み取りパス電圧Ｖｒｅａｄ＿Ｌ０ないし第５読み取りパス電圧Ｖｒｅａｄ＿Ｌ４のうちいずれか一つに設定され得る。
図１５は、本発明の一実施形態による、図３の不揮発性メモリ装置を利用し、初期化情報読み取り動作を遂行するときの、消費電流パターンを示す図面である。
図１５を参照すれば、不揮発性メモリ装置２２０（図３）の初期化情報読み取り動作時、非選択ワードラインに印加される低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを、電源電圧ＶＤＤを分圧した電圧として印加した場合の、消費電流パターン１５１０を示す。そして、非選択ワードラインに、電源電圧ＶＤＤをポンピングした高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈを印加した場合の、消費電流パターン１５２０を示す。消費電流パターン１５２０には、高電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｈ発生のためのポンピング動作による消費電流ピーク１５２２を見ることができる。
非選択ワードラインに、電源電圧ＶＤＤを分圧した低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを印加したときの消費電流パターン１５１０は、高電圧ポンピング電圧で、読み取りパス電圧Ｖｒｅａｄ＿Ｈを印加したときの消費電流パターン１５２０と比較し、消費電流が大きく減る。また、消費電流パターン１５１０には、高電圧ポンピング動作を遂行しないことにより、消費電流ピークが示されない。
それにより、該ＳＳＤは、初期化情報読み取り動作時、非選択ワードラインに、電源電圧ＶＤＤを分圧した低電圧の読み取りパス電圧Ｖｒｅａｄ＿Ｌを印加する不揮発性メモリ装置２２０を利用するのが、消費電流を減らすのに有益である。また、大容量ＳＳＤは、不揮発性メモリ装置２２０の数を増加させても、初期化情報読み取り動作時に、消費電流ピークが発生しないために、初期化動作を安定して遂行することができる。
図１６は、本発明の一実施形態による不揮発性メモリ装置が含まれたストレージ装置を適用することができるサーバシステムを示すブロックダイヤグラムである。
図１６を参照すれば、サーバシステム１６００は、複数のサーバ１１０＿１，１１０＿２，…，１１０＿Ｎを含んでもよい。複数のサーバ１１０＿１，１１０＿２，…，１１０＿Ｎは、管理者１６１０と連結され得る。複数のサーバ１１０＿１，１１０＿２，…，１１０＿Ｎは、図１で説明されたサーバ１１０と同一であっても類似していてもよい。
複数のサーバ１１０＿１，１１０＿２，…，１１０＿Ｎそれぞれは、大容量ＳＳＤを含み、大容量ＳＳＤは、複数の不揮発性メモリ装置を含み得る。不揮発性メモリ装置は、複数のメモリブロックにおいて、シングルレベルセルで構成される第１メモリブロックのメモリセルに初期化情報を保存し、残りのメモリブロックに、ユーザデータを保存することができる。該不揮発性メモリ装置は、ブーティング時、パワーアップが感知されると、初期化情報読み取り動作時に、非選択ワードラインに提供される低電圧の読み取りパス電圧を、電源電圧を分圧して発生させることができる。低電圧の読み取りパス電圧は、接地電圧と電源電圧との間の少なくとも１つの電圧に設定され得る。該不揮発性メモリ装置は、パワーアップに基づいて、初期化情報読み取り動作時、電源電圧をポンピング不可能にする。該不揮発性メモリ装置は、初期化情報読み取り動作時、第１メモリブロックを選択し、非選択ワードラインに低電圧の読み取りパス電圧を提供し、選択されたワードラインに読み取り電圧を提供し、第１メモリブロックのメモリセルに保存された初期化情報を読み取る。該不揮発性メモリ装置は、読み取った当該初期化情報を設定レジスタにセッティングすることができる。
図１７は、本発明の一実施形態による不揮発性メモリ装置が含まれたストレージ装置を適用することができるストレージクラスタを示すブロックダイヤグラムである。
図１７を参照すれば、ストレージクラスタ１７００は、ビックデータと、人工知能（ＡＩ）時代に迎えての膨大なデータとを迅速に計算することができる高性能コンピュータインフラと見なされている。ストレージクラスタ１７００は、大規模クラスタリングを介した並列コンピュータ環境を構成することにより、演算性能を極大化することができる。ストレージクラスタ１７００は、ストレージメモリの量、及び物理的コンポーネントの柔軟性があり、再構成可能な配置により、ネットワーク連結されたストレージまたはストレージエリアネットワークを提供することができる。
ストレージクラスタ１７００は、複数のサーバシステム１６００＿１，１６００＿２，…，１６００＿Ｎによって具現されるデータセンター１７０５を含んでもよい。複数のサーバシステム１６００＿１，１６００＿２，…，１６００＿Ｎそれぞれは、図１６に図示されたサーバシステム１６００と類似していてもよく、同一であってもよい。
複数のサーバシステム１６００＿１，１６００＿２，…，１６００＿Ｎは、コンピュータネットワーク（例：ＬＡＮ（local area network）またはＷＡＮ（wide area network））またはインターネットのようなネットワーク１７１０を介して、多様なストレージノード１７２０＿１，１７２０＿２，…，１７２０＿Ｍと通信することができる。ストレージノード１７２０＿１，１７２０＿２，…，１７２０＿Ｍは、一部実施形態により、シーケンシャルに配置されたり、隣接していたりする必要はない。例えば、ストレージノード１７２０＿１，１７２０＿２，…，１７２０＿Ｍは、クライアントコンピュータ、多くのサーバ、遠隔データセンター、ストレージシステムのうちいずれか一つでとし得る。
複数のサーバシステム１６００＿１，１６００＿２，…，１６００＿Ｎにおいて、ストレージノード１７２０＿１，１７２０＿２，…，１７２０＿Ｍの要請を受信するいずれか１つのサーバシステムそれぞれは、大容量ＳＳＤを含み、大容量ＳＳＤは、複数の不揮発性メモリ装置を含み得る。不揮発性メモリ装置は、複数のメモリブロックにおいて、シングルレベルセルで構成される第１メモリブロックのメモリセルに初期化情報を保存し、残りのメモリブロックに、ユーザデータを保存することができる。該不揮発性メモリ装置は、ブーティング時、パワーアップが感知されると、初期化情報読み取り動作時に、非選択ワードラインに提供される低電圧の読み取りパス電圧を、電源電圧を分圧して発生させることができる。低電圧の読み取りパス電圧は、接地電圧と電源電圧との間の少なくとも１つの電圧に設定され得る。該不揮発性メモリ装置は、パワーアップに基づいて、初期化情報読み取り動作時、電源電圧をポンピング不可能にする。該不揮発性メモリ装置は、初期化情報読み取り動作時、第１メモリブロックを選択し、非選択ワードラインに低電圧の読み取りパス電圧を提供し、選択されたワードラインに読み取り電圧を提供し、第１メモリブロックのメモリセルに保存された初期化情報を読み取る。該不揮発性メモリ装置は、読み取った当該初期化情報を設定レジスタにセッティングすることができる。
図１８は、本発明の一実施形態による不揮発性メモリ装置を含むシステムを示すブロック図である。図１８を参照すれば、システム１８００は、プロセシングユニット１８１０、揮発性メモリユニット１８２０、抵抗性メモリユニット１８３０そして大容量ストレージユニット１８４０を含んでもよい。システム１８００は、モバイル機器、パーソナルコンピュータ、サーバコンピュータ及びプログラム可能な家電製品、メインフレームコンピュータのような汎用または特殊目的のコンピュータシステムとし得る。
本実施形態で説明される機能的ユニットは、具現独立性（implementation independence）のために、モジュールとしても分類される。例えば、該モジュールは、カスタムＶＬＳＩ回路またはゲートアレイ、論理チップ、トランジスタ、または他のディスクリートコンポーネントのような既成半導体を含むハードウェア回路として具現され得る。該モジュールは、プログラム可能なハードウェア装置、例えば、プログラム可能なゲートアレイ、プログラム可能なゲートロジック、プログラム可能なゲート装置などによって具現されてもよい。また、該モジュールは、実行可能なコード、オブジェクト、プロシージャまたは関数として構成されるソフトウェアによっても具現され得る。
プロセシングユニット１８１０は、オペレーティングシステム、及び多数のソフトウェアシステムを実行し、特定計算またはタスクを遂行することができる。プロセシングユニット１８１０は、マイクロプロセッサまたは中央処理装置（ＣＰＵ：central processing unit）とし得る。
揮発性メモリユニット１８２０は、システム１８００のワーキングメモリまたはキャッシュメモリとして、データを短期的にまたは一時的に保存する媒体を示す。揮発性メモリユニット１８２０は、１以上のメモリ装置、例えば、ＤＲＡＭを含んでもよい。
抵抗性メモリユニット１８３０は、大容量ストレージユニット１８４０のキャッシュとしての役割をはたすように利用され得る。抵抗性メモリユニット１８３０には、頻繁にアクセスされるか、あるいはアプリケーションまたはオペレーティングシステムの一部データが保存される。抵抗性メモリユニット１８３０は、少なくとも１以上のメモリ装置、例えば、ＰＲＡＭ（phase-change random access memory）を含んでもよい。
大容量ストレージユニット１８４０は、ＳＤＤ（solid state drive）、ＰＣＩｅメモリモジュール、ＮＶＭｅなどによって具現され得る。オプション的には、大容量ストレージユニット１８４０の１以上の階層（one or more tiers）は、１以上のネットワークアクセス可能な装置及び／またはサービス、例えば、ＮＶＭｅ−ｏＦ及び／またはＲＤＭＡ接続された多くのクライアント、多くのサーバ、サーバパーム、サーバクラスタ、アプリケーションサーバまたはメッセージサーバによっても具現され得る。大容量ストレージユニット１８４０は、システム１８００がユーザデータを長期的に保存する記録媒体を示す。大容量ストレージユニット１８４０は、アプリケーションプログラム、プログラムデータなどを保存することができる。
大容量ストレージユニット１８４０は、複数の不揮発性メモリ装置を含み得る。不揮発性メモリ装置は、複数のメモリブロックにおいて、シングルレベルセルで構成される第１メモリブロックのメモリセルに初期化情報を保存し、残りのメモリブロックに、ユーザデータを保存することができる。該不揮発性メモリ装置は、ブーティング時、パワーアップが感知されると、初期化情報読み取り動作時に、非選択ワードラインに提供される低電圧の読み取りパス電圧を、電源電圧を分圧して発生させることができる。低電圧の読み取りパス電圧は、接地電圧と電源電圧との間の少なくとも１つの電圧に設定され得る。該不揮発性メモリ装置は、パワーアップに基づいて、初期化情報読み取り動作時、電源電圧をポンピング不可能にする。不揮発性メモリ装置は、初期化情報読み取り動作時、第１メモリブロックを選択し、非選択ワードラインに、低電圧の読み取りパス電圧を提供し、選択されたワードラインに、読み取り電圧を提供し、第１メモリブロックのメモリセルに保存された初期化情報を読み取る。該不揮発性メモリ装置は、読み取った当該初期化情報を設定レジスタにセッティングすることができる。
図１９は、本発明の一実施形態による不揮発性メモリ装置をメモリカードシステムに適用した例を示すブロック図である。図１９を参照すれば、メモリカードシステム１９００は、ホスト１９１０及びメモリカード１９２０を含んでもよい。ホスト１９１０は、ホストコントローラ１９１１及びホスト接続部１９１２を含んでもよい。メモリカード１９２０は、カード接続部１９２１、カードコントローラ１９２２及びメモリ装置１９３０を含んでもよい。
ホスト１９１０は、メモリカード１９２０にデータを書き込んだり、メモリカード１９２０に保存されたデータを読み取ったりすることができる。ホストコントローラ１９１１は、コマンドＣＭＤ、クロック信号ＣＬＫ及びデータＤＡＴＡを、ホスト接続部１９１２を介して、メモリカード１９２０に伝送することができる。
カードコントローラ１９２２は、カード接続部１９２１を介して受信されたコマンドに応答し、カードコントローラ１９２２内にあるクロック発生器で発生したクロック信号に同期し、データをメモリ装置１９２３に保存することができる。メモリ装置１９２３は、ホスト１９１０から伝送されたデータを保存することができる。メモリ装置１９２３は、複数の不揮発性メモリ装置を含んでもよい。不揮発性メモリ装置は、複数のメモリブロックにおいて、シングルレベルセルで構成される第１メモリブロックのメモリセルに初期化情報を保存し、残りのメモリブロックにユーザデータを保存することができる。不揮発性メモリ装置は、ブーティング時、パワーアップが感知されると、初期化情報読み取り動作時に、非選択ワードラインに提供される低電圧の読み取りパス電圧を、電源電圧を分圧して発生させることができる。低電圧の読み取りパス電圧は、接地電圧と電源電圧との間の少なくとも１つの電圧に設定され得る。該不揮発性メモリ装置は、パワーアップに基づいて、初期化情報読み取り動作時、電源電圧をポンピング不可能にする。不揮発性メモリ装置は、初期化情報読み取り動作時、第１メモリブロックを選択し、非選択ワードラインに、低電圧の読み取りパス電圧を提供し、選択されたワードラインに、読み取り電圧を提供し、第１メモリブロックのメモリセルに保存された初期化情報を読み取る。該不揮発性メモリ装置は、読み取った当該初期化情報を設定レジスタにセッティングすることができる。
メモリカード１９２０は、コンパクトフラッシュカード（登録商標（ＣＦＣ：compact flash card））、マイクロドライブ、スマートメディアカード（ＳＭＣ：smart media card）マルチメディアカード（ＭＭＣ：multimedia card）、セキュアデジタルカード（ＳＤＣ：secure digital card）、メモリスティック（memory stick）及びＵＳＢ（universal serial bus）フラッシュメモリドライバなどによって具現され得る。
本開示は、図面に図示された実施形態を参照して説明したが、それらは、例示的なことに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本開示の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明の、不揮発性メモリ装置の初期化情報を読み取る方法は、例えば、データ保存関連の技術分野に効果的に適用可能である。
１００ プロセシングシステム
１１０ サーバ
１１１ ＰＣＩｅバス
１１２、１２２ ＲＮＩＣ
１１４ ストレージデバイス
１２０ ホスト
１２４ メモリ
１２６ プロセッサ
１３０ ネットワーク
２００ ＳＳＤ
２１０ メモリコントローラ
２２０ 不揮発性メモリ装置
２３０ 揮発性メモリ装置
３１０ メモリセルアレイ
３２０ 設定レジスタ
３３０ 制御回路部
３４０ アドレスデコーダ
３５０ 読み取り回路部
３６０ 電圧発生部
３６２ 低電圧発生回路

Claims (25)

  1. 複数のワードラインに連結されるメモリセルに初期化情報を保存するメモリセルアレイと、
    前記初期化情報を読み取る初期化情報読み取り動作において、選択されたワードラインに、第１読み取り電圧を印加し、非選択ワードラインに、第２読み取り電圧を印加するように制御する制御回路部と、
    前記初期化情報読み取り動作時、前記制御回路部から提供される電圧制御信号に応答し、電源電圧を低くすることにより、前記第２読み取り電圧を発生させる電圧発生部と、を含む不揮発性メモリ装置。
  2. 前記メモリセルは、１ビットデータを保存するシングルレベルセルであることを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 前記第１読み取り電圧は、前記シングルレベルセルの消去状態と、プログラム状態とを判別する電圧レベルに設定されることを特徴とする請求項２に記載の不揮発性メモリ装置。
  4. 前記第１読み取り電圧は、接地電圧に設定されることを特徴とする請求項３に記載の不揮発性メモリ装置。
  5. 前記制御回路部は、パワーアップを感知して前記電圧制御信号を発生させることを特徴とする請求項１に記載の不揮発性メモリ装置。
  6. 前記電圧発生部は、前記電圧制御信号に応答し、前記電源電圧をポンピング不可能にすることを特徴とする請求項１に記載の不揮発性メモリ装置。
  7. 前記電圧発生部は、
    前記電源電圧と接地電圧との間に直列接続された複数の抵抗を有し、前記複数の抵抗それぞれの両端で分圧電圧を発生させる電圧分圧部と、
    前記電圧制御信号に応答し、前記分圧電圧のうち一つを、前記第２読み取り電圧に出力する選択部とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  8. 当該不揮発性メモリ装置は、前記初期化情報読み取り動作で読み取った前記初期化情報でセッティングされる設定レジスタをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
  9. 少なくとも１つの不揮発性メモリ装置と、
    前記少なくとも１つの不揮発性メモリ装置を制御するメモリコントローラと、を含み、
    前記少なくとも１つの不揮発性メモリ装置は、
    複数のワードラインに連結されるメモリセルに初期化情報を保存するメモリセルアレイと、
    前記初期化情報を読み取る初期化情報読み取り動作において、選択されたワードラインに、第１読み取り電圧を印加し、非選択ワードラインに、第２読み取り電圧を印加するように制御する制御回路部と、
    前記初期化情報読み取り動作時、前記制御回路部から提供される電圧制御信号に応答し、電源電圧を低くすることにより、前記第２読み取り電圧を発生させる電圧発生部と、を含む、メモリシステム。
  10. 当該メモリシステムは、パワーアップ時、前記初期化情報読み取り動作を遂行することを特徴とする請求項９に記載のメモリシステム。
  11. 当該メモリシステムは、前記パワーアップ時、前記少なくとも１つの不揮発性メモリ装置において、前記電源電圧をポンピング不可能にすることを特徴とする請求項１０に記載のメモリシステム。
  12. 前記少なくとも１つの不揮発性メモリ装置は、前記メモリコントローラを経由せずに、前記電源電圧を提供されることを特徴とする請求項９に記載のメモリシステム。
  13. パワーアップを感知する段階と、
    前記パワーアップに基づいて、メモリセルに保存された初期化情報を読み取る段階と、
    前記初期化情報の読み取り時、前記メモリセルに連結されるワードラインのうち選択されたワードラインに提供される第１読み取り電圧を発生させ、非選択ワードラインに提供される第２読み取り電圧を発生させる段階と、を含み、
    前記第２読み取り電圧は、電源電圧を低くすることによって生じることを特徴とする不揮発性メモリ装置の読み取り方法。
  14. 前記パワーアップに係わる電圧制御信号に応答し、前記電源電圧をポンピング不可能にする段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の読み取り方法。
  15. 前記第２読み取り電圧を発生させる段階は、
    前記パワーアップに係わる電圧制御信号に応答し、前記電源電圧を分圧して前記第２読み取り電圧を発生させる段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の読み取り方法。
  16. 前記第１読み取り電圧は、シングルレベルセルの消去状態と、プログラム状態とを判別する電圧レベルに設定されることを特徴とする請求項１５に記載の不揮発性メモリ装置の読み取り方法。
  17. 前記第１読み取り電圧は、接地電圧に設定されることを特徴とする請求項１６に記載の不揮発性メモリ装置の読み取り方法。
  18. 前記第２読み取り電圧は、前記電源電圧と前記接地電圧との間の少なくとも１つの電圧レベルに設定されることを特徴とする請求項１７に記載の不揮発性メモリ装置の読み取り方法。
  19. 前記読み取った初期化情報を設定レジスタに設定する段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の読み取り方法。
  20. 前記初期化情報は、メモリセルアレイ内でのプログラム／消去を禁止するか否かということの保護情報、プログラム／読み取り／消去動作モードでの動作電圧レベルをトリミングするためのトリミングデータ、フェイルされたビットラインを救済するカラムリペア情報、または不良メモリセルを含むバッドブロック情報を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の読み取り方法。
  21. パワーアップ状態を感知する不揮発性メモリ装置において、
    前記パワーアップ状態に応答し、当該不揮発性メモリ装置が、当該不揮発性メモリ装置のメモリセルアレイの第１メモリセルに保存された当該不揮発性メモリ装置に係わる初期化情報を読み取る段階と、
    当該不揮発性メモリ装置に係わる前記初期化情報を、当該不揮発性メモリ装置のモードレジスタに保存する段階と、を含み、
    当該不揮発性メモリ装置の前記メモリセルアレイの前記第１メモリセルに保存された当該不揮発性メモリ装置に係わる前記初期化情報を読み取る段階は、
    前記第１メモリセルに連結された選択されたワードラインに、前記第１メモリセルの消去状態とプログラム状態とを判別するための第１読み取り電圧レベルを有する第１読み取り電圧を印加することと、
    前記選択されたワードラインに、前記第１読み取り電圧を印加する間、前記第１メモリセルが連結されていない非選択ワードラインに、前記第１メモリセルのプログラム状態の電圧レベルより低い第２読み取り電圧レベルを有する第２読み取り電圧を印加することと、を含む、方法。
  22. 当該方法は、
    前記第１メモリセルの前記プログラム状態の電圧レベルより低い電源電圧を受ける段階と、
    前記電源電圧を、前記第１メモリセルの前記プログラム状態の電圧レベルより低い前記第２読み取り電圧を発生させる低電圧発生回路に印加する段階と、をさらに含むことを特徴とする請求項２１に記載の方法。
  23. 前記第２読み取り電圧レベルは、接地電圧レベルと前記電源電圧のレベルとの間であることを特徴とする請求項２２に記載の方法。
  24. 前記第２読み取り電圧レベルは、接地電圧レベルであることを特徴とする請求項２１に記載の方法。
  25. 前記初期化情報は、当該不揮発性メモリ装置のプログラムまたは消去を禁止するか否かということの保護情報、当該不揮発性メモリ装置のプログラム、読み取りまたは消去動作モードでの動作電圧レベルをトリミングするためのトリミングデータ、当該不揮発性メモリ装置のフェイルされたビットラインを救済するカラムリペア情報、または当該不揮発性メモリ装置の不良メモリセルを示すバッドブロック情報を含むことを特徴とする請求項２１に記載の方法。
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