JP2019184856A - 表示装置およびその駆動方法 - Google Patents
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Abstract
【課題】消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置を実現する。【解決手段】ソースバスラインSLをプリチャージするプリチャージ回路500がSSD方式を採用する表示装置に設けられる。nチャネル型のTFTが採用されていれば、プリチャージ回路500は、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLには映像信号が印加される前にプリチャージ電圧VPCを印加する。SSD回路400は、各水平走査期間に、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLよりも負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの方が相対的に先に映像信号が印加されるよう、データ出力ラインDLの接続先のソースバスラインSLを切り換える。【選択図】図1
Description
以下の開示は、表示装置およびその駆動方法に関し、特に、映像信号線を時分割で駆動する表示装置およびその駆動方法に関する。
表示装置に関し、近年、表示画像の高解像度化・高精細化の進展が顕著である。高解像度化を行うためには映像信号線(ソースバスライン)の本数を増やす必要があるが、映像信号線の本数を増やすと額縁領域を広くする必要性が生じ、デザインの自由度が低下する。また、高精細化に伴い、映像信号線の間隔が従来よりも狭くなっている。その結果、映像信号線を駆動するためのIC(ソースドライバ)の出力端子と映像信号線との接続部の間隔が極めて小さくなっている。
以上のような状況に鑑み、「2本以上の映像信号線を1組として映像信号線をグループ化し、各グループを構成する複数の映像信号線にソースドライバの1つの出力端子を割り当て、各水平走査期間に各グループを構成する複数の映像信号線を時分割で駆動する」という駆動方式が提案されている。このような駆動方式は「SSD方式」と呼ばれている。なお、SSDは“Source Shared Driving”の略である。SSD方式を採用する表示装置によれば、ソースドライバに必要とされる出力端子の数が削減されるので、額縁領域の狭小化が可能となる。
ところが、SSD方式を採用した場合には、映像信号線が時分割で駆動されるため、通常の駆動方式に比べて映像信号線の充電時間が短くなる。充電時間が短くなると、充電不足に起因する表示不良が生じやすくなる。そこで、特開2015−87586号公報に記載されている電気光学装置(表示装置)では、SSD方式を採用した構成において、映像信号線のプリチャージ(予備充電)が行われている。
ところで、SSD方式を採用した場合の充電不足は、(スイッチング素子としてnチャネル型のTFTが採用されている場合には)特に高電圧での充電が行われる際(すなわち、正極性のデータ書き込みの際)に生じやすい。その理由は、高電圧での充電が行われる際には充電が進むにつれてTFTのゲート−ソース間電圧Vgsが小さくなることで動作点が低くなり駆動能力が低下するからである。ところが、特開2015−87586号公報に記載された電気光学装置では、正極性のデータ書き込みの際にも負極性のデータ書き込みの際にもプリチャージが行われている。このため、TFT等のスイッチング素子のスイッチ動作による消費電力が不必要に大きくなっている。
そこで、以下の開示は、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置を実現することを目的とする。
いくつかの実施形態による表示装置は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路とを備える表示装置であって、
K本(Kは2以上の整数)の映像信号線を1組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、
各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み、各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するK本の映像信号線の間で各水平走査期間に時分割で切り換える接続切換回路と、
前記複数の映像信号線に予備充電電圧を印加するための予備充電回路と
を有し、
前記接続制御トランジスタがnチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換え、
前記接続制御トランジスタがpチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換える。
K本(Kは2以上の整数)の映像信号線を1組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、
各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み、各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するK本の映像信号線の間で各水平走査期間に時分割で切り換える接続切換回路と、
前記複数の映像信号線に予備充電電圧を印加するための予備充電回路と
を有し、
前記接続制御トランジスタがnチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換え、
前記接続制御トランジスタがpチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換える。
また、いくつかの実施形態による表示装置の駆動方法は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、K本(Kは2以上の整数)の映像信号線を1組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するK本の映像信号線の間で切り換える接続切換回路とを備える表示装置の駆動方法であって、
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、予備充電ステップと、
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、本充電ステップと
を含む。
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、予備充電ステップと、
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、本充電ステップと
を含む。
いくつかの実施形態による表示装置によれば、映像信号線に予備充電電圧を印加するための予備充電回路が設けられている。そして、例えばnチャネル型の接続制御トランジスタ(映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するためのトランジスタ)が用いられている場合には、各水平走査期間において、予備充電回路は、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に対して予備充電電圧を印加する。このように、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の予備充電が行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部に接続された全ての映像信号線に対して予備充電が行われるわけではないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置が実現される。
以下、実施形態について説明する。なお、nチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン,他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。
<1.第1の実施形態>
<1.1 全体構成および動作概要>
図1は、第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図1に示すように、この液晶表示装置は、表示制御回路100とゲートドライバ(走査信号線駆動回路)200とソースドライバ(映像信号線駆動回路)300とSSD回路(デマルチプレクサ回路)400とプリチャージ回路500と表示部600とを備えている。なお、SSD回路400によって接続切換回路が実現される。
<1.1 全体構成および動作概要>
図1は、第1の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図1に示すように、この液晶表示装置は、表示制御回路100とゲートドライバ(走査信号線駆動回路)200とソースドライバ(映像信号線駆動回路)300とSSD回路(デマルチプレクサ回路)400とプリチャージ回路500と表示部600とを備えている。なお、SSD回路400によって接続切換回路が実現される。
表示部600には、複数本のソースバスライン(映像信号線)SLと複数本のゲートバスライン(走査信号線)GLとが配設されている。それら複数本のソースバスラインSLと複数本のゲートバスラインGLとの各交差点に対応して、画素を形成する画素形成部6が設けられている。すなわち、表示部600には、複数個の画素形成部6が含まれている。各画素形成部6には、対応する交差点を通過するゲートバスラインGLにゲート端子が接続されると共に当該交差点を通過するソースバスラインSLにソース端子が接続されたスイッチング素子であるTFT(画素TFT)60と、そのTFT60のドレイン端子に接続された画素電極61と、上記複数個の画素形成部6に共通的に設けられた共通電極64および補助容量電極65と、画素電極61と共通電極64とによって形成される液晶容量62と、画素電極61と補助容量電極65とによって形成される補助容量63とが含まれている。液晶容量62と補助容量63とによって画素容量66が構成されている。なお、図1には、1つの画素形成部6のみを示している。
ゲートバスラインGLは、ゲートドライバ200に接続されている。ソースバスラインSLは、SSD回路400およびプリチャージ回路500に接続されている。SSD回路400とソースドライバ300とは、データ出力ラインDLによって接続されている。なお、本実施形態においては、データ出力ラインDLの本数はソースバスラインSLの本数の2分の1である。
表示制御回路100は、外部から送られる画像信号DATおよび水平同期信号や垂直同期信号などのタイミング信号群TGを受け取り、デジタル映像信号DVと、ゲートドライバ200の動作を制御するためのゲート制御信号GCTLと、ソースドライバ300の動作を制御するためのソース制御信号SCTLと、SSD回路400の動作を制御するための切換制御信号SWCTLと、プリチャージ回路500の動作を制御するためのプリチャージ制御信号PCTLとを出力する。なお、ゲート制御信号GCTLには、ゲートスタートパルス信号およびゲートクロック信号が含まれており、ソース制御信号SCTLには、ソーススタートパルス信号,ソースクロック信号,およびラッチストローブ信号が含まれている。
ゲートドライバ200は、表示制御回路100から送られるゲート制御信号GCTLに基づいて、アクティブな走査信号の各ゲートバスラインGLへの印加を1垂直走査期間を周期として繰り返す。
ソースドライバ300は、表示制御回路100から送られるデジタル映像信号DVとソース制御信号SCTLとに基づいて、2本のソースバスラインSLを1組として上記複数本のソースバスラインSLをグループ化することによって得られる各ソースバスライン群に対応するデータ出力ラインSLに対して各水平走査期間に時分割で駆動用の映像信号を出力する。このとき、ソースドライバ300では、ソースクロック信号のパルスが発生するタイミングで、各データ出力ラインDLに印加すべき電圧を示すデジタル映像信号DVが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号DVがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用の映像信号として全てのデータ出力ラインDLに一斉に印加される。
SSD回路400は、表示制御回路100から送られる切換制御信号SWCTLに基づいて、ソースドライバ300から各データ出力ラインDLを介して送られる映像信号をそれに対応する2つのソースバスラインSLのいずれかに与える。プリチャージ回路500は、表示制御回路100から送られるプリチャージ制御信号PCTLに基づいて、プリチャージ電圧VPCをソースバスラインSLに印加する。なお、SSD回路400およびプリチャージ回路500についての詳しい説明は後述する。
以上のようにして、ソースバスラインSLにプリチャージ電圧VPCおよび映像信号が印加され、ゲートバスラインGLに走査信号が印加されることにより、外部から送られた画像データDATに基づく画像が表示部600に表示される。
<1.2 SSD回路およびプリチャージ回路>
図2は、本実施形態におけるSSD回路400およびプリチャージ回路500の構成を説明するための回路図である。ところで、本実施形態においては、ソースバスラインSLの駆動に関し、2本のソースバスラインSLが1つの駆動単位とされる。そこで、図2には1つの駆動単位に対応する構成要素(具体的には、1列目および2列目のソースバスラインSL(1),SL(2)に対応する構成要素)のみを示し、以下、それらに着目して説明を行う。なお、SSD回路400およびプリチャージ回路500には複数のTFTが含まれているが、以下、それら複数のTFTを符号で区別する。また、複数の画素形成部6についても符号で区別する。これに関し、p行目のゲートバスラインとq列目のソースバスラインとの交差点に対応して設けられている画素形成部には符号6(p,q)を付す。例えば、符号6(2,1)を付した画素形成部は、2行目のゲートバスラインGL(2)と1列目のソースバスラインSL(1)との交差点に対応して設けられている画素形成部である。
図2は、本実施形態におけるSSD回路400およびプリチャージ回路500の構成を説明するための回路図である。ところで、本実施形態においては、ソースバスラインSLの駆動に関し、2本のソースバスラインSLが1つの駆動単位とされる。そこで、図2には1つの駆動単位に対応する構成要素(具体的には、1列目および2列目のソースバスラインSL(1),SL(2)に対応する構成要素)のみを示し、以下、それらに着目して説明を行う。なお、SSD回路400およびプリチャージ回路500には複数のTFTが含まれているが、以下、それら複数のTFTを符号で区別する。また、複数の画素形成部6についても符号で区別する。これに関し、p行目のゲートバスラインとq列目のソースバスラインとの交差点に対応して設けられている画素形成部には符号6(p,q)を付す。例えば、符号6(2,1)を付した画素形成部は、2行目のゲートバスラインGL(2)と1列目のソースバスラインSL(1)との交差点に対応して設けられている画素形成部である。
SSD回路400には、切換制御信号SWCTLとして第1の切換制御信号SW1と第2の切換制御信号SW2とが入力される。プリチャージ回路500には、プリチャージ制御信号PCTLとして第1のプリチャージ制御信号PC1と第2のプリチャージ制御信号PC2とが入力される。また、プリチャージ回路500には、所定の電源回路からプリチャージ電圧VPCが与えられる。なお、プリチャージ回路500にプリチャージ電圧VPCを供給するための配線のことを以下「プリチャージ電源線」という。プリチャージ電圧VPCについては、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定されている。なお、ここでの「データ書き込み」とは、映像信号に基づいて画素形成部6内の画素容量66を充電することを意味する。
SSD回路400には、図2に示すように、データ出力ラインDL(1)とソースバスラインSL(1)との電気的な接続状態を制御するためのTFT40(1)と、データ出力ラインDL(1)とソースバスラインSL(2)との電気的な接続状態を制御するためのTFT40(2)とが設けられている。TFT40(1)およびTFT40(2)は、nチャネル型の薄膜トランジスタである。TFT40(1)については、ゲート端子には第1の切換制御信号SW1が与えられ、ドレイン端子はデータ出力ラインDL(1)に接続され、ソース端子はソースバスラインSL(1)に接続されている。TFT40(2)については、ゲート端子には第2の切換制御信号SW2が与えられ、ドレイン端子はデータ出力ラインDL(1)に接続され、ソース端子はソースバスラインSL(2)に接続されている。
以上のような構成において、ソースバスラインSL(1)に映像信号を印加すべき時には、表示制御回路100は、第1の切換制御信号SW1をハイレベルとし、第2の切換制御信号SW2をローレベルとする。これにより、TFT40(1)はオン状態かつTFT40(2)はオフ状態となり、データ出力ラインDL(1)はソースバスラインSL(1)と電気的に接続される。一方、ソースバスラインSL(2)に映像信号を印加すべき時には、表示制御回路100は、第1の切換制御信号SW1をローレベルとし、第2の切換制御信号SW2をハイレベルとする。これにより、TFT40(1)はオフ状態かつTFT40(2)はオン状態となり、データ出力ラインDL(1)はソースバスラインSL(2)と電気的に接続される。以上のようにして、本実施形態におけるSSD回路400は、各ソースバスライン群に対応するデータ出力ラインDLの接続先を各ソースバスライン群を構成する2本のソースバスラインSLの間で各水平走査期間に時分割で切り換える。なお、図2に示す構成要素のうちTFT40(1)およびTFT40(2)が接続制御トランジスタに相当する。
プリチャージ回路500には、図2に示すように、プリチャージ電源線とソースバスラインSL(1)との電気的な接続状態を制御するためのTFT50(1)と、プリチャージ電源線とソースバスラインSL(2)との電気的な接続状態を制御するためのTFT50(2)とが設けられている。TFT50(1)およびTFT50(2)は、nチャネル型の薄膜トランジスタである。TFT50(1)については、ゲート端子には第1のプリチャージ制御信号PC1が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインSL(1)に接続されている。TFT50(2)については、ゲート端子には第2のプリチャージ制御信号PC2が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインSL(2)に接続されている。
以上のような構成において、ソースバスラインSL(1)にプリチャージ電圧VPCを印加すべき時には、表示制御回路100は、第1のプリチャージ制御信号PC1をハイレベルとする。これにより、TFT50(1)がオン状態となり、プリチャージ電源線がソースバスラインSL(1)と電気的に接続される。ソースバスラインSL(2)にプリチャージ電圧VPCを印加すべき時には、表示制御回路100は、第2のプリチャージ制御信号PC2をハイレベルとする。これにより、TFT50(2)がオン状態となり、プリチャージ電源線がソースバスラインSL(2)と電気的に接続される。以上のようにして、プリチャージ回路500は、プリチャージが必要なソースバスラインSLにプリチャージ電圧VPCを印加する。
なお、電圧生成用のレベルシフタの数を少なくする趣旨で、切換制御信号SWCTL(第1の切換制御信号SW1,第2の切換制御信号SW2)の振幅とプリチャージ制御信号PCTL(第1のプリチャージ制御信号PC1,第2のプリチャージ制御信号PC2)の振幅とは同じであることが好ましい。
<1.3 駆動方法>
次に、駆動方法について説明する。本実施形態においては、いわゆる「カラム反転駆動」が採用されている。すなわち、各フレームにおいて、奇数列目のソースバスラインSLに対応する画素形成部6と偶数列目のソースバスラインSLに対応する画素形成部6とでは互いに異なる極性のデータ書き込みが行われる。また、各画素形成部6では、1フレーム毎にデータ書き込みの極性が反転する。以上より、奇数フレームと偶数フレームとで全体の動作が異なる。なお、以下において、ゲートバスラインに印加される走査信号には当該ゲートバスラインと同じ符号を付し、データ出力ラインに印加される映像信号には当該データ出力ラインと同じ符号を付し、ソースバスラインに印加される映像信号には当該ソースバスラインと同じ符号を付す。例えば、2列目のソースバスラインSL(2)に印加される映像信号には符号SL(2)を付す。
次に、駆動方法について説明する。本実施形態においては、いわゆる「カラム反転駆動」が採用されている。すなわち、各フレームにおいて、奇数列目のソースバスラインSLに対応する画素形成部6と偶数列目のソースバスラインSLに対応する画素形成部6とでは互いに異なる極性のデータ書き込みが行われる。また、各画素形成部6では、1フレーム毎にデータ書き込みの極性が反転する。以上より、奇数フレームと偶数フレームとで全体の動作が異なる。なお、以下において、ゲートバスラインに印加される走査信号には当該ゲートバスラインと同じ符号を付し、データ出力ラインに印加される映像信号には当該データ出力ラインと同じ符号を付し、ソースバスラインに印加される映像信号には当該ソースバスラインと同じ符号を付す。例えば、2列目のソースバスラインSL(2)に印加される映像信号には符号SL(2)を付す。
図3は、奇数フレームにおける動作を説明するためのタイミングチャートである。図4は、奇数フレームにおける各画素形成部6でのデータ書き込みの極性を示す図である。例えば、図4で符号601を付した部分に着目すると、奇数フレームには画素形成部6(2,1)では負極性のデータ書き込みが行われて画素形成部6(2,2)では正極性のデータ書き込みが行われることが把握される。なお、図3では、各画素形成部6に対応するデータを「d」で始まる符号で表している。これに関し、符号の最後が「+」になっているものは正極性のデータを表しており、符号の最後が「−」になっているものは負極性のデータを表している。例えば、「d(1,2)+」は、画素形成部6(1,2)に対応する正極性のデータを表している。また、例えば、「d(4,1)−」は、画素形成部6(4,1)に対応する負極性のデータを表している。
期間T1aには、走査信号G(1)および走査信号G(2)がハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,1)用のデータd(1,1)−が与えられる。このとき、第1の切換制御信号SW1はハイレベルかつ第2の切換制御信号SW2はローレベルとなっている。従って、TFT40(1)はオン状態かつTFT40(2)はオフ状態となっている。これにより、ソースバスラインSL(1)にデータd(1,1)−が与えられ、当該データd(1,1)−が画素形成部6(1,1)の画素容量66に書き込まれる。また、このとき、第1のプリチャージ制御信号PC1はローレベルかつ第2のプリチャージ制御信号PC2はハイレベルとなっている。従って、TFT50(1)はオフ状態かつTFT50(2)はオン状態となっている。これにより、ソースバスラインSL(2)にプリチャージ電圧VPCが印加される。
期間T1bにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,2)用のデータd(1,2)+が与えられる。このとき、第1のプリチャージ制御信号PC1がローレベルで維持された状態で第2のプリチャージ制御信号PC2もローレベルとなっている。これにより、TFT50(2)はオフ状態となっているので、ソースバスラインSL(2)へのプリチャージ電圧VPCの印加は停止されている。また、このとき、第1の切換制御信号SW1はローレベルかつ第2の切換制御信号SW2はハイレベルとなっている。従って、TFT40(1)はオフ状態かつTFT40(2)はオン状態となっている。これにより、ソースバスラインSL(2)にデータd(1,2)+が与えられ、当該データd(1,2)+が画素形成部6(1,2)の画素容量66に書き込まれる。
期間T1cには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T1aと同様の動作が行われる。期間T1dには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T1bと同様の動作が行われる。以上のような動作が最終行の画素形成部6へのデータ書き込みが終了するまで繰り返される。
図5は、偶数フレームにおける動作を説明するためのタイミングチャートである。図6は、偶数フレームにおける各画素形成部6でのデータ書き込みの極性を示す図である。図6および図4から把握されるように、各画素形成部6におけるデータ書き込みの極性は、1フレーム毎に正極性と負極性との間で切り換えられる。
期間T2aには、走査信号G(1)および走査信号G(2)がハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,2)用のデータd(1,2)−が与えられる。このとき、第1の切換制御信号SW1はローレベルかつ第2の切換制御信号SW2はハイレベルとなっている。従って、TFT40(1)はオフ状態かつTFT40(2)はオン状態となっている。これにより、ソースバスラインSL(2)にデータd(1,2)−が与えられ、当該データd(1,2)−が画素形成部6(1,2)の画素容量66に書き込まれる。また、このとき、第1のプリチャージ制御信号PC1はハイレベルかつ第2のプリチャージ制御信号PC2はローレベルとなっている。従って、TFT50(1)はオン状態かつTFT50(2)はオフ状態となっている。これにより、ソースバスラインSL(1)にプリチャージ電圧VPCが印加される。
期間T2bにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,1)用のデータd(1,1)+が与えられる。このとき、第2のプリチャージ制御信号PC2がローレベルで維持された状態で第1のプリチャージ制御信号PC1もローレベルとなっている。これにより、TFT50(1)はオフ状態となっているので、ソースバスラインSL(1)へのプリチャージ電圧VPCの印加は停止されている。また、このとき、第1の切換制御信号SW1はハイレベルかつ第2の切換制御信号SW2はローレベルとなっている。従って、TFT40(1)はオン状態かつTFT40(2)はオフ状態となっている。これにより、ソースバスラインSL(1)にデータd(1,1)+が与えられ、当該データd(1,1)+が画素形成部6(1,1)の画素容量66に書き込まれる。
期間T2cには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T2aと同様の動作が行われる。期間T2dには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T2bと同様の動作が行われる。以上のような動作が最終行の画素形成部6へのデータ書き込みが終了するまで繰り返される。
以上のように、図2に示した1つの駆動単位に着目すると、奇数フレームの前半には、ソースドライバ300から出力された映像信号がソースバスラインSL(1)に印加されるとともにプリチャージ電圧VPCがソースバスラインSL(2)に印加され、奇数フレームの後半には、ソースドライバ300から出力された映像信号がソースバスラインSL(2)に印加される。また、偶数フレームの前半には、ソースドライバ300から出力された映像信号がソースバスラインSL(2)に印加されるとともにプリチャージ電圧VPCがソースバスラインSL(1)に印加され、偶数フレームの後半には、ソースドライバ300から出力された映像信号がソースバスラインSL(1)に印加される。
すなわち、各水平走査期間において、まず、負極性のデータ書き込みが行われるべき画素形成部6に対して映像信号に基づくデータ書き込みが行われるとともに、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLのプリチャージが行われる。その後、正極性のデータ書き込みが行われるべき画素形成部6に対して映像信号に基づくデータ書き込みが行われる。ここで、上述したように各画素形成部6におけるデータ書き込みの極性は1フレーム毎に正極性と負極性との間で切り換えられるので、ソースドライバ300は、各水平走査期間に各データ出力ラインDLに対して映像信号として出力するデータ(本実施形態では、各データ出力ラインDLにつき2個のデータ)の出力順を奇数フレームと偶数フレームとで異ならせている(図3および図5の映像信号DL(1)のデータを参照)。
なお、上記の例では、期間T1a、期間T1c、期間T2a、および期間T2cに行われる動作が予備充電ステップに相当し、期間T1b、期間T1d、期間T2b、および期間T2dに行われる動作が本充電ステップに相当する。
<1.4 シミュレーション結果>
次に、従来の一般的な構成でのシミュレーション結果および本実施形態に係る構成でのシミュレーション結果について説明する。なお、正極性のデータ書き込みについても負極性のデータ書き込みについても、データ電位(映像信号の電位)が最も低い電位から最も高い電位へと変化する場合のシミュレーションを行っている。具体的には、正極性のデータ書き込みについては、データ電位がプラス5Vからプラス10Vへと変化する場合のシミュレーションを行い、負極性のデータ書き込みについては、データ電位が0Vからプラス5Vへと変化する場合のシミュレーションを行っている(共通電極64の電位は5Vである)。
次に、従来の一般的な構成でのシミュレーション結果および本実施形態に係る構成でのシミュレーション結果について説明する。なお、正極性のデータ書き込みについても負極性のデータ書き込みについても、データ電位(映像信号の電位)が最も低い電位から最も高い電位へと変化する場合のシミュレーションを行っている。具体的には、正極性のデータ書き込みについては、データ電位がプラス5Vからプラス10Vへと変化する場合のシミュレーションを行い、負極性のデータ書き込みについては、データ電位が0Vからプラス5Vへと変化する場合のシミュレーションを行っている(共通電極64の電位は5Vである)。
図7は、従来の一般的な構成でのシミュレーション結果を示す図であり、図8は、本実施形態に係る構成でのシミュレーション結果を示す図である。図7および図8において、A部にはソースバスラインの充電を制御する信号の波形を示しており、B部には正極性のデータ書き込みが行われる際のソースバスラインが充電される様子を示しており、C部には負極性のデータ書き込みが行われる際のソースバスラインが充電される様子を示している。図7に関し、符号91を付した点線は制御信号(この制御信号がハイレベルの時にソースバスラインに映像信号が印加される)の波形を表し、符号92,95を付した太点線はデータ電位の波形を表し、符号93,96を付した太実線はソースバスラインの電位の波形を表している。また、図8に関し、符号81を付した実線は負極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへの映像信号の印加を制御する切換制御信号の波形(正極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへのプリチャージ電圧の印加を制御するプリチャージ制御信号の波形もこれと同じである)を表し、符号82を付した点線は正極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへの映像信号の印加を制御する切換制御信号の波形を表し、符号83,87を付した太点線はデータ電位の波形を表し、符号84,88を付した太実線はソースバスラインの電位の波形を表している。なお、図8では、シミュレーションにおける水平走査期間の前半を「プリチャージ期間」、その後半を「本充電期間」と記している。
図7において符号97を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。しかしながら、図7において符号94を付した部分に着目すると、ソースバスラインは充分には充電されていない。このように、従来の一般的な構成では、負極性のデータ書き込みの際には充電不足は生じないが、正極性のデータ書き込みの際に充電不足が生じる。
図8において符号89を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。図8において符号85を付した部分に着目すると、ソースバスラインは充分には充電されていない。しかしながら、図8において符号86を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。このように、本実施形態においては、正極性のデータ書き込みに関し、プリチャージ期間だけではソースバスラインは充分には充電されないが、プリチャージ期間後の本充電期間中にソースバスラインは充分に充電される。すなわち、正極性のデータ書き込みに関し、予め映像信号の最大電圧に基づいてソースバスラインをプリチャージしておくことによって水平走査期間の終了時点にはソースバスラインはデータ電位にまで充電される。
<1.5 効果>
本実施形態によれば、液晶表示装置はソースバスラインSLにプリチャージ電圧VPCを印加するためのプリチャージ回路500を備えており、各水平走査期間において、当該プリチャージ回路500は、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対してのみ、当該ソースバスラインSLに映像信号が印加される前にプリチャージ電圧VPCを印加する。このように、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対してはプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインSLを時分割で駆動することのできる液晶表示装置が実現される。
本実施形態によれば、液晶表示装置はソースバスラインSLにプリチャージ電圧VPCを印加するためのプリチャージ回路500を備えており、各水平走査期間において、当該プリチャージ回路500は、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対してのみ、当該ソースバスラインSLに映像信号が印加される前にプリチャージ電圧VPCを印加する。このように、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対してはプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインSLを時分割で駆動することのできる液晶表示装置が実現される。
<2.第2の実施形態>
<2.1 概略および全体構成>
第1の実施形態においては、2本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われていた。これに対して、本実施形態においては、3本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われる。すなわち、データ出力ラインDLの本数はソースバスラインSLの本数の3分の1である。また、1つの駆動単位に着目したときに各水平走査期間に正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの本数と負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの本数とが等しくなるよう、本実施形態においては6本のソースバスラインSLが1つの駆動単位とされる。全体構成については、第1の実施形態と同様であるので、説明を省略する(図1参照)。
<2.1 概略および全体構成>
第1の実施形態においては、2本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われていた。これに対して、本実施形態においては、3本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われる。すなわち、データ出力ラインDLの本数はソースバスラインSLの本数の3分の1である。また、1つの駆動単位に着目したときに各水平走査期間に正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの本数と負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの本数とが等しくなるよう、本実施形態においては6本のソースバスラインSLが1つの駆動単位とされる。全体構成については、第1の実施形態と同様であるので、説明を省略する(図1参照)。
<2.2 SSD回路およびプリチャージ回路>
図9は、本実施形態におけるSSD回路400およびプリチャージ回路500の構成を説明するための回路図である。なお、図9には1つの駆動単位に対応する構成要素(具体的には、1〜6列目のソースバスラインSL(1)〜SL(6)に対応する構成要素)のみを示している。
図9は、本実施形態におけるSSD回路400およびプリチャージ回路500の構成を説明するための回路図である。なお、図9には1つの駆動単位に対応する構成要素(具体的には、1〜6列目のソースバスラインSL(1)〜SL(6)に対応する構成要素)のみを示している。
SSD回路400には、切換制御信号SWCTLとして第1の切換制御信号SW1と第2の切換制御信号SW2と第3の切換制御信号SW3とが入力される。プリチャージ回路500には、プリチャージ制御信号PCTLとして第1のプリチャージ制御信号PC1と第2のプリチャージ制御信号PC2と第3のプリチャージ制御信号PC3とが入力される。また、プリチャージ回路500には、所定の電源回路からプリチャージ電圧VPCが与えられる。プリチャージ電圧VPCについては、第1の実施形態と同様、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定されている。
SSD回路400には、図9に示すように、データ出力ラインDL(1)とソースバスラインSL(1)との電気的な接続状態を制御するためのTFT40(1)と、データ出力ラインDL(1)とソースバスラインSL(2)との電気的な接続状態を制御するためのTFT40(2)と、データ出力ラインDL(2)とソースバスラインSL(3)との電気的な接続状態を制御するためのTFT40(3)と、データ出力ラインDL(1)とソースバスラインSL(4)との電気的な接続状態を制御するためのTFT40(4)と、データ出力ラインDL(2)とソースバスラインSL(5)との電気的な接続状態を制御するためのTFT40(5)と、データ出力ラインDL(2)とソースバスラインSL(6)との電気的な接続状態を制御するためのTFT40(6)とが設けられている。TFT40(1)〜TFT40(6)は、nチャネル型の薄膜トランジスタである。図9に示すように、TFT40(1)およびTFT40(3)のゲート端子には第1の切換制御信号SW1が与えられ、TFT40(2)およびTFT40(5)のゲート端子には第2の切換制御信号SW2が与えられ、TFT40(4)およびTFT40(6)のゲート端子には第3の切換制御信号SW3が与えられる。
以上のような構成において、ソースバスラインSL(1)およびソースバスラインSL(3)に映像信号を印加すべき時には、表示制御回路100は、第1の切換制御信号SW1をハイレベルとし、第2の切換制御信号SW2および第3の切換制御信号SW3をローレベルとする。これにより、TFT40(1)およびTFT40(3)はオン状態かつTFT40(2)、TFT40(4)、TFT40(5)、およびTFT40(6)はオフ状態となり、データ出力ラインDL(1)がソースバスラインSL(1)と電気的に接続されるとともにデータ出力ラインDL(2)がソースバスラインSL(3)と電気的に接続される。同様に、ソースバスラインSL(2)およびソースバスラインSL(5)に映像信号を印加すべき時には、表示制御回路100は、切換制御信号SWCTLのうちの第2の切換制御信号SW2のみをハイレベルとし、ソースバスラインSL(4)およびソースバスラインSL(6)に映像信号を印加すべき時には、表示制御回路100は、切換制御信号SWCTLのうちの第3の切換制御信号SW3のみをハイレベルとする。なお、図9に示す構成要素のうちTFT40(1)〜40(6)が接続制御トランジスタに相当する。
プリチャージ回路500には、図9に示すように、プリチャージ電源線とソースバスラインSL(1)〜SL(6)との電気的な接続状態をそれぞれ制御するためのTFT50(1)〜50(6)が設けられている。TFT50(1)〜50(6)はnチャネル型の薄膜トランジスタである。図9に示すように、TFT50(1)およびTFT50(3)のゲート端子には第1のプリチャージ制御信号PC1が与えられ、TFT50(2)およびTFT50(5)のゲート端子には第2のプリチャージ制御信号PC2が与えられ、TFT50(4)およびTFT50(6)のゲート端子には第3のプリチャージ制御信号PC3が与えられる。
以上のような構成において、ソースバスラインSL(1)およびソースバスラインSL(3)にプリチャージ電圧VPCを印加すべき時には、表示制御回路100は、第1のプリチャージ制御信号PC1をハイレベルとする。これにより、TFT50(1)およびTFT50(3)がオン状態となり、プリチャージ電源線がソースバスラインSL(1)およびソースバスラインSL(3)と電気的に接続される。同様に、ソースバスラインSL(2)およびソースバスラインSL(5)にプリチャージ電圧VPCを印加すべき時には、表示制御回路100は、第2のプリチャージ制御信号PC2をハイレベルとし、ソースバスラインSL(4)およびソースバスラインSL(6)にプリチャージ電圧VPCを印加すべき時には、表示制御回路100は、第3のプリチャージ制御信号PC3をハイレベルとする。
<2.3 駆動方法>
次に、駆動方法について説明する。本実施形態においても、第1の実施形態と同様、いわゆる「カラム反転駆動」が採用されており、また、各画素形成部6では1フレーム毎にデータ書き込みの極性が反転する。図10は、奇数フレームにおける動作を説明するためのタイミングチャートである。図11は、奇数フレームにおける各画素形成部6でのデータ書き込みの極性を示す図である。
次に、駆動方法について説明する。本実施形態においても、第1の実施形態と同様、いわゆる「カラム反転駆動」が採用されており、また、各画素形成部6では1フレーム毎にデータ書き込みの極性が反転する。図10は、奇数フレームにおける動作を説明するためのタイミングチャートである。図11は、奇数フレームにおける各画素形成部6でのデータ書き込みの極性を示す図である。
期間T3aには、走査信号G(1)および走査信号G(2)がハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,1)用のデータd(1,1)−が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,3)用のデータd(1,3)−が与えられる。このとき、切換制御信号SWCTLについては第1の切換制御信号SW1のみがハイレベルとなっている。従って、TFT40(1)とTFT40(3)とがオン状態となっている。これにより、ソースバスラインSL(1)にデータd(1,1)−が与えられて当該データd(1,1)−が画素形成部6(1,1)の画素容量66に書き込まれ、ソースバスラインSL(3)にデータd(1,3)−が与えられて当該データd(1,3)−が画素形成部6(1,3)の画素容量66に書き込まれる。また、このとき、プリチャージ制御信号PCTLについては第2のプリチャージ制御信号PC2のみがハイレベルとなっている。従って、TFT50(2)とTFT50(5)とがオン状態となっている。これにより、ソースバスラインSL(2)およびソースバスラインSL(5)にプリチャージ電圧VPCが印加される。
期間T3bにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,2)用のデータd(1,2)+が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,5)用のデータd(1,5)−が与えられる。このとき、切換制御信号SWCTLについては第2の切換制御信号SW2のみがハイレベルとなっている。従って、TFT40(2)とTFT40(5)とがオン状態となっている。これにより、ソースバスラインSL(2)にデータd(1,2)+が与えられて当該データd(1,2)+が画素形成部6(1,2)の画素容量66に書き込まれ、ソースバスラインSL(5)にデータd(1,5)−が与えられて当該データd(1,5)−が画素形成部6(1,5)の画素容量66に書き込まれる。また、このとき、プリチャージ制御信号PCTLについては第3のプリチャージ制御信号PC3のみがハイレベルとなっている。従って、TFT50(4)とTFT50(6)とがオン状態となっている。これにより、ソースバスラインSL(4)およびソースバスラインSL(6)にプリチャージ電圧VPCが印加される。なお、第2のプリチャージ制御信号PC2はローレベルとなっているので、TFT50(2)およびTFT50(5)はオフ状態となって、ソースバスラインSL(2)およびソースバスラインSL(5)へのプリチャージ電圧VPCの印加は停止されている。
期間T3cにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,4)用のデータd(1,4)+が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,6)用のデータd(1,6)+が与えられる。このとき、切換制御信号SWCTLについては第3の切換制御信号SW3のみがハイレベルとなっている。従って、TFT40(4)とTFT40(6)とがオン状態となっている。これにより、ソースバスラインSL(4)にデータd(1,4)+が与えられて当該データd(1,4)+が画素形成部6(1,4)の画素容量66に書き込まれ、ソースバスラインSL(6)にデータd(1,6)+が与えられて当該データd(1,6)+が画素形成部6(1,6)の画素容量66に書き込まれる。なお、第3のプリチャージ制御信号PC3はローレベルとなっているので、TFT50(4)およびTFT50(6)はオフ状態となって、ソースバスラインSL(4)およびソースバスラインSL(6)へのプリチャージ電圧VPCの印加は停止されている。
期間T3dには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T3aと同様の動作が行われる。期間T3eには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T3bと同様の動作が行われる。期間T3fには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T3cと同様の動作が行われる。以上のような動作が最終行の画素形成部6へのデータ書き込みが終了するまで繰り返される。
なお、ソースバスラインSL(5)は負極性のデータ書き込みが行われるべき画素形成部6に接続されているが、例えば期間T3aや期間T3dに当該ソースバスラインSL(5)にプリチャージ電圧VPCが印加される。このようにソースバスラインSL(5)には本来の映像信号が印加される前に正極性のデータ書き込みが行われる際の映像信号の最大電圧が印加されることになるが、特に動作上の問題が生じることはない。
図12は、偶数フレームにおける動作を説明するためのタイミングチャートである。図13は、偶数フレームにおける各画素形成部6でのデータ書き込みの極性を示す図である。
期間T4aには、走査信号G(1)および走査信号G(2)がハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,4)用のデータd(1,4)−が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,6)用のデータd(1,6)−が与えられる。このとき、切換制御信号SWCTLについては第3の切換制御信号SW3のみがハイレベルとなっている。従って、TFT40(4)とTFT40(6)とがオン状態となっている。これにより、ソースバスラインSL(4)にデータd(1,4)−が与えられて当該データd(1,4)−が画素形成部6(1,4)の画素容量66に書き込まれ、ソースバスラインSL(6)にデータd(1,6)−が与えられて当該データd(1,6)−が画素形成部6(1,6)の画素容量66に書き込まれる。また、このとき、プリチャージ制御信号PCTLについては第2のプリチャージ制御信号PC2のみがハイレベルとなっている。従って、TFT50(2)とTFT50(5)とがオン状態となっている。これにより、ソースバスラインSL(2)およびソースバスラインSL(5)にプリチャージ電圧VPCが印加される。
期間T4bにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,2)用のデータd(1,2)−が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,5)用のデータd(1,5)+が与えられる。このとき、切換制御信号SWCTLについては第2の切換制御信号SW2のみがハイレベルとなっている。従って、TFT40(2)とTFT40(5)とがオン状態となっている。これにより、ソースバスラインSL(2)にデータd(1,2)−が与えられて当該データd(1,2)−が画素形成部6(1,2)の画素容量66に書き込まれ、ソースバスラインSL(5)にデータd(1,5)+が与えられて当該データd(1,5)+が画素形成部6(1,5)の画素容量66に書き込まれる。また、このとき、プリチャージ制御信号PCTLについては第1のプリチャージ制御信号PC1のみがハイレベルとなっている。従って、TFT50(1)とTFT50(3)とがオン状態となっている。これにより、ソースバスラインSL(1)およびソースバスラインSL(3)にプリチャージ電圧VPCが印加される。なお、第2のプリチャージ制御信号PC2はローレベルとなっているので、TFT50(2)およびTFT50(5)はオフ状態となって、ソースバスラインSL(2)およびソースバスラインSL(5)へのプリチャージ電圧VPCの印加は停止されている。
期間T4cにも、走査信号G(1)および走査信号G(2)はハイレベルとなっている。このような状態において、データ出力ラインDL(1)には、映像信号として画素形成部6(1,1)用のデータd(1,1)+が与えられ、データ出力ラインDL(2)には、映像信号として画素形成部6(1,3)用のデータd(1,3)+が与えられる。このとき、切換制御信号SWCTLについては第1の切換制御信号SW1のみがハイレベルとなっている。従って、TFT40(1)とTFT40(3)とがオン状態となっている。これにより、ソースバスラインSL(1)にデータd(1,1)+が与えられて当該データd(1,1)+が画素形成部6(1,1)の画素容量66に書き込まれ、ソースバスラインSL(3)にデータd(1,3)+が与えられて当該データd(1,3)+が画素形成部6(1,3)の画素容量66に書き込まれる。なお、第1のプリチャージ制御信号PC1はローレベルとなっているので、TFT50(1)およびTFT50(3)はオフ状態となって、ソースバスラインSL(1)およびソースバスラインSL(3)へのプリチャージ電圧VPCの印加は停止されている。
期間T4dには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T4aと同様の動作が行われる。期間T4eには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T4bと同様の動作が行われる。期間T4fには、走査信号G(2)および走査信号G(3)がハイレベルとなっている状態で、期間T4cと同様の動作が行われる。以上のような動作が最終行の画素形成部6へのデータ書き込みが終了するまで繰り返される。
以上のように、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLには、予めプリチャージ電圧VPCが印加された後に映像信号が印加されている。
なお、上記の例では、期間T3a、期間T3b、期間T3d、期間T3e、期間T4a、期間T4b、期間T4d、および期間T4eが予備充電ステップに相当し、期間T3c、期間T3f、期間T4c、および期間T4fに行われる動作が本充電ステップに相当する。
<2.4 効果>
本実施形態によれば、第1の実施形態と同様、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対しては一部(例えば図10におけるソースバスラインSL(5)や図12におけるソースバスラインSL(2))を除いてプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインSLを時分割で駆動することのできる液晶表示装置が実現される。
本実施形態によれば、第1の実施形態と同様、正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対しては一部(例えば図10におけるソースバスラインSL(5)や図12におけるソースバスラインSL(2))を除いてプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインSLを時分割で駆動することのできる液晶表示装置が実現される。
<3.変形例>
上記各実施形態においては、ソースバスラインSLへのプリチャージ電圧VPCの印加が映像信号の印加とは反対側から行われるようにプリチャージ回路500が配置されていた。すなわち、図1に示したように、ソースバスラインSLの一端側にソースドライバ300およびSSD回路400が配置され、ソースバスラインSLの他端側にプリチャージ回路500が配置されていた。しかしながら、このような構成が採用されている場合に各種制御信号等を生成するIC110(例えば図1の表示制御回路100)が図14に示すように表示部600を基準にしてソースドライバ300と同じ側に配置されていると、プリチャージ回路500に各種制御信号等を伝達するための配線を図14において符号501で示すように表示部600を迂回するよう配設する必要性が生じる。これは、表示部600の横側の額縁領域の拡大を引き起こす。
上記各実施形態においては、ソースバスラインSLへのプリチャージ電圧VPCの印加が映像信号の印加とは反対側から行われるようにプリチャージ回路500が配置されていた。すなわち、図1に示したように、ソースバスラインSLの一端側にソースドライバ300およびSSD回路400が配置され、ソースバスラインSLの他端側にプリチャージ回路500が配置されていた。しかしながら、このような構成が採用されている場合に各種制御信号等を生成するIC110(例えば図1の表示制御回路100)が図14に示すように表示部600を基準にしてソースドライバ300と同じ側に配置されていると、プリチャージ回路500に各種制御信号等を伝達するための配線を図14において符号501で示すように表示部600を迂回するよう配設する必要性が生じる。これは、表示部600の横側の額縁領域の拡大を引き起こす。
そこで、上記各実施形態の変形例として、表示部を基準にして(複数の画素形成部を基準にして)プリチャージ回路をソースドライバと同じ側に配置するようにした構成を説明する。本変形例においては、上述のSSD回路の機能と上述のプリチャージ回路の機能とを有するSSD・プリチャージ回路700が図15に示すように表示部600とソースドライバ300との間の領域に設けられる。
図16は、本変形例に係る構成を第1の実施形態に適用した場合のSSD・プリチャージ回路700の構成を示す回路図である。ここでも、1つの駆動単位に対応する構成要素(1列目および2列目のソースバスラインSL(1),SL(2)に対応する構成要素)のみに着目している。本変形例に係る構成を第1の実施形態に適用した場合、SSD・プリチャージ回路700内に、図16に示すように、対応するソースバスラインSLへの映像信号の印加を制御するための2つのTFT(TFT71(1)およびTFT71(2))と、対応するソースバスラインSLへのプリチャージ電圧VPCの印加を制御するための2つのTFT(TFT72(1)およびTFT72(2))とが設けられる。
図17は、本変形例に係る構成を第2の実施形態に適用した場合のSSD・プリチャージ回路700の構成を示す回路図である。ここでも、1つの駆動単位に対応する構成要素(1〜6列目のソースバスラインSL(1)〜SL(6)に対応する構成要素)のみに着目している。本変形例に係る構成を第2の実施形態に適用した場合、SSD・プリチャージ回路700内に、図17に示すように、対応するソースバスラインSLへの映像信号の印加を制御するための6つのTFT(TFT71(1)〜71(6))と、対応するソースバスラインSLへのプリチャージ電圧VPCの印加を制御するための6つのTFT(TFT72(1)〜72(6))とが設けられる。
ここで、図16および図17において、例えば、ソースバスラインSL(1)に対応する構成要素に着目する。TFT71(1)については、ゲート端子には第1の切換制御信号SW1が与えられ、ドレイン端子はデータ出力ラインDL(1)に接続され、ソース端子はソースバスラインSL(1)に接続されている。TFT72(1)については、ゲート端子には第1のプリチャージ制御信号PC1が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインSL(1)に接続されている。そして、TFT71(1)のソース端子とTFT72(1)のソース端子とが、SSD・プリチャージ回路700内で電気的に互いに接続されている。
以上のような本変形例によれば、表示部600の横側の額縁領域の拡大を引き起こすことなく、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる液晶表示装置が実現される。但し、本変形例によれば、表示部600を基準にしてソースドライバ300側の額縁領域を広くする必要性が生じる。従って、液晶表示装置のデザインの仕様に応じてプロチャージ回路の配置位置を決定するのが好ましい。
<4.その他>
第1の実施形態では2本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われ、第2の実施形態では3本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われていた。しかしながら、本発明はこれらに限定されず、4本以上のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われる場合にも本発明を適用することができる。
第1の実施形態では2本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われ、第2の実施形態では3本のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われていた。しかしながら、本発明はこれらに限定されず、4本以上のソースバスラインSLを1組としてソースバスラインSLの時分割駆動が行われる場合にも本発明を適用することができる。
また、上記各実施形態(変形例を含む)においてはnチャネル型のTFTが採用されている場合を例に挙げて説明したが、pチャネル型のTFTが採用されている場合にも本発明を適用することができる。この場合、プリチャージ回路500は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLに対して、ソースドライバ300から出力される映像信号が印加される前にプリチャージ電圧VPCを印加する。なお、プリチャージ電圧VPCは、負極性のデータ書き込みが行われる際の映像信号の最小電圧に設定される。また、SSD回路400は、各水平走査期間において、ソースドライバ300から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLよりも正極性のデータ書き込みが行われるべき画素形成部6に接続されたソースバスラインSLの方が相対的に先に印加されるよう、データ出力ラインDLの接続先のソースバスラインSLを切り換える。
以上のように、本発明は、上記各実施形態(変形例を含む)に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
6…画素形成部
300…ソースドライバ(映像信号線駆動回路)
400…SSD回路
500…プリチャージ回路
600…表示部
700…SSD・プリチャージ回路
DL…データ出力ライン
SL…ソースバスライン
300…ソースドライバ(映像信号線駆動回路)
400…SSD回路
500…プリチャージ回路
600…表示部
700…SSD・プリチャージ回路
DL…データ出力ライン
SL…ソースバスライン
Claims (8)
- 複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路とを備える表示装置であって、
K本(Kは2以上の整数)の映像信号線を1組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、
各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み、各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するK本の映像信号線の間で各水平走査期間に時分割で切り換える接続切換回路と、
前記複数の映像信号線に予備充電電圧を印加するための予備充電回路と
を有し、
前記接続制御トランジスタがnチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換え、
前記接続制御トランジスタがpチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換えることを特徴とする、表示装置。 - 各画素形成部におけるデータ書き込みの極性は、1フレーム毎に正極性と負極性との間で切り換えられ、
前記映像信号線駆動回路は、各水平走査期間に前記データ出力線に対して映像信号として出力するK個のデータの出力順を、奇数フレームと偶数フレームとで異ならせることを特徴とする、請求項1に記載の表示装置。 - 前記Kは、2であって、
各映像信号線群を構成する2本の映像信号線を第1映像信号線および第2映像信号線と定義すると、
奇数フレームの前半には、前記映像信号線駆動回路から出力された映像信号が前記第1映像信号線に印加されるとともに前記予備充電電圧が前記第2映像信号線に印加され、
奇数フレームの後半には、前記映像信号線駆動回路から出力された映像信号が前記第2映像信号線に印加され、
偶数フレームの前半には、前記映像信号線駆動回路から出力された映像信号が前記第2映像信号線に印加されるとともに前記予備充電電圧が前記第1映像信号線に印加され、
偶数フレームの後半には、前記映像信号線駆動回路から出力された映像信号が前記第1映像信号線に印加されることを特徴とする、請求項2に記載の表示装置。 - 前記Kは、3であって、
6本の映像信号線が1つの駆動単位とされ、
各駆動単位を構成する6本の映像信号線を第1映像信号線、第2映像信号線、第3映像信号線、第4映像信号線、第5映像信号線、および第6映像信号線と定義し、かつ、各水平走査期間を3分割することによって得られる3つの期間を第1期間、第2期間、および第3期間と定義すると、
奇数フレームの第1期間には、前記映像信号線駆動回路から出力された映像信号が前記第1映像信号線および前記第3映像信号線に印加されるとともに前記予備充電電圧が少なくとも前記第2映像信号線に印加され、
奇数フレームの第2期間には、前記映像信号線駆動回路から出力された映像信号が前記第2映像信号線および前記第5映像信号線に印加されるとともに前記予備充電電圧が前記第4映像信号線および前記第6映像信号線に印加され、
奇数フレームの第3期間には、前記映像信号線駆動回路から出力された映像信号が前記第4映像信号線および前記第6映像信号線に印加され、
偶数フレームの第1期間には、前記映像信号線駆動回路から出力された映像信号が前記第4映像信号線および前記第6映像信号線に印加されるとともに前記予備充電電圧が少なくとも前記第5映像信号線に印加され、
偶数フレームの第2期間には、前記映像信号線駆動回路から出力された映像信号が前記第2映像信号線および前記第5映像信号線に印加されるとともに前記予備充電電圧が前記第1映像信号線および前記第3映像信号線に印加され、
偶数フレームの第3期間には、前記映像信号線駆動回路から出力された映像信号が前記第1映像信号線および前記第3映像信号線に印加されることを特徴とする、請求項2に記載の表示装置。 - 前記接続制御トランジスタがnチャネル型の場合には、前記予備充電電圧は、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定され、
前記接続制御トランジスタがpチャネル型の場合には、前記予備充電電圧は、負極性のデータ書き込みが行われる際の映像信号の最小電圧に設定されることを特徴とする、請求項1に記載の表示装置。 - 前記接続切換回路は、前記複数の画素形成部と前記映像信号線駆動回路との間の領域に配置され、
前記予備充電回路は、前記複数の画素形成部を基準にして前記接続切換回路とは反対側に配置されていることを特徴とする、請求項1に記載の表示装置。 - 前記映像信号線駆動回路、前記接続切換回路、および前記予備充電回路が前記複数の画素形成部を基準にして同じ側に配置されていることを特徴とする、請求項1に記載の表示装置。
- 複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、K本(Kは2以上の整数)の映像信号線を1組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するK本の映像信号線の間で切り換える接続切換回路とを備える表示装置の駆動方法であって、
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、予備充電ステップと、
前記接続制御トランジスタがnチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがpチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、本充電ステップと
を含むことを特徴とする、駆動方法。
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