JP2019184856A - 表示装置およびその駆動方法 - Google Patents

Abstract

【課題】消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置を実現する。【解決手段】ソースバスラインＳＬをプリチャージするプリチャージ回路５００がＳＳＤ方式を採用する表示装置に設けられる。ｎチャネル型のＴＦＴが採用されていれば、プリチャージ回路５００は、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬには映像信号が印加される前にプリチャージ電圧ＶＰＣを印加する。ＳＳＤ回路４００は、各水平走査期間に、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬよりも負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬの方が相対的に先に映像信号が印加されるよう、データ出力ラインＤＬの接続先のソースバスラインＳＬを切り換える。【選択図】図１

Description

以下の開示は、表示装置およびその駆動方法に関し、特に、映像信号線を時分割で駆動する表示装置およびその駆動方法に関する。

表示装置に関し、近年、表示画像の高解像度化・高精細化の進展が顕著である。高解像度化を行うためには映像信号線（ソースバスライン）の本数を増やす必要があるが、映像信号線の本数を増やすと額縁領域を広くする必要性が生じ、デザインの自由度が低下する。また、高精細化に伴い、映像信号線の間隔が従来よりも狭くなっている。その結果、映像信号線を駆動するためのＩＣ（ソースドライバ）の出力端子と映像信号線との接続部の間隔が極めて小さくなっている。

以上のような状況に鑑み、「２本以上の映像信号線を１組として映像信号線をグループ化し、各グループを構成する複数の映像信号線にソースドライバの１つの出力端子を割り当て、各水平走査期間に各グループを構成する複数の映像信号線を時分割で駆動する」という駆動方式が提案されている。このような駆動方式は「ＳＳＤ方式」と呼ばれている。なお、ＳＳＤは“Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ”の略である。ＳＳＤ方式を採用する表示装置によれば、ソースドライバに必要とされる出力端子の数が削減されるので、額縁領域の狭小化が可能となる。

ところが、ＳＳＤ方式を採用した場合には、映像信号線が時分割で駆動されるため、通常の駆動方式に比べて映像信号線の充電時間が短くなる。充電時間が短くなると、充電不足に起因する表示不良が生じやすくなる。そこで、特開２０１５−８７５８６号公報に記載されている電気光学装置（表示装置）では、ＳＳＤ方式を採用した構成において、映像信号線のプリチャージ（予備充電）が行われている。

特開２０１５−８７５８６号公報

ところで、ＳＳＤ方式を採用した場合の充電不足は、（スイッチング素子としてｎチャネル型のＴＦＴが採用されている場合には）特に高電圧での充電が行われる際（すなわち、正極性のデータ書き込みの際）に生じやすい。その理由は、高電圧での充電が行われる際には充電が進むにつれてＴＦＴのゲート−ソース間電圧Ｖｇｓが小さくなることで動作点が低くなり駆動能力が低下するからである。ところが、特開２０１５−８７５８６号公報に記載された電気光学装置では、正極性のデータ書き込みの際にも負極性のデータ書き込みの際にもプリチャージが行われている。このため、ＴＦＴ等のスイッチング素子のスイッチ動作による消費電力が不必要に大きくなっている。

そこで、以下の開示は、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置を実現することを目的とする。

いくつかの実施形態による表示装置は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路とを備える表示装置であって、
Ｋ本（Ｋは２以上の整数）の映像信号線を１組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、
各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み、各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するＫ本の映像信号線の間で各水平走査期間に時分割で切り換える接続切換回路と、
前記複数の映像信号線に予備充電電圧を印加するための予備充電回路と
を有し、
前記接続制御トランジスタがｎチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換え、
前記接続制御トランジスタがｐチャネル型の場合には、
前記予備充電回路は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換える。

また、いくつかの実施形態による表示装置の駆動方法は、複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、Ｋ本（Ｋは２以上の整数）の映像信号線を１組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するＫ本の映像信号線の間で切り換える接続切換回路とを備える表示装置の駆動方法であって、
前記接続制御トランジスタがｎチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがｐチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、予備充電ステップと、
前記接続制御トランジスタがｎチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがｐチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、本充電ステップと
を含む。

いくつかの実施形態による表示装置によれば、映像信号線に予備充電電圧を印加するための予備充電回路が設けられている。そして、例えばｎチャネル型の接続制御トランジスタ（映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するためのトランジスタ）が用いられている場合には、各水平走査期間において、予備充電回路は、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に対して予備充電電圧を印加する。このように、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の予備充電が行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部に接続された全ての映像信号線に対して予備充電が行われるわけではないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる表示装置が実現される。

第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。 上記第１の実施形態において、ＳＳＤ回路およびプリチャージ回路の構成を説明するための回路図である。 上記第１の実施形態において、奇数フレームにおける動作を説明するためのタイミングチャートである。 上記第１の実施形態において、奇数フレームにおける各画素形成部でのデータ書き込みの極性を示す図である。 上記第１の実施形態において、偶数フレームにおける動作を説明するためのタイミングチャートである。 上記第１の実施形態において、偶数フレームにおける各画素形成部でのデータ書き込みの極性を示す図である。 従来の一般的な構成でのシミュレーション結果を示す図である。 上記第１の実施形態に係る構成でのシミュレーション結果を示す図である。 第２の実施形態において、ＳＳＤ回路およびプリチャージ回路の構成を説明するための回路図である。 上記第２の実施形態において、奇数フレームにおける動作を説明するためのタイミングチャートである。 上記第２の実施形態において、奇数フレームにおける各画素形成部でのデータ書き込みの極性を示す図である。 上記第２の実施形態において、偶数フレームにおける動作を説明するためのタイミングチャートである。 上記第２の実施形態において、偶数フレームにおける各画素形成部でのデータ書き込みの極性を示す図である。 表示部を基準にしてソースドライバと同じ側にプリチャージ回路を配置した場合について説明するための図である。 上記各実施形態の変形例におけるプリチャージ回路の配置について説明するための図である。 上記変形例に係る構成を上記第１の実施形態に適用した場合のＳＳＤ・プリチャージ回路の構成を示す回路図である。 上記変形例に係る構成を上記第２の実施形態に適用した場合のＳＳＤ・プリチャージ回路の構成を示す回路図である。

以下、実施形態について説明する。なお、ｎチャネル型トランジスタに関してはドレインとソースのうち電位の高い方がドレインと呼ばれているが、本明細書の説明では、一方をドレイン，他方をソースと定義するので、ドレイン電位よりもソース電位の方が高くなることもある。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図１は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置の全体構成を示すブロック図である。図１に示すように、この液晶表示装置は、表示制御回路１００とゲートドライバ（走査信号線駆動回路）２００とソースドライバ（映像信号線駆動回路）３００とＳＳＤ回路（デマルチプレクサ回路）４００とプリチャージ回路５００と表示部６００とを備えている。なお、ＳＳＤ回路４００によって接続切換回路が実現される。

表示部６００には、複数本のソースバスライン（映像信号線）ＳＬと複数本のゲートバスライン（走査信号線）ＧＬとが配設されている。それら複数本のソースバスラインＳＬと複数本のゲートバスラインＧＬとの各交差点に対応して、画素を形成する画素形成部６が設けられている。すなわち、表示部６００には、複数個の画素形成部６が含まれている。各画素形成部６には、対応する交差点を通過するゲートバスラインＧＬにゲート端子が接続されると共に当該交差点を通過するソースバスラインＳＬにソース端子が接続されたスイッチング素子であるＴＦＴ（画素ＴＦＴ）６０と、そのＴＦＴ６０のドレイン端子に接続された画素電極６１と、上記複数個の画素形成部６に共通的に設けられた共通電極６４および補助容量電極６５と、画素電極６１と共通電極６４とによって形成される液晶容量６２と、画素電極６１と補助容量電極６５とによって形成される補助容量６３とが含まれている。液晶容量６２と補助容量６３とによって画素容量６６が構成されている。なお、図１には、１つの画素形成部６のみを示している。

ゲートバスラインＧＬは、ゲートドライバ２００に接続されている。ソースバスラインＳＬは、ＳＳＤ回路４００およびプリチャージ回路５００に接続されている。ＳＳＤ回路４００とソースドライバ３００とは、データ出力ラインＤＬによって接続されている。なお、本実施形態においては、データ出力ラインＤＬの本数はソースバスラインＳＬの本数の２分の１である。

表示制御回路１００は、外部から送られる画像信号ＤＡＴおよび水平同期信号や垂直同期信号などのタイミング信号群ＴＧを受け取り、デジタル映像信号ＤＶと、ゲートドライバ２００の動作を制御するためのゲート制御信号ＧＣＴＬと、ソースドライバ３００の動作を制御するためのソース制御信号ＳＣＴＬと、ＳＳＤ回路４００の動作を制御するための切換制御信号ＳＷＣＴＬと、プリチャージ回路５００の動作を制御するためのプリチャージ制御信号ＰＣＴＬとを出力する。なお、ゲート制御信号ＧＣＴＬには、ゲートスタートパルス信号およびゲートクロック信号が含まれており、ソース制御信号ＳＣＴＬには、ソーススタートパルス信号，ソースクロック信号，およびラッチストローブ信号が含まれている。

ゲートドライバ２００は、表示制御回路１００から送られるゲート制御信号ＧＣＴＬに基づいて、アクティブな走査信号の各ゲートバスラインＧＬへの印加を１垂直走査期間を周期として繰り返す。

ソースドライバ３００は、表示制御回路１００から送られるデジタル映像信号ＤＶとソース制御信号ＳＣＴＬとに基づいて、２本のソースバスラインＳＬを１組として上記複数本のソースバスラインＳＬをグループ化することによって得られる各ソースバスライン群に対応するデータ出力ラインＳＬに対して各水平走査期間に時分割で駆動用の映像信号を出力する。このとき、ソースドライバ３００では、ソースクロック信号のパルスが発生するタイミングで、各データ出力ラインＤＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、駆動用の映像信号として全てのデータ出力ラインＤＬに一斉に印加される。

ＳＳＤ回路４００は、表示制御回路１００から送られる切換制御信号ＳＷＣＴＬに基づいて、ソースドライバ３００から各データ出力ラインＤＬを介して送られる映像信号をそれに対応する２つのソースバスラインＳＬのいずれかに与える。プリチャージ回路５００は、表示制御回路１００から送られるプリチャージ制御信号ＰＣＴＬに基づいて、プリチャージ電圧ＶＰＣをソースバスラインＳＬに印加する。なお、ＳＳＤ回路４００およびプリチャージ回路５００についての詳しい説明は後述する。

以上のようにして、ソースバスラインＳＬにプリチャージ電圧ＶＰＣおよび映像信号が印加され、ゲートバスラインＧＬに走査信号が印加されることにより、外部から送られた画像データＤＡＴに基づく画像が表示部６００に表示される。

＜１．２ ＳＳＤ回路およびプリチャージ回路＞
図２は、本実施形態におけるＳＳＤ回路４００およびプリチャージ回路５００の構成を説明するための回路図である。ところで、本実施形態においては、ソースバスラインＳＬの駆動に関し、２本のソースバスラインＳＬが１つの駆動単位とされる。そこで、図２には１つの駆動単位に対応する構成要素（具体的には、１列目および２列目のソースバスラインＳＬ（１），ＳＬ（２）に対応する構成要素）のみを示し、以下、それらに着目して説明を行う。なお、ＳＳＤ回路４００およびプリチャージ回路５００には複数のＴＦＴが含まれているが、以下、それら複数のＴＦＴを符号で区別する。また、複数の画素形成部６についても符号で区別する。これに関し、ｐ行目のゲートバスラインとｑ列目のソースバスラインとの交差点に対応して設けられている画素形成部には符号６（ｐ，ｑ）を付す。例えば、符号６（２，１）を付した画素形成部は、２行目のゲートバスラインＧＬ（２）と１列目のソースバスラインＳＬ（１）との交差点に対応して設けられている画素形成部である。

ＳＳＤ回路４００には、切換制御信号ＳＷＣＴＬとして第１の切換制御信号ＳＷ１と第２の切換制御信号ＳＷ２とが入力される。プリチャージ回路５００には、プリチャージ制御信号ＰＣＴＬとして第１のプリチャージ制御信号ＰＣ１と第２のプリチャージ制御信号ＰＣ２とが入力される。また、プリチャージ回路５００には、所定の電源回路からプリチャージ電圧ＶＰＣが与えられる。なお、プリチャージ回路５００にプリチャージ電圧ＶＰＣを供給するための配線のことを以下「プリチャージ電源線」という。プリチャージ電圧ＶＰＣについては、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定されている。なお、ここでの「データ書き込み」とは、映像信号に基づいて画素形成部６内の画素容量６６を充電することを意味する。

ＳＳＤ回路４００には、図２に示すように、データ出力ラインＤＬ（１）とソースバスラインＳＬ（１）との電気的な接続状態を制御するためのＴＦＴ４０（１）と、データ出力ラインＤＬ（１）とソースバスラインＳＬ（２）との電気的な接続状態を制御するためのＴＦＴ４０（２）とが設けられている。ＴＦＴ４０（１）およびＴＦＴ４０（２）は、ｎチャネル型の薄膜トランジスタである。ＴＦＴ４０（１）については、ゲート端子には第１の切換制御信号ＳＷ１が与えられ、ドレイン端子はデータ出力ラインＤＬ（１）に接続され、ソース端子はソースバスラインＳＬ（１）に接続されている。ＴＦＴ４０（２）については、ゲート端子には第２の切換制御信号ＳＷ２が与えられ、ドレイン端子はデータ出力ラインＤＬ（１）に接続され、ソース端子はソースバスラインＳＬ（２）に接続されている。

以上のような構成において、ソースバスラインＳＬ（１）に映像信号を印加すべき時には、表示制御回路１００は、第１の切換制御信号ＳＷ１をハイレベルとし、第２の切換制御信号ＳＷ２をローレベルとする。これにより、ＴＦＴ４０（１）はオン状態かつＴＦＴ４０（２）はオフ状態となり、データ出力ラインＤＬ（１）はソースバスラインＳＬ（１）と電気的に接続される。一方、ソースバスラインＳＬ（２）に映像信号を印加すべき時には、表示制御回路１００は、第１の切換制御信号ＳＷ１をローレベルとし、第２の切換制御信号ＳＷ２をハイレベルとする。これにより、ＴＦＴ４０（１）はオフ状態かつＴＦＴ４０（２）はオン状態となり、データ出力ラインＤＬ（１）はソースバスラインＳＬ（２）と電気的に接続される。以上のようにして、本実施形態におけるＳＳＤ回路４００は、各ソースバスライン群に対応するデータ出力ラインＤＬの接続先を各ソースバスライン群を構成する２本のソースバスラインＳＬの間で各水平走査期間に時分割で切り換える。なお、図２に示す構成要素のうちＴＦＴ４０（１）およびＴＦＴ４０（２）が接続制御トランジスタに相当する。

プリチャージ回路５００には、図２に示すように、プリチャージ電源線とソースバスラインＳＬ（１）との電気的な接続状態を制御するためのＴＦＴ５０（１）と、プリチャージ電源線とソースバスラインＳＬ（２）との電気的な接続状態を制御するためのＴＦＴ５０（２）とが設けられている。ＴＦＴ５０（１）およびＴＦＴ５０（２）は、ｎチャネル型の薄膜トランジスタである。ＴＦＴ５０（１）については、ゲート端子には第１のプリチャージ制御信号ＰＣ１が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインＳＬ（１）に接続されている。ＴＦＴ５０（２）については、ゲート端子には第２のプリチャージ制御信号ＰＣ２が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインＳＬ（２）に接続されている。

以上のような構成において、ソースバスラインＳＬ（１）にプリチャージ電圧ＶＰＣを印加すべき時には、表示制御回路１００は、第１のプリチャージ制御信号ＰＣ１をハイレベルとする。これにより、ＴＦＴ５０（１）がオン状態となり、プリチャージ電源線がソースバスラインＳＬ（１）と電気的に接続される。ソースバスラインＳＬ（２）にプリチャージ電圧ＶＰＣを印加すべき時には、表示制御回路１００は、第２のプリチャージ制御信号ＰＣ２をハイレベルとする。これにより、ＴＦＴ５０（２）がオン状態となり、プリチャージ電源線がソースバスラインＳＬ（２）と電気的に接続される。以上のようにして、プリチャージ回路５００は、プリチャージが必要なソースバスラインＳＬにプリチャージ電圧ＶＰＣを印加する。

なお、電圧生成用のレベルシフタの数を少なくする趣旨で、切換制御信号ＳＷＣＴＬ（第１の切換制御信号ＳＷ１，第２の切換制御信号ＳＷ２）の振幅とプリチャージ制御信号ＰＣＴＬ（第１のプリチャージ制御信号ＰＣ１，第２のプリチャージ制御信号ＰＣ２）の振幅とは同じであることが好ましい。

＜１．３ 駆動方法＞
次に、駆動方法について説明する。本実施形態においては、いわゆる「カラム反転駆動」が採用されている。すなわち、各フレームにおいて、奇数列目のソースバスラインＳＬに対応する画素形成部６と偶数列目のソースバスラインＳＬに対応する画素形成部６とでは互いに異なる極性のデータ書き込みが行われる。また、各画素形成部６では、１フレーム毎にデータ書き込みの極性が反転する。以上より、奇数フレームと偶数フレームとで全体の動作が異なる。なお、以下において、ゲートバスラインに印加される走査信号には当該ゲートバスラインと同じ符号を付し、データ出力ラインに印加される映像信号には当該データ出力ラインと同じ符号を付し、ソースバスラインに印加される映像信号には当該ソースバスラインと同じ符号を付す。例えば、２列目のソースバスラインＳＬ（２）に印加される映像信号には符号ＳＬ（２）を付す。

図３は、奇数フレームにおける動作を説明するためのタイミングチャートである。図４は、奇数フレームにおける各画素形成部６でのデータ書き込みの極性を示す図である。例えば、図４で符号６０１を付した部分に着目すると、奇数フレームには画素形成部６（２，１）では負極性のデータ書き込みが行われて画素形成部６（２，２）では正極性のデータ書き込みが行われることが把握される。なお、図３では、各画素形成部６に対応するデータを「ｄ」で始まる符号で表している。これに関し、符号の最後が「＋」になっているものは正極性のデータを表しており、符号の最後が「−」になっているものは負極性のデータを表している。例えば、「ｄ（１，２）＋」は、画素形成部６（１，２）に対応する正極性のデータを表している。また、例えば、「ｄ（４，１）−」は、画素形成部６（４，１）に対応する負極性のデータを表している。

期間Ｔ１ａには、走査信号Ｇ（１）および走査信号Ｇ（２）がハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，１）用のデータｄ（１，１）−が与えられる。このとき、第１の切換制御信号ＳＷ１はハイレベルかつ第２の切換制御信号ＳＷ２はローレベルとなっている。従って、ＴＦＴ４０（１）はオン状態かつＴＦＴ４０（２）はオフ状態となっている。これにより、ソースバスラインＳＬ（１）にデータｄ（１，１）−が与えられ、当該データｄ（１，１）−が画素形成部６（１，１）の画素容量６６に書き込まれる。また、このとき、第１のプリチャージ制御信号ＰＣ１はローレベルかつ第２のプリチャージ制御信号ＰＣ２はハイレベルとなっている。従って、ＴＦＴ５０（１）はオフ状態かつＴＦＴ５０（２）はオン状態となっている。これにより、ソースバスラインＳＬ（２）にプリチャージ電圧ＶＰＣが印加される。

期間Ｔ１ｂにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，２）用のデータｄ（１，２）＋が与えられる。このとき、第１のプリチャージ制御信号ＰＣ１がローレベルで維持された状態で第２のプリチャージ制御信号ＰＣ２もローレベルとなっている。これにより、ＴＦＴ５０（２）はオフ状態となっているので、ソースバスラインＳＬ（２）へのプリチャージ電圧ＶＰＣの印加は停止されている。また、このとき、第１の切換制御信号ＳＷ１はローレベルかつ第２の切換制御信号ＳＷ２はハイレベルとなっている。従って、ＴＦＴ４０（１）はオフ状態かつＴＦＴ４０（２）はオン状態となっている。これにより、ソースバスラインＳＬ（２）にデータｄ（１，２）＋が与えられ、当該データｄ（１，２）＋が画素形成部６（１，２）の画素容量６６に書き込まれる。

期間Ｔ１ｃには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ１ａと同様の動作が行われる。期間Ｔ１ｄには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ１ｂと同様の動作が行われる。以上のような動作が最終行の画素形成部６へのデータ書き込みが終了するまで繰り返される。

図５は、偶数フレームにおける動作を説明するためのタイミングチャートである。図６は、偶数フレームにおける各画素形成部６でのデータ書き込みの極性を示す図である。図６および図４から把握されるように、各画素形成部６におけるデータ書き込みの極性は、１フレーム毎に正極性と負極性との間で切り換えられる。

期間Ｔ２ａには、走査信号Ｇ（１）および走査信号Ｇ（２）がハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，２）用のデータｄ（１，２）−が与えられる。このとき、第１の切換制御信号ＳＷ１はローレベルかつ第２の切換制御信号ＳＷ２はハイレベルとなっている。従って、ＴＦＴ４０（１）はオフ状態かつＴＦＴ４０（２）はオン状態となっている。これにより、ソースバスラインＳＬ（２）にデータｄ（１，２）−が与えられ、当該データｄ（１，２）−が画素形成部６（１，２）の画素容量６６に書き込まれる。また、このとき、第１のプリチャージ制御信号ＰＣ１はハイレベルかつ第２のプリチャージ制御信号ＰＣ２はローレベルとなっている。従って、ＴＦＴ５０（１）はオン状態かつＴＦＴ５０（２）はオフ状態となっている。これにより、ソースバスラインＳＬ（１）にプリチャージ電圧ＶＰＣが印加される。

期間Ｔ２ｂにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，１）用のデータｄ（１，１）＋が与えられる。このとき、第２のプリチャージ制御信号ＰＣ２がローレベルで維持された状態で第１のプリチャージ制御信号ＰＣ１もローレベルとなっている。これにより、ＴＦＴ５０（１）はオフ状態となっているので、ソースバスラインＳＬ（１）へのプリチャージ電圧ＶＰＣの印加は停止されている。また、このとき、第１の切換制御信号ＳＷ１はハイレベルかつ第２の切換制御信号ＳＷ２はローレベルとなっている。従って、ＴＦＴ４０（１）はオン状態かつＴＦＴ４０（２）はオフ状態となっている。これにより、ソースバスラインＳＬ（１）にデータｄ（１，１）＋が与えられ、当該データｄ（１，１）＋が画素形成部６（１，１）の画素容量６６に書き込まれる。

期間Ｔ２ｃには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ２ａと同様の動作が行われる。期間Ｔ２ｄには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ２ｂと同様の動作が行われる。以上のような動作が最終行の画素形成部６へのデータ書き込みが終了するまで繰り返される。

以上のように、図２に示した１つの駆動単位に着目すると、奇数フレームの前半には、ソースドライバ３００から出力された映像信号がソースバスラインＳＬ（１）に印加されるとともにプリチャージ電圧ＶＰＣがソースバスラインＳＬ（２）に印加され、奇数フレームの後半には、ソースドライバ３００から出力された映像信号がソースバスラインＳＬ（２）に印加される。また、偶数フレームの前半には、ソースドライバ３００から出力された映像信号がソースバスラインＳＬ（２）に印加されるとともにプリチャージ電圧ＶＰＣがソースバスラインＳＬ（１）に印加され、偶数フレームの後半には、ソースドライバ３００から出力された映像信号がソースバスラインＳＬ（１）に印加される。

すなわち、各水平走査期間において、まず、負極性のデータ書き込みが行われるべき画素形成部６に対して映像信号に基づくデータ書き込みが行われるとともに、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬのプリチャージが行われる。その後、正極性のデータ書き込みが行われるべき画素形成部６に対して映像信号に基づくデータ書き込みが行われる。ここで、上述したように各画素形成部６におけるデータ書き込みの極性は１フレーム毎に正極性と負極性との間で切り換えられるので、ソースドライバ３００は、各水平走査期間に各データ出力ラインＤＬに対して映像信号として出力するデータ（本実施形態では、各データ出力ラインＤＬにつき２個のデータ）の出力順を奇数フレームと偶数フレームとで異ならせている（図３および図５の映像信号ＤＬ（１）のデータを参照）。

なお、上記の例では、期間Ｔ１ａ、期間Ｔ１ｃ、期間Ｔ２ａ、および期間Ｔ２ｃに行われる動作が予備充電ステップに相当し、期間Ｔ１ｂ、期間Ｔ１ｄ、期間Ｔ２ｂ、および期間Ｔ２ｄに行われる動作が本充電ステップに相当する。

＜１．４ シミュレーション結果＞
次に、従来の一般的な構成でのシミュレーション結果および本実施形態に係る構成でのシミュレーション結果について説明する。なお、正極性のデータ書き込みについても負極性のデータ書き込みについても、データ電位（映像信号の電位）が最も低い電位から最も高い電位へと変化する場合のシミュレーションを行っている。具体的には、正極性のデータ書き込みについては、データ電位がプラス５Ｖからプラス１０Ｖへと変化する場合のシミュレーションを行い、負極性のデータ書き込みについては、データ電位が０Ｖからプラス５Ｖへと変化する場合のシミュレーションを行っている（共通電極６４の電位は５Ｖである）。

図７は、従来の一般的な構成でのシミュレーション結果を示す図であり、図８は、本実施形態に係る構成でのシミュレーション結果を示す図である。図７および図８において、Ａ部にはソースバスラインの充電を制御する信号の波形を示しており、Ｂ部には正極性のデータ書き込みが行われる際のソースバスラインが充電される様子を示しており、Ｃ部には負極性のデータ書き込みが行われる際のソースバスラインが充電される様子を示している。図７に関し、符号９１を付した点線は制御信号（この制御信号がハイレベルの時にソースバスラインに映像信号が印加される）の波形を表し、符号９２，９５を付した太点線はデータ電位の波形を表し、符号９３，９６を付した太実線はソースバスラインの電位の波形を表している。また、図８に関し、符号８１を付した実線は負極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへの映像信号の印加を制御する切換制御信号の波形（正極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへのプリチャージ電圧の印加を制御するプリチャージ制御信号の波形もこれと同じである）を表し、符号８２を付した点線は正極性のデータ書き込みが行われるべき画素形成部に接続されたソースバスラインへの映像信号の印加を制御する切換制御信号の波形を表し、符号８３，８７を付した太点線はデータ電位の波形を表し、符号８４，８８を付した太実線はソースバスラインの電位の波形を表している。なお、図８では、シミュレーションにおける水平走査期間の前半を「プリチャージ期間」、その後半を「本充電期間」と記している。

図７において符号９７を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。しかしながら、図７において符号９４を付した部分に着目すると、ソースバスラインは充分には充電されていない。このように、従来の一般的な構成では、負極性のデータ書き込みの際には充電不足は生じないが、正極性のデータ書き込みの際に充電不足が生じる。

図８において符号８９を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。図８において符号８５を付した部分に着目すると、ソースバスラインは充分には充電されていない。しかしながら、図８において符号８６を付した部分に着目すると、ソースバスラインはデータ電位にまで充電されている。このように、本実施形態においては、正極性のデータ書き込みに関し、プリチャージ期間だけではソースバスラインは充分には充電されないが、プリチャージ期間後の本充電期間中にソースバスラインは充分に充電される。すなわち、正極性のデータ書き込みに関し、予め映像信号の最大電圧に基づいてソースバスラインをプリチャージしておくことによって水平走査期間の終了時点にはソースバスラインはデータ電位にまで充電される。

＜１．５ 効果＞
本実施形態によれば、液晶表示装置はソースバスラインＳＬにプリチャージ電圧ＶＰＣを印加するためのプリチャージ回路５００を備えており、各水平走査期間において、当該プリチャージ回路５００は、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬに対してのみ、当該ソースバスラインＳＬに映像信号が印加される前にプリチャージ電圧ＶＰＣを印加する。このように、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬに対してはプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインＳＬを時分割で駆動することのできる液晶表示装置が実現される。

＜２．第２の実施形態＞
＜２．１ 概略および全体構成＞
第１の実施形態においては、２本のソースバスラインＳＬを１組としてソースバスラインＳＬの時分割駆動が行われていた。これに対して、本実施形態においては、３本のソースバスラインＳＬを１組としてソースバスラインＳＬの時分割駆動が行われる。すなわち、データ出力ラインＤＬの本数はソースバスラインＳＬの本数の３分の１である。また、１つの駆動単位に着目したときに各水平走査期間に正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬの本数と負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬの本数とが等しくなるよう、本実施形態においては６本のソースバスラインＳＬが１つの駆動単位とされる。全体構成については、第１の実施形態と同様であるので、説明を省略する（図１参照）。

＜２．２ ＳＳＤ回路およびプリチャージ回路＞
図９は、本実施形態におけるＳＳＤ回路４００およびプリチャージ回路５００の構成を説明するための回路図である。なお、図９には１つの駆動単位に対応する構成要素（具体的には、１〜６列目のソースバスラインＳＬ（１）〜ＳＬ（６）に対応する構成要素）のみを示している。

ＳＳＤ回路４００には、切換制御信号ＳＷＣＴＬとして第１の切換制御信号ＳＷ１と第２の切換制御信号ＳＷ２と第３の切換制御信号ＳＷ３とが入力される。プリチャージ回路５００には、プリチャージ制御信号ＰＣＴＬとして第１のプリチャージ制御信号ＰＣ１と第２のプリチャージ制御信号ＰＣ２と第３のプリチャージ制御信号ＰＣ３とが入力される。また、プリチャージ回路５００には、所定の電源回路からプリチャージ電圧ＶＰＣが与えられる。プリチャージ電圧ＶＰＣについては、第１の実施形態と同様、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定されている。

ＳＳＤ回路４００には、図９に示すように、データ出力ラインＤＬ（１）とソースバスラインＳＬ（１）との電気的な接続状態を制御するためのＴＦＴ４０（１）と、データ出力ラインＤＬ（１）とソースバスラインＳＬ（２）との電気的な接続状態を制御するためのＴＦＴ４０（２）と、データ出力ラインＤＬ（２）とソースバスラインＳＬ（３）との電気的な接続状態を制御するためのＴＦＴ４０（３）と、データ出力ラインＤＬ（１）とソースバスラインＳＬ（４）との電気的な接続状態を制御するためのＴＦＴ４０（４）と、データ出力ラインＤＬ（２）とソースバスラインＳＬ（５）との電気的な接続状態を制御するためのＴＦＴ４０（５）と、データ出力ラインＤＬ（２）とソースバスラインＳＬ（６）との電気的な接続状態を制御するためのＴＦＴ４０（６）とが設けられている。ＴＦＴ４０（１）〜ＴＦＴ４０（６）は、ｎチャネル型の薄膜トランジスタである。図９に示すように、ＴＦＴ４０（１）およびＴＦＴ４０（３）のゲート端子には第１の切換制御信号ＳＷ１が与えられ、ＴＦＴ４０（２）およびＴＦＴ４０（５）のゲート端子には第２の切換制御信号ＳＷ２が与えられ、ＴＦＴ４０（４）およびＴＦＴ４０（６）のゲート端子には第３の切換制御信号ＳＷ３が与えられる。

以上のような構成において、ソースバスラインＳＬ（１）およびソースバスラインＳＬ（３）に映像信号を印加すべき時には、表示制御回路１００は、第１の切換制御信号ＳＷ１をハイレベルとし、第２の切換制御信号ＳＷ２および第３の切換制御信号ＳＷ３をローレベルとする。これにより、ＴＦＴ４０（１）およびＴＦＴ４０（３）はオン状態かつＴＦＴ４０（２）、ＴＦＴ４０（４）、ＴＦＴ４０（５）、およびＴＦＴ４０（６）はオフ状態となり、データ出力ラインＤＬ（１）がソースバスラインＳＬ（１）と電気的に接続されるとともにデータ出力ラインＤＬ（２）がソースバスラインＳＬ（３）と電気的に接続される。同様に、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）に映像信号を印加すべき時には、表示制御回路１００は、切換制御信号ＳＷＣＴＬのうちの第２の切換制御信号ＳＷ２のみをハイレベルとし、ソースバスラインＳＬ（４）およびソースバスラインＳＬ（６）に映像信号を印加すべき時には、表示制御回路１００は、切換制御信号ＳＷＣＴＬのうちの第３の切換制御信号ＳＷ３のみをハイレベルとする。なお、図９に示す構成要素のうちＴＦＴ４０（１）〜４０（６）が接続制御トランジスタに相当する。

プリチャージ回路５００には、図９に示すように、プリチャージ電源線とソースバスラインＳＬ（１）〜ＳＬ（６）との電気的な接続状態をそれぞれ制御するためのＴＦＴ５０（１）〜５０（６）が設けられている。ＴＦＴ５０（１）〜５０（６）はｎチャネル型の薄膜トランジスタである。図９に示すように、ＴＦＴ５０（１）およびＴＦＴ５０（３）のゲート端子には第１のプリチャージ制御信号ＰＣ１が与えられ、ＴＦＴ５０（２）およびＴＦＴ５０（５）のゲート端子には第２のプリチャージ制御信号ＰＣ２が与えられ、ＴＦＴ５０（４）およびＴＦＴ５０（６）のゲート端子には第３のプリチャージ制御信号ＰＣ３が与えられる。

以上のような構成において、ソースバスラインＳＬ（１）およびソースバスラインＳＬ（３）にプリチャージ電圧ＶＰＣを印加すべき時には、表示制御回路１００は、第１のプリチャージ制御信号ＰＣ１をハイレベルとする。これにより、ＴＦＴ５０（１）およびＴＦＴ５０（３）がオン状態となり、プリチャージ電源線がソースバスラインＳＬ（１）およびソースバスラインＳＬ（３）と電気的に接続される。同様に、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）にプリチャージ電圧ＶＰＣを印加すべき時には、表示制御回路１００は、第２のプリチャージ制御信号ＰＣ２をハイレベルとし、ソースバスラインＳＬ（４）およびソースバスラインＳＬ（６）にプリチャージ電圧ＶＰＣを印加すべき時には、表示制御回路１００は、第３のプリチャージ制御信号ＰＣ３をハイレベルとする。

＜２．３ 駆動方法＞
次に、駆動方法について説明する。本実施形態においても、第１の実施形態と同様、いわゆる「カラム反転駆動」が採用されており、また、各画素形成部６では１フレーム毎にデータ書き込みの極性が反転する。図１０は、奇数フレームにおける動作を説明するためのタイミングチャートである。図１１は、奇数フレームにおける各画素形成部６でのデータ書き込みの極性を示す図である。

期間Ｔ３ａには、走査信号Ｇ（１）および走査信号Ｇ（２）がハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，１）用のデータｄ（１，１）−が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，３）用のデータｄ（１，３）−が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第１の切換制御信号ＳＷ１のみがハイレベルとなっている。従って、ＴＦＴ４０（１）とＴＦＴ４０（３）とがオン状態となっている。これにより、ソースバスラインＳＬ（１）にデータｄ（１，１）−が与えられて当該データｄ（１，１）−が画素形成部６（１，１）の画素容量６６に書き込まれ、ソースバスラインＳＬ（３）にデータｄ（１，３）−が与えられて当該データｄ（１，３）−が画素形成部６（１，３）の画素容量６６に書き込まれる。また、このとき、プリチャージ制御信号ＰＣＴＬについては第２のプリチャージ制御信号ＰＣ２のみがハイレベルとなっている。従って、ＴＦＴ５０（２）とＴＦＴ５０（５）とがオン状態となっている。これにより、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）にプリチャージ電圧ＶＰＣが印加される。

期間Ｔ３ｂにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，２）用のデータｄ（１，２）＋が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，５）用のデータｄ（１，５）−が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第２の切換制御信号ＳＷ２のみがハイレベルとなっている。従って、ＴＦＴ４０（２）とＴＦＴ４０（５）とがオン状態となっている。これにより、ソースバスラインＳＬ（２）にデータｄ（１，２）＋が与えられて当該データｄ（１，２）＋が画素形成部６（１，２）の画素容量６６に書き込まれ、ソースバスラインＳＬ（５）にデータｄ（１，５）−が与えられて当該データｄ（１，５）−が画素形成部６（１，５）の画素容量６６に書き込まれる。また、このとき、プリチャージ制御信号ＰＣＴＬについては第３のプリチャージ制御信号ＰＣ３のみがハイレベルとなっている。従って、ＴＦＴ５０（４）とＴＦＴ５０（６）とがオン状態となっている。これにより、ソースバスラインＳＬ（４）およびソースバスラインＳＬ（６）にプリチャージ電圧ＶＰＣが印加される。なお、第２のプリチャージ制御信号ＰＣ２はローレベルとなっているので、ＴＦＴ５０（２）およびＴＦＴ５０（５）はオフ状態となって、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）へのプリチャージ電圧ＶＰＣの印加は停止されている。

期間Ｔ３ｃにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，４）用のデータｄ（１，４）＋が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，６）用のデータｄ（１，６）＋が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第３の切換制御信号ＳＷ３のみがハイレベルとなっている。従って、ＴＦＴ４０（４）とＴＦＴ４０（６）とがオン状態となっている。これにより、ソースバスラインＳＬ（４）にデータｄ（１，４）＋が与えられて当該データｄ（１，４）＋が画素形成部６（１，４）の画素容量６６に書き込まれ、ソースバスラインＳＬ（６）にデータｄ（１，６）＋が与えられて当該データｄ（１，６）＋が画素形成部６（１，６）の画素容量６６に書き込まれる。なお、第３のプリチャージ制御信号ＰＣ３はローレベルとなっているので、ＴＦＴ５０（４）およびＴＦＴ５０（６）はオフ状態となって、ソースバスラインＳＬ（４）およびソースバスラインＳＬ（６）へのプリチャージ電圧ＶＰＣの印加は停止されている。

期間Ｔ３ｄには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ３ａと同様の動作が行われる。期間Ｔ３ｅには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ３ｂと同様の動作が行われる。期間Ｔ３ｆには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ３ｃと同様の動作が行われる。以上のような動作が最終行の画素形成部６へのデータ書き込みが終了するまで繰り返される。

なお、ソースバスラインＳＬ（５）は負極性のデータ書き込みが行われるべき画素形成部６に接続されているが、例えば期間Ｔ３ａや期間Ｔ３ｄに当該ソースバスラインＳＬ（５）にプリチャージ電圧ＶＰＣが印加される。このようにソースバスラインＳＬ（５）には本来の映像信号が印加される前に正極性のデータ書き込みが行われる際の映像信号の最大電圧が印加されることになるが、特に動作上の問題が生じることはない。

図１２は、偶数フレームにおける動作を説明するためのタイミングチャートである。図１３は、偶数フレームにおける各画素形成部６でのデータ書き込みの極性を示す図である。

期間Ｔ４ａには、走査信号Ｇ（１）および走査信号Ｇ（２）がハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，４）用のデータｄ（１，４）−が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，６）用のデータｄ（１，６）−が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第３の切換制御信号ＳＷ３のみがハイレベルとなっている。従って、ＴＦＴ４０（４）とＴＦＴ４０（６）とがオン状態となっている。これにより、ソースバスラインＳＬ（４）にデータｄ（１，４）−が与えられて当該データｄ（１，４）−が画素形成部６（１，４）の画素容量６６に書き込まれ、ソースバスラインＳＬ（６）にデータｄ（１，６）−が与えられて当該データｄ（１，６）−が画素形成部６（１，６）の画素容量６６に書き込まれる。また、このとき、プリチャージ制御信号ＰＣＴＬについては第２のプリチャージ制御信号ＰＣ２のみがハイレベルとなっている。従って、ＴＦＴ５０（２）とＴＦＴ５０（５）とがオン状態となっている。これにより、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）にプリチャージ電圧ＶＰＣが印加される。

期間Ｔ４ｂにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，２）用のデータｄ（１，２）−が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，５）用のデータｄ（１，５）＋が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第２の切換制御信号ＳＷ２のみがハイレベルとなっている。従って、ＴＦＴ４０（２）とＴＦＴ４０（５）とがオン状態となっている。これにより、ソースバスラインＳＬ（２）にデータｄ（１，２）−が与えられて当該データｄ（１，２）−が画素形成部６（１，２）の画素容量６６に書き込まれ、ソースバスラインＳＬ（５）にデータｄ（１，５）＋が与えられて当該データｄ（１，５）＋が画素形成部６（１，５）の画素容量６６に書き込まれる。また、このとき、プリチャージ制御信号ＰＣＴＬについては第１のプリチャージ制御信号ＰＣ１のみがハイレベルとなっている。従って、ＴＦＴ５０（１）とＴＦＴ５０（３）とがオン状態となっている。これにより、ソースバスラインＳＬ（１）およびソースバスラインＳＬ（３）にプリチャージ電圧ＶＰＣが印加される。なお、第２のプリチャージ制御信号ＰＣ２はローレベルとなっているので、ＴＦＴ５０（２）およびＴＦＴ５０（５）はオフ状態となって、ソースバスラインＳＬ（２）およびソースバスラインＳＬ（５）へのプリチャージ電圧ＶＰＣの印加は停止されている。

期間Ｔ４ｃにも、走査信号Ｇ（１）および走査信号Ｇ（２）はハイレベルとなっている。このような状態において、データ出力ラインＤＬ（１）には、映像信号として画素形成部６（１，１）用のデータｄ（１，１）＋が与えられ、データ出力ラインＤＬ（２）には、映像信号として画素形成部６（１，３）用のデータｄ（１，３）＋が与えられる。このとき、切換制御信号ＳＷＣＴＬについては第１の切換制御信号ＳＷ１のみがハイレベルとなっている。従って、ＴＦＴ４０（１）とＴＦＴ４０（３）とがオン状態となっている。これにより、ソースバスラインＳＬ（１）にデータｄ（１，１）＋が与えられて当該データｄ（１，１）＋が画素形成部６（１，１）の画素容量６６に書き込まれ、ソースバスラインＳＬ（３）にデータｄ（１，３）＋が与えられて当該データｄ（１，３）＋が画素形成部６（１，３）の画素容量６６に書き込まれる。なお、第１のプリチャージ制御信号ＰＣ１はローレベルとなっているので、ＴＦＴ５０（１）およびＴＦＴ５０（３）はオフ状態となって、ソースバスラインＳＬ（１）およびソースバスラインＳＬ（３）へのプリチャージ電圧ＶＰＣの印加は停止されている。

期間Ｔ４ｄには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ４ａと同様の動作が行われる。期間Ｔ４ｅには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ４ｂと同様の動作が行われる。期間Ｔ４ｆには、走査信号Ｇ（２）および走査信号Ｇ（３）がハイレベルとなっている状態で、期間Ｔ４ｃと同様の動作が行われる。以上のような動作が最終行の画素形成部６へのデータ書き込みが終了するまで繰り返される。

以上のように、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬには、予めプリチャージ電圧ＶＰＣが印加された後に映像信号が印加されている。

なお、上記の例では、期間Ｔ３ａ、期間Ｔ３ｂ、期間Ｔ３ｄ、期間Ｔ３ｅ、期間Ｔ４ａ、期間Ｔ４ｂ、期間Ｔ４ｄ、および期間Ｔ４ｅが予備充電ステップに相当し、期間Ｔ３ｃ、期間Ｔ３ｆ、期間Ｔ４ｃ、および期間Ｔ４ｆに行われる動作が本充電ステップに相当する。

＜２．４ 効果＞
本実施形態によれば、第１の実施形態と同様、正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬのプリチャージが行われるので、高電圧での充電が行われる際の充電不足の発生が抑制される。また、負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬに対しては一部（例えば図１０におけるソースバスラインＳＬ（５）や図１２におけるソースバスラインＳＬ（２））を除いてプリチャージは行われないので、消費電力が不必要に大きくなることもない。以上より、消費電力の増大を抑制しつつソースバスラインＳＬを時分割で駆動することのできる液晶表示装置が実現される。

＜３．変形例＞
上記各実施形態においては、ソースバスラインＳＬへのプリチャージ電圧ＶＰＣの印加が映像信号の印加とは反対側から行われるようにプリチャージ回路５００が配置されていた。すなわち、図１に示したように、ソースバスラインＳＬの一端側にソースドライバ３００およびＳＳＤ回路４００が配置され、ソースバスラインＳＬの他端側にプリチャージ回路５００が配置されていた。しかしながら、このような構成が採用されている場合に各種制御信号等を生成するＩＣ１１０（例えば図１の表示制御回路１００）が図１４に示すように表示部６００を基準にしてソースドライバ３００と同じ側に配置されていると、プリチャージ回路５００に各種制御信号等を伝達するための配線を図１４において符号５０１で示すように表示部６００を迂回するよう配設する必要性が生じる。これは、表示部６００の横側の額縁領域の拡大を引き起こす。

そこで、上記各実施形態の変形例として、表示部を基準にして（複数の画素形成部を基準にして）プリチャージ回路をソースドライバと同じ側に配置するようにした構成を説明する。本変形例においては、上述のＳＳＤ回路の機能と上述のプリチャージ回路の機能とを有するＳＳＤ・プリチャージ回路７００が図１５に示すように表示部６００とソースドライバ３００との間の領域に設けられる。

図１６は、本変形例に係る構成を第１の実施形態に適用した場合のＳＳＤ・プリチャージ回路７００の構成を示す回路図である。ここでも、１つの駆動単位に対応する構成要素（１列目および２列目のソースバスラインＳＬ（１），ＳＬ（２）に対応する構成要素）のみに着目している。本変形例に係る構成を第１の実施形態に適用した場合、ＳＳＤ・プリチャージ回路７００内に、図１６に示すように、対応するソースバスラインＳＬへの映像信号の印加を制御するための２つのＴＦＴ（ＴＦＴ７１（１）およびＴＦＴ７１（２））と、対応するソースバスラインＳＬへのプリチャージ電圧ＶＰＣの印加を制御するための２つのＴＦＴ（ＴＦＴ７２（１）およびＴＦＴ７２（２））とが設けられる。

図１７は、本変形例に係る構成を第２の実施形態に適用した場合のＳＳＤ・プリチャージ回路７００の構成を示す回路図である。ここでも、１つの駆動単位に対応する構成要素（１〜６列目のソースバスラインＳＬ（１）〜ＳＬ（６）に対応する構成要素）のみに着目している。本変形例に係る構成を第２の実施形態に適用した場合、ＳＳＤ・プリチャージ回路７００内に、図１７に示すように、対応するソースバスラインＳＬへの映像信号の印加を制御するための６つのＴＦＴ（ＴＦＴ７１（１）〜７１（６））と、対応するソースバスラインＳＬへのプリチャージ電圧ＶＰＣの印加を制御するための６つのＴＦＴ（ＴＦＴ７２（１）〜７２（６））とが設けられる。

ここで、図１６および図１７において、例えば、ソースバスラインＳＬ（１）に対応する構成要素に着目する。ＴＦＴ７１（１）については、ゲート端子には第１の切換制御信号ＳＷ１が与えられ、ドレイン端子はデータ出力ラインＤＬ（１）に接続され、ソース端子はソースバスラインＳＬ（１）に接続されている。ＴＦＴ７２（１）については、ゲート端子には第１のプリチャージ制御信号ＰＣ１が与えられ、ドレイン端子はプリチャージ電源線に接続され、ソース端子はソースバスラインＳＬ（１）に接続されている。そして、ＴＦＴ７１（１）のソース端子とＴＦＴ７２（１）のソース端子とが、ＳＳＤ・プリチャージ回路７００内で電気的に互いに接続されている。

以上のような本変形例によれば、表示部６００の横側の額縁領域の拡大を引き起こすことなく、消費電力の増大を抑制しつつ映像信号線を時分割で駆動することのできる液晶表示装置が実現される。但し、本変形例によれば、表示部６００を基準にしてソースドライバ３００側の額縁領域を広くする必要性が生じる。従って、液晶表示装置のデザインの仕様に応じてプロチャージ回路の配置位置を決定するのが好ましい。

＜４．その他＞
第１の実施形態では２本のソースバスラインＳＬを１組としてソースバスラインＳＬの時分割駆動が行われ、第２の実施形態では３本のソースバスラインＳＬを１組としてソースバスラインＳＬの時分割駆動が行われていた。しかしながら、本発明はこれらに限定されず、４本以上のソースバスラインＳＬを１組としてソースバスラインＳＬの時分割駆動が行われる場合にも本発明を適用することができる。

また、上記各実施形態（変形例を含む）においてはｎチャネル型のＴＦＴが採用されている場合を例に挙げて説明したが、ｐチャネル型のＴＦＴが採用されている場合にも本発明を適用することができる。この場合、プリチャージ回路５００は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬに対して、ソースドライバ３００から出力される映像信号が印加される前にプリチャージ電圧ＶＰＣを印加する。なお、プリチャージ電圧ＶＰＣは、負極性のデータ書き込みが行われる際の映像信号の最小電圧に設定される。また、ＳＳＤ回路４００は、各水平走査期間において、ソースドライバ３００から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬよりも正極性のデータ書き込みが行われるべき画素形成部６に接続されたソースバスラインＳＬの方が相対的に先に印加されるよう、データ出力ラインＤＬの接続先のソースバスラインＳＬを切り換える。

以上のように、本発明は、上記各実施形態（変形例を含む）に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。

６…画素形成部
３００…ソースドライバ（映像信号線駆動回路）
４００…ＳＳＤ回路
５００…プリチャージ回路
６００…表示部
７００…ＳＳＤ・プリチャージ回路
ＤＬ…データ出力ライン
ＳＬ…ソースバスライン

Claims (8)

1. 複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路とを備える表示装置であって、
   Ｋ本（Ｋは２以上の整数）の映像信号線を１組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、
   各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み、各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するＫ本の映像信号線の間で各水平走査期間に時分割で切り換える接続切換回路と、
   前記複数の映像信号線に予備充電電圧を印加するための予備充電回路と
   を有し、
   前記接続制御トランジスタがｎチャネル型の場合には、
   前記予備充電回路は、各水平走査期間において、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
   前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換え、
   前記接続制御トランジスタがｐチャネル型の場合には、
   前記予備充電回路は、各水平走査期間において、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に、前記映像信号線駆動回路から出力される映像信号が印加される前に前記予備充電電圧を印加し、
   前記接続切換回路は、各水平走査期間において、前記映像信号線駆動回路から出力される映像信号が負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線よりも正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線の方が相対的に先に印加されるよう、前記データ出力線の接続先の映像信号線を切り換えることを特徴とする、表示装置。
2. 各画素形成部におけるデータ書き込みの極性は、１フレーム毎に正極性と負極性との間で切り換えられ、
   前記映像信号線駆動回路は、各水平走査期間に前記データ出力線に対して映像信号として出力するＫ個のデータの出力順を、奇数フレームと偶数フレームとで異ならせることを特徴とする、請求項１に記載の表示装置。
3. 前記Ｋは、２であって、
   各映像信号線群を構成する２本の映像信号線を第１映像信号線および第２映像信号線と定義すると、
   奇数フレームの前半には、前記映像信号線駆動回路から出力された映像信号が前記第１映像信号線に印加されるとともに前記予備充電電圧が前記第２映像信号線に印加され、
   奇数フレームの後半には、前記映像信号線駆動回路から出力された映像信号が前記第２映像信号線に印加され、
   偶数フレームの前半には、前記映像信号線駆動回路から出力された映像信号が前記第２映像信号線に印加されるとともに前記予備充電電圧が前記第１映像信号線に印加され、
   偶数フレームの後半には、前記映像信号線駆動回路から出力された映像信号が前記第１映像信号線に印加されることを特徴とする、請求項２に記載の表示装置。
4. 前記Ｋは、３であって、
   ６本の映像信号線が１つの駆動単位とされ、
   各駆動単位を構成する６本の映像信号線を第１映像信号線、第２映像信号線、第３映像信号線、第４映像信号線、第５映像信号線、および第６映像信号線と定義し、かつ、各水平走査期間を３分割することによって得られる３つの期間を第１期間、第２期間、および第３期間と定義すると、
   奇数フレームの第１期間には、前記映像信号線駆動回路から出力された映像信号が前記第１映像信号線および前記第３映像信号線に印加されるとともに前記予備充電電圧が少なくとも前記第２映像信号線に印加され、
   奇数フレームの第２期間には、前記映像信号線駆動回路から出力された映像信号が前記第２映像信号線および前記第５映像信号線に印加されるとともに前記予備充電電圧が前記第４映像信号線および前記第６映像信号線に印加され、
   奇数フレームの第３期間には、前記映像信号線駆動回路から出力された映像信号が前記第４映像信号線および前記第６映像信号線に印加され、
   偶数フレームの第１期間には、前記映像信号線駆動回路から出力された映像信号が前記第４映像信号線および前記第６映像信号線に印加されるとともに前記予備充電電圧が少なくとも前記第５映像信号線に印加され、
   偶数フレームの第２期間には、前記映像信号線駆動回路から出力された映像信号が前記第２映像信号線および前記第５映像信号線に印加されるとともに前記予備充電電圧が前記第１映像信号線および前記第３映像信号線に印加され、
   偶数フレームの第３期間には、前記映像信号線駆動回路から出力された映像信号が前記第１映像信号線および前記第３映像信号線に印加されることを特徴とする、請求項２に記載の表示装置。
5. 前記接続制御トランジスタがｎチャネル型の場合には、前記予備充電電圧は、正極性のデータ書き込みが行われる際の映像信号の最大電圧に設定され、
   前記接続制御トランジスタがｐチャネル型の場合には、前記予備充電電圧は、負極性のデータ書き込みが行われる際の映像信号の最小電圧に設定されることを特徴とする、請求項１に記載の表示装置。
6. 前記接続切換回路は、前記複数の画素形成部と前記映像信号線駆動回路との間の領域に配置され、
   前記予備充電回路は、前記複数の画素形成部を基準にして前記接続切換回路とは反対側に配置されていることを特徴とする、請求項１に記載の表示装置。
7. 前記映像信号線駆動回路、前記接続切換回路、および前記予備充電回路が前記複数の画素形成部を基準にして同じ側に配置されていることを特徴とする、請求項１に記載の表示装置。
8. 複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応して配置された複数の画素形成部と、前記複数の走査信号線を駆動する走査信号線駆動回路と、Ｋ本（Ｋは２以上の整数）の映像信号線を１組として前記複数の映像信号線をグループ化することによって得られる各映像信号線群に対応するデータ出力線に対して各水平走査期間に時分割で映像信号を出力する映像信号線駆動回路と、各映像信号線とそれに対応するデータ出力線との電気的な接続状態を制御するための接続制御トランジスタを含み各映像信号線群に対応するデータ出力線の接続先を各映像信号線群を構成するＫ本の映像信号線の間で切り換える接続切換回路とを備える表示装置の駆動方法であって、
   前記接続制御トランジスタがｎチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがｐチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に予備充電電圧を印加するとともに正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、予備充電ステップと、
   前記接続制御トランジスタがｎチャネル型の場合には、正極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換え、前記接続制御トランジスタがｐチャネル型の場合には、負極性のデータ書き込みが行われるべき画素形成部に接続された映像信号線に前記映像信号線駆動回路から出力された映像信号が印加されるよう前記接続切換回路が前記データ出力線の接続先を切り換える、本充電ステップと
   を含むことを特徴とする、駆動方法。

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