JP2016184098A - 表示装置 - Google Patents

Abstract

【課題】表示品位を改善するとともに省電力化が可能な表示装置を提供する。
【解決手段】第１副画素、前記第１副画素の第１方向に並んだ第２副画素、及び、前記第１副画素の第２方向に並んだ第３副画素を含む第１主画素と、前記第３副画素の第１方向に並んだ第４副画素、前記第３副画素の第２方向に並んだ第５副画素、及び、前記第５副画素の第１方向に並んだ第６副画素を含む第２主画素と、複数のゲート配線を含むゲート配線群と、複数のソース配線を含むソース配線群と、前記第１及び第２主画素の各副画素に書き込む映像信号を生成し、前記ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、前記第１乃至第３副画素のうちのいずれか１つと、前記第４乃至第６副画素のいずれか１つは、同一の前記ソース配線を共用する、表示装置。
【選択図】図３

Description

本発明の実施形態は、表示装置に関する。

電界制御複屈折（ＥＣＢ）等のモードを用いた液晶表示装置の場合、隣接する画素の極性と配向膜のラビング方向との関係によって、液晶分子が不所望の横電界の影響を受け、一部の領域で液晶分子の配向の不整合（ディスクリネーション）が発生する。ディスクリネーションは、画像が表示された際に、残像、ぼやけ、コントラスト比の低下等の種々の表示不良の要因となるので、無くす必要がある。

ディスクリネーション発生個所を遮光膜等で遮光する方法は最も確実であるが、遮光膜を拡張した分だけ表示に寄与する開口部の面積を低下させてしまう問題がある。このような問題に対処するために、ある画素極性に対して、ディスクリネーションが発生しない方向にラビングする方法（特許文献１など）や、ライン反転駆動を適用する方法（特許文献２及び３など）等が知られている。

近年の表示装置では、多画素化に伴って多くの本数の信号配線を必要としている。このため、消費電力が高くなってしまうという問題点がある。

特開２００２−６２５３６号公報 特開２００４−１１８０４８号公報 特開２０１１−２２７１４０号公報

本実施形態の目的は、表示品位を改善するとともに省電力化が可能な表示装置を提供することにある。

本実施形態によれば、
第１副画素、前記第１副画素の第１方向に並んだ第２副画素、及び、前記第１副画素の第２方向に並んだ第３副画素を含む第１主画素と、前記第３副画素の第１方向に並んだ第４副画素、前記第３副画素の第２方向に並んだ第５副画素、及び、前記第５副画素の第１方向に並んだ第６副画素を含む第２主画素と、複数のゲート配線を含むゲート配線群と、複数のソース配線を含むソース配線群と、前記第１及び第２主画素の各副画素に書き込む映像信号を生成し、前記ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、前記第１乃至第３副画素のうちのいずれか１つと、前記第４乃至第６副画素のいずれか１つは、同一の前記ソース配線を共用する、表示装置が提供される。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。 図２は、液晶表示装置ＤＳＰの断面を示す概略図である。 図３は、表示領域における画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。 図４は、図３に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。 図５は、図４で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。 図６は、図３に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。 図７は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図８は、表示領域における他の画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。 図９は、図８に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。 図１０は、図９で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。 図１１は、図８に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。 図１２は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１３は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１４は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。 図１５は、図１４に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。 図１６は、第１配向膜ＡＬ１の配向処理方向ＡＰ１と第２配向膜ＡＬ２の配向処理方向ＡＰ２と関係を説明するための図である。 図１７は、実験結果を示す図であり、図中の（Ａ）は回転角θに対する反射率（％）の測定結果を示し、図中の（Ｂ）は回転角θに対するコントラスト比の測定結果を示す。 図１８は、液晶表示装置ＤＳＰの他の構成を概略的に示す斜視図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。

液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣなどを備えている。

液晶表示パネルＰＮＬは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲに対向配置された対向基板（第２基板）ＣＴと、を備えている。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいてマトリクス状に配列された複数の主画素（あるいは単位画素）ＰＸを備えている。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣは、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。

液晶表示パネルＰＮＬは、一例では、外光や補助光といった表示面側からの入射光を各主画素ＰＸで選択的に反射させることで画像を表示する反射表示機能を備えた反射型である。このような反射型の液晶表示パネルＰＮＬに対しては、対向基板ＣＴと対向する側に補助光源としてフロントライトユニットを配置しても良い。なお、液晶表示パネルＰＮＬは、別途アレイ基板ＡＲの背面側に配置したバックライトユニットからの光を各主画素ＰＸで選択的に透過させることで画像を表示する透過表示機能を備えた透過型であっても良いし、透過表示機能及び反射表示機能を備えた半透過型であっても良い。

一例では、カラー画像を構成する最小単位である主画素ＰＸは、後述するように、赤色を表示する副画素ＰＲ、緑色を表示する副画素ＰＧ、及び、青色を表示する副画素ＰＢを含んでいる。また、主画素ＰＸは、さらに他の色（例えば、黄色、薄い青色、薄い赤色、実質的に透明、白色など）の副画素を含んでいても良い。

図２は、液晶表示装置ＤＳＰの断面を示す概略図である。ここでは、反射型の液晶表示パネルＰＮＬを適用した液晶表示装置ＤＳＰについて、１つの主画素ＰＸが副画素ＰＲ、副画素ＰＧ、及び、副画素ＰＢを含んでいる場合について説明する。

液晶表示装置ＤＳＰは、アレイ基板ＡＲ、対向基板ＣＴ、液晶層ＬＣ、及び、光学素子ＯＤを備えている。

アレイ基板ＡＲは、第１絶縁基板１０、スイッチング素子ＳＷ１乃至ＳＷ３、層間絶縁膜１１、画素電極（反射電極）ＰＥ１乃至ＰＥ３、第１配向膜ＡＬ１などを備えている。スイッチング素子ＳＷ１乃至ＳＷ３は、第１絶縁基板１０の対向基板ＣＴと対向する側に形成されている。スイッチング素子ＳＷ１は副画素ＰＲに配置され、スイッチング素子ＳＷ２は副画素ＰＧに配置され、スイッチング素子ＳＷ３は副画素ＰＢに配置されている。層間絶縁膜１１は、スイッチング素子ＳＷ１乃至ＳＷ３及び第１絶縁基板１１を覆っている。画素電極ＰＥ１乃至ＰＥ３は、層間絶縁膜１１の対向基板ＣＴと対向する側に形成されている。画素電極ＰＥ１乃至ＰＥ３は、例えばアルミニウムや銀などの光反射性を有する金属材料によって形成された反射層を含んでいる。画素電極ＰＥ１乃至ＰＥ３あるいは反射層は、ほぼ平坦な表面（鏡面）を有している。画素電極ＰＥ１は、副画素ＰＲに配置され、スイッチング素子ＳＷ１と電気的に接続されている。画素電極ＰＥ２は、副画素ＰＧに配置され、スイッチング素子ＳＷ２と電気的に接続されている。画素電極ＰＥ３は、副画素ＰＢに配置され、スイッチング素子ＳＷ３と電気的に接続されている。第１配向膜ＡＬ１は、画素電極ＰＥ１乃至ＰＥ３及び層間絶縁膜１１を覆っている。

対向基板ＣＴは、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦＲ、カラーフィルタＣＦＧ、カラーフィルタＣＦＢ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。カラーフィルタＣＦＲ、カラーフィルタＣＦＧ、カラーフィルタＣＦＢは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成され、それらの一部が遮光層ＢＭと重なっている。カラーフィルタＣＦＲは、赤色カラーフィルタであり、副画素ＰＲに配置され、画素電極ＰＥ１と対向している。カラーフィルタＣＦＧは、緑色カラーフィルタであり、副画素ＰＧに配置され、画素電極ＰＥ２と対向している。カラーフィルタＣＦＢは、青色カラーフィルタであり、副画素ＰＢに配置され、画素電極ＰＥ３と対向している。なお、主画素ＰＸがさらに他の色の副画素を含む場合、対応する色のカラーフィルタが当該副画素に配置される。一例では、赤色、緑色、青色とは異なる他の色のカラーフィルタとして、黄色、薄い青色、薄い赤色などのカラーフィルタを含んでいても良いし、実質的に透明あるいは白色のカラーフィルタを含んでいても良い。これらのカラーフィルタＣＦは、各々の色を表示する副画素に対応して配置される。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥは、主画素ＰＸの全域に亘って配置され、画素電極ＰＥ１乃至ＰＥ３と対向している。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。

これらのアレイ基板ＡＲ及び対向基板ＣＴは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向した状態で貼り合わされている。液晶層ＬＣは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。

光学素子ＯＤは、対向基板ＣＴの液晶層ＬＣに接する面とは反対側に配置されている。光学素子ＯＤは、例えば前方散乱フィルムＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。前方散乱フィルムＦＳは、例えば第２絶縁基板２０に接着されている。この前方散乱フィルムＦＳは、図示したように特定方向（図中の光源ＬＳ側）からの入射光は透過し、他の特定方向からの入射光を拡散させる機能を有している。なお、前方散乱フィルムＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、前方散乱フィルムＦＳに積層されている。この位相差板ＲＴは、１／４波長板である。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層して構成され、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。偏光板ＰＬは、位相差板ＲＴに積層されている。なお、前方散乱フィルムＦＳは、図示した位置に限らず、偏光板ＰＬに積層されていても良い。

図３は、表示領域における画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。

図示した表示領域ＤＡの一部は、複数のゲート配線Ｇ１乃至Ｇ６を含むゲート配線群と、複数のソース配線Ｓ１乃至Ｓ６を含むソース配線群と、複数の主画素ＰＸと、を備えている。ゲート配線Ｇ１乃至Ｇ６は、概ね第２方向Ｄ２に沿って延出し、第１方向Ｄ１に並んでいる。ソース配線Ｓ１乃至Ｓ６は、概ね第１方向Ｄ１に沿って延出し、第２方向Ｄ２に並んでいる。ここでは、第１方向Ｄ１及び第２方向Ｄ２は、互いに直交する方向である。

図示した画素レイアウトでは、表示領域ＤＡにおける一部の主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３が図示されている。主画素ＰＸ１１乃至ＰＸ１３、主画素ＰＸ２１乃至ＰＸ２３、及び、主画素ＰＸ３１乃至ＰＸ３３は、それぞれ第１方向Ｄ１に並んでいる。主画素ＰＸ１１、ＰＸ２１、ＰＸ３１は、第２方向Ｄ２に並んでいる。同様に、主画素ＰＸ１２、ＰＸ２２、ＰＸ３２は第２方向Ｄ２に並び、主画素ＰＸ１３、ＰＸ２３、ＰＸ３３も第２方向Ｄ２に並んでいる。

主画素ＰＸ１１に着目すると、主画素ＰＸ１１は、副画素（第１副画素）ＰＢ１１、副画素（第２副画素）ＰＧ１１、副画素（第３副画素）ＰＲ１１を含んでいる。副画素ＰＧ１１は、副画素ＰＢ１１の第１方向Ｄ１に並んでいる。副画素ＰＲ１１は、副画素ＰＢ１１の第２方向Ｄ２に並んでいる。副画素ＰＢ１１は、スイッチング素子ＳＷ１及び画素電極ＰＥ１を備えている。スイッチング素子ＳＷ１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。画素電極ＰＥ１は、スイッチング素子ＳＷ１と電気的に接続されている。副画素ＰＧ１１は、スイッチング素子ＳＷ２及び画素電極ＰＥ２を備えている。スイッチング素子ＳＷ２は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。画素電極ＰＥ２は、スイッチング素子ＳＷ２と電気的に接続されている。副画素ＰＲ１１は、スイッチング素子ＳＷ３及び画素電極ＰＥ３を備えている。スイッチング素子ＳＷ３は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。画素電極ＰＥ３は、スイッチング素子ＳＷ３と電気的に接続されている。

他の主画素についても、同様に、３つの副画素を含んでいる。なお、図中の「ＰＲｎ」、「ＰＧｎ」、及び、「ＰＢｎ」は、それぞれ主画素ＰＸｎにおける赤色の副画素、緑色の副画素、及び、青色の副画素を示しており、ｎは正の整数である。また、図示した画素レイアウトにおいては、いずれの副画素についても、第２方向Ｄ２に延出した横長形状を有している。

主画素ＰＸ２１に着目すると、主画素ＰＸ２１は、副画素（第４副画素）ＰＢ２１、副画素（第５副画素）ＰＧ２１、副画素（第６副画素）ＰＲ２１を含んでいる。副画素ＰＢ２１は、副画素ＰＲ１１の第１方向Ｄ１に並んでいる。副画素ＰＧ２１は、副画素ＰＲ１１の第２方向Ｄ２に並んでいる。副画素ＰＲ２１は、副画素ＰＧ２１の第１方向Ｄ１に並んでいる。副画素ＰＢ２１のスイッチング素子は、ゲート配線Ｇ３、ソース配線Ｓ２、及び、画素電極と電気的に接続されている。このような接続状態は、以下、『副画素ＰＢ２１は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている』などと簡略化して記載することとする。副画素ＰＧ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。

主画素ＰＸ３１に着目すると、主画素ＰＸ３１は、副画素ＰＢ３１、副画素ＰＧ３１、副画素ＰＲ３１を含んでいる。副画素ＰＢ３１は、副画素ＰＧ３１の第２方向Ｄ２に並んでいる。副画素ＰＧ３１は、副画素ＰＢ３１の第１方向Ｄ１に並んでいる。副画素ＰＲ３１は、副画素ＰＢ３１の第２方向Ｄ２に並んでいる。副画素ＰＢ３１は、ゲート配線Ｇ２及びソース配線Ｓ５と電気的に接続されている。副画素ＰＧ３１は、ゲート配線Ｇ３及びソース配線Ｓ４と電気的に接続されている。副画素ＰＲ３１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。

第２方向Ｄ２に並ぶ主画素ＰＸ１２、ＰＸ２２、ＰＸ３２は、上記の主画素ＰＸ１１、ＰＸ２１、ＰＸ３１と同様に構成されている。同様に、主画素ＰＸ１３、ＰＸ２３、ＰＸ３３は、上記の主画素ＰＸ１１、ＰＸ２１、ＰＸ３１と同様に構成されている。

表示駆動部ＤＤは、このような画素レイアウトの表示領域ＤＡに画像を表示するための各種信号を供給する。表示駆動部ＤＤは、信号処理部ＳＰ、ゲートドライバＧＤ、ソースドライバＳＤなどを備えている。信号処理部ＳＰは、外部からの入力信号を処理してゲートドライバＧＤやソースドライバＳＤなどを制御する。また、信号処理部ＳＰは、各副画素に書き込むべき映像信号を生成する。ゲートドライバＧＤには、ゲート配線Ｇ１乃至Ｇ６が接続されている。ゲートドライバＧＤは、信号処理部ＳＰによる制御に基づき、ゲート配線Ｇ１乃至Ｇ６に対して順次制御信号を出力する。ソースドライバＳＤには、ソース配線Ｓ１乃至Ｓ６が接続されている。ソースドライバＳＤは、信号処理部ＳＰによって生成された映像信号をソース配線Ｓ１乃至Ｓ６の各々に対して出力する出力端子Video（１）乃至出力端子Video（３）を有している。

より具体的には、ソースドライバＳＤは、ラインバッファＬＢを内蔵している。ソースドライバＳＤにおいて、出力端子Video（１）乃至出力端子Video（３）は、ラインバッファＬＢ及び信号処理部ＳＰと電気的に接続されている。また、出力端子Video（１）はソース配線Ｓ１及びＳ３と電気的に接続され、出力端子Video（２）はソース配線Ｓ２及びＳ４と電気的に接続され、出力端子Video（３）はソース配線Ｓ５及びソース配線Ｓ７（図示せず）と電気的に接続されている。ソース配線Ｓ１と出力端子Video（１）との間、ソース配線Ｓ２と出力端子Video（２）との間、及び、ソース配線Ｓ５と出力端子Video（３）との間には、同一の期間でオン（導通状態）及びオフ（非導通状態）が切り替わるスイッチＳＷＡが介在している。ソース配線Ｓ３と出力端子Video（１）との間、ソース配線Ｓ４と出力端子Video（２）との間、及び、ソース配線Ｓ７と出力端子Video（３）との間には、同一の期間でオン（導通状態）及びオフ（非導通状態）が切り替わるスイッチＳＷＢが介在している。スイッチＳＷＡ及びＳＷＢのオン／オフは、例えば信号処理部ＳＰによって制御される。

信号処理部ＳＰは、映像信号の一部を出力端子Video（１）乃至Video（３）に出力する一方で、他の映像信号をラインバッファＬＢに出力する。ラインバッファＬＢは、信号処理部ＳＰから入力された映像信号を一時的に記憶する。一例では、信号処理部ＳＰは、１本の画素ライン分の映像信号を生成し、１／３画素ライン分の映像信号を出力端子Video（１）乃至Video（３）に出力する一方で、残りの２／３画素ライン分の映像信号をラインバッファＬＢに出力し、ラインバッファＬＢにて一時的に記憶される。このため、ラインバッファＬＢは、少なくとも２／３画素ライン分の映像信号を記憶可能な記憶容量を有していれば良い。映像信号の出力については、後に詳述する。

このような構成においては、１フレーム期間において各ソース配線Ｓ１乃至Ｓ６に出力される映像信号の極性は変わらず、しかも、隣り合うソース配線に出力される映像信号の極性は逆極性である。図示した例では、ある１フレーム期間において、奇数番目のソース配線Ｓ１、Ｓ３、Ｓ５に出力される映像信号の極性は正（＋）であり、偶数番目のソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性は負（−）である。なお、図示した１フレーム期間の次の１フレーム期間においては、奇数番目のソース配線に出力される映像信号の極性は負（−）であり、偶数番目のソース配線に出力される映像信号の極性は正（＋）である。つまり、本構成においては、カラム反転駆動が適用されている。

一方で、図示した１フレーム期間において、各画素ラインの副画素に書き込まれた映像信号の極性は同一であり、しかも、隣り合う画素ラインの映像信号の極性は逆極性である。図示した例では、奇数番目の画素ラインの副画素、例えば副画素ＰＢ１１、ＰＲ１１、ＰＧ２１、ＰＢ３１、ＰＲ３１に書き込まれた映像信号の極性は正（＋）であり、偶数番目の画素ラインの副画素、例えば副画素ＰＧ１１、ＰＢ２１、ＰＲ２１、ＰＧ３１、ＰＢ４１に書き込まれた映像信号の極性は負（−）である。なお、図示した１フレーム期間の次の１フレーム期間においては、奇数番目の画素ラインの映像信号の極性は負（−）であり、偶数番目の画素ラインの映像信号の極性は正（＋）である。つまり、本構成においては、ライン反転駆動と同等の極性分布が得られる。

なお、ここでの映像信号が正極性の場合とは、共通電極ＣＥの電位に対して画素電極ＰＥに書き込まれた映像信号の電位が高い場合に相当し、映像信号が負極性の場合とは、共通電極ＣＥの電位に対して画素電極ＰＥに書き込まれた映像信号の電位が低い場合に相当する。

図４は、図３に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。

図中において、『Ｇａｔｅ』の欄は、それぞれのゲート配線に接続されたスイッチング素子を導通状態とし、当該スイッチング素子を介して映像信号を書き込む期間（つまり、ゲート配線Ｇ１乃至Ｇ６がそれぞれ選択された水平走査期間）を示している。『入力データ』の欄は、信号処理部ＳＰからソースドライバＳＤに供給される映像信号を示している。なお、『Ｒｎ』『Ｇｎ』『Ｂｎ』との記載は、それぞれ副画素ＰＲｎ、ＰＧｎ、ＰＢｎの画素電極に書き込まれる映像信号を示しており、下線を付した映像信号と下線を付していない映像信号とでは極性が異なることを示している。一例では、下線を付していない映像信号を正極性とし、下線を付した映像信号を負極性とする。なお、ｎは正の整数である。『ラインバッファ』の欄は、入力データの映像信号のうち、ラインバッファＬＢにて一時的に記憶される映像信号を示している。『表示データ』の欄は、入力データの映像信号のうち、出力端子を介して液晶表示パネルＰＮＬに供給される映像信号を示している。

ゲート配線Ｇ１が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１１、ＰＸ２１、ＰＸ３１に対応した映像信号（Ｒ１１、Ｇ１１、Ｂ１１、Ｒ２１、Ｇ２１、Ｂ２１、Ｒ３１、Ｇ３１、Ｂ３１…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｒ１１、Ｇ１１、Ｒ２１、Ｂ２１、Ｇ３１、Ｂ３１…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｂ１１、Ｇ２１、Ｒ３１…）を供給する。これにより、副画素ＰＢ１１、ＰＧ２１、ＰＲ３１にそれぞれ映像信号が書き込まれる。ラインバッファＬＢは、映像信号（Ｒ１１、Ｇ１１、Ｒ２１、Ｂ２１、Ｇ３１、Ｂ３１…）を一時的に記憶する。

ゲート配線Ｇ２が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号のうち、映像信号（Ｒ１１、Ｇ１１、Ｒ２１、Ｂ３１…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＲ１１、ＰＧ１１、ＰＲ２１、ＰＢ３１にそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ３が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１２、ＰＸ２２、ＰＸ３２に対応した映像信号（Ｒ１２、Ｇ１２、Ｂ１２、Ｒ２２、Ｇ２２、Ｂ２２、Ｒ３２、Ｇ３２、Ｂ３２…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｇ１２、Ｂ１２、Ｒ２２、Ｇ２２、Ｒ３２、Ｂ３２…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｒ１２、Ｂ２２、Ｇ３２…）を供給する。なお、ラインバッファＬＢは、記憶していた映像信号（Ｂ２１、Ｇ３１…）を液晶表示パネルＰＮＬに対して出力した後に、信号処理部ＳＰからの映像信号（Ｇ１２、Ｂ１２、Ｒ２２、Ｇ２２、Ｒ３２、Ｂ３２…）を一時的に記憶する。これにより、副画素ＰＲ１２、ＰＢ２１、ＰＢ２２、ＰＧ３１、ＰＧ３２にそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ４が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号のうち、映像信号（Ｇ１２、Ｂ１２、Ｇ２２、Ｒ３２…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＧ１２、ＰＢ１２、ＰＧ２２、ＰＲ３２にそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ５が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１３、ＰＸ２３、ＰＸ３３に対応した映像信号（Ｒ１３、Ｇ１３、Ｂ１３、Ｒ２３、Ｇ２３、Ｂ２３、Ｒ３３、Ｇ３３、Ｂ３３…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｒ１３、Ｂ１３、Ｇ２３、Ｂ２３、Ｒ３３、Ｇ３３…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１３、Ｒ２３、Ｂ３３…）を供給する。なお、ラインバッファＬＢは、記憶していた映像信号（Ｒ２２、Ｂ３２…）を液晶表示パネルＰＮＬに対して出力した後に、信号処理部ＳＰからの映像信号（Ｒ１３、Ｂ１３、Ｇ２３、Ｂ２３、Ｒ３３、Ｇ３３…）を一時的に記憶する。これにより、副画素ＰＧ１３、ＰＲ２２、ＰＲ２３、ＰＢ３２、ＰＢ３３にそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ６が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号のうち、映像信号（Ｒ１３、Ｂ１３、Ｇ２３、Ｂ２３…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＲ１３、ＰＢ１３、ＰＧ２３、ＰＢ２３にそれぞれ映像信号が書き込まれる。

図５は、図４で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｂ１１が出力され、ソース配線Ｓ３に映像信号Ｇ２１が出力され、ソース配線Ｓ５に映像信号Ｒ３１が出力される。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ２に映像信号Ｇ１１が出力され、ソース配線Ｓ３に映像信号Ｒ１１が出力され、ソース配線Ｓ４に映像信号Ｒ２１が出力され、ソース配線Ｓ５に映像信号Ｂ３１が出力される。

ゲート配線Ｇ３が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｒ１２が出力され、ソース配線Ｓ２に映像信号Ｂ２１が出力され、ソース配線Ｓ３に映像信号Ｂ２２が出力され、ソース配線Ｓ４に映像信号Ｇ３１が出力され、ソース配線Ｓ５に映像信号Ｇ３２が出力される。

ゲート配線Ｇ４が選択された水平走査期間には、ソース配線Ｓ２に映像信号Ｂ１２が出力され、ソース配線Ｓ３に映像信号Ｇ１２が出力され、ソース配線Ｓ４に映像信号Ｇ２２が出力され、ソース配線Ｓ５に映像信号Ｒ３２が出力される。

ゲート配線Ｇ５が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｇ１３が出力され、ソース配線Ｓ２に映像信号Ｒ２２が出力され、ソース配線Ｓ３に映像信号Ｒ２３が出力され、ソース配線Ｓ４に映像信号Ｂ３２が出力され、ソース配線Ｓ５に映像信号Ｂ３３が出力される。

ゲート配線Ｇ６が選択された水平走査期間には、ソース配線Ｓ２に映像信号Ｒ１３が出力され、ソース配線Ｓ３に映像信号Ｂ１３が出力され、ソース配線Ｓ４に映像信号Ｂ２３が出力され、ソース配線Ｓ５に映像信号Ｇ２３が出力される。

ソース配線Ｓ１、Ｓ３、Ｓ５に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも正極性（＋）である。また、ソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも負極性（−）である。

図示したように、主画素ＰＸ１１に着目すると、ゲート配線Ｇ１が選択された水平走査期間に映像信号Ｂ１１が副画素ＰＢ１１に書き込まれ、ゲート配線Ｇ２が選択された水平走査期間に映像信号Ｇ１１、Ｒ１１がそれぞれ副画素ＰＧ１１、ＰＲ１１に書き込まれる。つまり、主画素ＰＸ１１を構成するすべての副画素に映像信号を書き込むためには、少なくとも２本の画素ライン分の水平走査期間が必要である。一方、主画素ＰＸ２２に着目すると、ゲート配線Ｇ３が選択された水平走査期間に映像信号Ｂ２２が副画素ＰＢ２２に書き込まれ、ゲート配線Ｇ４が選択された水平走査期間に映像信号Ｇ２２が副画素ＰＧ２２に書き込まれ、ゲート配線Ｇ５が選択された水平走査期間に映像信号Ｒ２２が副画素ＰＲ２２に書き込まれる。つまり、主画素ＰＸ２２を構成するすべての副画素に映像信号を書き込むためには、少なくとも３本の画素ライン分の水平走査期間が必要である。

図６は、図３に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。

ゲート配線Ｇ２が選択された水平走査期間１Ｈ（Ｇ２）は、第１期間Ｐ１１と、この第１期間Ｐ１１に続く第２期間Ｐ１２とを有している。ゲート配線Ｇ３が選択された水平走査期間１Ｈ（Ｇ３）は、第３期間Ｐ１３と、この第３期間Ｐ１３に続く第４期間Ｐ１４とを有している。第１期間Ｐ１１及び第３期間Ｐ１３は、スイッチＳＷＡが導通状態であって、スイッチＳＷＢが非導通状態の期間である。第２期間Ｐ１２及び第４期間Ｐ１４は、スイッチＳＷＢが導通状態であってスイッチＳＷＡが非導通状態の期間である。

第１期間Ｐ１１においては、出力端子Video（１）とソース配線Ｓ１とが電気的に接続され、出力端子Video（２）とソース配線Ｓ２とが電気的に接続され、出力端子Video（３）とソース配線Ｓ５とが電気的に接続される。出力端子Video（１）から出力されたダミーの映像信号ｄｍｙは、ソース配線Ｓ１に出力される。出力端子Video（２）から出力された映像信号Ｇ１１は、ソース配線Ｓ２を介して副画素ＰＧ１１に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ３１は、ソース配線Ｓ５を介して副画素ＰＢ３１に書き込まれる。

第２期間Ｐ１２においては、出力端子Video（１）とソース配線Ｓ３とが電気的に接続され、出力端子Video（２）とソース配線Ｓ４とが電気的に接続され、出力端子Video（３）とソース配線Ｓ７とが電気的に接続される。出力端子Video（１）から出力された映像信号Ｒ１１は、ソース配線Ｓ３を介して副画素ＰＲ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ２１は、ソース配線Ｓ４を介して副画素ＰＲ２１に書き込まれる。出力端子Video（３）から出力された映像信号Ｇ４１は、ソース配線Ｓ７を介して副画素ＰＧ４１に書き込まれる。

第３期間Ｐ１３においては、第１期間Ｐ１１と同様に、出力端子Video（１）とソース配線Ｓ１、出力端子Video（２）とソース配線Ｓ２、出力端子Video（３）とソース配線Ｓ５とがそれぞれ電気的に接続される。出力端子Video（１）から出力された映像信号Ｒ１２は、ソース配線Ｓ１を介して副画素ＰＲ１２に書き込まれる。出力端子Video（２）から出力された映像信号Ｂ２１は、ソース配線Ｓ２を介して副画素ＰＢ２１に書き込まれる。出力端子Video（３）から出力された映像信号Ｇ３２は、ソース配線Ｓ５を介して副画素ＰＧ３２に書き込まれる。

第４期間Ｐ１４においては、第２期間Ｐ１２と同様に、出力端子Video（１）とソース配線Ｓ３、出力端子Video（２）とソース配線Ｓ４、出力端子Video（３）とソース配線Ｓ７とがそれぞれ電気的に接続される。出力端子Video（１）から出力された映像信号Ｂ２２は、ソース配線Ｓ３を介して副画素ＰＢ２２に書き込まれる。出力端子Video（２）から出力された映像信号Ｇ３１は、ソース配線Ｓ４を介して副画素ＰＧ３１に書き込まれる。出力端子Video（３）から出力された映像信号Ｒ４２は、ソース配線Ｓ７を介して副画素ＰＲ５２に書き込まれる。

本実施形態によれば、第２方向Ｄ２に並んだ２つの主画素において、一方の主画素を構成する副画素のうちの１つと、他方の主画素を構成する副画素のうちの１つとが同一のソース配線を共用する。このため、第２方向Ｄ２に並んだ２つの主画素に割り当てられるソース配線の本数は、これらの２つの主画素を構成する副画素の総数よりも少ない。つまり、１つの主画素ＰＸに割り当てられるソース配線の本数は、当該主画素ＰＸを構成する副画素の総数よりも少ない。図３に示した例では、第２方向Ｄ２に並んだ２つの主画素ＰＸ１１及び主画素ＰＸ２１を一組として、繰り返しの最小単位としてみると、合計６個の副画素に対して、ソース配線Ｓ１乃至Ｓ３が配置されている。ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１及び主画素ＰＸ２１を構成する副画素ＰＢ２１と電気的に接続され、副画素ＰＧ１１及び副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＲ１１及び主画素ＰＸ２１を構成する副画素ＰＧ２１と電気的に接続され、副画素ＰＲ１１及び副画素ＰＧ２１とで共用される。なお、副画素ＰＲ２１はソース配線Ｓ４と電気的に接続されているが、ソース配線Ｓ４は第２方向Ｄ２に並んだ主画素ＰＸ３１の副画素ＰＧ３１と共用されており、主画素ＰＸ１１及び主画素ＰＸ２１に割り当てられるソース配線に含まない。したがって、２つの主画素あたり３本のソース配線が割り当てられることになり、１つの主画素あたり１．５本のソース配線が割り当てられることになる。したがって、表示領域に配置すべき主画素の数が増加したとしても、ソース配線の本数の増加を抑制することが可能となり、消費電力を低減することが可能となる。

また、各ソース配線に出力される映像信号の極性は１フレーム期間内で変わらず、第２方向Ｄ２に隣り合うソース配線の映像信号の極性は互いに逆極性である。つまり、カラム反転駆動が適用される。このため、同一ソース配線に対して１乃至数画素ライン毎に極性が反転する映像信号を供給するライン反転駆動を適用した場合と比較して、消費電力を低減することが可能となる。

なお、上記した例では、１つの出力端子Videoに対して２本のソース配線がスイッチを介して接続されており、１水平走査期間を２つの期間に分割してそれぞれのソース配線に映像信号を出力する場合について説明したが、１つの出力端子Videoに対して３本以上のソース配線がスイッチを介して接続されていても良く、その場合には１水平走査期間を必要な数の期間に分割してそれぞれのソース配線に映像信号を出力しても良い。

次に、本実施形態の他の構成例について以下に説明する。

図７は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

図の（Ａ）乃至（Ｃ）にそれぞれ示した画素レイアウトでは、表示領域における一部の主画素を示しており、主画素ＰＸ１１乃至ＰＸ１３、及び、主画素ＰＸ２１乃至ＰＸ２３はそれぞれ第１方向Ｄ１に並び、主画素ＰＸ１１及びＰＸ２１、主画素ＰＸ１２及びＰＸ２２、及び、主画素ＰＸ１３及びＰＸ２３はそれぞれ第２方向Ｄ２に並んでいる。

（Ａ）に示した画素レイアウトにおいて、主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＷ１１、副画素ＰＧ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＲ２１、副画素ＰＢ２１、副画素ＰＷ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。図中の「ＰＲｎ」、「ＰＧｎ」、「ＰＢｎ」、及び、「ＰＷｎ」は、それぞれ主画素ＰＸｎにおける赤色の副画素、緑色の副画素、青色の副画素、及び、第４の色（例えば白色）の副画素を示しており、ｎは正の整数である。この点については、以下の他の構成例についても同様である。

第２方向Ｄ２Ｘに並んだ２つの主画素は、一組の単位画素として機能し、各々の主画素から間引かれた色の副画素を共用する。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、緑色の副画素ＰＧ１１と、赤色の副画素ＰＲ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。図示した例では、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＷ１１と、主画素ＰＸ２１を構成する副画素ＰＲ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１で共用される。

第２方向Ｄ２に並んだ副画素からなる画素ラインのうち、奇数番目の画素ラインは１番目の画素ラインと同様に構成され、偶数番目の画素ラインは２番目の画素ラインと同様に構成される。図示した１フレーム期間において、ソース配線Ｓ１、Ｓ３…には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ４…には負極性の映像信号（−）が供給される。このため、奇数番目の画素ラインの副画素にはいずれも正極性の映像信号（＋）が書き込まれ、偶数番目の画素ラインの副画素にはいずれも負極性の映像信号（−）が書き込まれる。

なお、図示したような構成では、ペアリング相手の主画素同士で映像信号の平均化処理が行われる。一例では、図３に示した信号処理部ＳＰは、主画素ＰＸ１１における緑色の副画素ＰＧ１１に書き込むべき映像信号Ｇ１１と、主画素ＰＸ２１における緑色の副画素（実際の主画素ＰＸ２１には含まれていない）に書き込むべき映像信号Ｇ２１と、に基づいて平均化処理を行い、補正映像信号を生成する。平均化処理としての補正映像信号の生成方法としては、映像信号Ｇ１１及び映像信号Ｇ２１に所定の係数を乗じた上で相加平均として算出する手法や、映像信号Ｇ１１及び映像信号Ｇ２１の相乗平均として算出する方法などが適用可能である。このように生成された補正映像信号は、ゲート配線Ｇ２が選択された水平走査期間においてソース配線Ｓ３に供給され、副画素ＰＧ１１に書き込まれる。同様にして、信号処理部ＳＰは、主画素ＰＸ１１における赤色の副画素（実際の主画素ＰＸ１１には含まれていない）に書き込むべき映像信号Ｒ１１と、主画素ＰＸ２１における赤色の副画素ＰＲ２１に書き込むべき映像信号Ｒ２１と、に基づいて平均化処理を行い、生成された補正映像信号を副画素ＰＲ２１に書き込む。

（Ｂ）に示した画素レイアウトにおいては、（Ａ）に示した画素レイアウトと比較して、各主画素に含まれる副画素が相違している。すなわち、主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＷ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＲ２１、副画素ＰＧ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、白色の副画素ＰＷ１１と、青色の副画素ＰＢ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。
主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。図示した例では、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＷ１１と、主画素ＰＸ２１を構成する副画素ＰＲ２１とで共用される。
図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、白色及び青色の映像信号の平均化処理がそれぞれ行われる。

（Ｃ）に示した画素レイアウトにおいては、（Ａ）に示した画素レイアウトと比較して、各主画素に含まれる副画素が相違している。すなわち、主画素ＰＸ１１は、副画素ＰＷ１１、副画素ＰＧ１１、副画素ＰＲ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＷ２１、副画素ＰＧ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、赤色の副画素ＰＲ１１と、青色の副画素ＰＢ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。
主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。図示した例では、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＲ１１と、主画素ＰＸ２１を構成する副画素ＰＷ２１とで共用される。
図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、赤色及び青色の映像信号の平均化処理がそれぞれ行われる。

これらの（Ａ）乃至（Ｃ）に示した各構成例においても、上記の構成例と同様の効果が得られる。

図８は、表示領域における他の画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。

図８に示した例は、図３に示した例と比較して、各副画素のゲート配線及びソース配線との接続関係が相違している。すなわち、主画素ＰＸ１１においては、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。主画素ＰＸ２１においては、副画素ＰＢ２１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。主画素ＰＸ３１においては、副画素ＰＢ３１は、ゲート配線Ｇ１及びソース配線Ｓ４と電気的に接続されている。副画素ＰＧ３１は、ゲート配線Ｇ２及びソース配線Ｓ４と電気的に接続されている。副画素ＰＲ３１は、ゲート配線Ｇ１及びソース配線Ｓ５と電気的に接続されている。主画素ＰＸ１２及びＰＸ１３は主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３は主画素ＰＸ２１と同様に構成され、主画素ＰＸ３２及びＰＸ３３は主画素ＰＸ３１と同様に構成されている。
第２方向Ｄ２に並んだ２つの主画素ＰＸ１１及びＰＸ２１に着目すると、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＢ１１と副画素ＰＧ１１とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＲ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ２１を構成する副画素ＰＧ２１と副画素ＰＲ２１とで共用される。

表示駆動部ＤＤは、図３に示した例と同様に構成されている。信号処理部ＳＰは、映像信号の一部を出力端子Video（１）乃至Video（３）に出力する一方で、他の映像信号をラインバッファＬＢに出力する。ラインバッファＬＢは、信号処理部ＳＰから入力された映像信号を一時的に記憶する。一例では、信号処理部ＳＰは、１本の画素ライン分の映像信号を生成し、１／２画素ライン分の映像信号を出力端子Video（１）乃至Video（３）に出力する一方で、残りの１／２画素ライン分の映像信号をラインバッファＬＢに出力し、ラインバッファＬＢにて一時的に記憶される。このため、ラインバッファＬＢは、少なくとも１／２画素ライン分の映像信号を記憶可能な記憶容量を有していれば良い。映像信号の出力については、後に詳述する。

このような構成においては、１フレーム期間において各ソース配線Ｓ１乃至Ｓ６に出力される映像信号の極性は変わらず、しかも、隣り合うソース配線に出力される映像信号の極性は逆極性である。図示した例では、ある１フレーム期間において、奇数番目のソース配線Ｓ１、Ｓ３、Ｓ５に出力される映像信号の極性は負（−）であり、偶数番目のソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性は正（＋）である。なお、図示した１フレーム期間の次の１フレーム期間においては、奇数番目のソース配線に出力される映像信号の極性は正（＋）であり、偶数番目のソース配線に出力される映像信号の極性は負（−）である。つまり、本構成においては、カラム反転駆動が適用されている。

また、図示した１フレーム期間において、第１方向Ｄ１に並んだ副画素に書き込まれた映像信号の極性は同極性であり、しかも、第２方向Ｄ２に並んだ副画素に書き込まれた映像信号の極性は交互に異なる。

図９は、図８に示した画素レイアウトの液晶表示パネルＰＮＬへの映像信号の書込方法の一例を説明するための図である。

ゲート配線Ｇ１が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１１、ＰＸ２１、ＰＸ３１に対応した映像信号（Ｒ１１、Ｇ１１、Ｂ１１、Ｒ２１、Ｇ２１、Ｂ２１、Ｒ３１、Ｇ３１、Ｂ３１…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｇ１１、Ｒ２１、Ｂ２１、Ｇ３１…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｒ１１、Ｂ１１、Ｇ２１、Ｒ３１、Ｂ３１…）を供給する。これにより、副画素ＰＲ１１、ＰＢ１１、ＰＧ２１、ＰＲ３１、ＰＢ３１にそれぞれ映像信号が書き込まれる。ラインバッファＬＢは、映像信号（Ｇ１１、Ｒ２１、Ｂ２１、Ｇ３１…）を一時的に記憶する。

ゲート配線Ｇ２が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号（Ｇ１１、Ｒ２１、Ｂ２１、Ｇ３１…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＧ１１、ＰＲ２１、ＰＢ２１、ＰＧ３１にそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ３が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１２、ＰＸ２２、ＰＸ３２に対応した映像信号（Ｒ１２、Ｇ１２、Ｂ１２、Ｒ２２、Ｇ２２、Ｂ２２、Ｒ３２、Ｇ３２、Ｂ３２…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｂ１２、Ｒ２２、Ｇ２２、Ｂ３２…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｒ１２、Ｇ１２、Ｂ２２、Ｒ３２、Ｇ３２…）を供給する。これにより、副画素ＰＲ１２、ＰＧ１２、ＰＢ２２、ＰＲ３２、ＰＧ３２にそれぞれ映像信号が書き込まれる。ラインバッファＬＢは、映像信号（Ｂ１２、Ｒ２２、Ｇ２２、Ｂ３２…）を一時的に記憶する。

ゲート配線Ｇ４が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号（Ｂ１２、Ｒ２２、Ｇ２２、Ｂ３２…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＢ１２、ＰＲ２２、ＰＧ２２、ＰＢ３２Ｇにそれぞれ映像信号が書き込まれる。

ゲート配線Ｇ５が選択された水平走査期間においては、信号処理部ＳＰは、入力データとして、主画素ＰＸ１３、ＰＸ２３、ＰＸ３３に対応した映像信号（Ｒ１３、Ｇ１３、Ｂ１３、Ｒ２３、Ｇ２３、Ｂ２３、Ｒ３３、Ｇ３３、Ｂ３３…）を生成し、この映像信号をソースドライバＳＤに供給する。このとき、信号処理部ＳＰは、ラインバッファＬＢに対して映像信号（Ｒ１３、Ｇ２３、Ｂ２３、Ｒ３３…）を供給する一方で、液晶表示パネルＰＮＬに対して映像信号（Ｇ１３、Ｂ１３、Ｒ２３、Ｇ３３、Ｂ３３…）を供給する。これにより、副画素ＰＧ１３、ＰＢ１３、ＰＲ２３、ＰＧ３３、ＰＢ３３にそれぞれ映像信号が書き込まれる。ラインバッファＬＢは、映像信号（Ｒ１３、Ｇ２３、Ｂ２３、Ｒ３３…）を一時的に記憶する。

ゲート配線Ｇ６が選択された水平走査期間においては、ソースドライバＳＤは、ラインバッファＬＢに記憶された映像信号（Ｒ１３、Ｇ２３、Ｂ２３、Ｒ３３…）を液晶表示パネルＰＮＬに対して供給する。これにより、副画素ＰＲ１３、ＰＧ２３、ＰＢ２３、ＰＲ３３にそれぞれ映像信号が書き込まれる。

図１０は、図９で説明した書込方法によって各ソース配線に出力される映像信号の極性をまとめた図である。

ゲート配線Ｇ１が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｂ１１が出力され、ソース配線Ｓ２に映像信号Ｒ１１が出力され、ソース配線Ｓ３に映像信号Ｇ２１が出力され、ソース配線Ｓ４に映像信号Ｂ３１が出力され、ソース配線Ｓ５に映像信号Ｒ３１が出力される。

ゲート配線Ｇ２が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｇ１１が出力され、ソース配線Ｓ２に映像信号Ｂ２１が出力され、ソース配線Ｓ３に映像信号Ｒ２１が出力され、ソース配線Ｓ４に映像信号Ｇ３１が出力され、ソース配線Ｓ５に映像信号Ｂ４１が出力される。

ゲート配線Ｇ３が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｒ１２が出力され、ソース配線Ｓ２に映像信号Ｇ１２が出力され、ソース配線Ｓ３に映像信号Ｂ２２が出力され、ソース配線Ｓ４に映像信号Ｒ３２が出力され、ソース配線Ｓ５に映像信号Ｇ３２が出力される。

ゲート配線Ｇ４が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｂ１２が出力され、ソース配線Ｓ２に映像信号Ｒ２２が出力され、ソース配線Ｓ３に映像信号Ｇ２２が出力され、ソース配線Ｓ４に映像信号Ｂ３２が出力され、ソース配線Ｓ５に映像信号Ｒ４１が出力される。

ゲート配線Ｇ５が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｇ１３が出力され、ソース配線Ｓ２に映像信号Ｂ１３が出力され、ソース配線Ｓ３に映像信号Ｒ２３が出力され、ソース配線Ｓ４に映像信号Ｇ３３が出力され、ソース配線Ｓ５に映像信号Ｂ３３が出力される。

ゲート配線Ｇ６が選択された水平走査期間には、ソース配線Ｓ１に映像信号Ｒ１３が出力され、ソース配線Ｓ２に映像信号Ｇ２３が出力され、ソース配線Ｓ３に映像信号Ｂ２３が出力され、ソース配線Ｓ４に映像信号Ｒ３３が出力され、ソース配線Ｓ５に映像信号Ｇ４３が出力される。

ソース配線Ｓ１、Ｓ３、Ｓ５に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも負極性（−）である。また、ソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性に着目すると、１フレーム期間は全て同極性であり、図示した例では、いずれも正極性（＋）である。

図示したように、主画素ＰＸ１１に着目すると、ゲート配線Ｇ１が選択された水平走査期間に映像信号Ｂ１１、Ｒ１１がそれぞれ副画素ＰＢ１１、ＰＲ１１に書き込まれ、ゲート配線Ｇ２が選択された水平走査期間に映像信号Ｇ１１が副画素ＰＧ１１に書き込まれる。また、主画素ＰＸ２１に着目すると、ゲート配線Ｇ１が選択された水平走査期間に映像信号Ｇ２１が副画素ＰＧ２１に書き込まれ、ゲート配線Ｇ２が選択された水平走査期間に映像信号Ｂ２１、Ｒ２１がそれぞれ副画素ＰＢ２１、ＰＲ２１に書き込まれる。つまり、各主画素を構成するすべての副画素に映像信号を書き込むためには、少なくとも２本の画素ライン分の水平走査期間が必要である。

図１１は、図８に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。

ゲート配線Ｇ１が選択された水平走査期間１Ｈ（Ｇ１）は、第１期間Ｐ２１と、この第１期間Ｐ２１に続く第２期間Ｐ２２とを有している。ゲート配線Ｇ２が選択された水平走査期間１Ｈ（Ｇ２）は、第３期間Ｐ２３と、この第３期間Ｐ２３に続く第４期間Ｐ２４とを有している。第２期間Ｐ２１及び第３期間Ｐ２３は、スイッチＳＷＡが導通状態であって、スイッチＳＷＢが非導通状態の期間である。第２期間Ｐ２２及び第４期間Ｐ２４は、スイッチＳＷＢが導通状態であってスイッチＳＷＡが非導通状態の期間である。

第１期間Ｐ２１においては、出力端子Video（１）とソース配線Ｓ１とが電気的に接続され、出力端子Video（２）とソース配線Ｓ２とが電気的に接続され、出力端子Video（３）とソース配線Ｓ５とが電気的に接続される。出力端子Video（１）から出力された映像信号Ｂ１１は、ソース配線Ｓ１を介して副画素ＰＢ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ１１は、ソース配線Ｓ２を介して副画素ＰＲ１１に書き込まれる。出力端子Video（３）から出力された映像信号Ｒ３１は、ソース配線Ｓ５を介して副画素ＰＲ３１に書き込まれる。

第２期間Ｐ２２においては、出力端子Video（１）とソース配線Ｓ３とが電気的に接続され、出力端子Video（２）とソース配線Ｓ４とが電気的に接続される。出力端子Video（１）から出力された映像信号Ｇ２１は、ソース配線Ｓ３を介して副画素ＰＧ２１に書き込まれる。出力端子Video（２）から出力された映像信号Ｂ３１は、ソース配線Ｓ４を介して副画素ＰＢ３１に書き込まれる。

第３期間Ｐ２３においては、出力端子Video（１）から出力された映像信号Ｇ１１は、ソース配線Ｓ１を介して副画素ＰＧ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｂ２１は、ソース配線Ｓ２を介して副画素ＰＢ２１に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ４１は、ソース配線Ｓ５を介して副画素ＰＢ４１に書き込まれる。

第４期間Ｐ２４においては、出力端子Video（１）から出力された映像信号Ｒ２１は、ソース配線Ｓ３を介して副画素ＰＲ２１に書き込まれる。出力端子Video（２）から出力された映像信号Ｇ３１は、ソース配線Ｓ４を介して副画素ＰＧ３１に書き込まれる。

このような構成例においても、１つの主画素あたり１．５本のソース配線が割り当てられることになるため、表示領域に配置すべき主画素の数が増加したとしても、ソース配線の本数の増加を抑制することが可能となり、消費電力を低減することが可能となる。また、カラム反転駆動が適用されるため、ライン反転駆動を適用した場合と比較して、消費電力を低減することが可能となる。

図１２は、表示領域における他の画素レイアウトと、各画素に書き込まれた映像信号の極性との関係を概略的に示す図である。

（Ａ）に示した画素レイアウトにおいて、主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＷ１１、副画素ＰＧ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＲ２１、副画素ＰＢ２１、副画素ＰＷ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。第２方向Ｄ２に並んだ２つの主画素は、一組の単位画素として機能し、各々の主画素から間引かれた色の副画素を共用する。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、緑色の副画素ＰＧ１１と、赤色の副画素ＰＲ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。
主画素ＰＸ２１において、副画素ＰＲ２１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。図示した例では、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＢ１１と副画素ＰＷ１１とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ２１を構成する副画素ＰＲ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ２１を構成する副画素ＰＢ２１と副画素ＰＷ２１とで共用される。

第２方向Ｄ２に並んだ副画素からなる画素ラインのうち、奇数番目の画素ラインは１番目の画素ラインと同様に構成され、偶数番目の画素ラインは２番目の画素ラインと同様に構成される。図示した１フレーム期間において、ソース配線Ｓ１、Ｓ３…には正極性の映像信号（＋）が供給され、ソース配線Ｓ２、Ｓ４…には負極性の映像信号（−）が供給される。図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、赤色及び緑色の映像信号の平均化処理がそれぞれ行われる。

（Ｂ）に示した画素レイアウトにおいては、主画素ＰＸ１１は、副画素ＰＲ１１、副画素ＰＧ１１、副画素ＰＷ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＲ２１、副画素ＰＧ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、白色の副画素ＰＷ１１と、青色の副画素ＰＢ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。
主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。図示した例では、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＲ１１と副画素ＰＧ１１とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＷ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ２１を構成する副画素ＰＲ２１と副画素ＰＧ２１とで共用される。
図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、白色及び青色の映像信号の平均化処理がそれぞれ行われる。

（Ｃ）に示した画素レイアウトにおいては、主画素ＰＸ１１は、副画素ＰＷ１１、副画素ＰＧ１１、副画素ＰＲ１１を含んでいる。主画素ＰＸ２１は、副画素ＰＢ２１、副画素ＰＷ２１、副画素ＰＧ２１を含んでいる。なお、主画素ＰＸ１２及びＰＸ１３についても主画素ＰＸ１１と同様に構成され、主画素ＰＸ２２及びＰＸ２３についても主画素ＰＸ２１と同様に構成されている。図示した例では、主画素ＰＸ１１及び主画素ＰＸ２１によって構成された単位画素においては、赤色の副画素ＰＲ１１と、青色の副画素ＰＢ２１とを共用している。

主画素ＰＸ１１において、副画素ＰＷ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ１と電気的に接続されている。副画素ＰＲ１１は、ゲート配線Ｇ１及びソース配線Ｓ２と電気的に接続されている。
主画素ＰＸ２１において、副画素ＰＢ２１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ２１は、ゲート配線Ｇ１及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ２１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。図示した例では、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＷ１１と副画素ＰＧ１１とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＲ１１と、主画素ＰＸ２１を構成する副画素ＰＢ２１とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ２１を構成する副画素ＰＷ２１と副画素ＰＧ２１とで共用される。
図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、赤色及び青色の映像信号の平均化処理がそれぞれ行われる。

これらの（Ａ）乃至（Ｃ）に示した各構成例においても、上記の構成例と同様の効果が得られる。

次に、更なる他の構成例について以下に説明する。なお、以下の構成例では、上記の構成例と比較して、第１方向Ｄ１及び第２方向Ｄ２が相違しており、第１方向Ｄ１はソース配線Ｓ１乃至Ｓ６が並ぶ方向に相当し、第２方向Ｄ２はゲート配線Ｇ１乃至Ｇ５が並ぶ方向に相当する。また、各副画素は、第２方向Ｄ２に延出した縦長形状を有している。

図１３は、表示領域における他の画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。

主画素ＰＸ１１は、副画素（第１副画素）ＰＢ１１、副画素（第２副画素）ＰＲ１１、副画素（第３副画素）ＰＧ１１を含んでいる。副画素ＰＲ１１は、副画素ＰＢ１１の第１方向Ｄ１に並んでいる。副画素ＰＧ１１は、副画素ＰＢ１１の第２方向Ｄ２に並んでいる。副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＲ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。

主画素ＰＸ１２は、副画素（第４副画素）ＰＢ１２、副画素（第５副画素）ＰＲ１２、副画素（第６副画素）ＰＧ１２を含んでいる。副画素ＰＢ１２は、副画素ＰＧ１１の第１方向Ｄ１に並んでいる。副画素ＰＲ１２は、副画素ＰＧ１１の第２方向Ｄ２に並んでいる。副画素ＰＧ１２は、副画素ＰＲ１２の第１方向Ｄ１に並んでいる。副画素ＰＢ１２は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ１２は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されている。副画素ＰＧ１２は、ゲート配線Ｇ４及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ１３は、副画素ＰＢ１３、副画素ＰＲ１３、副画素ＰＧ１３を含んでいる。副画素ＰＲ１３は、副画素ＰＢ１３の第１方向Ｄ１に並んでいる。副画素ＰＧ１３は、副画素ＰＢ１３の第２方向Ｄ２に並んでいる。副画素ＰＢ１３は、ゲート配線Ｇ４及びソース配線Ｓ２と電気的に接続されている。副画素ＰＲ１３は、ゲート配線Ｇ５及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１３は、ゲート配線Ｇ５及びソース配線Ｓ１と電気的に接続されている。

なお、主画素ＰＸ２１、ＰＸ２２、ＰＸ２３は、それぞれ上記の主画素ＰＸ１１、ＰＸ１２、ＰＸ１３と同様に構成されている。
図示した例において、第２方向Ｄ２に並んだ２つの主画素ＰＸ１１及びＰＸ１２に着目すると、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＢ１１と、主画素ＰＸ１２を構成する副画素ＰＲ１２とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ１２を構成する副画素ＰＢ１２とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＲ１１と、主画素ＰＸ１２を構成する副画素ＰＧ１２とで共用される。

出力端子Video（１）はソース配線Ｓ１及びＳ３と電気的に接続され、出力端子Video（２）はソース配線Ｓ２及びＳ４と電気的に接続され、出力端子Video（３）はソース配線Ｓ５と電気的に接続され、出力端子Video（４）はソース配線Ｓ６と電気的に接続されている。ソース配線Ｓ１と出力端子Video（１）との間、ソース配線Ｓ２と出力端子Video（２）との間、ソース配線Ｓ５と出力端子Video（３）との間、及び、ソース配線Ｓ６と出力端子Video（４）との間には、スイッチＳＷＡが介在している。ソース配線Ｓ３と出力端子Video（１）との間、及び、ソース配線Ｓ４と出力端子Video（２）との間には、スイッチＳＷＢが介在している。

本構成においては、カラム反転駆動が適用され、図示した例では、ある１フレーム期間において、奇数番目のソース配線Ｓ１、Ｓ３、Ｓ５に出力される映像信号の極性は正（＋）であり、偶数番目のソース配線Ｓ２、Ｓ４、Ｓ６に出力される映像信号の極性は負（−）である。一方で、本構成においては、ライン反転駆動と同等の極性分布が得られ、図示した１フレーム期間において、奇数番目の画素ラインの副画素に書き込まれた映像信号の極性は正（＋）であり、偶数番目の画素ラインの副画素に書き込まれた映像信号の極性は負（−）である。

このような構成例においては、１つの主画素あたり２本のソース配線が割り当てられることになるため、表示領域に配置すべき主画素の数が増加したとしても、ソース配線の本数の増加を抑制することが可能となり、消費電力を低減することが可能となる。また、カラム反転駆動が適用されるため、ライン反転駆動を適用した場合と比較して、消費電力を低減することが可能となる。

図１４は、表示領域における他の画素レイアウトの一例、及び、各画素に映像信号を書き込むための構成を概略的に示す図である。

主画素ＰＸ１１は、副画素ＰＢ１１、副画素ＰＷ１１、副画素ＰＧ１１を含んでいる。副画素ＰＷ１１は、副画素ＰＢ１１の第１方向Ｄ１に並んでいる。副画素ＰＧ１１は、副画素ＰＢ１１の第２方向Ｄ２に並んでいる。副画素ＰＢ１１は、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１１は、ゲート配線Ｇ２及びソース配線Ｓ３と電気的に接続されている。副画素ＰＧ１１は、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。

主画素ＰＸ１２は、副画素ＰＲ１２、副画素ＰＢ１２、副画素ＰＷ１２を含んでいる。副画素ＰＲ１２は、副画素ＰＧ１１の第１方向Ｄ１に並んでいる。副画素ＰＢ１２は、副画素ＰＧ１１の第２方向Ｄ２に並んでいる。副画素ＰＷ１２は、副画素ＰＢ１２の第１方向Ｄ１に並んでいる。副画素ＰＲ１２は、ゲート配線Ｇ３及びソース配線Ｓ２と電気的に接続されている。副画素ＰＢ１２は、ゲート配線Ｇ３及びソース配線Ｓ１と電気的に接続されている。副画素ＰＷ１２は、ゲート配線Ｇ４及びソース配線Ｓ３と電気的に接続されている。

主画素ＰＸ１３は、副画素ＰＢ１３、副画素ＰＷ１３、副画素ＰＧ１３を含んでいる。副画素ＰＷ１３は、副画素ＰＢ１３の第１方向Ｄ１に並んでいる。副画素ＰＧ１３は、副画素ＰＢ１３の第２方向Ｄ２に並んでいる。副画素ＰＢ１３は、ゲート配線Ｇ４及びソース配線Ｓ２と電気的に接続されている。副画素ＰＷ１３は、ゲート配線Ｇ５及びソース配線Ｓ２と電気的に接続されている。副画素ＰＧ１３は、ゲート配線Ｇ５及びソース配線Ｓ１と電気的に接続されている。

なお、主画素ＰＸ２１乃至ＰＸ２３、及び、主画素ＰＸ３１乃至ＰＸ３３は、それぞれ上記の主画素ＰＸ１１乃至ＰＸ１３と同様に構成されている。
図示した例において、第２方向Ｄ２に並んだ２つの主画素ＰＸ１１及びＰＸ１２に着目すると、ソース配線Ｓ１は、主画素ＰＸ１１を構成する副画素ＰＢ１１と、主画素ＰＸ１２を構成する副画素ＰＢ１２とで共用される。また、ソース配線Ｓ２は、主画素ＰＸ１１を構成する副画素ＰＧ１１と、主画素ＰＸ１２を構成する副画素ＰＲ１２とで共用される。また、ソース配線Ｓ３は、主画素ＰＸ１１を構成する副画素ＰＷ１１と、主画素ＰＸ１２を構成する副画素ＰＷ１２とで共用される。

出力端子Video（１）はソース配線Ｓ１及びＳ３と電気的に接続され、出力端子Video（２）はソース配線Ｓ２及びＳ４と電気的に接続され、出力端子Video（３）はソース配線Ｓ５及びＳ７と電気的に接続され、出力端子Video（４）はソース配線Ｓ６及びＳ８と電気的に接続されている。ソース配線Ｓ１と出力端子Video（１）との間、ソース配線Ｓ２と出力端子Video（２）との間、ソース配線Ｓ５と出力端子Video（３）との間、及び、ソース配線Ｓ６と出力端子Video（４）との間には、スイッチＳＷＡが介在している。ソース配線Ｓ３と出力端子Video（１）との間、ソース配線Ｓ４と出力端子Video（２）との間、ソース配線Ｓ７と出力端子Video（３）との間、及び、ソース配線Ｓ８と出力端子Video（４）との間には、スイッチＳＷＢが介在している。

本構成においては、カラム反転駆動が適用され、図示した例では、ある１フレーム期間において、奇数番目のソース配線Ｓ１、Ｓ３、Ｓ５、Ｓ７に出力される映像信号の極性は正（＋）であり、偶数番目のソース配線Ｓ２、Ｓ４、Ｓ６、Ｓ８に出力される映像信号の極性は負（−）である。一方で、本構成においては、ライン反転駆動と同等の極性分布が得られ、図示した１フレーム期間において、奇数番目の画素ラインの副画素に書き込まれた映像信号の極性は正（＋）であり、偶数番目の画素ラインの副画素に書き込まれた映像信号の極性は負（−）である。

第２方向Ｄ２に並んだ２つの主画素は、一組の単位画素として機能し、各々の主画素から間引かれた色の副画素を共用する。図示した例では、主画素ＰＸ１１及び主画素ＰＸ１２によって構成された単位画素においては、緑色の副画素ＰＧ１１と、赤色の副画素ＰＲ１２とを共用している。図示したような構成では、ペアリング相手の主画素ＰＸ１１及び主画素ＰＸ２１において、赤色及び緑色の映像信号の平均化処理がそれぞれ行われる。

図１５は、図１４に示した画素レイアウトの各副画素に映像信号を書き込むタイミングの一例を示す図である。

ゲート配線Ｇ２が選択された水平走査期間１Ｈ（Ｇ２）は、第１期間Ｐ３１と、この第１期間Ｐ３１に続く第２期間Ｐ３２とを有している。ゲート配線Ｇ３が選択された水平走査期間１Ｈ（Ｇ３）は、第３期間Ｐ３３と、この第３期間Ｐ３３に続く第４期間Ｐ３４とを有している。

第１期間Ｐ３１において、出力端子Video（１）から出力されたダミーの映像信号ｄｍｙは、ソース配線Ｓ１に出力される。出力端子Video（２）から出力された映像信号Ｇ１１は、ソース配線Ｓ２を介して副画素ＰＧ１１に書き込まれる。出力端子Video（３）から出力された映像信号Ｗ２１は、ソース配線Ｓ５を介して副画素ＰＷ２１に書き込まれる。出力端子Video（４）から出力された映像信号Ｇ３１は、ソース配線Ｓ６を介して副画素ＰＧ３１に書き込まれる。

第２期間Ｐ３２において、出力端子Video（１）から出力された映像信号Ｗ１１は、ソース配線Ｓ３を介して副画素ＰＷ１１に書き込まれる。出力端子Video（２）から出力された映像信号Ｇ２２は、ソース配線Ｓ４を介して副画素ＰＧ２２に書き込まれる。出力端子Video（３）から出力された映像信号Ｗ３１は、ソース配線Ｓ７を介して副画素ＰＷ３１に書き込まれる。出力端子Video（４）から出力された映像信号Ｇ４２は、ソース配線Ｓ８を介して副画素ＰＧ４２に書き込まれる。

第３期間Ｐ３３において、出力端子Video（１）から出力された映像信号Ｂ１２は、ソース配線Ｓ１を介して副画素ＰＢ１２に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ１２は、ソース配線Ｓ２を介して副画素ＰＲ１２に書き込まれる。出力端子Video（３）から出力された映像信号Ｂ３２は、ソース配線Ｓ５を介して副画素ＰＢ３２に書き込まれる。出力端子Video（４）から出力された映像信号Ｒ３２は、ソース配線Ｓ６を介して副画素ＰＲ３２に書き込まれる。

第４期間Ｐ３４においては、出力端子Video（１）から出力された映像信号Ｂ２２は、ソース配線Ｓ３を介して副画素ＰＢ２２に書き込まれる。出力端子Video（２）から出力された映像信号Ｒ２１は、ソース配線Ｓ４を介して副画素ＰＲ２１に書き込まれる。
出力端子Video（３）から出力された映像信号Ｂ４２は、ソース配線Ｓ７を介して副画素ＰＢ４２に書き込まれる。

このような構成例においても、図１３に示した例と同様の効果が得られる。

次に、反射型の液晶表示パネルＰＮＬにおいて、第１配向膜ＡＬ１の配向処理方向ＡＰ１及び第２配向膜ＡＬ２の配向処理方向ＡＰ２の最適化の一例について説明する。

図１６は、第１配向膜ＡＬ１の配向処理方向ＡＰ１と第２配向膜ＡＬ２の配向処理方向ＡＰ２と関係を説明するための図である。ここでは、表示装置ＤＳＰの短辺方向を第１方向Ｄ１とし、表示装置ＤＳＰの長辺方向を第２方向Ｄ２とし、第１方向Ｄ１及び第２方向Ｄ２は互いに直交しているものとする。第１方向Ｄ１と配向処理方向ＡＰ１との時計回りのなす角度をθとし、配向処理方向ＡＰ１と配向処理方向ＡＰ２とで規定される液晶分子のツイスト角をθｔとする。駆動ＩＣチップＩＣは、第２方向Ｄ２の負の側に位置するものとする。表示装置ＤＳＰにおいては、主画素ＰＸ１と主画素ＰＸ２とが第１方向Ｄ１に並び、主画素ＰＸ１の極性が主画素ＰＸ２の極性とは逆極性となる場合を想定する。なお、主画素ＰＸ１及び主画素ＰＸ２は、いずれも第１方向Ｄ１に並んだ副画素ＰＲ、ＰＧ、ＰＢを含んでいる。

このような表示装置ＤＳＰにおいて、以下の実験を行った。すなわち、光源ＬＳは図示した第２方向Ｄ２の正の方向に固定し、受光部ＲＥは図示した第２方向Ｄ２の負の方向に固定し、第１方向Ｄ１及び第２方向Ｄ２で規定されるＸ−Ｙ平面内で表示装置ＤＳＰを時計回りに回転させたときの反射率及びコントラスト比を測定した。なお、ツイスト角θｔは７０°とし、なす角度θは表示装置ＤＳＰを回転させたときの回転角に相当する。反射率及びコントラスト比の測定は、なす角度（あるいは回転角）が０°から３６０°までの範囲で行った。

図１７は、実験結果を示す図であり、図中の（Ａ）は回転角θに対する反射率（％）の測定結果を示し、図中の（Ｂ）は回転角θに対するコントラスト比の測定結果を示す。図示したように、高反射率が得られる回転角と、高コントラスト比が得られる回転角とは必ずしも一致しない。図示した実験結果に基づき、回転角θが１５０°より大きく１８０°より小さいときに反射率及びコントラスト比といった光学特性が良好となることが確認された。ここでは、光学特性を最適化するための条件の一つとして、回転角θは１５８．５°に設定した。一方で、この実験では、第１方向Ｄ１に隣り合う主画素の極性が異なるカラム反転駆動が適用されている。回転角θを６８．５°に設定した場合には、ディスクリネーションに起因した表示不良は確認されなかったが、回転角θを１５８．５°に設定した場合には、ディスクリネーションに起因した表示不良が確認された。つまり、反射率及びコントラスト比といった光学特性を最適化するための回転角θと、ディスクリネーションを抑制するための回転角θとが一致しない。

そこで、本実施形態においては、光学特性を最適化するための回転角θ（＝１５８．５°）に設定しながら、ディスクリネーションを抑制する手法について検討する。ディスクリネーションは、第１方向Ｄ１に隣り合う副画素間で極性が異なる場合に発生しうる。このため、第１方向Ｄ１に並んだ副画素の極性が同一となるライン反転駆動を適用することで、ディスクリネーションを抑制することが可能となる。しかしながら、ライン反転駆動では、カラム反転駆動と比較して消費電力が高くなるという課題がある。上記の通り、本実施形態では、図３、図７、図１３、図１４などに代表される画素レイアウトを採用し、実質的にカラム反転駆動を適用しながら、画素ラインを構成する各副画素の極性を揃える擬似ライン反転駆動を適用している。これにより、一画素ラインを構成する副画素の極性が全て同一となるため、隣り合う副画素間での不所望な横電界が抑制され、ディスクリネーションを抑制することが可能となる。つまり、光学特性が最適化されるとともにディスクリネーションが抑制されることによって表示品位を改善することが可能となる。加えて、カラム反転駆動を適用したことにより、省電力化が可能となる。

図１８は、液晶表示装置ＤＳＰの他の構成を概略的に示す斜視図である。

液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。

バックライトユニットＢＬは、液晶表示パネルＰＮＬの背面側に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。

液晶表示パネルＰＮＬは、バックライトユニットＢＬからの光を各主画素ＰＸで選択的に透過させることで画像を表示する透過表示機能を備えた透過型、もしくは、透過表示機能及び反射表示機能を備えた半透過型である。各主画素ＰＸに含まれる副画素のレイアウトについては、上記のいずれの例も適用可能である。

以上説明したように、本実施形態によれば、表示品位を改善するとともに省電力化が可能な表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…液晶表示装置
ＰＮＬ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＣ…液晶層
ＣＥ…共通電極 ＰＥ…画素電極 ＳＷ…スイッチング素子
ＰＸ…主画素 ＰＲ、ＰＧ、ＰＢ…副画素

Claims (10)

1. 第１副画素、前記第１副画素の第１方向に並んだ第２副画素、及び、前記第１副画素の第２方向に並んだ第３副画素を含む第１主画素と、
   前記第３副画素の第１方向に並んだ第４副画素、前記第３副画素の第２方向に並んだ第５副画素、及び、前記第５副画素の第１方向に並んだ第６副画素を含む第２主画素と、
   複数のゲート配線を含むゲート配線群と、
   複数のソース配線を含むソース配線群と、
   前記第１及び第２主画素の各副画素に書き込む映像信号を生成し、前記ソース配線を介して各副画素に映像信号を供給する表示駆動部と、を備え、
   前記第１乃至第３副画素のうちのいずれか１つと、前記第４乃至第６副画素のいずれか１つは、同一の前記ソース配線を共用する、表示装置。
2. 前記ソース配線群は、第１乃至第４ソース配線を含み、
   前記表示駆動部は、映像信号を出力する信号処理部と、前記信号処理部から出力された一部の映像信号を一時的に記憶するラインバッファと、前記信号処理部及び前記ラインバッファと電気的に接続された第１出力端子及び第２出力端子と、前記第１ソース配線と前記第１出力端子との間及び前記第２ソース配線と前記第２出力端子との間に介在する第１スイッチと、前記第３ソース配線と前記第１出力端子との間及び前記第４ソース配線と前記第２出力端子との間に介在する第２スイッチと、を備え、一水平走査期間の異なる期間で前記第１スイッチ及び前記第２スイッチをそれぞれ導通状態とし、前記ラインバッファに記憶された映像信号または前記信号処理部から直接出力された映像信号を前記第１乃至第４ソース配線にそれぞれ出力する、請求項１に記載の表示装置。
3. 前記第１乃至第６副画素は、第２方向に延出した形状を有する、請求項１に記載の表示装置。
4. 前記ゲート配線群は第１方向に順に並んだ第１乃至第３ゲート配線を含み、前記ソース配線群は第２方向に順に並んだ第１乃至第４ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第３副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、前記第４副画素は前記第３ゲート配線及び前記第２ソース配線と電気的に接続され、前記第５副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第６副画素は前記第２ゲート配線及び前記第４ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２及び第４ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性である、請求項３に記載の表示装置。
5. 前記ゲート配線群は第１方向に順に並んだ第１乃至第２ゲート配線を含み、前記ソース配線群は第２方向に順に並んだ第１乃至第３ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第２ゲート配線及び前記第１ソース配線と電気的に接続され、前記第３副画素は前記第１ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第５副画素は前記第１ゲート配線及び前記第３ソース配線と電気的に接続され、前記第６副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性である、請求項３に記載の表示装置。
6. 前記ゲート配線群は第２方向に順に並んだ第１乃至第４ゲート配線を含み、前記ソース配線群は第１方向に順に並んだ第１乃至第３ソース配線を含み、
   前記第１副画素は前記第１ゲート配線及び前記第１ソース配線と電気的に接続され、前記第２副画素は前記第２ゲート配線及び前記第３ソース配線と電気的に接続され、前記第３副画素は前記第２ゲート配線及び前記第２ソース配線と電気的に接続され、前記第４副画素は前記第３ゲート配線及び前記第２ソース配線と電気的に接続され、前記第５副画素は前記第３ゲート配線及び前記第１ソース配線と電気的に接続され、前記第６副画素は前記第４ゲート配線及び前記第３ソース配線と電気的に接続され、
   前記第１及び第３ソース配線にそれぞれ供給される映像信号の極性は第１極性であり、前記第２ソース配線に供給される映像信号の極性は第１極性とは逆の第２極性である、請求項３に記載の表示装置。
7. 前記第１及び第４副画素は第１色を表示し、前記第２及び第５副画素は第１色とは異なる第２色を表示し、前記第３及び第６副画素は第１及び第２色とは異なる第３色を表示する、請求項４乃至６のいずれか１項に記載の表示装置。
8. 前記第１及び第５副画素は第１色を表示し、前記第２及び第６副画素は第１色とは異なる第２色を表示し、前記第３副画素は第１及び第２色とは異なる第３色を表示し、前記第４副画素は第１乃至第３色とは異なる第４色を表示する、請求項４乃至６のいずれか１項に記載の表示装置。
9. 前記表示駆動部は、前記第１主画素の第３色用の映像信号と、前記第２主画素の第３色用の映像信号とを平均化処理して補正映像信号を生成する、請求項８に記載の表示装置。
10. 前記副画素の各々は、反射電極を含む、請求項１乃至９のいずれか１項に記載の表示装置。

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