JP2019165090A - 半導体装置の製造方法および半導体製造装置 - Google Patents

半導体装置の製造方法および半導体製造装置 Download PDF

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Abstract

【課題】基板上の膜の膜厚を好適に調整可能な半導体装置の製造方法および半導体製造装置を提供する。【解決手段】一の実施形態によれば、半導体装置の製造方法は、第１基板上に第１膜を形成することを含む。前記方法はさらに、前記第１膜の一部を第１ガスのプラズマにより処理する複数回の第１処理と、前記第１膜の前記一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行することで、前記第１膜の膜厚を低減することを含む。【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法および半導体製造装置に関する。
基板上に膜を形成した後に、膜の一部を除去して膜を薄くしたい場合がある。例えば、基板上の積層体の側面に側壁膜を形成した後に、側壁膜の一部を除去して側壁膜の膜厚を低減することが考えられる。この場合、例えば膜厚を高精度に微小量だけ低減したいときに、このような膜厚の低減をどのように実現するかが問題となる。
特開２０１７−２８００１号公報
篠田和典ら「表面反応層の生成と熱離脱を用いたＴｉＮの原子層レベルエッチング」第７７回応用物理学会秋季学術講演会、講演予稿集、２０１６
基板上の膜の膜厚を好適に調整可能な半導体装置の製造方法および半導体製造装置を提供する。
一の実施形態によれば、半導体装置の製造方法は、第１基板上に第１膜を形成することを含む。前記方法はさらに、前記第１膜の一部を第１ガスのプラズマにより処理する複数回の第１処理と、前記第１膜の前記一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行することで、前記第１膜の膜厚を低減することを含む。
第１実施形態の半導体装置の構造を示す斜視図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。 第１実施形態の半導体装置の製造方法の利点について説明するためのグラフである。 第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。 第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。 第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。 第２実施形態の半導体製造装置の構成を示すブロック図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す斜視図である。図１の半導体装置は、ＲｅＲＡＭ（Resistive Random Access Memory）である。
図１の半導体装置は、複数のグローバルビット線１を備えている。これらのグローバルビット線１は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。前者の場合には、グローバルビット線１間に素子分離絶縁膜が形成される。
図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。グローバルビット線１は、Ｘ方向に延びており、Ｙ方向に互いに隣接している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱うが、−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
各グローバルビット線１上には、複数の半導体部材２が形成されている。これらの半導体部材２は、Ｘ方向およびＹ方向に沿ってマトリクス状に配列されている。符号Ｅａ、Ｅｂはそれぞれ、各半導体部材２の下端と上端とを示している。各半導体部材２の下端Ｅａは、１本のグローバルビット線１に電気的に接続されている。
各半導体部材２は、１本のグローバルビット線１上に形成されたｎ型部分２ａと、ｎ型部分２ａ上に形成されたｐ型部分２ｂと、ｐ型部分２ｂ上に形成されたｎ型部分２ｃとを含んでいる。ｎ型部分２ａ、ｐ型部分２ｂ、およびｎ型部分２ｃは、例えばポリシリコン層により形成されている。本実施形態では、ｎ型部分２ａ、２ｃをｐ型部分に置き換え、ｐ型部分２ｂをｎ型部分に置き換えてもよい。
図１の半導体装置はさらに、半導体部材２間をＹ方向に延びる複数のゲート電極３を備えている。これらのゲート電極３は例えば、ポリシリコン層により形成されている。各ゲート電極３は、ｎ型部分２ａの上部と、ｐ型部分２ｂの全体と、ｎ型部分２ｃの下部の＋Ｘ方向側面または−Ｘ方向側面に、ゲート絶縁膜４を介して設けられている。
各半導体部材２の＋Ｘ方向側面および−Ｘ方向側面には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４は、例えばシリコン酸化膜である。１つの半導体部材２と、１対のゲート電極３と、これらの間のゲート絶縁膜４は、符号Ｔｒで示すように、ｎチャネル型のＴＦＴ（Thin Film Transistor）を構成している。このＴＦＴは、電流の導通と遮断を切り替えるスイッチング素子である。
各半導体部材２上には、Ｚ方向に延びるピラー形状を有する１本のローカルビット線５が形成されている。ローカルビット線５は例えば、チタン窒化膜（ＴｉＮ）により形成されている。符号Ｅｃ、Ｅｄはそれぞれ、各ローカルビット線５の下端および上端を示している。各ローカルビット線５の下端Ｅｃは、１つの半導体部材２の上端Ｅｂに電気的に接続されている。
各ローカルビット線５の＋Ｘ方向側面および−Ｘ方向側面には、抵抗変化膜６が形成されている。抵抗変化膜６は、供給された電圧または電流に応じて抵抗状態が変化する膜である。抵抗変化膜６の材料や形状の詳細については、後述する。
図１の半導体装置はさらに、ローカルビット線５間をＹ方向に延びる複数のワード線７を備えている。Ｘ方向に隣接するローカルビット線５間には、Ｚ方向に互いに隣接する複数のワード線７が配置されている。ワード線７は例えば、チタン窒化膜により形成されている。抵抗変化膜６は、ローカルビット線５とワード線７との間に形成されている。
図２は、第１実施形態の半導体装置の構造を示す断面図である。
図２は、基板８と、基板８の上方に交互に積層された複数の層間絶縁膜９および複数のワード線７の一部と、層間絶縁膜９およびワード線７の側面に抵抗変化膜６を介して配置されたローカルビット線５とを示している。図２には、例として、複数の層間絶縁膜９のうちの２層と、複数のワード線７のうちの１本が示されている。図２は、１本のローカルビット線５と１本のワード線７との交差部分に形成された１個のメモリセル（ＲｅＲＡＭセル）の断面を示している。
基板８は例えば、シリコン基板などの半導体基板である。層間絶縁膜９は例えば、シリコン酸化膜（ＳｉＯ２）である。ワード線７は例えば、チタン窒化膜である。抵抗変化膜６は、ワード線７とローカルビット線５との間に順に設けられたスイッチング層１１と、第１バリア層１２と、第２バリア層１３と、第３バリア層１４とを含んでいる。基板８、スイッチング層１１、層間絶縁膜９、およびワード線７はそれぞれ、第１基板、第１膜、第２膜、および第３膜の例である。
スイッチング層１１は、ワード線７と共に層間絶縁膜９間に形成されている。本実施形態のスイッチング層１１は、導電性が比較的高く、バンドギャップが比較的狭い材料で形成されている。スイッチング層１１は例えば、チタン酸化膜（ＴｉＯＸ）などの金属酸化膜である。本実施形態のスイッチング層１１は、ワード線７ごとに分断されている。
第１から第３バリア層１２〜１４は、層間絶縁膜９およびワード線７の側面にスイッチング層１１を介して順に形成されている。本実施形態の第１および第３バリア層１２、１４は、スイッチング層１１の材料に比べ、導電性が低く、バンドギャップが広い材料で形成されている。第１バリア層１２は例えば、アルミニウム酸化膜（ＡｌＯＸ）などの金属酸化膜である。第２バリア層１３は例えば、アモルファスシリコン層（ａ−Ｓｉ）などの半導体層である。第３バリア層１４は例えば、シリコン酸化膜（ＳｉＯ２）などの非金属酸化膜である。本実施形態の第１から第３バリア層１２〜１４は、ワード線７ごとに分断されていない。
抵抗変化膜６に電圧を印加すると、第１から第３バリア層１２〜１４からスイッチング層１１に酸素イオンが導入される。その結果、抵抗変化膜６のバンド構造が変化して、抵抗変化膜６の抵抗状態が変化する。抵抗状態が主に変化する領域は、スイッチング層１１内における第１バリア層１２の近傍に位置していると推定される。
図３は、第１実施形態の半導体装置の構造を示す別の断面図である。
図３は、図２と同じ断面をより広範囲に示している。図３は、説明の便宜上、複数の穴Ｈ１が残存している完成前の半導体装置を示している。ローカルビット線５は、これらの穴Ｈ１内に形成されることになる。
図３は、複数の層間絶縁膜９と複数のワード線７とを交互に含む複数（ここでは３つ）の積層体を示している。本実施形態では、互いに隣接する積層体の間に複数の穴Ｈ１が形成され、これらの穴Ｈ１同士は複数の絶縁膜（図示せず）により分離される。抵抗変化膜６は、各穴Ｈ１内において、積層体の＋Ｘ方向側面および−Ｘ方向側面と、絶縁膜の＋Ｙ方向側面および−Ｙ方向側面とに形成されており、環状の平面形状を有している。
抵抗変化膜６が厚くなると、穴Ｈ１が小さくなり、穴Ｈ１内にローカルビット線５を形成しにくくなる。しかしながら、本実施形態のスイッチング層１１は、ワード線７と共に層間絶縁膜９間に形成されているため、ローカルビット線５を形成する際の穴Ｈ１のサイズは、第１から第３バリア層１２〜１４には依存するが、スイッチング層１１にはほぼ依存しない。これにより、穴Ｈ１内にローカルビット線５を形成しやすくなる。また、スイッチング層１１がワード線７ごとに分断されるため、スイッチング層１１に起因するワード線７同士のリーク電流を抑制することが可能となる。
しかしながら、このような形状のスイッチング層１１をどのような方法で形成するかが問題となる。以下、このような方法の例について説明する。
図４〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。以下の説明では、ワード線７を「配線材層７」とも表記する。
まず、基板８上に、複数の層間絶縁膜９と複数の配線材層７とを交互に形成する（図４(ａ)）。次に、リソグラフィおよびエッチングにより、これらの層間絶縁膜９および配線材層７を貫通する穴Ｈ１を形成する（図４(ｂ)）。この穴Ｈ１は、図３の穴Ｈ１と同じものである。穴Ｈ１は、第１凹部の例である。
次に、選択的エッチングにより、穴Ｈ１内において各配線材層７の側面に窪みＨ２を形成する（図４(ｃ)）。窪みＨ２は、第２凹部の例である。次に、穴Ｈ１内において層間絶縁膜９の側面と配線材層７の側面とにスイッチング層１１を形成する（図５(ａ)）。これにより、スイッチング層１１が窪みＨ２内と窪みＨ２外とに形成される。
次に、スイッチング層１１の一部を第１ガスのプラズマにより処理する複数回の第１処理と、スイッチング層１１の当該一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行する。これにより、スイッチング層１１の膜厚が低減され、より詳細には、窪みＨ２外のスイッチング層１１が除去される。
図５(ｂ)と図６(ａ)の工程は第１処理に相当し、図５(ｃ)と図６(ｂ)の工程は第２処理に相当する。本実施形態では、２回の第１処理と２回の第２処理が実行されるが、３回以上の第１処理と３回以上の第２処理を実行してもよい。以下、第１処理と第２処理とを繰り返す回数を「サイクル数」と呼ぶ。
本実施形態の第１処理では、スイッチング層１１の一部を第１ガスのプラズマにより変質させる。また、本実施形態の第２処理では、スイッチング層１１の当該一部を第２ガスのプラズマによりアッシングする。第１処理と第２処理は、同じプラズマ処理チャンバ内で実行される。以下、第１および第２処理の詳細を説明する。
図５(ｂ)の第１処理では、基板８を収容したチャンバ内に第１ガスを供給し、基板８を加熱する。本実施形態の第１ガスは、ＣＹＨＡＦＺガスである。なお、Ｙは１以上の整数、Ａは０以上の整数、Ｚは１以上の整数であり、Ｚ≦２Ｙの関係を満たし、Ｃは炭素、Ｈは水素、Ｆはフッ素を表す。第１ガスは、２種類以上のＣＹＨＡＦＺガスを含んでいてもよいし、ＣＹＨＡＦＺガスとその他のガスとを含んでいてもよい。本工程では、第１ガスとしてＣ４Ｆ８ガスを使用する。
その後、基板８の温度が所定の温度（例えば６０℃）に到達し、チャンバ内の圧力が所定の圧力（例えば１０ｍＴ）に到達したら、チャンバ内の上部電極と下部電極との間に高周波電力を印加する。その結果、上部電極と下部電極との間で第１ガスのプラズマが生成される。
チャンバ内で第１ガスのプラズマが生成されると、このプラズマにより、炭素とフッ素を含有する有機膜１５がスイッチング層１１の側面に形成される（図５(ｂ)）。また、スイッチング層１１の一部が変質し、スイッチング層１１内に変質層（反応層）１１ｂが形成される。変質層１１ｂは、スイッチング層１１と有機膜１５との界面に形成される。スイッチング層１１の残りの部分は変質せず、非変質層（非反応層）１１ａにとどまる。本実施形態では、変質層１１ｂが所望の膜厚になるまで高周波電力を印加し続け、その後に高周波電力の印加を停止する。その結果、プラズマ放電が終了し、図５(ｂ)の第１処理が終了する。
図５(ｃ)の第２処理では、基板８を収容したチャンバ内に第２ガスを供給する。本実施形態の第２ガスは、Ｏ２ガス、ＣＯガス、ＣＯ２ガス、ＣＯＳガス、Ｈ２Ｏガス、Ｈ２ガス、Ｎ２Ｏガス、またはＮ２ガスである。Ｏは酸素、Ｃは炭素、Ｓは硫黄、Ｈは水素、Ｎは窒素を表す。第２ガスは、これらのガスの１種類のみを含んでいてもよいし、これらのガスの２種類以上を含んでいてもよい。本工程では、第２ガスとしてＯ２ガスを使用する。
その後、チャンバ内の圧力が所定の圧力（例えば１００ｍＴ）に到達したら、チャンバ内の上部電極と下部電極との間に高周波電力を印加する。その結果、上部電極と下部電極との間で第２ガスのプラズマが生成される。
チャンバ内で第２ガスのプラズマが生成されると、このプラズマにより、有機膜１５と変質層１１ｂがアッシングされて除去される（図５(ｃ)）。本実施形態では、有機膜１５と変質層１１ｂが完全に除去されるまで高周波電力を印加し続け、その後に高周波電力の印加を停止する。その結果、プラズマ放電が終了し、図５(ｃ)の第２処理が終了する。
図６(ａ)の第１処理は、図５(ｂ)の第１処理と同様に実行される。その結果、炭素とフッ素を含有する有機膜１６がスイッチング層１１の側面に形成される。また、スイッチング層１１の一部が変質し、スイッチング層１１内に変質層１１ｄが形成される。スイッチング層１１の残りの部分は変質せず、非変質層１１ｃにとどまる。本実施形態では、変質層１１ｄが所望の膜厚になるまで高周波電力を印加し続け、その後に高周波電力の印加を停止する。その結果、プラズマ放電が終了し、図６(ａ)の第１処理が終了する。
図６(ｂ)の第２処理は、図５(ｃ)の第２処理と同様に実行される。その結果、有機膜１６と変質層１１ｄがアッシングされて除去される。本実施形態では、有機膜１６と変質層１１ｄが完全に除去されるまで高周波電力を印加し続け、その後に高周波電力の印加を停止する。その結果、プラズマ放電が終了し、図６(ｂ)の第２処理が終了する。
本実施形態の第１および第２処理は、窪みＨ２外のスイッチング層１１が完全に除去されるまで繰り返される。ここでは、図６(ｂ)にて窪みＨ２外のスイッチング層１１が完全に除去されているため、第１および第２処理の繰り返しは図６(ｂ)の工程で終了する。本実施形態の第１および第２処理によれば、スイッチング層１１が配線材層（ワード線）７ごとに分断される。
次に、穴Ｈ１内において、層間絶縁膜９およびワード線７の側面にスイッチング層１１を介して第１から第３バリア層１２〜１４を順に形成する（図６(ｃ)）。次に、穴Ｈ１内にローカルビット線５を形成する（図６(ｃ)）。このようにして、本実施形態の半導体装置が製造される。
本実施形態によれば、１回の第１処理と１回の第２処理により、スイッチング層１１の膜厚を高精度に微小量だけ低減することが可能となる。例えば、従来のドライエッチングによりスイッチング層１１を除去する場合には、スイッチング層１１のエッチング量が、穴Ｈ１内におけるエッチング地点の深さに応じて変化してしまい、エッチング量の制御が困難となる。一方、本実施形態によれば、スイッチング層１１の変質とアッシングとを利用してスイッチング層１１を除去することで、スイッチング層１１の除去量の深さ依存性を抑制することが可能となる。例えば、１回の第１処理と１回の第２処理により、１ｎｍオーダーの膜厚の低減が可能となる。
このように、本実施形態によれば、スイッチング層１１の膜厚を好適に調整することが可能となる。よって、図６(ｂ)に示すように、窪みＨ２内のスイッチング層１１を残存させ、窪みＨ２外のスイッチング層１１を除去する制御も実現可能となる。この際、スイッチング層１１の残存量や除去量が、穴Ｈ１内の深さに応じてばらつくことを抑制することが可能となる。
なお、本実施形態の第１および第２処理は、スイッチング層１１（ＴｉＯＸ）以外の層にも適用可能である。例えば、第１および第２処理は、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｆｅ（鉄）、Ｐｔ（白金）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｌａ（ランタン）、Ｈｆ（ハフニウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、Ｒｅ（レニウム）のうちの少なくともいずれかを含有する導体層、半導体層、絶縁層などに適用可能である。具体的には、これらの元素の少なくともいずれかを含有する単体金属膜、金属酸化膜、または金属窒化膜に適用することが考えられる。本実施形態では、窪みＨ２内にスイッチング層１１を残存させるために第１および第２処理を実行したが、第１および第２処理はその他の目的にも適用可能である。
本実施形態の第１ガスのプラズマと第２ガスのプラズマのイオンエネルギーは、１００ｅＶ未満に設定することが望ましい。また、本実施形態の第１および第２処理中の基板８の温度は、１０℃以上（例えば４０℃以上）に設定することが望ましい。この条件の詳細については、後述する。
図７は、第１実施形態の半導体装置の製造方法の利点について説明するためのグラフである。横軸は、第１および第２処理中の基板８の温度を示し、より詳細には、上記チャンバ内の下部電極の温度を示す。縦軸は、１サイクル当たりのスイッチング層１１のエッチング量（アッシング量）を示す。
図７によれば、おおむね１０℃以上でスイッチング層１１がエッチング可能となることが分かる。よって、本実施形態では、第１および第２処理中の基板８の温度を１０℃以上に設定することが考えられる。
また、図７によれば、おおむね４０℃からスイッチング層１１のエッチング量が大きく増加することが分かる。よって、本実施形態では、第１および第２処理中の基板８の温度を４０℃以上に設定することが望ましい。
図８は、第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。図８は、第１および第２処理の適用対象の膜がＴｉＯＸ膜、ＳｉＮ膜、ＳｉＯ２膜、ＨｆＯ２膜の場合において、６サイクル分の膜のエッチング量を示す。図８に示す温度（２０℃、６０℃）は、第１および第２処理中の基板８の温度を示す。
図８によれば、金属系の膜よりもシリコン系の膜の方がエッチングされやすいことや、膜の材料によりエッチングのされやすさが大きく異なることが分かる。エッチングされやすい膜は、加工が容易であるが、膜厚を制御しにくい場合がある。一方、エッチングされにくい膜は、膜厚を制御しやすいが、加工が困難な場合がある。ただしこれらの性質は、基板８の温度を変更することで調整可能である。
図９は、第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。横軸は、第１および第２処理のサイクル数を示す。縦軸は、スイッチング層１１のエッチング量を示す。図９に示す温度（２０℃、６０℃）は、第１および第２処理中の基板８の温度を示す。
図９によれば、基板８の温度を変更すれば、スイッチング層１１のエッチング量を制御できることが分かる。具体的には、基板８の温度の高いほど、エッチング量が大きくなる。
図１０は、第１実施形態の半導体装置の製造方法の利点について説明するための別のグラフである。図１０は、第１および第２処理の適用対象の膜がＴｉＯＸ膜、ＴｉＮ膜、Ｓｉ膜、ＳｉＯ２膜、ＳｉＮ膜、Ｗ膜の場合において、これらの膜の温度とエッチング量との関係を示している。
図１０によれば、いずれの金属膜（ＴｉＯＸ膜、ＴｉＮ膜、Ｗ膜）も１０℃未満ではエッチングされないことが分かる。そこで、第１および第２処理を金属膜に適用する場合には、第１および第２処理中の基板８の温度を１０℃以上に設定することで、金属膜の温度を１０℃以上に設定することが考えられる。
以上のように、本実施形態では、スイッチング層１１の一部を第１ガスのプラズマにより処理する複数回の第１処理と、スイッチング層１１の当該一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行することで、スイッチング層１１の膜厚を低減する。よって、本実施形態によれば、スイッチング層１１の膜厚を好適に調整することが可能となる。
なお、本実施形態の手法は、ＲｅＲＡＭ以外の半導体装置にも適用可能であり、例えばクロスポイント型の構造を有する半導体メモリに適用することが考えられる。また、窪みＨ２のない平坦な側面に対しても、所望の膜厚に制御するために本実施形態の手法を適用することができる。
（第２実施形態）
図１１は、第２実施形態の半導体製造装置の構成を示すブロック図である。
図１１の半導体製造装置は、第１および第２処理を実行するためのプラズマ処理装置であり、プラズマ処理部２１と、温度調整部２２と、制御部２３と、記憶部２４とを備えている。制御部２３は、第１および第２制御部の例である。
プラズマ処理部２１は、基板８を収容するプラズマ処理チャンバと、このチャンバ内に第１および第２ガスを供給するガス供給器と、このチャンバ内のガスに高周波電力を印加してプラズマを発生させる上部および下部電極などを備えている。これにより、基板８上のスイッチング層１１をプラズマにより処理することができる。
温度調整部２２は、基板８の複数箇所の温度を箇所ごとに調整する。図８は、基板８の表面を、Ｘ方向に延びる複数の直線と、Ｙ方向に延びる複数の直線により、複数の四角形Ｒからなる格子状に分割した様子を示している。本実施形態の温度調整部２２は、基板８の温度を四角形Ｒの領域ごとに調整することができる。例えば、温度調整部２２は、基板８の所定の箇所だけを加熱して、この箇所の温度を１０℃以上に調整することができる。本実施形態では、箇所ごとの温度調整のために、基板８の表面が複数の四角形Ｒに格子分割されているが、その他の形状に分割されていてもよい。
記憶部２４は、第１温度に調整する第１箇所と、第１温度より低い第２温度に調整する第２箇所の位置を事前に記憶しておくために使用される。基板８の第１および第２処理を実行する際には、記憶部２４からこれらの位置のデータを読み出し、第１および第２処理中に、基板８の第１箇所の温度を第１温度に調整し、基板８の第２箇所の温度を第２温度に調整する。例えば、基板８の中心部分の各四角形Ｒを第１温度に調整し、基板８の周辺部分の各四角形Ｒを第２温度に調整することが考えられる。本実施形態の第１温度は例えば１０℃以上（例えば６０℃以上）の温度であり、本実施形態の第２温度は例えば１０℃未満の温度である。
制御部２３は、半導体製造装置の種々の動作を制御する。例えば、制御部２３は、プラズマ処理部２１の動作、温度調整部２２の動作、記憶部２４からのデータの読み出しなどを制御する。制御部２３の例は、プロセッサ、電気回路、ＰＣ（Personal Computer）などである。
制御部２３は、スイッチング層１１の一部を第１ガスのプラズマにより処理する複数回の第１処理と、スイッチング層１１の当該一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行するよう、プラズマ処理部２１を制御する。これにより、基板８上のスイッチング層１１の膜厚が低減される。
制御部２３はさらに、記憶部２４に記憶された第１および第２箇所の位置のデータを読み出す。以下、このデータを「位置データ」と呼ぶ。そして、制御部２３は、読み出した位置データに基づいて、第１および第２処理中に、基板８の第１箇所の温度を温度調整部２２により第１温度に制御し、基板８の第２箇所の温度を温度調整部２２により第２温度に制御する。これにより、基板８の温度を箇所ごとに制御しつつ、第１および第２処理を実行することが可能となる。
以上のように、基板８上のスイッチング層１１に対して第１および第２処理を実行する際には、記憶部２４内に記憶された位置データが使用される。以下、この基板８を「第１基板８」と呼ぶ。
この位置データは、第１基板８と異なる第２基板８に基づいて予め作成され、記憶部２４内に保存されたものである。第２基板８は、第１基板８と同様に、図４(ａ)〜図６(ｃ)の工程の対象となった基板である。第２基板８の材質やサイズは、第１基板８の材質やサイズと同じである。
具体的には、位置データは次のように作成される。まず、第２基板８上にスイッチング層１１等を形成し、第２基板８上のスイッチング層１１に対して第１および第２処理を実行する。この第１および第２処理は、本実施形態の半導体製造装置内で実行する。次に、第２基板８上の複数箇所の寸法（例えば膜厚）を測定し、測定された寸法の、設計値との差に基づいて第１および第２箇所の位置を決定する。このようにして決定された第１および第２箇所の位置が、位置データとして記憶部２４内に保存される。なお、第２基板８に対する以上の処理では、第２基板８の温度を箇所ごとに調整することはせず、第２基板８全体が同じ温度に調整される。
第２基板８上の複数箇所の寸法は、どの箇所でどの工程で測定してもよい。例えば、上述の積層体の上面または側面に形成されたスイッチング層１１の膜厚を、第２基板８上の様々な箇所で測定することが考えられる。寸法は例えば、ＳＥＭ（Scanning Electron Microscope）観察により測定される。なお、本実施形態では、スイッチング層１１以外の層の寸法を測定してもよいし、膜厚以外の寸法を測定してもよい。
第１および第２箇所は、次のように決定される。まず、各箇所の寸法を所定寸法と比較する。具体的には、各箇所の寸法から所定寸法を引いた差を算出する。所定寸法の例は、寸法の設計値である。例えば、各箇所の寸法がスイッチング層１１の膜厚である場合には、所定寸法の例は、スイッチング層１１の膜厚の設計値である。設計値のデータは例えば、記憶部２４に記憶されている。
そして、寸法と所定寸法との差が閾値以上の箇所（すなわち、設計値との差が大きい箇所）を第１箇所に決定し、寸法と所定寸法との差がこの閾値未満の箇所（すなわち、設計値との差が小さい箇所）を第２箇所に決定する。この閾値の例は、誤差の許容値である。例えば、ある積層体上のスイッチング層１１の膜厚と設計値との差が閾値以上の場合には、この積層体の下方に位置する第２基板８の四角形Ｒは、第１箇所となる。一方、ある積層体上のスイッチング層１１の膜厚と設計値との差が閾値未満の場合には、この積層体の下方に位置する第２基板８の四角形Ｒは、第２箇所となる。このようにして、第１および第２箇所が寸法に基づいて決定される。
以上のように、第１基板８の温度調整は、第２基板８の処理結果を用いて実行される。具体的には、第２基板８において寸法の誤差が大きい箇所は第１箇所となり、第２基板８において寸法の誤差が小さい箇所は第２箇所となる。そして、第１基板８上のスイッチング層１１に対して第１および第２処理を実行する際には、第１基板８の第１箇所が高温に調整され、第２基板８の第２箇所が低温に調整される。よって、第１箇所上のスイッチング層１１は、第２箇所上のスイッチング層１１よりも除去されやすくなる。
ここで、第１基板８での処理は、このような第２基板８の結果に基づいた温度調整をしなければ、第２基板８における寸法の誤差と同様に誤差が生じると考えられる。理由は、第２基板８の材質やサイズは、第１基板８の材質やサイズと同じだからである。すなわち、このような温度調整をしなければ、第１箇所上の寸法誤差は大きくなり、第２箇所上の寸法誤差は小さくなると考えられる。しかし、本実施形態では、第１基板８の第１箇所が高温に調整されるため、第１箇所上のスイッチング層１１が除去されやすくなり、これにより第１箇所上の寸法誤差は小さくすることができる。その結果、本実施形態によれば、第１箇所上の寸法誤差も第２箇所上の寸法誤差も小さくすることが可能となり、スイッチング層１１の膜厚をより好適に調整することが可能となる。
なお、本実施形態では、第１基板８上のスイッチング層１１に対する第１および第２処理のサイクル数を、第２基板８の寸法誤差の大きさに基づいて決定してもよい。例えば、寸法誤差の平均値が大きいほど、サイクル数を大きくしてもよい。
また、本実施形態の半導体製造装置は、第１基板８の温度調整を第２基板８の処理結果を用いて実行するが、第１基板８の温度調整を第１基板８の処理結果を用いて実行する変形例も考えられる。本変形例によれば、第２基板８の処理結果を不要とすることが可能である。以下、本変形例の一例を説明する。
まず、第１実施形態の手法により第１基板８のサイクルエッチングを行い、第１基板８の複数箇所の寸法を測定する。ここで、サイクルエッチングとは、上述のように第１および第２処理を交互に実行することを指す。そして、測定された寸法に基づいて、これらの箇所のうちエッチング量が不足している箇所を特定する。さらに、第１実施形態の手法により第１基板８のサイクルエッチングを追加で選択的に行う。この追加のエッチングの際に、第２実施形態の温度制御を実施する。これにより、エッチング量が不足している箇所の形状を補正することができる。
この例の場合、エッチング量が不足する箇所の形状は補正できるが、エッチング量が過剰な箇所の形状は補正できない。そこで、この例を次のように修正してもよい。
まず、第１実施形態の手法により第１基板８のサイクルエッチングを行い、第１基板８の複数箇所の寸法を測定する。この際、第１基板８の全面でエッチング量が目標エッチング量よりも小さくなるように、サイクルエッチングの条件を設定する。そして、測定された寸法に基づいて、これらの箇所のうちエッチング量が不足している箇所を特定する。上記のようにサイクルエッチングの条件を設定したため、エッチング量が不足している箇所は存在するが、エッチング量が過剰な箇所は存在しないという特定結果が得られる。その後、第１実施形態の手法により第１基板８のサイクルエッチングを追加で選択的に行う。この追加のエッチングの際に、第２実施形態の温度制御を実施する。これにより、エッチング量が不足している箇所の形状を補正することができ、第１基板８の全面の形状を好適に補正することができる。具体的には、第１基板８の全面でエッチング量を目標エッチング量に制御することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：グローバルビット線、２：半導体部材、
２ａ：ｎ型部分、２ｂ：ｐ型部分、２ｃ：ｎ型部分、
３：ゲート電極、４：ゲート絶縁膜、５：ローカルビット線、
６：抵抗変化膜、７：ワード線（配線材層）、８：基板、９：層間絶縁膜、
１１：スイッチング層、１１ａ：非変質層、１１ｂ：変質層、
１１ｃ：非変質層、１１ｄ：変質層、１２：第１バリア層、
１３：第２バリア層、１４：第３バリア層、１５：有機膜、１６：有機膜、
２１：プラズマ処理部、２２：温度調整部、２３：制御部、２４：記憶部

Claims (17)

  1. 第１基板上に第１膜を形成し、
    前記第１膜の一部を第１ガスのプラズマにより処理する複数回の第１処理と、前記第１膜の前記一部を第２ガスのプラズマにより除去する複数回の第２処理とを交互に実行することで、前記第１膜の膜厚を低減する、
    ことを含む半導体装置の製造方法。
  2. 前記第１処理では、前記第１膜の前記一部を前記第１ガスのプラズマにより変質させ、
    前記第２処理では、前記第１膜の前記一部を前記第２ガスのプラズマによりアッシングする、請求項１に記載の半導体装置の製造方法。
  3. 前記第１基板上に複数の第２膜と複数の第３膜とを交互に形成し、
    前記第２および第３膜に第１凹部を形成し、
    前記第１凹部内において前記第３膜の側面に第２凹部を形成する、
    ことをさらに含み、
    前記第１凹部内において前記第２膜の側面と前記第３膜の側面とに前記第１膜を形成することで、前記第１膜が前記第２凹部内に形成され、
    前記第１処理と前記第２処理とを交互に実行することで、前記第２凹部外の前記第１膜が除去される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１ガスは、少なくともＣＹＨＡＦＺガス（Ｙは１以上の整数、Ａは０以上の整数、Ｚは１以上の整数であり、Ｚ≦２Ｙの関係を満たし、Ｃは炭素、Ｈは水素、Ｆはフッ素を表す）を含む、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２ガスは、少なくともＯ２ガス、ＣＯガス、ＣＯ２ガス、ＣＯＳガス、Ｈ２Ｏガス、Ｈ２ガス、Ｎ２Ｏガス、またはＮ２ガス（Ｏは酸素、Ｃは炭素、Ｓは硫黄、Ｈは水素、Ｎは窒素を表す）を含む、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１ガスのプラズマと前記第２ガスのプラズマのイオンエネルギーは、１００ｅＶ未満である、請求項１から５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第１膜は、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｆｅ（鉄）、Ｐｔ（白金）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｍｏ（モリブデン）、Ｃｏ（コバルト）、Ｌａ（ランタン）、Ｈｆ（ハフニウム）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｚｒ（ジルコニウム）、またはＲｅ（レニウム）を含有する、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第１膜は、単体金属膜、金属酸化膜、または金属窒化膜である、請求項１から７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第１および第２処理中の前記第１基板の温度は、１０℃以上である、請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第１および第２処理中に、前記第１基板の第１箇所の温度を第１温度に制御し、前記第１基板の第２箇所の温度を前記第１温度より低い第２温度に制御することをさらに含む、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第１基板と異なる第２基板上に前記第１膜を形成し、
    前記第２基板上の前記第１膜に対して前記第１処理と前記第２処理とを交互に実行することで、前記第２基板上の前記第１膜の膜厚を低減し、
    前記第２基板上の複数箇所の寸法を測定し、前記寸法に基づいて前記第１および第２箇所の位置を決定する、
    ことをさらに含み、
    前記第１基板上の前記第１膜に対して前記第１処理と前記第２処理と交互に実行する際に、前記寸法に基づいて決定された前記第１および第２箇所の位置に基づいて、前記第１基板の前記第１箇所の温度が前記第１温度に制御され、前記第１基板の前記第２箇所の温度が前記第２温度に制御される、請求項１０に記載の半導体装置の製造方法。
  12. 前記第１基板上の複数箇所の寸法を測定し、前記寸法に基づいて前記第１および第２箇所の位置を決定することをさらに含み、
    前記第１基板上の前記第１膜に対して前記第１処理と前記第２処理と交互に実行する際に、前記寸法に基づいて決定された前記第１および第２箇所の位置に基づいて、前記第１基板の前記第１箇所の温度が前記第１温度に制御され、前記第１基板の前記第２箇所の温度が前記第２温度に制御される、請求項１０に記載の半導体装置の製造方法。
  13. 前記寸法と所定寸法との差が閾値より大きい箇所の下部を前記第１箇所に決定し、
    前記寸法と前記所定寸法との差が前記閾値より小さい箇所の下部を前記第２箇所に決定する、請求項１１または１２に記載の半導体装置の製造方法。
  14. 前記第１温度は１０℃以上であり、前記第２温度は１０℃未満である、請求項１０から１３のいずれか１項に記載の半導体装置の製造方法。
  15. 第１基板上の第１膜をプラズマにより処理するプラズマ処理部と、
    前記第１基板の複数箇所の温度を箇所ごとに調整する温度調整部と、
    第１温度に調整する第１箇所と、前記第１温度より低い第２温度に調整する第２箇所の位置を記憶する記憶部と、
    前記第１膜の一部を第１ガスのプラズマにより処理する複数回の第１処理と、前記第１膜の前記一部を第２ガスのプラズマにより除去する複数回の第２処理とを、前記プラズマ処理部により交互に実行することで、前記第１膜の膜厚を低減する第１制御部と、
    前記第１および第２処理中に、前記記憶部に記憶された前記第１および第２箇所の位置に基づいて、前記第１基板の前記第１箇所の温度を前記温度調整部により前記第１温度に制御し、前記第２基板の前記第２箇所の温度を前記温度調整部により前記第２温度に制御する第２制御部と、
    を備える半導体製造装置。
  16. 前記記憶部は、前記第１基板と異なる第２基板上の複数箇所の寸法に基づいて決定された前記第１および第２箇所の位置を記憶する、請求項１５に記載の半導体製造装置。
  17. 前記記憶部は、前記第１基板の複数箇所の寸法に基づいて決定された前記第１および第２箇所の位置を記憶する、請求項１４に記載の半導体製造装置。
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