JP2019151520A - 基板および基板の製造方法 - Google Patents

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Abstract

【課題】AlN膜の結晶性を向上し、かつ、反りが低減された基板を提供する。【解決手段】基板1は、サファイア基板2と、前記サファイア基板の第1主面に形成された第1のAlN膜3aと、前記サファイア基板の前記第1主面と反対側の第2主面に形成された第2のAlN膜3bとを備える。【選択図】図1

Description

本発明は、基板および基板の製造方法に関する。
従来、半導体デバイスは、半導体基板、または、半導体以外の基板表面に成膜された半導体膜上に形成されている。例えば、サファイア基板の表面にAlN膜を形成し、当該AlN膜に半導体デバイスが形成される。また、サファイア基板の表面にAlN膜を形成した基板の製造技術は、多岐にわたる。
半導体デバイスの性能を向上するためには、サファイア基板の表面に成膜されたAlN膜の結晶性を向上させ、基板の反りおよびクラック(ひび割れ)を低減させることが求められる。例えば、特許文献1に記載の技術では、基板の反りを低減する技術が開示されている(例えば、特許文献1参照)。
特開2005−116785号公報
ここで、AlN膜の結晶性を向上するには、サファイア基板の表面にAlN膜を成膜した後、アニールを行うことが知られている。しかし、AlN膜の結晶性を向上するためにアニールを行うと、基板全体に反りが生じてしまう。また、アニールの温度が高くなるほど、反り量は大きくなるという課題がある。上述した特許文献1に記載の技術では、結晶性を向上するためにアニールを行う場合には、基板の反りを低減することは難しい。
本発明は、上述した課題を解決しようとするものであり、AlN膜の結晶性を向上し、かつ、反りが低減された基板を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る基板は、サファイア基板と、前記サファイア基板の第1主面に形成された第1のAlN膜と、前記サファイア基板の前記第1主面と反対側の第2主面に形成された第2のAlN膜とを備える。
本態様によれば、基板の表面にAlN膜を成膜した後、AlN膜の結晶性を向上するためにアニールを行ったときに、基板1内部の応力分布を平衡させて基板の反りを低減することができる。これにより、AlN膜の結晶性を向上し、かつ、反りが低減された基板を提供することができる。
また、前記第2のAlN膜は、前記第1のAlN膜よりも結晶性が良好であってもよい。
本態様によれば、第2のAlN膜の結晶性が良好であるため、第2のAlN膜に形成される半導体デバイスの性能を向上することができる。
また、前記第1のAlN膜および第2のAlN膜のX線回折のロッキングカーブ測定における半値全幅が500arcsec以下であってもよい。
本態様によれば、結晶性の良好な第2のAlN膜を得ることができる。
また、前記第1主面および前記第2主面は、精密研磨されており、前記第2主面は、前記第1主面と同等以上の平坦性を有するであってもよい。
本態様によれば、第1のAlN膜および第2のAlN膜が形成される、サファイア基板の両面の表面の平坦性を良好にすることにより、サファイア基板上に結晶性が良好な第1のAlN膜および第2のAlN膜を形成することができる。
また、前記第1のAlN膜の膜厚は、前記第2のAlN膜の膜厚よりも厚くてもよい。
本態様によれば、オフセットの反り分の膜厚差が生じるように第1のAlN膜および第2のAlN膜の膜厚を設定することにより、アニール後の基板の反りを低減することができる。
また、本発明の一態様に係る基板製造方法は、サファイア基板の第1主面に第1のAlN膜を形成し、前記サファイア基板の前記第1主面と反対側の第2主面に第2のAlN膜を形成する。
本態様によれば、基板の両面にAlN膜を成膜することがで、アニールのときに基板の両面にかかる応力を同程度にすることができる。これにより、AlN膜の結晶性を向上し、かつ、反りが低減された基板を製造することができる。
また、前記第1主面に前記第1のAlN膜の前駆体を形成し、前記第2主面に前記第2のAlN膜の前駆体を成膜した後、窒素雰囲気中の密閉空間において1400℃以上1750℃以下でアニールすることにより、前記第1のAlN膜および前記第2のAlN膜を形成してもよい。
本態様によれば、密閉空間で高温でアニールすることにより、より結晶性がよく反りが低減された基板を製造することができる。
また、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体を、1000℃以下でスパッタにより成膜してもよい。
本態様によれば、スパッタ条件を変更することにより、第1のAlN膜および第2のAlN膜の膜厚、ならびに、基板にかかる応力を簡便に変更することができる。これにより、基板の反り量を容易に調整することができる。
また、前記第1主面および前記第2主面は、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体の成膜前に、前記第2主面が前記第1主面と同等以上の平坦性を有するように精密研磨されてもよい。
本態様によれば、第1のAlN膜および第2のAlN膜が形成される、サファイア基板の両面の表面の平坦性を良好にすることにより、サファイア基板上に結晶性が良好な第1のAlN膜および第2のAlN膜を形成することができる。
また、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体の膜厚を変更することにより、前記基板の反りを調整してもよい。
本態様によれば、第1のAlN膜および第2のAlN膜の膜厚を変更するだけで、簡便に基板の反りを低減することができる。
また、前記アニール前の前記基板が反りを有するように、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体を成膜してもよい。
本態様によれば、オフセットの反り分の膜厚差が生じるように第1のAlN膜および第2のAlN膜の膜厚を設定することにより、アニール後の基板の反りを低減することができる。
本発明によれば、AlN膜の結晶性を向上し、かつ、反りが低減された基板を提供することができる。
図1は、実施の形態に係る基板の概略図である。 実施の形態に係る基板のそり量を説明するための模式図である。 実施の形態に係る基板の製造方法を示すフローチャートである。 実施の形態に係る基板の製造方法を示す断面図である。 実施の形態に係る第2のAlN膜の(0002)面または(10−12)面におけるX線回折のロッキングカーブ測定(XRC)の半値全幅(FWHM)を示す図である。 実施の形態に係る第1のAlN膜の(0002)面または第2のAlN膜の(10−12)面におけるX線回折のロッキングカーブ測定(XRC)の半値全幅(FWHM)を示す図である。 実施の形態に係る基板の第1のAlN膜の膜厚と基板の反り量との関係を説明するための図である。 実施の形態に係る基板の第2のAlN膜の膜厚を一定とし、第1のAlN膜の膜厚を変化させたときの第1のAlN膜の観測画像である。 実施の形態に係る基板の第2のAlN膜の膜厚を一定とし、第1のAlN膜の膜厚を変化させたときの第2のAlN膜の観測画像である。 実施の形態に係る基板の第1のAlN膜の膜厚を変化させたときの、第1のAlN膜および第2のAlN膜の他方におけるクラック密度を示した図である。
(概要)
具体的な実施の形態の説明の前に、本発明に関連する主要な技術を説明する。
窒化アルミニウム(AlN)は、深紫外用LED等の半導体デバイス用の材料、特に下地基板としての用途が期待されている。ただし、AlN単体の基板は小径でありかつ高価であるため、大口径で安価な基板として、AlN膜を他の材料からなる基板の上に形成した異種基板が用いられる。
AlN膜を形成する基板として、例えばサファイア、Si、SiCなどが一般的に用いられるが、性能のよい半導体デバイスを得るには、これらの基板上に形成されたAlN膜の質が良好であることが求められる。具体的には、結晶欠陥、基板の反り、クラックなどのない結晶性のよいAlN膜が求められる。
上述した結晶欠陥などが発生する原因としては、基板となる材料とAlNとの格子定数の差、熱膨張係数の差などが挙げられる。サファイアとAlNとの格子定数の差は13%、熱膨張係数の差は41%である。したがって、サファイア基板上に形成されたAlN膜は、上述した結晶欠陥などを有する場合がある。
従来の青色LEDなどで広く利用されている、サファイア基板上に形成されるGaN膜では、サファイアとGaNとの格子定数の差は16%、熱膨張係数の差は20%である。したがって、サファイア基板上に形成されるGaN膜では、AlN膜の場合と比べて、結晶欠陥などを生じる原因として、格子定数の差による影響が大きい。
これに対し、サファイア基板の上にAlN膜を形成する場合には、上述のように、格子定数の差とともに熱膨張係数の差による影響が大きい。したがって、サファイア基板の上にAlN膜を形成する場合に結晶欠陥などを低減させるには、GaN膜をサファイア基板上に形成する場合と異なる対応が必要である。
ここで、一般的に、基板の結晶性を向上させるためには、アニールを行うことで結晶格子を整列させ、応力を緩和する方法が効果的である。しかし、サファイアとAlNとの熱膨張係数の差は大きいため、基板をアニールすることにより、基板の反りが大きく生じてしまう。一例を挙げると、2インチ径片面研磨サファイア基板を用いた場合、アニール温度が1400℃の場合の反り量は2.4μm(7.4km−1)、アニール温度が1600℃の場合の反り量は5.2μm(16km−1)、である。
基板の反り量が大きくなると、基板上のAlN膜に形成される半導体デバイスを形成しにくく、半導体デバイスの性能が安定しないという問題が生じる。また、上述のように、アニール温度を上げるにつれて基板の反り量はさらに大きくなる。したがって、結晶性のよいAlN膜を形成するとともに、基板の反り量をアニール前の段階で低減することが重要である。
そこで、本発明は、以下に説明するように、AlN膜の結晶性を向上し、かつ、反りが低減された基板を提供する。
以下、本発明の実施の形態について、図面を用いて詳細に説明する。以下の説明においては、窒化アルミニウムをAlNと示す。
なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
(実施の形態)
[1.基板の構成]
図1を参照して本実施の形態に係る基板1について説明する。図1は、本実施の形態に係る基板1の概略構成図である。
基板1は、一方の主面(表面)に半導体デバイスが形成される半導体基板である。詳細には、基板1は、サファイア基板2と、サファイア基板2の裏面である第1主面に形成された第1のAlN膜3aと、サファイア基板2の表面である第2主面に配置された第2のAlN膜3bとを備えている。
サファイア基板2は、第1主面および第2主面のそれぞれが精密研磨された基板である。具体的には、第1主面および第2主面のそれぞれが機械的および化学的に研磨された基板である。特に、後にデバイスを形成する表面である第2主面は、機械的研磨の後化学薬品を用いて研磨が行われており、裏面である第1主面と同等または第1主面よりも平坦性が良好で例えば表面粗さが1nm以下となるように、研磨されている。第1主面は、第2主面よりも平坦性が劣っていてもよく、例えば、機械的研磨のみで研磨されていてもよい。なお、第1主面についても、機械的研磨の後に化学的研磨が行われていてもよい。また、基板2の第1主面、第2主面を工程上見分けやすくするために、基板の切り欠きであるオリフラ(オリエンテーションフラット)を、長さを変えて2つ以上持つことは有効な判別手段になる。
第1のAlN膜3aおよび第2のAlN膜3bは、スパッタ法によりそれぞれサファイア基板2の第1主面および第2主面に成膜されている。このときの成膜温度は、例えば1000℃以下である。サファイア基板2の第2主面は第1主面よりも平坦性が良好であるため、後述するように、第2のAlN膜3bの方が第1のAlN膜3aよりも結晶性は良好である。第1のAlN膜3aおよび第2のAlN膜3bの膜厚は、0nmより大きく600nm以下、例えば200nmである。なお、第1のAlN膜3aおよび第2のAlN膜3bの膜厚は、同一であってもよいし異なっていてもよい。基板1の製造方法については、後に詳述する。
また、基板1は、第1主面または第2主面の一方が凹、他方が凸となるように、オフセットの反りを有する構成であってもよい。図2は、実施の形態に係る基板のそり量を説明するための模式図である。図2では、理解を容易にするため基板の反り量を実際の反り量より大きく描いている。図2において、Pは曲率半径の中心点、Rは曲率半径、rは基板1の中心付近の反り量(基板周縁からの深さ:Bowing)を示している。なお、反り量の評価には、BowingまたはCurvature(曲率:曲率半径Rの逆数)を用いる。
図2に示すように、基板1が反りを有する場合、基板1の形状は、中央がほぼ球形に凹状または凸状となっている。
例えば、2インチ径、厚さ400μmの円形のサファイア基板2の第1主面および第2主面に、図2に示すように、第1のAlN膜3aおよび第2のAlN膜3bの膜厚がそれぞれ800nmおよび2μm形成されているとする。この場合、基板1の反りは第1のAlN膜3a側から見て凹状である。このときの基板1の中心付近の反り量rは例えば32μm、曲率1/Rは100km−1以下である。
サファイア基板2は、後述するように、少なくとも両面に同じ膜厚の第1のAlN膜3aおよび第2のAlN膜3bが形成された場合に反りを有する構成である。そして、後述するように、第1のAlN膜3aおよび第2のAlN膜3bの膜厚を変更することにより、基板1の反りを調整することができる。これにより、第1のAlN膜3aおよび第2のAlN膜3bの膜厚を変更することにより、反りのない平坦な基板1を形成することができる。
なお、第1のAlN膜3aおよび第2のAlN膜3bが形成される基板は、サファイア基板2だけに限られず、サファイア、炭化ケイ素(SiC)および窒化アルミニウム(AlN)、シリコン(Si)の少なくとも一つからなる基板であればよい。
[2.基板の製造方法]
次に、上記した基板1の製造方法を、図3および図4を用いて説明する。図3は、本実施の形態に係る基板1の製造方法を示すフローチャートである。図4は、本実施の形態に係る基板1の製造方法を示すステップ毎の基板1の断面図である。
図3に示すように、基板1の製造工程は、次の4つのステップを含んでいる。
はじめに、図4の(a)に示すように、第1主面および第2主面が精密研磨されたサファイア基板2を準備する(ステップS10)。サファイア基板2の第1主面および第2主面は、第2主面が第1主面と同等以上の平坦性を有するように、以下のように精密研磨されている。なお、サファイア基板2の厚さは、例えば400μmである。
第1主面および第2主面の精密研磨は、例えば機械的および化学的に行われる。後に半導体デバイスが形成される第2主面は、平坦性を良好にするために、はじめに機械的に研磨され、その後化学薬品を用いて研磨が行われる。これにより、第2主面の表面粗さは、例えば10nm以下となる。また、第1主面は、例えば機械的研磨のみで研磨されていてもよい。なお、第1主面についても、機械的研磨の後に化学的研磨が行われていてもよい。
次に、サファイア基板2の裏面である第1主面に第1のAlN膜3aの前駆体を成膜する(ステップS12)。第1のAlN膜3aの前駆体は、後のアニール(熱処理)の工程において結晶化されて第1のAlN膜3aとなる。第1のAlN膜3aの前駆体は、RFマグネトロンスパッタリング装置を用い、スパッタ法により1000℃以下でAlターゲットをスパッタすることで成膜される。例えば、スパッタ条件として、チャンバー温度を600℃、RF出力を700W、チャンバー圧力を0.2Pa、窒素流量を95sccmとしてもよい。第1のAlN膜3aの前駆体の膜厚は、例えば200nmである。なお、サファイア基板2は、一度アニールされ、結晶状態を改善した基板であってもよい。
第1のAlN膜3aの前駆体が成膜された基板1は、図4の(b)に示すように、第1のAlN膜3aの前駆体側から基板1をみたときに、凹状となるように基板1全体が反りを有している。これは、第1のAlN膜3aの前駆体を構成する柱状グレイン間には原子間力が生じており、スパッタ中にグレイン同士が密着する過程で引張応力が発生したためだと考えられる。ここで、第1のAlN膜3aの成膜後、続けて基板1のアニールを行うと、サファイア基板2と第1のAlN膜3aの熱膨張係数の差により、第1のAlN膜3aには圧縮応力が生じ、第1のAlN膜3a側から基板1をみたときに、凸状となるように基板1全体が大きく反る。そこで、基板1の反りを低減するために、基板1のアニールを行う前に、以下のようにサファイア基板2の表面である第2主面に第2のAlN膜3bの前駆体を成膜する(ステップS14)。
第2のAlN膜3bの前駆体は、後のアニールの工程において結晶化されて第2のAlN膜3bとなる。第2のAlN膜3bの前駆体は、第1のAlN膜3aと同様、RFマグネトロンスパッタリング装置を用い、スパッタ法により1000℃以下でAlターゲットをスパッタすることで成膜される。スパッタ条件は、第1のAlN膜3aと同様、チャンバー温度を600℃、RF出力を700W、チャンバー圧力を0.2Pa、窒素流量を95sccmとしてもよい。第2のAlN膜3bの前駆体の膜厚は、0nmより大きく600nm以下、例えば200nmである。
第2のAlN膜3bの前駆体が成膜された基板1は、第1のAlN膜3aの前駆体を成膜した場合と同様、第2のAlN膜3bには引張応力が生じる。したがって、サファイア基板2は、第1のAlN膜3aの前駆体が成膜されたときに受けた応力と均衡する応力を受けるため、図4の(c)に示すように、基板1全体の反りが低減される。なお、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体の膜厚は、同一であってもよいし異なっていてもよい。また、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体の膜厚を変更することにより、基板1の反り量を調整してもよい。
また、サファイア基板2の第1主面に第1のAlN膜3aを成膜した後に、第2主面に第2のAlN膜3bを成膜する順番で説明したが、その逆であっても良い。通常のスパッタリング装置では、基板載置用プレート上にほぼ水平に複数枚の基板を並べてスパッタリングし、一旦常温まで温度を下げて基板を反転し、スパッタ条件まで戻すことで基板の第1および第2主面の両方が成膜されるが、片方の主面に成膜した後に、蓋用のプレートをかぶせ、その後に蓋用のプレートが載置用のプレート位置に来るように自動反転する機構を設けることで、温度を下げずにサファイア基板2の両面の成膜を実現することができる。
さらに、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体が成膜されたサファイア基板2のアニールを行う(ステップS16)。アニールは、電気炉などを用いた熱処理である。アニールにより、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体が結晶化され、第1のAlN膜3aおよび第2のAlN膜3bが得られる。このとき、第1のAlN膜3aおよび第2のAlN膜3bには熱膨張係数差に起因した圧縮応力が生じ、これによってサファイア基板2に生じる応力は均衡する方向に近づく。つまり、アニール後には、基板1全体の反りが低減されることになる。
アニールの工程では、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体が成膜されたサファイア基板2を、窒素雰囲気中で1400℃以上1750℃以下の温度でアニール処理を行う。アニール時間は、例えば3時間である。アニール時間は、10分以上10時間以下が許容範囲であり、好ましくは30分以上3時間以下程度である。
このとき、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体に、AlN膜が形成された他のサファイア基板のAlN膜をそれぞれ対向配置させてもよい。この配置により、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体は、第1のAlN膜3aの前駆体と他のサファイア基板のAlN膜との間、および、第2のAlN膜3bの前駆体と他のサファイア基板のAlN膜との間に密閉空間を設けた状態でアニール処理が行われることとなる。
アニール中は、アニールが行われる炉の内部を不活性ガスの窒素等により、0.3気圧以上3気圧以下程度で保ちつつ、不純物を排出するために、窒素ガスなどの不活性ガスを常時、供給し排出する制御を行っている。ここで、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体に、AlN膜が形成された他のサファイア基板のAlN膜をそれぞれ対向配置させることにより、第1主面および第2主面の周囲では、ガスが実質的に流れない滞留状態となっており、熱処理時にAlNの成分が解離して抜け出すのが抑制される。
これにより、表面が平坦でかつ高品質の第1のAlN膜3aおよび第2のAlN膜3bが形成された基板1が得られる。また、サファイア基板2の反り量が低減された状態でアニールされるので、アニール後の基板1の反り量も低減されることとなる。
[3.基板の特性]
以下、上述した方法で作成された基板1の特性について説明する。
[3−1.基板の結晶性]
はじめに、図5を用いて、第2のAlN膜3bの(0002)面または(10−12)面における配向性(結晶性)について説明する。ここでは、第2のAlN膜3bの結晶性を、X線回折のロッキングカーブ測定(XRC)の半値全幅(FWHM)により評価している。計測された第1のAlN膜3aおよび第2のAlN膜3b試料は、上述したようにスパッタ法により成膜したものである。スパッタ条件は、チャンバー温度が600℃、RF出力が700W、チャンバー圧力が0.2Pa、窒素流量が95sccmである。
図5は、第2のAlN膜3bの(0002)面または(10−12)面におけるXRCの半値全幅を示す図である。図5に示す実線は第2のAlN膜3bの(0002)面回折において得られた測定結果、破線は第2のAlN膜3bの(10−12)面回折において得られた測定結果である。なお、(0002)面および(10−12)面のいずれの場合も、第1のAlN膜3aの膜厚が0nm、200nm、400nm、600nmの場合について測定している。
図5に示すように、第2のAlN膜3bの(0002)面回折において得られた測定結果から、XRCの半値全幅は、20arcsec以上44arcsec以下の範囲内の値となっている。また、第2のAlN膜3bの(10−12)面回折において得られた測定結果から、XRCの半値全幅は、212arcsec以上260arcsec以下の範囲内の値となっている。
これらの値によると、(0002)面および(10−12)面のいずれの場合も、第2のAlN膜3bは、膜厚によらず500arcsec以下の半値全幅が得られており、良好な結晶性を有していることがわかる。
なお、上述したサファイア基板2ついては、第1のAlN膜3aのXRCの半値全幅についても測定を行っている。図6は、第1のAlN膜3aのXRCの半値全幅を示す図である。図6に示す実線は第2のAlN膜3bの測定結果であり、図5に示した測定結果と同一のものである。図6に示す破線は第1のAlN膜3aの測定結果である。
図6に示すように、XRCの半値全幅は、120arcsec以上270arcsec以下の範囲内の値となっている。
したがって、第1のAlN膜3aの膜厚にもよるが、第1のAlN膜3aは良好な結晶性を有していることがわかる。
[3−2.基板の反り量]
次に、基板1の反り量について説明する。基板の反り量は、上述したXRCのピーク角度の推移から、結晶面に由来する曲率(Curvature)を概算している。図7は、第1のAlN膜3aおよび第2のAlN膜3bの膜厚と基板1の曲率との関係を説明するための図である。
基板1の反り量を制御するため、上述したように両面に精密研磨を行ったサファイア基板2の第2主面に形成される第2のAlN膜3bの膜厚を200nmの一定とし、第1主面に形成される第1のAlN膜3aの膜厚を0、200、400、600nmに変化させたときの基板1の反り量をX線回折法(XRD)により測定した。図7に示す実線は、第2主面に形成された第2のAlN膜3bの膜厚を200nmとし、第1主面に形成された第1のAlN膜3aの膜厚を変更した場合における、第2のAlN膜3b側から測定した基板1の曲率(第2主面側の反り)である。また、図7に示す破線は、第2主面に形成された第2のAlN膜3bの膜厚を200nmとし、第1主面に形成された第1のAlN膜3aの膜厚を変更した場合における、第1のAlN膜3a側から測定した基板1の曲率(第1主面側の反り)である。
第1のAlN膜3aおよび第2のAlN膜3bは、上述したようにスパッタ法により成膜したものである。スパッタ条件は、チャンバー温度が600℃、RF出力が700W、チャンバー圧力が0.2Pa、窒素流量が95sccmである。
図7の実線に示すように、サファイア基板2の表面である第2主面に形成される第2のAlN膜3bの膜厚を200nmの一定とし、裏面である第1主面に形成された第1のAlN膜3aの膜厚hを0、200、400、600nmに変化させることで、基板1の曲率を−24km−1から+27km−1まで線形的に制御することができることがわかる。図7の破線は、サファイア基板2の第1主面側の反りを測定したものである。
1400℃以上1750℃以下の温度でアニール処理を行う場合、サファイア基板2と第2のAlN膜3bとの熱膨張係数の違いにより、サファイア基板2の方が第2のAlN膜3bよりも熱による収縮量が大きいため、第2のAlN膜3bが形成された側が凸となる方向にサファイア基板2が応力を受ける。一般に、第1のAlN膜3aと第2のAlN膜3bのうち、膜厚が厚いほうがアニール処理を行ったときの反り量が大きいため、基板1は、膜厚の厚いAlN膜側が形成された面側が凸となるように反りを生じる。したがって、第1のAlN膜3aの膜厚の方が第2のAlN膜3bの膜厚よりも厚い場合には、第1のAlN膜3a側に凸となるように反りが生じる。また、第2のAlN膜3bの膜厚の方が第1のAlN膜3aの膜厚よりも厚い場合には、第2のAlN膜3b側に凸となるように反りが生じる。
ここで、図7に示すように、第1のAlN膜3aの膜厚と第2のAlN膜3bの膜厚が200nmで同一の場合であっても基板1の反りは発生している。つまり、基板1はオフセットの反りを有していることがわかる。オフセットの反りの量は、例えば負の方向(第2のAlN膜3b側に凸となる方向)に5km−1である。このようなオフセットが生じているのは、サファイア基板2の第1主面および第2主面の結晶面が納品時において負の方向に反っていたためである。また、図7に示すように、第1のAlN膜3aの膜厚を200nmとして第2のAlN膜3bの膜厚を150nm程度とした場合、または、第2のAlN膜3bの膜厚を200nmとして第1のAlN膜3aの膜厚を280nm程度とする場合に、基板1の反り量を0km−1とすることができることがわかる。
つまり、サファイア基板2の裏面である第1主面に形成される第1のAlN膜3aの膜厚を第2のAlN膜3bの膜厚よりも若干厚く形成すると、基板1の反りが発生しないことがわかる。
よって、基板1の反りを発生させないために、第1のAlN膜3aの膜厚を第2のAlN膜3bの膜厚よりも厚く形成してもよい。このときの第1のAlN膜3aと第2のAlN膜3bの膜厚は、各膜の厚さおよび比率によっても異なるが、例えば、上述したオフセットの反り分の膜厚差が生じるような第1のAlN膜3aおよび第2のAlN膜3bの膜厚としてもよい。
例えば、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体を形成したときに、基板1がオフセットの反りを有するように、第1のAlN膜3aの前駆体および第2のAlN膜3bの前駆体の膜厚を調整してもよい。このときの基板1のオフセットの反りは、例えば、サファイア基板を用いた場合、第1のAlN膜3aの前駆体の厚さを100nmとしたときに、8km−1である。
なお、図7に一点鎖線で囲む領域のように、第1のAlN膜3aの膜厚と第2のAlN膜3bの膜厚が同程度の場合には、基板1の反りはほぼ発生していないとしてもよい。基板1の反りが発生していないといえる反り量(Bowing)は、例えば50μmである。この範囲の反り量であれば、後に第2のAlN膜3bに形成される半導体デバイスの特性には影響がない。したがって、第1のAlN膜3aと第2のAlN膜3bの膜厚により基板1の反り量を調整する場合、図7に破線で囲む領域内で調整してもよい。またLED等の構造を積層後に、ほぼ反りをゼロにする基板も実現することができる。反り量は基板2の上部に設けられるLED等の層構造によって変わるが、図7の反り係数から計算で求めても良いし、試作工程で図7の係数を用いて第1主面膜厚を変えながら第1主面膜厚値を収斂させる製造方法も有効である。
[3−3.基板に発生するクラック]
次に、基板1に発生するクラックについて説明する。基板1に形成された第1のAlN膜3aおよび第2のAlN膜3bに発生するクラックについては、光学顕微鏡で第1のAlN膜3aおよび第2のAlN膜3bのクラックを観測した。
図8は、サファイア基板2の表面である第2主面に形成された第2のAlN膜3bの膜厚を200nmの一定とし、裏面である第1主面に形成された第1のAlN膜3aの膜厚hを200、400、600nmに変化させたときの第2のAlN膜3bの観測画像である。図8において、(a)はh=200nm、(b)はh=400nm、(c)はh=600nmの場合の観測画像である。
図8の(a)〜(c)に示すように、第1のAlN膜3aの膜厚hを変化させた場合には、第1のAlN膜3aの膜厚に関わらず、第2主面に形成された第2のAlN膜3bにはクラックは見られなかった。
また、図9は、第2のAlN膜3bの膜厚を200nmの一定とし、第1のAlN膜3aの膜厚hを200、400、600nmに変化させたときの第1のAlN膜3aの観測画像である。図9において、(a)はh=200nm、(b)はh=400nm、(c)はh=600nmの場合の観測画像である。
第1のAlN膜3aの膜厚hを変化させた場合には、第1主面に形成された第1のAlN膜3aにはクラックが発生していることが観測された。特に、図9の(b)および(c)に示すように、第1のAlN膜3aの膜厚が400nmおよび600nmの場合には、明確にクラックが観測されている。したがって、第1のAlN膜3aの膜厚が大きくなるにつれてクラックの数は増加していることがわかる。
これは、膜厚が厚いAlNではアニール処理で生じる歪エネルギーが開放されてクラックが発生するため、または、サファイア基板2の第1主面は第2主面ほど平坦性が良好でないことにより、第1のAlN膜3aは第2のAlN膜3bほど結晶性が良好ではなくクラックが発生するため、と理解される。
また、図8および図9に示した観測画像より、観測画像内のクラックの総長を画像面積で割ることでクラック密度を算出した。図10は、第1のAlN膜3aの膜厚を変化させたときの、第1のAlN膜3aおよび第2のAlN膜3bにおけるクラック密度を示した図である。図10に示す実線は、第2のAlN膜3bの膜厚を200nmの一定とし、第1のAlN膜3aの膜厚hを0、200、400、600nmに変化させたときの第2のAlN膜3bのクラック密度を示している。また、図10に示す破線は、第2のAlN膜3bの膜厚を200nmの一定とし、第1のAlN膜3aの膜厚hを0、200、400、600nmに変化させたときの第1のAlN膜3aのクラック密度を示している。
図10に示すように、第2のAlN膜3bの膜厚を一定とし第1のAlN膜3aの膜厚hを変化させた場合、第2のAlN膜3bにおいてクラック密度はほぼ0に近い値を示しているのに対し、第1のAlN膜3aにはクラックが発生しており、膜厚が400nmおよび600nmのときにそれぞれクラック密度が4mm−1および70mm−1となっている。したがって、第2のAlN膜3bは、第1のAlN膜3aよりも結晶性が良好であることがわかる。
以上の結果として、第1のAlN膜3aにはクラックが発生しているものの、第2のAlN膜3bにはクラックは発生しておらず、第2のAlN膜3bに半導体構造を形成する場合に影響はないといえる。
[4.効果等]
以上、本実施の形態に係る基板1によると、アニール前にサファイア基板2の裏面である第1主面に第1のAlN膜3aの前駆体を成膜し、サファイア基板2の表面である第2主面に第2のAlN膜3bの前駆体を成膜する。その後、アニールを行うことにより、第2のAlN膜3bの結晶性を向上するとともに、アニール後の基板1内部の応力分布を平衡させて基板1の反りを低減することができる。これにより、半導体デバイスが形成される第2のAlN膜3bの結晶性を向上し、かつ、基板1全体の反りを低減することができる。
(その他の実施の形態)
以上、本発明に係る窒化物半導体基板、窒化物半導体基板の製造方法及び窒化物半導体デバイスについて、実施の形態に基づいて説明したが、本発明は実施の形態に限定されるものではない。実施の形態に対して当業者が思いつく変形を施して得られる形態、および、複数の実施の形態における構成要素を任意に組み合わせて実現される別の形態も本発明に含まれる。
例えば、第1のAlN膜3aおよび第2のAlN膜3bが形成される基板は、サファイア基板2だけに限られず、サファイア、炭化ケイ素(SiC)および窒化アルミニウム(AlN)、シリコン(Si)の少なくとも一つからなる基板であればよい。また、第1のAlN膜および第2のAlN膜は、窒化アルミニウム(AlN)だけに限られず、AlGaIn(1−x−y)N(0≦x≦1、0≦y≦1、(x+y)≦1)で表わされる窒化アルミニウム(AlN)、窒化アルミニウムガリウム(AlGaN)、または、窒化アルミニウムガリウムインジウム(AlGaInN)であってもよい。また、第1のAlN膜3aおよび第2のAlN膜3bは、同じ材質であってもよいし異なる材質であってもよい。
また、AlN膜の前駆体の成膜は、スパッタ法に限らず、MOVPE法、ハイドライド気相成長(Hydride vapor phase epitaxy:HVPE)法、分子線エピタキシャル(Molecular beam epitaxy:MBE)法などであってもよい。
また、第1のAlN膜の前駆体を成膜するときのスパッタ条件と、第2のAlN膜の前駆体を成膜するときのスパッタ条件を異なるものとしてもよい。例えば、第1のAlN膜の前駆体を成膜するときにはAlターゲットに窒素プラズマを照射することによりスパッタを行い、第2のAlN膜の前駆体を成膜するときには窒素雰囲気中でAlNターゲットを用いてスパッタを行ってもよい。また、サファイア基板の第1主面にはAlN膜を一層のみ成膜し、第2主面にはAlN膜を2層成膜するとしてもよい。
また、AlN膜の前駆体が成膜されるサファイア基板の面方位は、サファイアc面((0002)面)に限られず、a面((10−12)面)、r面、n面、m面等であってもよい。さらに、AlN膜が両面に形成される基板の材料は、サファイアに限られず、SiC、AlN、シリコンなどの基板を用いてもよい。また、AlN膜が両面に形成される基板は、一度アニールされ、結晶状態を改善した基板としてもよい。
また、サファイア基板の研磨方法は、上述した機械的方法および化学的方法に限らず、他の方法であってもよい。
また、スパッタ条件およびアニール条件は、上述した条件に限らず、所望のAlN膜の特性および環境等に応じて適宜変更してもよい。
本発明は、半導体デバイスが形成されるAlN膜等の半導体膜を有する基板に利用することができる。
1 基板
2 サファイア基板
3a 第1のAlN膜
3b 第2のAlN膜

Claims (11)

  1. サファイア基板と、
    前記サファイア基板の第1主面に形成された第1のAlN膜と、
    前記サファイア基板の前記第1主面と反対側の第2主面に形成された第2のAlN膜とを備える、
    基板。
  2. 前記第2のAlN膜は、前記第1のAlN膜よりも結晶性が良好である、
    請求項1に記載の基板。
  3. 前記第1のAlN膜および第2のAlN膜のX線回折のロッキングカーブ測定における半値全幅が500arcsec以下である、
    請求項1または2に記載の基板。
  4. 前記第1主面および前記第2主面は、精密研磨されており、
    前記第2主面は、前記第1主面と同等以上の平坦性を有する、
    請求項1〜3のいずれか1項に記載の基板。
  5. 前記第1のAlN膜の膜厚は、前記第2のAlN膜の膜厚よりも厚い、
    請求項1〜4のいずれか1項に記載の基板。
  6. サファイア基板の第1主面に第1のAlN膜を形成し、
    前記サファイア基板の前記第1主面と反対側の第2主面に第2のAlN膜を形成する、
    基板製造方法。
  7. 前記第1主面に前記第1のAlN膜の前駆体を形成し、前記第2主面に前記第2のAlN膜の前駆体を成膜した後、窒素雰囲気中の密閉空間において1400℃以上1750℃以下でアニールすることにより、前記第1のAlN膜および前記第2のAlN膜を形成する、
    請求項6に記載の基板製造方法。
  8. 前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体を、1000℃以下でスパッタにより成膜する、
    請求項7に記載の基板製造方法。
  9. 前記第1主面および前記第2主面は、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体の成膜前に、前記第2主面が前記第1主面と同等以上の平坦性を有するように精密研磨される、
    請求項7または8のいずれか1項に記載の基板製造方法。
  10. 前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体の膜厚を変更することにより、前記基板の反りを調整する、
    請求項7〜9のいずれか1項に記載の基板製造方法。
  11. 前記アニール前の前記基板が反りを有するように、前記第1のAlN膜の前駆体および前記第2のAlN膜の前駆体を成膜する、
    請求項7〜10のいずれか1項に記載の基板製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021210396A1 (ja) 2020-04-14 2021-10-21 学校法人関西学院 改質窒化アルニウム原料の製造方法、改質窒化アルミニウム原料、窒化アルミニウム結晶の製造方法、ダウンフォール抑制方法
WO2022201986A1 (ja) * 2021-03-25 2022-09-29 日本碍子株式会社 AlN単結晶基板
WO2023223858A1 (ja) * 2022-05-18 2023-11-23 株式会社ジャパンディスプレイ 半導体デバイス及びその作製方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125608A (ja) * 1996-10-24 1998-05-15 Showa Denko Kk 化合物半導体エピタキシャルウエハ
JP2002198762A (ja) * 2000-12-27 2002-07-12 Kyocera Corp 単結晶ウエハ及びその製造方法
JP2003017412A (ja) * 2001-06-28 2003-01-17 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2003113000A (ja) * 2001-10-05 2003-04-18 Hitachi Cable Ltd 半導体エピタキシャルウェハ及びその製造方法
JP2004168622A (ja) * 2002-11-22 2004-06-17 Kyocera Corp 単結晶サファイア基板およびその製造方法
JP2010021439A (ja) * 2008-07-11 2010-01-28 Showa Denko Kk Iii族窒化物半導体積層構造体およびその製造方法
US20100075175A1 (en) * 2008-09-11 2010-03-25 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP2013513944A (ja) * 2009-12-11 2013-04-22 ナショナル セミコンダクター コーポレーション ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償
JP2014028723A (ja) * 2012-07-31 2014-02-13 Mitsubishi Chemicals Corp 第13族窒化物基板及びその製造方法
JP2016139751A (ja) * 2015-01-29 2016-08-04 住友金属鉱山株式会社 サファイア基板の研磨方法及び得られるサファイア基板
WO2017043628A1 (ja) * 2015-09-11 2017-03-16 国立大学法人三重大学 窒化物半導体基板の製造方法、窒化物半導体基板およびその加熱装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125608A (ja) * 1996-10-24 1998-05-15 Showa Denko Kk 化合物半導体エピタキシャルウエハ
JP2002198762A (ja) * 2000-12-27 2002-07-12 Kyocera Corp 単結晶ウエハ及びその製造方法
JP2003017412A (ja) * 2001-06-28 2003-01-17 Toyoda Gosei Co Ltd Iii族窒化物系化合物半導体素子の製造方法
JP2003113000A (ja) * 2001-10-05 2003-04-18 Hitachi Cable Ltd 半導体エピタキシャルウェハ及びその製造方法
JP2004168622A (ja) * 2002-11-22 2004-06-17 Kyocera Corp 単結晶サファイア基板およびその製造方法
JP2010021439A (ja) * 2008-07-11 2010-01-28 Showa Denko Kk Iii族窒化物半導体積層構造体およびその製造方法
US20100075175A1 (en) * 2008-09-11 2010-03-25 Soraa, Inc. Large-area seed for ammonothermal growth of bulk gallium nitride and method of manufacture
JP2013513944A (ja) * 2009-12-11 2013-04-22 ナショナル セミコンダクター コーポレーション ガリウム窒化物又は他の窒化物ベースの半導体デバイスの裏側応力補償
JP2014028723A (ja) * 2012-07-31 2014-02-13 Mitsubishi Chemicals Corp 第13族窒化物基板及びその製造方法
JP2016139751A (ja) * 2015-01-29 2016-08-04 住友金属鉱山株式会社 サファイア基板の研磨方法及び得られるサファイア基板
WO2017043628A1 (ja) * 2015-09-11 2017-03-16 国立大学法人三重大学 窒化物半導体基板の製造方法、窒化物半導体基板およびその加熱装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021210396A1 (ja) 2020-04-14 2021-10-21 学校法人関西学院 改質窒化アルニウム原料の製造方法、改質窒化アルミニウム原料、窒化アルミニウム結晶の製造方法、ダウンフォール抑制方法
WO2022201986A1 (ja) * 2021-03-25 2022-09-29 日本碍子株式会社 AlN単結晶基板
WO2023223858A1 (ja) * 2022-05-18 2023-11-23 株式会社ジャパンディスプレイ 半導体デバイス及びその作製方法

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