JP2019115234A

JP2019115234A - 電力変換装置

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Publication number: JP2019115234A
Application number: JP2017248922A
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Inventors: 佑弥高橋; Yuya Takahashi
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Priority date: 2017-12-26
Filing date: 2017-12-26
Publication date: 2019-07-11
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Abstract

【課題】簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことができる電力変換装置を得る。【解決手段】ＤＣ／ＤＣコンバータ１００は、スイッチング素子１１１〜１１４と、第１のコンデンサからなる第１のスナバ回路１２１、１２２と、抵抗及びこの抵抗と直列に接続された第２のコンデンサからなる第２のスナバ回路１３１、１３２とを備えている。スイッチング素子１１１、１１２、第１のスナバ回路１２１及び第２のスナバ回路１３１は互いに並列に接続されている。スイッチング素子１１３、１１４、第１のスナバ回路１２２及び第２のスナバ回路１３２は互いに並列に接続されている。【選択図】図１

Description

この発明は、スイッチング素子及びスナバ回路を備える電力変換装置に関するものである。

近年、電力変換装置の高効率化と小型化を実現するためにスイッチング素子の性能向上に関する研究開発が盛んに行われている。電力変換装置の高効率化と小型化のためにはスイッチング素子の低損失化と高周波化が必要であるため、低オン抵抗と高速スイッチングを特徴とする高速スイッチング素子としてＳｉＣ（ＳｉｌｉｃｏｎＣａｒｂｉｄｅ）やＧａＮ（ＧａｌｌｉｕｍＮｉｔｒｉｄｅ）が特に注目を集めている。これは、入力容量Ｃｉｓｓや出力容量Ｃｏｓｓなどの浮遊容量が従来のスイッチング素子よりも小さいためで、例えばＧａＮの場合、従来のＳｉ（Ｓｉｌｉｃｏｎ）−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）よりも浮遊容量が１桁小さい。このように浮遊容量が小さい高速スイッチング素子を用いることにより、スイッチングの低損失化及び高周波化が実現されており、ひいては電力変換装置の高効率化と小型化が実現されている。

一方、浮遊容量が小さい場合はＱ値が高くなる傾向がある。Ｑ値が高いと回路寄生インダクタンスと浮遊容量とで決まる共振周波数においてインピーダンスが極端に低くなるため、スイッチングのタイミングでスイッチング素子のドレイン−ソース間、ゲート−ソース間に発振が起こり、スイッチング素子が誤動作を起こしたり、スイッチング素子が破壊されたりするおそれが生じる。さらに、スイッチングを従来よりも高速にした場合、スイッチング時に発生するサージ電圧Ｖｓが従来よりも大きくなる。これは、サージ電圧Ｖｓの大きさはインダクタンスＬと電流の時間微分ｄｉ／ｄｔの積で決まる（Ｖｓ＝Ｌ・ｄｉ／ｄｔ）ため、高速スイッチングによりｄｉ／ｄｔが大きくなることでサージ電圧Ｖｓも大きくなるためである。過大なサージ電圧は、スイッチング素子を破壊するおそれがある。

上記については、高速スイッチングを実現しているスイッチング素子であればＳｉＣ−ＭＯＳＦＥＴ、Ｓｉ−ＭＯＳＦＥＴでも同様である。また、スイッチング素子の種類に関わらず、回路パターンや配線の引き回し等により、回路寄生インピーダンスが大きく、Ｑ値が高くなっている場合も同様である。スイッチング素子の誤動作や破壊は電力変換装置の動作を不安定にするため、高速スイッチング素子を用いる場合には発振及びサージ電圧への対策が必要である。

そこで、高速スイッチング素子の発振・誤動作対策として、対象のスイッチング素子のゲート−ソース間に接続され、ソースからゲートに向けて導通する電流の経路を形成する制御回路（ゲートダイオード）を設けたものがある（例えば、特許文献１参照）。また、対象のスイッチング素子の端子に電気的に接続されて先端が開放され、発振周波数の１／４波長の奇数倍の長さを持つスタブを有する発振抑制回路を備えたものがある（例えば、特許文献２参照）。

また、サージ電圧対策として、ダイオードとスナバコンデンサとが直列に接続されたＤＣ直列回路をスイッチング素子により構成された上アーム及び下アームに跨って接続したスナバ回路を備えたものがある（例えば、特許文献３参照）。また、主スイッチング素子がオンの期間に蓄えられた励磁エネルギーの放出経路となる出力ダイオードのアノードに一端が接続された補助コンデンサと、この補助コンデンサの他端にソースが接続されたＮチャネルのＭＯＳ型ＦＥＴで成る補助スイッチング素子と、この補助スイッチング素子のゲートと出力ダイオードのアノードとの間を所定の直流電圧でバイアスする直流バイアス回路とを有するスナバ回路を備えたものがある（例えば、特許文献４参照）。

特開２０１５−１２６３４２号公報特許第６１７３５２８号公報特開２０１７−１５３２０５号公報特開２０１７−７９５１１号公報

しかしながら、特許文献１に記載のものでは、スイッチング素子のゲート−ソース間に接続したゲートダイオードに電流を流すためにダイオード損失が発生するので、素子冷却器の大型化に伴う電力変換装置自体の大型化と、電力変換装置の効率が低下するという問題点がある。
また、特許文献２に記載のものではスタブの長さが発振周波数の１／４波長以上となるため、発振周波数が１００ＭＨｚの場合のスタブの長さは最短で７５ｃｍとなる。そして、発振周波数が１００ＭＨｚより小さい場合はスタブの長さはさらに長くなることから、装置が大型化してしまうおそれがある。
また、特許文献３に記載のものでは、サージ電圧対策のＤＣ直列回路にダイオードを用いているためダイオード損失が発生する。特許文献３ではスナバ用スイッチ素子を有する回生回路を構成することで損失の軽減を図っているが、スナバ用スイッチ素子を制御する制御回路が必要となり、構成が複雑になる。
また、特許文献４のものでは、スナバ回路が直流バイアス回路や補助スイッチング素子を備えているため、構成が複雑となるとともに、装置が大型化してしまうおそれがある。

この発明は、上記のような問題点を解決するためになされたもので、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことができる電力変換装置を得るものである。

この発明の電力変換装置は、スイッチング素子と、第１のコンデンサからなる第１のスナバ回路と、抵抗及びこの抵抗と直列に接続された第２のコンデンサからなる第２のスナバ回路とを備え、スイッチング素子、第１のスナバ回路及び第２のスナバ回路が互いに並列に接続されているものである。

この発明の電力変換装置によれば、コンデンサで構成された第１のスナバ回路でサージ電圧を抑制し、コンデンサと抵抗で構成された第２のスナバ回路で発振・誤動作を抑制する。このため、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことができる。

この発明の実施の形態１における電力変換装置を示す回路構成図である。この発明の実施の形態１における電力変換装置の一次側を示す回路構成図であり、実施の形態１に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。この発明の実施の形態１に係る第１のスナバ回路を示す回路構成図である。この発明の実施の形態１に係る第１のスナバ回路と、スイッチング素子と第１のスナバ回路の間の配線の寄生インダクタンスを示す回路構成図である。この発明の実施の形態１に係る第２のスナバ回路を示す回路構成図である。この発明の実施の形態２における電力変換装置の一次側を示す回路構成図であり、実施の形態２に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。この発明の実施の形態３における電力変換装置の一次側を示す回路構成図であり、実施の形態３に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。この発明の実施の形態４における電力変換装置の一次側を示す回路構成図であり、実施の形態４に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。この発明の実施の形態５における電力変換装置の一次側を示す回路構成図であり、実施の形態５に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。

実施の形態１．
以下に、この発明の実施の形態１を図１から図４に基づいて説明する。図１は、実施の形態１における電力変換装置を示す回路構成図である。また図２は、実施の形態１における電力変換装置の一次側を示す回路構成図であり、第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。ＤＣ／ＤＣコンバータ１００、すなわち電力変換装置は、トランス９３によって一次側と二次側が絶縁された絶縁型のフルブリッジＤＣ／ＤＣコンバータであり、トランス９３の一次巻線９３ａは直流電源９１から入力される直流の入力電圧Ｖｉｎを交流電圧に変換する二線式の単相インバータ１０に接続されている。また、トランス９３の二次巻線９３ｂは交流電圧を直流電圧に変換し、負荷９７に出力電圧Ｖｏｕｔを出力する整流回路９４に接続されている。

単相インバータ１０は、ＳｉＣやＧａＮなどワイドバンドギャップ半導体で構成されたスイッチング素子１１１〜１１４がブリッジ型に接続されたブリッジ回路を備えたものであり、スイッチング素子１１１及びスイッチング素子１１３、すなわち第１のスイッチング素子により構成された上アームと、スイッチング素子１１２及びスイッチング素子１１４、すなわち第２のスイッチング素子により構成された下アームとを直列に接続したアームを２組有している。各組のアームにおいて、上アームを構成するスイッチング素子１１１、１１３のソース端子と下アームを構成するスイッチング素子１１２、１１４のドレイン端子が接続されており、上アームと下アームの接続点１０ａ、１０ｂは一次巻線９３ａに接続されている。また、それぞれの組のアームにはコンデンサからなる第１のスナバ回路１２１、１２２とコンデンサ及び抵抗からなる第２のスナバ回路１３１、１３２が互いに並列に接続されている。

スイッチング素子１１１〜１１４は、主回路であるブリッジ回路の外部に配置された制御回路８１からのゲート信号８１ａによりオン／オフ制御される。制御回路８１は、出力電圧Ｖｏｕｔが目標値になるように、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔのモニタ状況に応じてそれぞれのスイッチング素子１１１〜１１４にゲート信号８１ａを出力して、スイッチング素子１１１〜１１４のＤｕｔｙ（オン期間）を制御することでＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）制御を行う。このＰＷＭ制御により、直流電圧である入力電圧が交流電圧に変換されてトランス９３の一次巻線９３ａに出力される。

整流回路９４は、整流素子としてのダイオード９４１〜９４４をフルブリッジ構成したものであり、ダイオード９４１及びダイオード９４３によって構成された上アームと、ダイオード９４２及びダイオード９４４によって構成された下アームとを直列に接続したアームを２組有している。各組の上下アームにおいて、上アームと下アームの接続点は二次巻線９３ｂに接続されている。

直流電源９１と単相インバータ１０との間には、入力電圧Ｖｉｎを安定化させて単相インバータ１０に出力する入力コンデンサ９２が直流電源９１と並列に接続されている。整流回路９４の負側出力と負荷９７との間には、整流回路９４の出力電流を平滑する平滑リアクトル９５が接続されている。平滑リアクトル９５の負荷９７側端と整流回路９４の正側出力との間には、負荷９７と並列に出力コンデンサ９６が接続されている。出力コンデンサ９６は、平滑リアクトル９５に流れる電流のリップル電圧波形を平滑して得られる直流電圧である出力電圧Ｖｏｕｔを負荷９７に出力する。

次に、第１のスナバ回路について説明する。図３Ａは、実施の形態１に係る第１のスナバ回路を示す回路構成図であり、図３Ｂは、実施の形態１に係る第１のスナバ回路と、スイッチング素子と第１のスナバ回路の間の配線の寄生インダクタンスを示す回路構成図である。なお図３Ａ及び図３Ｂでは、各スイッチング素子の１１１〜１１４におけるドレイン端子をＤ、ソース端子をＳ、ゲート端子をＧと表している。コンデンサ１２１ａからなる第１のスナバ回路１２１の正極側端子は、上アームを構成するスイッチング素子１１１のドレイン端子と第１の接続点１１ａで接続されており、第１のスナバ回路１２１の負極側端子は、下アームを構成するスイッチング素子１１２のソース端子と第１の接続点１２ａで接続されている。また、コンデンサ１２２ａからなる第１のスナバ回路１２２の正極側端子は、上アームを構成するスイッチング素子１１３のドレイン端子と第１の接続点１３ａで接続されており、第１のスナバ回路１２２の負極側端子は、下アームを構成するスイッチング素子１１４のソース端子と第１の接続点１４ａで接続されている。コンデンサ１２１ａ、１２２ａは、第１のコンデンサに相当する。

上記のように、第１のスナバ回路１２１、１２２はそれぞれのアームに接続されているため、第１のスナバ回路１２１がスイッチング素子１１１及びスイッチング素子１１２に対応し、第１のスナバ回路１２２がスイッチング素子１１３及びスイッチング素子１１４に対応している。

接続点１１ａとコンデンサ１２１ａの一端を結ぶ配線のラインＡ１及び接続点１２ａとコンデンサ１２１ａの他端を結ぶ配線のラインＢ１の長さはそれぞれ１０ｃｍ以下としている。同様に、接続点１３ａとコンデンサ１２２ａの一端を結ぶ配線のラインＡ２及び接続点１４ａとコンデンサ１２２ａの他端を結ぶ配線のラインＢ２の長さはそれぞれ１０ｃｍ以下としている。図３Ａにおいて破線で表されたラインＡ１、Ａ２、Ｂ１、Ｂ２の長さは、第１の接続点と第１のコンデンサとの間の配線の長さに相当する。スイッチング素子１１１、１１２と、スイッチング素子１１１、１１２に対応する第１のスナバ回路１２１において、サージ電圧による電流は第１のスナバ回路１２１のインピーダンスが小さいほど第１のスナバ回路１２１側に多く流れ、コンデンサ１２１ａに印加されるサージ電圧が大きくなる。そして、第１のスナバ回路１２１のインピーダンスはラインＡ１及びラインＢ１、が短いほど小さくなるため、コンデンサ１２１ａにより多くのサージ電圧を吸収させるためには、ラインＡ１、Ｂ１は可能な限り短い方が望ましい。同様に、サージ電圧による電流を第１のスナバ回路１２２により多く流してコンデンサ１２２ａにより多くのサージ電圧を吸収させるためには、ラインＡ２、Ｂ２は可能な限り短い方が望ましい。

スイッチング素子１１１のドレイン端子と第１の接続点１１ａとを結ぶ配線のラインＣ１及びスイッチング素子１１２のソース端子と第１の接続点１２ａとを結ぶ配線のラインＤ１の長さはそれぞれ５ｃｍ以下とし、スイッチング素子１１３のドレイン端子と第１の接続点１３ａとを結ぶ配線のラインＣ２及びスイッチング素子１１４のソース端子と第１の接続点１４ａとを結ぶ配線のラインＤ２の長さはそれぞれ５ｃｍ以下としている。図３Ｂにおいて破線で表されたラインＣ１、Ｄ１、Ｃ２、Ｄ２の長さは、スイッチング素子と第１の接続点との間の配線の長さに相当する。スイッチング素子１１１、１１２と、スイッチング素子１１１、１１２に対応する第１のスナバ回路１２１において、ラインＣ１、Ｄ１を流れる電流の変動によって生じるサージ電圧はスイッチング素子側で発生するサージ電圧であるため、第１のスナバ回路１２１で吸収されることはなくスイッチング素子１１１、１１２に印加される。また、このようなサージ電圧の大きさはラインＣ１、Ｄ１の寄生インダクタンスＬ１１、Ｌ２１の大きさに比例する。そして、寄生インダクタンスＬ１１、Ｌ２１はそれぞれラインＣ１、Ｄ１が長いほど大きいため、スイッチング素子１１１、１１２に印加されるサージ電圧を小さくするためには、ラインＣ１、Ｄ１は可能な限り短い方が望ましい。同様に、ラインＣ２、Ｄ２の寄生インダクタンスＬ１２、２２を小さくしてスイッチング素子１１３、１１４に印加されるサージ電圧を小さくするためには、ラインＣ２、Ｄ２は可能な限り短い方が望ましい。

コンデンサ１２１ａ及びコンデンサ１２２ａは、例えば積層セラミックコンデンサなどの低ＥＳＲ（ＥｑｕｉｖａｌｅｎｔＳｅｒｉｅｓＲｅｓｉｓｔａｎｃｅ：等価直列抵抗）コンデンサである。コンデンサ１２１ａ及びコンデンサ１２２ａは、できるだけＥＳＲが小さいものを用いることが望ましい。

次に、第２のスナバ回路について説明する。図４は、実施の形態１に係る第２のスナバ回路を示す回路構成図である。互いに直列に接続された抵抗１３１ａ及びコンデンサ１３１ｂからなる第２のスナバ回路１３１の正極側端子は、上アームを構成するスイッチング素子１１１のドレイン端子と第２の接続点１１ｂで接続されており、第２のスナバ回路１３１の負極側端子は、下アームを構成するスイッチング素子１１２のソース端子と第２の接続点１２ｂで接続されている。互いに直列に接続された抵抗１３２ａ及びコンデンサ１３２ｂからなる第２のスナバ回路１３２の正極側端子は、上アームを構成するスイッチング素子１１３のドレイン端子と第２の接続点１３ｂで接続されており、第２のスナバ回路１３２の負極側端子は、下アームを構成するスイッチング素子１１４のソース端子と第２の接続点１４ｂで接続されている。コンデンサ１３１ｂ、１３２ｂは、第２のコンデンサに相当する。

上記のように、第２のスナバ回路１３１、１３２はそれぞれのアームに接続されているため、第２のスナバ回路１３１がスイッチング素子１１１及びスイッチング素子１１２に対応し、第２のスナバ回路１３２がスイッチング素子１１３及びスイッチング素子１１４に対応している。なお、図４に示した第２のスナバ回路１３１、１３２では抵抗１３１ａ、１３２ａが正極側に、コンデンサ１３１ｂ、１３２ｂが負極側に配置されているが、抵抗１３１ａ、１３２ａを負極側に、コンデンサ１３１ｂ、１３２ｂを正極側に配置してもよい。

第２のスナバ回路１３１、１３２において、それぞれの抵抗１３１ａ、１３２ａの電気抵抗値Ｒ（図示なし）及びコンデンサ１３１ｂ、１３２ｂの電気容量Ｃ（図示なし）は、第２のスナバ回路１３１、１３２のカットオフ周波数ｆｃの下限がサージ電圧の周波数で、カットオフ周波数ｆｃの上限がスイッチング素子１１１〜１１４の発振周波数となるように設定されている。なお、スイッチング素子１１１〜１１４の周辺回路の寄生インダクタンス等によるカットオフ周波数ｆｃへの影響を考慮して電気抵抗値Ｒ及び電気容量Ｃを調整してもよい。

実施の形態１によれば、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことができる。より具体的には、第１のコンデンサにより構成された第１のスナバ回路をスイッチング素子と並列に接続し、直列に接続された第２のコンデンサ及び抵抗により構成された第２のスナバ回路をスイッチング素子及び第２のスナバ回路と並列に接続した。これにより、高速スイッチングに伴うサージ電圧によって第１のコンデンサが充電されることでスイッチング素子に印加されるサージ電圧を低減するとともに、第２のコンデンサと抵抗により発振が起こることを抑制する。また、第１のスナバ回路及び第２のスナバ回路にダイオードやスナバ用のスイッチング素子は必要ない。このため、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことが可能となっている。

また、第１のスナバ回路は、スイッチング素子との接続点である第１の接続点と第１のコンデンサとの間の配線の長さ１０ｃｍ以下であるため、スイッチング素子に印加されるサージ電圧をさらに低減することができる。より具体的には、第１の接続点から第１のコンデンサまでの配線の長さが短くなることで第１のスナバ回路のインピーダンスが十分に小さくなり、サージ電圧による電流がより多く第１のコンデンサに流れる。このため、第１のコンデンサによるサージ電圧低減がより効果的にはたらき、スイッチング素子に印加されるサージ電圧をさらに低減することができる。

また、寄生インダクタンスによってスイッチング側で発生し、第１のスナバ回路では対応できないサージ電圧を低減することができる。より具体的には、スイッチング素子と第１の接続点との間の配線の長さを５ｃｍ以下とし、スイッチング素子と第１の接続点との間の配線の寄生インダクタンスを十分に小さくした。スイッチング素子と第１の接続点との間の配線の寄生インダクタンスによって発生するサージ電圧の大きさは寄生インダクタンスの大きさに比例するため、上記のように寄生インダクタンスを十分に小さくすることで第１のスナバ回路では対応できないサージ電圧を低減することが可能となっている。

また、発振が起こることを防ぎつつ第２のスナバ回路が大型化することを防ぐことができる。より具体的には、第２のスナバ回路のカットオフ周波数の下限をサージ電圧の周波数とし、上限をスイッチング素子の発振周波数とした。カットオフ周波数の下限をサージ電圧の周波数としたことにより、サージ電圧のエネルギーが抵抗で消費されることを防がれるので、メタルクラッド抵抗のような大型の抵抗器が不要となり小型のチップ抵抗を用いることができるとともに、パッケージ型の冷却器も不要となり、スナバ回路が大型化することを防ぐことができる。一方で、カットオフ周波数の上限をスイッチング素子の発振周波数としているため、第２のスナバ回路で発振を防ぐことが可能である。

また、第１のコンデンサとして等価直列抵抗が小さい積層セラミックコンデンサを用いているため、第１のスナバ回路のインピーダンスを小さくし、スイッチング素子に印加されるサージ電圧をさらに低減することができる。また、積層セラミックコンデンサはチップコンデンサであるため、第１のスナバ回路の小型化及び低コスト化を妨げることがない。

また、第１のスナバ回路及び第２のスナバ回路は、チップ部品により構成可能であるので、熱成立性を維持しながらスイッチング素子の配置やレイアウトを自由に行うことができる。また、電力変換装置の効率を維持しながら小型化を図ることができる。

実施の形態２．
以下に、この発明の実施の形態２を図５に基づいて説明する。図５は、実施の形態２における電力変換装置の一次側を示す回路構成図であり、実施の形態２に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。なお、図１〜図４と同一又は相当部分については同一の符号を付し、その説明を省略する。実施の形態２は、第２のスナバ回路を２組のアームで共用するように設けたものである。図５に示すように、スイッチング素子１１１及びスイッチング素子１１２により構成されたアームと、スイッチング素子１１３及びスイッチング素子１１４により構成されたアームの間において、ブリッジ回路の正極線上及び負極線上に第３の接続点１０ｃ、１０ｄがそれぞれ設けられている。第２のスナバ回路２３は、正極側端子が第３の接続点１０ｃに接続され、負極側端子が第３の接続点１０ｄに接続されている。このように、実施の形態２では第２のスナバ回路２３がブリッジ回路の正極線及び負極線と接続されることでスイッチング素子１１１〜１１４に対応しているため、実施の形態１においてそれぞれのアームに接続されていた第２のスナバ回路１３１、１３２は省略されている。

第２のスナバ回路２３は、実施の形態１の第２のスナバ回路１３１、１３２と同様に、直列に接続されたコンデンサ及び抵抗によって構成されている。また、第２のスナバ回路２３を構成する抵抗の電気抵抗値Ｒ及びコンデンサの電気容量Ｃは、第２のスナバ回路２３のカットオフ周波数ｆｃの下限がサージ電圧の周波数となり、カットオフ周波数ｆｃの上限がスイッチング素子１１１〜１１４の発振周波数となるように設定されている点も実施の形態１と同様である。
その他については実施の形態１と同様であるので、その説明を省略する。

実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

また、第２のスナバ回路を共用としたので、部品の削減による低コスト化や小型化が可能である。

実施の形態３．
以下に、この発明の実施の形態３を図６に基づいて説明する。図６は、実施の形態３における電力変換装置の一次側を示す回路構成図であり、実施の形態３に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。なお、図１〜図５と同一又は相当部分については同一の符号を付し、その説明を省略する。実施の形態３は、第１のスナバ回路がスイッチング素子毎に配置したものである。図６に示すように、第１のスナバ回路３２１〜３２４の正極側端子は、スイッチング素子１１１〜１１４のドレイン端子と接続されており、第１のスナバ回路３２１〜３２４の負極側端子は、スイッチング素子１１１〜１１４のソース端子とそれぞれ接続されている。このように第１のスナバ回路３２１〜３２４がスイッチング素子１１１〜１１４とそれぞれ接続されることにより、実施の形態３では第１のスナバ回路３２１〜３２４がスイッチング素子１１１〜１１４にそれぞれ対応しているため、実施の形態１、２においてそれぞれのアームに接続されていた第１のスナバ回路１２１、１２２は省略されている。

第１のスナバ回路３２１〜３２４は、実施の形態１、２における第１のスナバ回路１２１、１２２と同様に、コンデンサで構成されている。また、第１の接続点と第１のコンデンサとの間の配線の長さや、スイッチング素子と第１の接続点との間の配線の長さについても実施の形態１、２と同様である。

実施の形態３では、実施の形態２と同様にスイッチング素子１１１〜１１４に対応する第２のスナバ回路２３を設けている。なお、実施の形態１のようにそれぞれのアームに接続される第２のスナバ回路１３１、１３２を第２のスナバ回路２３の替わりに設けてもよい。
その他については実施の形態１と同様であるので、その説明を省略する。

実施の形態３によれば、実施の形態２と同様の効果を得ることができる。

また、第１のスナバ回路がスイッチング素子毎に配置されているので、レイアウトの都合上それぞれのスイッチング素子が離れて配置される場合でも小型化を図ることができる。

実施の形態４．
以下に、この発明の実施の形態４を図７に基づいて説明する。図７は、実施の形態４における電力変換装置の一次側を示す回路構成図であり、実施の形態４に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。なお、図１〜図６と同一又は相当部分については同一の符号を付し、その説明を省略する。実施の形態４は、第１のスナバ回路及び第２のスナバ回路をスイッチング素子毎に配置したものである。図７に示すように、第２のスナバ回路４３１〜４３４の正極側端子は、スイッチング素子１１１〜１１４のドレイン端子と接続されており、第２のスナバ回路４３１〜４３４の負極側端子は、スイッチング素子１１１〜１１４のソース端子とそれぞれ接続されている。このように第２のスナバ回路４３１〜４３４がスイッチング素子１１１〜１１４とそれぞれ接続されることにより、実施の形態４では第２のスナバ回路４３１〜４３４がスイッチング素子１１１〜１１４にそれぞれ対応しているため、実施の形態１においてそれぞれのアームに接続されていた第２のスナバ回路１３１、１３２は省略されている。

第２のスナバ回路４３１〜４３４は、実施の形態１の第２のスナバ回路１３１、１３２と同様に、直列に接続されたコンデンサ及び抵抗によって構成されている。また、第２のスナバ回路４３１〜４３４を構成する抵抗の電気抵抗値Ｒ及びコンデンサの電気容量Ｃは、第２のスナバ回路４３１〜４３４のカットオフ周波数ｆｃの下限がサージ電圧の周波数となり、カットオフ周波数ｆｃの上限がスイッチング素子１１１〜１１４の発振周波数となるように設定されている点も実施の形態１と同様である。

実施の形態４では、実施の形態３と同様にスイッチング素子１１１〜１１４毎に第１のスナバ回路３２１〜３２４を設けている。
その他については実施の形態１と同様であるので、その説明を省略する。

実施の形態４によれば、実施の形態３と同様の効果を得ることができる。

また、第２のスナバ回路がスイッチング素子毎に配置されているので、発熱部となる抵抗の分散が可能となり、熱集中を防止することができる。これにより熱成立性が向上し、高周波化、小型化に有利である。

実施の形態５．
以下に、この発明の実施の形態５を図８に基づいて説明する。図８は、実施の形態５における電力変換装置の一次側を示す回路構成図であり、実施の形態５に係る第１のスナバ回路及び第２のスナバ回路を示す回路構成図である。なお、図１〜図７と同一又は相当部分については同一の符号を付し、その説明を省略する。実施の形態５は、第１のスナバ回路及び第２のスナバ回路を２組のアームで共用するように設けたものである。図８に示すように、スイッチング素子１１１及びスイッチング素子１１２により構成されたアームと、スイッチング素子１１３及びスイッチング素子１１４により構成されたアームの間において、ブリッジ回路の正極線上及び負極線上に第３の接続点１０ｃ、１０ｄがそれぞれ設けられている。第１のスナバ回路２４及び第２のスナバ回路２３は、正極側端子が第３の接続点１０ｃに接続され、負極側端子が第３の接続点１０ｄに接続されている。このように、実施の形態５では第１のスナバ回路２４及び第２のスナバ回路２３がブリッジ回路の正極線及び負極線と接続されることでスイッチング素子１１１〜１１４に対応しているため、実施の形態１においてそれぞれのアームに接続されていた第１のスナバ回路１２１、１２２、第２のスナバ回路１３１、１３２は省略されている。

第１のスナバ回路２４は、実施の形態１の第１のスナバ回路１２１、１２２と同様にコンデンサによって構成されている。また、第１のスナバ回路２４とスイッチング素子との接続点と、第１のスナバ回路２４を構成するコンデンサとの間の配線の長さが１０ｃｍ以下となるように設定されている点も実施の形態１と同様である。

第２のスナバ回路２３は、実施の形態１の第２のスナバ回路１３１、１３２と同様に、直列に接続されたコンデンサ及び抵抗によって構成されている。また、第２のスナバ回路２３を構成する抵抗の電気抵抗値Ｒ及びコンデンサの電気容量Ｃは、第２のスナバ回路２３のカットオフ周波数ｆｃの下限がサージ電圧の周波数となり、カットオフ周波数ｆｃの上限がスイッチング素子１１１〜１１４の発振周波数となるように設定されている点も実施の形態１と同様である。

実施の形態５によれば、実施の形態１と同様の効果を得ることができる。

また、第１及び第２のスナバ回路を共用としたため、部品の削減による低コスト化や小型化が可能である。

なお、上記実施の形態では絶縁型のフルブリッジＤＣ／ＤＣコンバータにこの発明を適用する場合について説明したが、この発明は例えばハーフブリッジＤＣ／ＤＣコンバータやインバータなど、スイッチング素子とスナバ回路を組み合わせる電力変換装置であれば適用可能である。
また、スイッチング素子としてワイドバンドギャップ半導体で構成されたスイッチング素子を用いたが、Ｓｉ−ＭＯＳＦＥＴやＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）等の自己消弧型半導体スイッチング素子や、ダイヤモンド系材料を用いたスイッチング素子を用いてもよい。
また、単相インバータと二線式の単相インバータを用い、ブリッジ回路は２組のアームを有する構成としたが、二線式の単相インバータを三線式の単相インバータや三相インバータに置き換え、ブリッジ回路が３組以上のアームを有する構成にしてもよい。

また、この発明は、この発明の趣旨を逸脱しない範囲において、各実施の形態や構成を適宜組み合わせたり、構成を一部変形、省略したりすることが可能である。

１０単相インバータ、１００ＤＣ／ＤＣコンバータ、１１１〜１１４スイッチング素子、１１ａ、１２ａ、１３ａ、１４ａ第１の接続点、１２１、１２２、３２１〜３２４、２４第１のスナバ回路、１２１ａ、１２２ａコンデンサ、１３１、１３２、２３、４３１〜４３４第２のスナバ回路、１３１ａ、１３２ａ抵抗、１３１ｂ、１３２ｂコンデンサ

この発明の電力変換装置は、スイッチング素子と、第１のコンデンサからなる第１のスナバ回路と、抵抗及びこの抵抗と直列に接続された第２のコンデンサからなる第２のスナバ回路とを備え、スイッチング素子、第１のスナバ回路及び第２のスナバ回路が互いに並列に接続され、第１のスナバ回路とスイッチング素子の接続点が、第２のスナバ回路とスイッチング素子の接続点よりもスイッチング素子に近く、第１のスナバ回路は、第２のスナバ回路よりもスイッチング素子の近くに配置されているものである。

実施の形態１によれば、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことができる。より具体的には、第１のコンデンサにより構成された第１のスナバ回路をスイッチング素子と並列に接続し、直列に接続された第２のコンデンサ及び抵抗により構成された第２のスナバ回路をスイッチング素子及び第１のスナバ回路と並列に接続した。これにより、高速スイッチングに伴うサージ電圧によって第１のコンデンサが充電されることでスイッチング素子に印加されるサージ電圧を低減するとともに、第２のコンデンサと抵抗により発振が起こることを抑制する。また、第１のスナバ回路及び第２のスナバ回路にダイオードやスナバ用のスイッチング素子は必要ない。このため、簡単な構成でサージ電圧によるスイッチング素子の破壊と発振によるスイッチング素子の誤動作を防ぐことが可能となっている。

また、寄生インダクタンスによってスイッチング素子側で発生し、第１のスナバ回路では対応できないサージ電圧を低減することができる。より具体的には、スイッチング素子と第１の接続点との間の配線の長さを５ｃｍ以下とし、スイッチング素子と第１の接続点との間の配線の寄生インダクタンスを十分に小さくした。スイッチング素子と第１の接続点との間の配線の寄生インダクタンスによって発生するサージ電圧の大きさは寄生インダクタンスの大きさに比例するため、上記のように寄生インダクタンスを十分に小さくすることで第１のスナバ回路では対応できないサージ電圧を低減することが可能となっている。

Claims

スイッチング素子と、
第１のコンデンサからなる第１のスナバ回路と、
抵抗及び前記抵抗と直列に接続された第２のコンデンサからなる第２のスナバ回路とを備え、
前記スイッチング素子、前記第１のスナバ回路及び前記第２のスナバ回路が互いに並列に接続されていることを特徴とする電力変換装置。
前記第１のスナバ回路は、前記スイッチング素子との接続点と前記第１のコンデンサとの間の配線の長さが１０ｃｍ以下である請求項１に記載の電力変換装置。
前記スイッチング素子と前記第１のスナバ回路との間の配線の長さが５ｃｍ以下であることを特徴とする請求項１または２に記載の電力変換装置。
前記第２のスナバ回路は、カットオフ周波数の下限がサージ電圧の周波数であり、前記カットオフ周波数の上限が前記スイッチング素子の発振周波数である請求項１から３のいずれか１項に記載の電力変換装置。
前記スイッチング素子は、直列に接続されてアームを構成する第１のスイッチング素子及び第２のスイッチング素子であって、前記アームは、複数が並列に接続されてブリッジ回路を構成する請求項１から４のいずれか１項に記載の電力変換装置。
前記第１のスナバ回路は、それぞれの前記アームに接続されている請求項５に記載の電力変換装置。
前記第２のスナバ回路は、それぞれの前記アームに接続されている請求項５または６に記載の電力変換装置。
前記第１のスナバ回路は、正極側端子が前記ブリッジ回路の正極線に接続され、負極側端子が前記ブリッジ回路の負極線に接続されている請求項５または７に記載の電力変換装置。
前記第２のスナバ回路は、正極側端子が前記ブリッジ回路の正極線に接続され、負極側端子が前記ブリッジ回路の負極線に接続されている請求項５、６、８のいずれか１項に記載の電力変換装置。
前記第１のスナバ回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子ごとに配置されている請求項５、７、９のいずれか１項に記載の電力変換装置。
前記第２のスナバ回路は、前記第１のスイッチング素子及び前記第２のスイッチング素子ごとに配置されている請求項５、６、８、１０のいずれか１項に記載の電力変換装置。
前記第１のコンデンサは、積層セラミックコンデンサである請求項１から１１のいずれか１項に記載の電力変換装置。
前記スイッチング素子は、ワイドバンドギャップ半導体で構成されている請求項１から１２のいずれか１項に記載の電力変換装置。