JP2019109887A5 - - Google Patents
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Description
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
上記目的を達成するためになされた本発明によるメモリシステムは、少なくとも1つの不揮発性メモリ装置と、前記少なくとも1つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、前記少なくとも1つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、前記演算回路に接続されるデータ入出力回路と、を有し、前記演算回路は、前記情報ビット及び前記ウェイトビットに対する前記演算が完了した場合、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする。
上記目的を達成するためになされた本発明による不揮発性メモリ装置の動作方法は、複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス−ベクトル乗算」を実行するステップと、前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス−ベクトル乗算」が完了したことに応答して、前記「マトリックス−ベクトル乗算」の結果である出力データセットを提供するステップと、を有することを特徴とする。
Claims (20)
- 不揮発性メモリ装置であって、
複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して受信するユーザデータセットに含まれる情報ビット及びウェイトビットに対して、一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、すべての前記情報ビット及び前記ウェイトビットに対する前記演算が完了したことに応答して、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とする不揮発性メモリ装置。 - 前記ユーザデータセットと関連したパリティデータに基づいて前記情報ビット及び前記ウェイトビットの少なくとも1つのエラービットを訂正し、訂正されたユーザデータセットを前記演算回路に提供するエラー訂正コード(error correction code:以下、ECC)エンジンをさらに有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション(活性化)を順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス−ベクトル乗算」を実行し、前記乗算の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記シフトレジスタブロックは、第1シフトビットを出力するように、前記ウェイトビットを、それぞれ「P×Q」(P、Qは、自然数)マトリックス形態を有するように配置した前記特性マップで構成し、前記特性マップの各々が第1演算ウィンドウに順次に出力されるように前記ウェイトビットをシフトさせる第1シフトレジスタと、
第2シフトビットを出力するように、前記情報ビットと前記ウェイトビットとの関連性に基づいて複数の「L×L」(Lは、4以上の自然数)マトリックス形態を有するように配置し、複数のサブデータセットに対応する前記アクティベーションで構成し、前記アクティベーションの各々が各々「P×Q」マトリックス形態を有する第2演算ウィンドウに順次に出力されるように前記情報ビットをシフトさせる第2シフトレジスタと、を含むことを特徴とする請求項3に記載の不揮発性メモリ装置。 - 前記第2シフトレジスタは、前記第2演算ウィンドウが前記アクティベーションのバウンダリーに到達するまで、第2演算ウィンドウの2つの連続する位置に関して第2方向の2P個の情報ビットが繰り返して選択されるように前記第2演算ウィンドウを第1方向にシフトさせ、前記第2演算ウィンドウが前記アクティベーションのバウンダリーに到達したことに応答して、前記第2演算ウィンドウを「L−P」だけシフトさせることを特徴とする請求項4に記載の不揮発性メモリ装置。
- 前記乗算及び累積回路は、前記第1シフトビットと前記第2シフトビットを受信し、前記アクティベーションの内の1つのアクティベーションの情報ビットと前記特性マップの内の対応する1つの特性マップのウェイトビットとを乗算して、乗算した結果を出力する乗算回路と、
前記乗算回路の出力を累積して前記出力データセットを提供する累積回路と、を含むことを特徴とする請求項4に記載の不揮発性メモリ装置。 - 前記乗算回路は、前記第1シフトビットを受信し、前記第1シフトビットを前記第1演算ウィンドウに基づく前記特性マップとして出力する第1バッファと、
前記第2シフトビットを受信し、前記第2シフトビットを前記第2演算ウィンドウに基づく前記アクティベーションとして出力する第2バッファと、
前記第1バッファの出力と前記第2バッファの出力を乗算して、中間演算結果として乗算された結果を提供する乗算器と、を含むことを特徴とする請求項6に記載の不揮発性メモリ装置。 - 前記累積回路は、第1入力と第2入力を備える加算器と、
バッファと、を含み、
前記加算器は、前記第1入力で受信される前記乗算回路の前記中間演算結果と前記第2入力で受信される前記バッファの出力とを合算して前記バッファに提供し、
前記バッファは、前記加算器の出力を前記加算器の前記第2入力にフィードバックさせ、出力イネーブル信号に応答して前記加算器の出力を前記出力データセットとして提供することを特徴とする請求項7に記載の不揮発性メモリ装置。 - 前記バッファは、前記出力データセットを提供した後にリセット信号に応答してリセットされることを特徴とする請求項8に記載の不揮発性メモリ装置。
- 前記データバッファは、スタティックRAM(static random access memory:SRAM)を含むことを特徴とする請求項3に記載の不揮発性メモリ装置。
- 外部からのコマンド及びアドレスに応答して前記ページバッファ回路、前記演算回路、及び前記データ入出力回路を制御する制御回路をさらに有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記制御回路は、前記コマンド及び前記アドレスに応答して演算制御信号を生成し、前記演算制御信号を前記演算回路に提供して前記演算回路を制御することを特徴とする請求項11に記載の不揮発性メモリ装置。
- 前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記特性マップに基づいて前記情報ビットを分割してアクティベーション(活性化)に順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々とで「マトリックス−ベクトル乗算」を実行し、前記「マトリックス−ベクトル乗算」の結果を累積し、前記アクティベーションと前記特性マップとの前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して、前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項12に記載の不揮発性メモリ装置。 - 前記制御回路は、出力イネーブル信号及びリセット信号を前記乗算及び累積回路に提供して前記乗算及び累積回路を制御し、
前記書込イネーブル信号を前記データバッファに提供して前記データバッファの出力動作を制御し、
前記演算制御信号は、前記出力イネーブル信号、前記リセット信号、及び前記書込イネーブル信号を含むことを特徴とする請求項13に記載の不揮発性メモリ装置。 - 前記メモリセルアレイは、複数のメモリブロックを含み、
前記複数のメモリブロックの各々は、第1ワードラインに接続される複数の第1メモリセルと、
第2ワードラインに接続され、前記第1メモリセルの上に積層される複数の第2メモリセルと、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、第1方向に延長される複数のワードライン、及び前記第1方向と交差する第2方向に延長される前記複数のビットラインが配列され、前記メモリセルアレイが形成された第1半導体層と、
基板を含み、前記第1半導体層の下部に前記第1方向及び前記第2方向と垂直な第3方向に積層され、前記ページバッファ回路、前記演算回路、及び前記データ入出力回路が形成される第2半導体層と、を含むことを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記ページバッファ回路の少なくとも一部分及び前記演算回路の少なくとも一部分は、前記第3方向において、前記メモリセルアレイと少なくとも部分的にオーバーラップすることを特徴とする請求項16に記載の不揮発性メモリ装置。
- 少なくとも1つの不揮発性メモリ装置と、
前記少なくとも1つの不揮発性メモリ装置を制御するメモリコントローラと、を有し、
前記少なくとも1つの不揮発性メモリ装置は、複数の不揮発性メモリセルを含むメモリセルアレイと、
前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路と、
前記メモリセルアレイに格納され、前記ページバッファ回路を介して提供されるデータセットに含まれる情報ビット、及びウェイトビットに対して一定のサイズを有する演算ウィンドウに基づいて、前記情報ビットの中から前記演算ウィンドウ内のビットのマトリックスに対して乗算演算を実行することを含む演算を実行する演算回路と、
前記演算回路に接続されるデータ入出力回路と、を有し、
前記演算回路は、前記情報ビット及び前記ウェイトビットに対する前記演算が完了した場合、前記演算の結果である出力データセットを前記データ入出力回路に提供することを特徴とするメモリシステム。 - 前記演算回路は、前記ウェイトビットを前記演算ウィンドウに基づいて分割して特性マップに順次に提供し、前記情報ビットと各特性マップとの関連性に基づいて前記情報ビットを分割してアクティベーション(活性化)を順次に提供するシフトレジスタブロックと、
前記特性マップの各々と対応する前記アクティベーションの各々に対して「マトリックス−ベクトル乗算」を実行し、前記乗算の結果を累積し、前記アクティベーションと前記特性マップに対する前記「マトリックス−ベクトル乗算」が完了することによって算出された前記出力データセットを提供する乗算及び累積回路と、
書込イネーブル信号に応答して前記出力データセットを格納し、前記出力データセットを前記データ入出力回路に提供するデータバッファと、を含むことを特徴とする請求項18に記載のメモリシステム。 - 複数の不揮発性メモリセルを備えるメモリセルアレイを含む不揮発性メモリ装置の動作方法であって、
前記不揮発性メモリセルから、前記メモリセルアレイと複数のビットラインを介して接続されるページバッファ回路を介して読み出されたデータセットに含まれる情報ビット及びウェイトビットをシフトレジスタブロックに提供するステップと、
前記シフトレジスタブロックで、前記情報ビット及び前記ウェイトビットを各々アクティベーションと特性マップに分割するステップと、
演算回路で、前記アクティベーションと前記特性マップに対して演算ウィンドウに基づいて「マトリックス−ベクトル乗算」を実行するステップと、
前記演算回路で、前記アクティベーションと前記特性マップの全てに対して、前記「マトリックス−ベクトル乗算」が完了したことに応答して、前記「マトリックス−ベクトル乗算」の結果である出力データセットを提供するステップと、を有することを特徴とする不揮発性メモリ装置の動作方法。
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KR102559581B1 (ko) * | 2018-05-23 | 2023-07-25 | 삼성전자주식회사 | 재구성 가능 로직을 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법 |
US11875044B2 (en) | 2019-05-31 | 2024-01-16 | Lodestar Licensing Group, Llc | Direct memory access using joint test action group (JTAG) cells addressing |
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KR20210015086A (ko) * | 2019-07-31 | 2021-02-10 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
US11397561B2 (en) * | 2019-09-05 | 2022-07-26 | SK Hynix Inc. | Nonvolatile memory device performing a multiplicaiton and accumulation operation |
KR20210034999A (ko) * | 2019-09-23 | 2021-03-31 | 에스케이하이닉스 주식회사 | Aim 장치 및 aim 장치에서의 곱셈-누산 연산 방법 |
US20210306006A1 (en) * | 2019-09-23 | 2021-09-30 | SK Hynix Inc. | Processing-in-memory (pim) devices |
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KR20210060024A (ko) * | 2019-11-18 | 2021-05-26 | 에스케이하이닉스 주식회사 | 신경망 처리 회로를 포함하는 메모리 장치 |
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US20220019407A1 (en) * | 2020-07-14 | 2022-01-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | In-memory computation circuit and method |
KR20220057737A (ko) * | 2020-10-30 | 2022-05-09 | 에스케이하이닉스 주식회사 | 웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치 |
TWI752713B (zh) * | 2020-11-04 | 2022-01-11 | 臺灣發展軟體科技股份有限公司 | 資料處理電路及故障減輕方法 |
KR20220105940A (ko) | 2021-01-21 | 2022-07-28 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법 |
US11664070B2 (en) * | 2021-01-28 | 2023-05-30 | Macronix International Co., Ltd. | In-memory computation device and in-memory computation method to perform multiplication operation in memory cell array according to bit orders |
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CN115831198B (zh) * | 2023-01-06 | 2023-05-02 | 芯天下技术股份有限公司 | 片选使能控制装置、读取装置、擦写装置及快闪存储器 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
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US5014235A (en) * | 1987-12-15 | 1991-05-07 | Steven G. Morton | Convolution memory |
JP3260357B2 (ja) | 1990-01-24 | 2002-02-25 | 株式会社日立製作所 | 情報処理装置 |
US7107305B2 (en) | 2001-10-05 | 2006-09-12 | Intel Corporation | Multiply-accumulate (MAC) unit for single-instruction/multiple-data (SIMD) instructions |
WO2003088033A1 (en) | 2002-04-09 | 2003-10-23 | University Of Rochester | Multiplier-based processor-in-memory architectures for image and graphics processing |
KR101226685B1 (ko) | 2007-11-08 | 2013-01-25 | 삼성전자주식회사 | 수직형 반도체 소자 및 그 제조 방법. |
JP5376920B2 (ja) | 2008-12-04 | 2013-12-25 | キヤノン株式会社 | コンボリューション演算回路、階層的コンボリューション演算回路及び物体認識装置 |
US9477636B2 (en) | 2009-10-21 | 2016-10-25 | Micron Technology, Inc. | Memory having internal processors and data communication methods in memory |
KR101601849B1 (ko) * | 2009-10-21 | 2016-03-09 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템 |
KR101691092B1 (ko) | 2010-08-26 | 2016-12-30 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 |
US8553466B2 (en) | 2010-03-04 | 2013-10-08 | Samsung Electronics Co., Ltd. | Non-volatile memory device, erasing method thereof, and memory system including the same |
US9536970B2 (en) | 2010-03-26 | 2017-01-03 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory devices and methods of fabricating the same |
KR101682666B1 (ko) | 2010-08-11 | 2016-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 |
WO2012029638A1 (en) | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2012226822A (ja) | 2011-04-15 | 2012-11-15 | Samsung Electronics Co Ltd | 不揮発性メモリ装置 |
JP5112555B1 (ja) | 2011-12-02 | 2013-01-09 | 株式会社東芝 | メモリカード、ストレージメディア、及びコントローラ |
JP5674630B2 (ja) | 2011-12-02 | 2015-02-25 | 株式会社東芝 | 暗号化演算装置を搭載する不揮発性半導体記憶装置 |
US8990667B2 (en) * | 2012-08-03 | 2015-03-24 | Samsung Electronics Co., Ltd. | Error check and correction circuit, method, and memory device |
US9384168B2 (en) * | 2013-06-11 | 2016-07-05 | Analog Devices Global | Vector matrix product accelerator for microprocessor integration |
US9244629B2 (en) | 2013-06-25 | 2016-01-26 | Advanced Micro Devices, Inc. | Method and system for asymmetrical processing with managed data affinity |
US9589602B2 (en) | 2014-09-03 | 2017-03-07 | Micron Technology, Inc. | Comparison operations in memory |
US9898252B2 (en) | 2014-09-03 | 2018-02-20 | Micron Technology, Inc. | Multiplication operations in memory |
US11164033B2 (en) | 2015-05-29 | 2021-11-02 | Micron Technology, Inc. | Histogram creation process for memory devices |
KR20170010274A (ko) * | 2015-07-17 | 2017-01-26 | 삼성전자주식회사 | 적응적 페이지 사이즈 조절 기능을 갖는 반도체 메모리 장치 |
US10763861B2 (en) | 2016-02-13 | 2020-09-01 | HangZhou HaiCun Information Technology Co., Ltd. | Processor comprising three-dimensional memory (3D-M) array |
KR102568203B1 (ko) * | 2016-02-23 | 2023-08-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
KR102182583B1 (ko) | 2016-05-17 | 2020-11-24 | 실리콘 스토리지 테크놀로지 인크 | 비휘발성 메모리 어레이를 사용하는 딥러닝 신경망 분류기 |
CN106126481B (zh) * | 2016-06-29 | 2019-04-12 | 华为技术有限公司 | 一种计算系统和电子设备 |
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