KR20220114409A - 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일 측면에 비휘발성 메모리 장치는, 플래시 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 ML(machine learning) 파라미터 데이터를 수신하고, 일시적으로 저장하는 버퍼 메모리, 로우 디코더, 페이지 버퍼, 및 입출력을 스케줄링하기 위한 스케줄러를 포함하는 페리 로직 회로, 상기 ML 파라미터 데이터에 기반하여 인공신경망 모델을 구성하고, 상기 페리 로직 회로로부터 수신된 입력에 대한 최적의 출력 값을 추론하는 추론 모듈, 상기 추론 모듈의 연산을 수행하는 MAC(multiply-accumulate) 회로와, 상기 MAC 회로 및 상기 버퍼 메모리의 상태를 지시하는 모니터링 신호를 생성하는 ML 로직 회로를 포함하는 ML 모듈, 및 메모리 컨트롤러로부터 유휴 모드를 지시하는 외부 파워 커맨드를 수신하고, 상기 수신된 외부 커맨드와 상기 모니터링 신호에 기반하여 상기 외부 커맨드와 상이한 내부 파워 커맨드를 생성하는 페리 전력 관리 IC(integrated circuit)를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM COMPRISING THEREOF AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 메모리 장치의 대용량화 및 고집적화를 위하여, C2C(Chip-to-Chip) 구조가 이용될 수 있다.
C2C 구조는 하나의 웨이퍼에서 셀과 주변 회로를 모두 만드는 COP(Cell Over Peri) 구조와 달리 셀과 주변 회로를 서로 다른 웨이퍼에서 각각 생산하여 둘을 연결(Bonding)하는 방식으로 개발될 수 있다. 셀과 주변 회로를 각각 생산하기 때문에, 주변 회로에 보다 정교한 논리 공정을 사용하여 커스터마이징이 용이한 장점이 있다.
C2C 방식의 주변 회로에 기계학습 로직과 SRAM을 구현함으로써 입출력 파워 소모의 감소 및 레이턴시의 개선을 획득할 수 있으나, 셀과 주변 회로는 전력 공급이 동시에 이루어지기 때문에, SRAM의 데이터 및 학습 파라미터를 소실할 위험성이 존재한다.
본 개시의 기술적 사상이 해결하려는 과제는 비휘발성 메모리 장치의 내부 전력 관리를 위한 IC를 구비한 비휘발성 메모리 장치 및 이의 동작 방법을 제공하는 데에 있다.
본 개시의 기술적 사상의 일 측면에 비휘발성 메모리 장치는, 플래시 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 ML(machine learning) 파라미터 데이터를 수신하고, 일시적으로 저장하는 버퍼 메모리, 로우 디코더, 페이지 버퍼, 및 입출력을 스케줄링하기 위한 스케줄러를 포함하는 페리 로직 회로, 상기 ML 파라미터 데이터에 기반하여 인공신경망 모델을 구성하고, 상기 페리 로직 회로로부터 수신된 입력에 대한 최적의 출력 값을 추론하는 추론 모듈, 상기 추론 모듈의 연산을 수행하는 MAC(multiply-accumulate) 회로와, 상기 MAC 회로 및 상기 버퍼 메모리의 상태를 지시하는 모니터링 신호를 생성하는 ML 로직 회로를 포함하는 ML 모듈, 및 메모리 컨트롤러로부터 유휴 모드를 지시하는 외부 파워 커맨드를 수신하고, 상기 수신된 외부 커맨드와 상기 모니터링 신호에 기반하여 상기 외부 커맨드와 상이한 내부 파워 커맨드를 생성하는 페리 전력 관리 IC(integrated circuit)를 포함할 수 있다.
본 개시의 기술적 사상의 일 측면에 따른 메모리 시스템은, 비휘발성 메모리 장치에게 유휴 모드에 진입할 것을 지시하는 외부 파워 커맨드를 송신하는 메모리 컨트롤러, 및 인공신경망 모델을 구성하고, 기계학습을 수행하기 위한 ML 모듈과, 상기 외부 파워 커맨드 및 상기 ML 모듈에 대한 모니터링 정보에 기반하여, 상기 외부 파워 커맨드와 상이한 내부 파워 커맨드를 생성하기 위한 페리 전력 관리 IC를 포함하는 비휘발성 메모리 장치를 포함할 수 있다.
본 개시의 기술적 사상의 일 측면에 따른 페리(peripheral) 전력 IC의 동작 방법은, 메모리 컨트롤러로부터 유휴 모드를 지시하는 외부 파워 커맨드를 수신하는 단계, 상기 외부 파워 커맨드의 수신에 응답하여, 상기 비휘발성 메모리 장치의 페리 로직 회로를 오프 시키는 단계, 비휘발성 메모리 장치의 ML(machine learning) 모듈로부터 모니터링 신호를 수신하는 단계 및 상기 모니터링 신호에 기반하여 상기 ML 모듈 및 버퍼 메모리의 온/오프 상태를 지시하는 내부 파워 커맨드를 생성하는 단계를 포함하고, 상기 모니터링 신호는, 상기 ML 모듈의 연산을 수행하는 MAC(multiply accumulate) 회로의 상태에 대한 MAC 플래그 신호 및 상기 ML 모듈의 인공신경망 모델을 구성하는 ML 파라미터 데이터를 로드하는 상기 버퍼 메모리의 상태에 관한 버퍼 플래그 신호 중 적어도 하나를 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치에 따르면, 비휘발성 메모리 장치에게 유휴 모드를 지시하는 외부 커맨드가 수신되더라도, ML 모듈이나 버퍼 메모리의 저장 상태를 고려하여 전압 공급을 유지함으로써 ML 파라미터 데이터, ML 결과 값을 안정적으로 유지하고, ML 파라미터 데이터를 다시 로드하는데 소요되는 시간을 감소시킬 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치에 따르면, ML 모듈, 버퍼 메모리, 페리 로직 회로마다 내부 전압 드라이버를 구비함으로써 독립적으로 온/오프하여 ML 파라미터 데이터를 유지하면서 소비 전력을 최소화할 수 있고, ML 모듈, 버퍼 메모리, 페리 로직 회로마다 요구되는 상이한 동작 전압들을 제공할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 3은 본 개시의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 도시하는 순서도이다.
도 4는 본 개시의 실시예들에 따른 내부 파워 커맨드 생성 회로의 순서도이다.
도 5는 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치에 대한 배선(wiring)의 일 예를 도시한다.
도 6a는 본 개시의 예시적 실시예에 따른 복수의 유휴 모드들을 지시하는 외부 파워 커맨드를 도시하는 테이블이다.
도 6b는 본 개시의 예시적 실시예에 따른 내부 파워 레벨에 대한 매핑 테이블을 도시한다.
도 7은 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치(100)에 대한 배선(wiring)의 다른 예를 도시한다.
도 8은 본 개시의 예시적 실시예들에 따른 복수의 유휴 모드들을 지시하는 외부 파워 커맨드를 도시하는 테이블이다.
도 9는 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치의 모드 변경을 설명하기 위한 타이밍도이다.
도 10은 본 개시의 예시적 실시예에 따른 뉴럴 네트워크 및 뉴럴 네트워크를 이용한 연산 처리를 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 메모리 장치에 적용된 C2C 구조를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 예시적 실시예들에 대하여 상세히 설명하기로 한다.
본 개시에서는, 비휘발성 메모리 장치로서 낸드 플래시 메모리를 예시하여 본 개시의 실시예들이 설명된다. 그러나, 본 개시의 기술적 사상은 낸드 플래시 메모리에 한정되지 않고, EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM(Phase-change RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등과 같은 다양한 비휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 일 실시예에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 비휘발성 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다.
일 실시예에서, 메모리 시스템(10)은 전자 장치에 탈부착 가능한 외장 메모리로 구현될 수 있다. 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD, Mini-SD, xD(extreme Digital) 또는 메모리 스틱일 수 있다.
다양한 실시예들에 따라, 메모리 시스템(10)은 예를 들어, 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 로봇 장치, 스마트 TV, 스마트 폰, 의료 장치, 모바일 장치, 영상 표시 장치, 계측 장치, IoT(Internet of Things) 장치 등에 적용될 수 있으며, 이외에도 다양한 종류의 전자 장치 중 하나에 탑재될 수 있다.
다양한 실시예들에 따라, 메모리 컨트롤러(200)는 호스트로부터의 읽기/쓰기 요청에 응답하여 비휘발성 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 비휘발성 메모리 장치(100)에 데이터를 기입하도록 비휘발성 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 커맨드, 어드레스 및 제어 신호를 제공함으로써, 비휘발성 메모리 장치(100)에 대한 기입, 독출, 소거 및 연산 동작을 제어할 수 있다. 또한, 데이터가 메모리 컨트롤러와 비휘발성 메모리 장치(100) 사이에서 송수신될 수 있다. 일 실시예에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에 기입하고자 하는 라이트 데이터, 어드레스(ADDR) 및 라이트 커맨드(CMD_W)를 비휘발성 메모리 장치(100)에게 전송할 수 있다. 또한, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)로부터 독출하고자 하는 어드레스(ADDR), 리드 커맨드(CMD_R)를 비휘발성 메모리 장치(100)에게 전송하고, 이에 응답하고, 비휘발성 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
다른 실시예에 따라, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)에게 전력 절감을 위한 유휴 모드(idle mode)를 지시하는 전력 커맨드를 전달할 수 있다. 이하, 설명의 편의를 위하여, 메모리 컨트롤러(200)로부터 비휘발성 메모리 장치(100)에게 전달되는 전력 커맨드는 외부 파워 커맨드(CMD_ExtPWR)로 지칭하기로 한다. 본 개시의 예시적인 실시예에 따른 비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 외부 파워 커맨드(CMD_ExtPWR)를 수신하더라도, 상기 외부 파워 커맨드(CMD_ExtPWR)에 기반하여 전력 공급을 제어하지 않고, 비휘발성 메모리 장치(100)의 복수의 내부 IP(intellectual property)들의 상태 정보에 더 기반하여, 내부 전력 커맨드(CMD_IntPWR)를 생성할 수 있다. 이에 관한 상세한 설명은 후술하기로 한다.
다양한 실시예들에 따라, 비휘발성 메모리 장치(100)는 비휘발성 메모리 칩으로 구현될 수 있다. 비휘발성 메모리 장치(100)는 복수의 내부 IP들을 포함할 수 있다. 상기 복수의 내부 IP들은, 메모리 셀 어레이(110), 페리 로직(120), ML 모듈(130), 버퍼 메모리(140), 페리 전력 관리 IC(150)에 상응할 수 있다.
일 실시예에 따라, 비휘발성 메모리 장치(100)는 주변 회로 영역(peripheral region)과 저장 영역(storage region)으로 구별될 수 있다. 상기 저장 영역(storage region)은 셀 영역(cell region)으로 지칭될 수도 있다. 메모리 셀 어레이(110)는 상기 저장 영역으로 구현될 수 있고, 상기 페리 로직(120), ML 모듈(130), 버퍼 메모리(140) 및 페리 전력 관리 IC(150)는 주변 회로 영역(peripheral region)에 구현될 수 있다.
일 실시예에 따라, 페리 로직(120)은 메모리 셀 어레이(110)로부터 데이터 독출 또는 메모리 셀 어레이(110)에게 데이터 기입에 관한 전반적인 동작을 제어하기 위한 스케줄러(scheduler), 차지 펌프(charge pump), 로우 디코더(row decoder, XDD) 등을 포함할 수 있다. 일 실시예에 따라, ML 모듈(130)은 기계 학습(Machine Learning)을 수행하는 모듈을 지칭할 수 있다. 본 개시의 예시적인 실시예들에 따른 비휘발성 메모리 장치(100)는 기계 학습을 수행하기 위한 ML 모듈(130)을 포함할 수 있다. ML 모듈(130)은 기계 학습을 통해 독출 커맨드(CMD_R)에 상응하는 최적의 독출 전압, 라이트 커맨드(CMD_W)에 상응하는 최적의 프로그램 전압을 학습하거나, 리드 데이터의 ECC(error correction code) 페일(fail)을 최소화하기 위한 방어코드를 학습할 수 있다. 예를 들어, ML 모듈(130)은 비휘발성 메모리 장치(100)로부터 기계학습 파라미터(ML Para) 데이터를 리드하고, 페리 로직(120)으로부터 수신된 대상 어드레스 정보(ADDR)를 입력으로 하는 뉴럴 네트워크를 생성하고, 뉴럴 네트워크를 훈련(train, 또는 학습(learn))하거나, 수신되는 입력 데이터를 기초로 연산을 수행하고, 수행 결과를 기초로 최적의 독출 전압을 학습할 수 있다.
다양한 실시예들에 따라, 뉴럴 네트워크의 모델들은 GoogleNet, AlexNet, VGG Network 등과 같은 CNN(Convolution Neural Network), R-CNN(Region with Convolution Neural Network), RPN(Region Proposal Network), RNN(Recurrent Neural Network), S-DNN(Stacking-based deep Neural Network), S-SDNN(State-Space Dynamic Neural Network), Deconvolution Network, DBN(Deep Belief Network), RBM(Restricted Boltzmann Machine), Fully Convolutional Network, LSTM(Long Short-Term Memory) Network, Classification Network 등 다양한 종류의 모델들을 포함할 수 있으나 이에 제한되지는 않는다.
또한, 전술한 실시예에서, ML 모듈(130)은 뉴럴 네트워크 모델에 기반하는 것을 기준으로 설명되었으나, 이에 제한되는 것은 아니다. 다양한 실시예들에서, ML 모듈(130)은 선형 회귀(linear regression), 결정 트리(decision tree)에 기반할 수도 있고, 뉴럴 네트워크 모델, 선형 회귀, 및 결정 트리 중 적어도 둘 이상의 결합에 기반할 수도 있다.
일 실시예에 따라, 버퍼 메모리(140)는 메모리 셀 어레이(110)로부터 수신한 데이터를 일시적으로 저장할 수 있다. 버퍼 메모리(140)는 SRAM(static RAM)과 같은 휘발성 메모리로 구현될 수 있다. 예를 들어, 버퍼 메모리(140)는 메모리 셀 어레이(110)로부터 ML 파라미터 데이터를 수신 및 저장할 수 있다. 상기 ML 파라미터 데이터는, 뉴럴 네트워크를 구성하는 복수의 노드들 간에 관계를 지시하는(indicating) 가중치 값들을 지칭할 수 있다. 예를 들어, ML 파라미터 데이터는, 뉴럴 네트워크 내에서 이전 단계의 노드로부터 다음 단계의 노드로 진행할 때, 최적의 값을 출력하는 진행 방향을 결정하기 위한 값들을 지칭할 수 있다. ML 모듈(130)은 뉴럴 네트워크에 대한 훈련을 수행함으로써 각각의 노드에서 최적의 프로그램 전압, 최적의 이레이즈 전압, 최적의 방어코드 등을 출력하기 위한 가중치 값들을 결정할 수 있다.
일 실시예에 따라, 페리 전력 관리 IC(150)는 페리 로직(120), ML 모듈(130), 버퍼 메모리(140)에게 제공되는 전력을 제어할 수 있다. 페리 전력 관리 IC(150)는 외부 파워 커맨드(CMD_ExtPWR)와 ML 모듈(130)로부터 수신하는 모니터링 신호(Monitoring Signal)에 기반하여, 내부 전력 커맨드(CMD_IntPWR)를 생성할 수 있다. 상기 내부 전력 커맨드(CMD_IntPWR)는 외부 파워 커맨드(CMD_ExtPWR)와 서로 상이할 수 있다. 다시 말해, 메모리 컨트롤러(200)로부터 유휴 모드(idle mode)의 진입을 지시하는 커맨드가 수신되더라도, 페리 전력 관리 IC(150)는 버퍼 메모리(140)에 ML 파라미터 데이터가 임시로 저장된 상태이거나, 또는 ML 모듈(130)이 뉴럴 네트워크에 기반한 추론 동작 또는 훈련 동작을 동작중인 경우, 전력 공급을 유지하는 내부 파워 커맨드를 생성할 수 있다. 상기 전력 공급을 유지하는 것은, SPO(sudden power off)를 방지하기 함으로써, ML 파라미터 데이터를 소실하는 것을 방지하고, ML 모듈(130)을 효율적으로 운용하기 위한 것이다. 페리 전력 관리 IC(150)에 대한 구체적인 설명은 후술하기로 한다.
다양한 실시예들에 따라, 메모리 셀 어레이(110)는 복수의 메모리 블록들(미도시)을 포함할 수 있고, 각 메모리 블록은 복수의 페이지들을 포함할 수 있다. 각 메모리 블록은 독립적으로 소거 동작이 수행될 수 있고, 각 페이지는 독출 동작이 독립적으로 수행될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
도 2는 본 개시의 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(10)는 C2C(chip to chip) 구조로 구현될 수 있다. 상기 C2C 구조는 제1 웨이퍼 상에 저장 영역(storage region)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 구별되는 제2 웨이퍼 상에 주변 회로 영역(peripheral region)(200)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식에 상응할 수 있다.
C2C 구조를 사용하면, 전술한 바와 같이 저장 영역(storage region)에 상응하는 상기 제1 웨이퍼와 주변 회로 영역(peripheral region)에 상응하는 상기 제2 웨이퍼를 독립적으로 제작할 수 있다. 독립적으로 제작된 상기 제1 웨이퍼 및 상기 제2 웨이퍼 각각을 서로 본딩함으로써 연결할 수 있다. 독립적으로 제작되는 특성 상, 주변 회로 영역(peripheral region)는 더욱 정교한 로직 공정에 기반하여 제작될 수 있다. 기존 공정에서 페리 로직(120)은 비휘발성 메모리 장치(100)의 데이터 입출력을 위한 제어뿐만 아니라, 뉴럴 네트워크의 학습에 필요한 많은 양의 연산을 수행해야 했다. 비휘발성 메모리 장치(100)는 주변 회로 영역(peripheral region) 상에 ML 모듈(130) 및 버퍼 메모리(140)를 구비하고, ML 모듈(130)을 통해 뉴럴 네트워크의 학습을 위한 연산을 처리함으로써 메모리 장치(10)의 제어에 필요한 다양한 연산을 수행할 수 있고, 페리 로직(120)과의 신호 교환을 생략할 수 있으므로 지연시간(latency)을 감소시키는 등의 성능 개선을 획득할 수 있다.
다양한 실시예들에 따라, 페리 로직(120)은 로우 디코더(121), 스케줄러(122), 차지 펌프(123), 페이지 버퍼(125)를 포함할 수 있다. 일 실시예에 따라, 로우 디코더(121)는, 페리 로직(120)으로부터 제공된 로우 어드레스(X-ADDR)에 응답하여, 워드 라인들(WLs) 중 적어도 하나의 워드 라인을 선택할 수 있다. 선택된 워드 라인에 연결된 메모리 셀들의 집합을 하나의 선택된 페이지로 볼 수 있다. 일 실시예에서, 비휘발성 메모리 장치(100)는 뉴럴 네트워크를 구성하는 가중치 파라미터에 대한 데이터를 메타 영역(meta region)에 저장할 수 있다. 로우 디코더(121)는 ML 모듈(130)을 통한 뉴럴 네트워크의 추론을 수행하기 위하여, 메타 영역에 상응하는 적어도 하나 이상의 페이지를 선택하고, 선택된 적어도 하나 이상의 페이지에 기입된 ML 파라미터 데이터를 독출할 수 있다.
일 실시예에 따라, 스케줄러(122)는, 메모리 셀 어레이(110)에 대하여 동시에 요청되는 복수의 동작들에 대한 스케줄링을 수행할 수 있다. 예를 들어, 스케줄러(122)는 동시에 요청되는 쓰기 및 읽기 요청이 임계 기준을 초과하는 경우, 요청 개수를 감소시키도록 제어할 수도 있고, 복수의 쓰기 요청 이후에 가비지 컬렉션(garbage collection)이 수행되는 것을 지연시키고 읽기 요청을 먼저 처리하도록 작업 순서를 변경할 수도 있다.
일 실시예에 따라, 페이지 버퍼(125)는 페리 로직(120)으로부터 제공된 칼럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BLs) 중 일부 비트 라인을 선택할 수 있다. 예를 들어, 페이지 버퍼(125)는 동작 모드(기입 모드 또는 독출 모드)에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 일 실시예에서, 페이지 버퍼(125)는 메모리 셀 어레이(110)로부터 ML 파라미터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
다양한 실시예들에 따라, ML 모듈(130)은 MAC(multiply-accumulate) 회로(141), 추론 모듈(142), 훈련 모듈(143), ML 로직(144)을 포함할 수 있다. 일 실시예에 따라, MAC 회로(141)는, 뉴럴 네트워크의 모델의 추론 및/또는 훈련을 수행하는 데에 요구되는 복수의 연산을 수행할 수 있다. 예를 들어, MAC 회로(141)는 복수의 피연산자(operand)들을 이용해 연산 동작을 수행할 수 있다. 일 실시 예에서, MAC 회로(141)는 컨볼루션(convolution) 연산의 전부 또는 일부를 수행할 수 있다. 이를 위해, MAC 회로(141)는 곱셈 연산 및 덧셈 연산을 수행하는 곱셈 및 누적 회로를 포함할 수 있다. 또한 일 실시 예에서, MAC 회로(141)는 링(ring) 형태로 연결되는 복수의 곱셈 및 누적 회로들을 포함할 수도 있으며, 비선형 함수 프로세서(non-linear function processor) 및 양자화기(quantizer)를 더 포함할 수도 있다.
일 실시예에 따라, 추론 모듈(142)은 훈련 또는 학습이 완료된 뉴럴 네트워크모델의 가중치 파라미터(weight parameter)들에 기반하여 입력에 대응하는 출력을 생성할 수 있다. 추론 모듈(142)은 독출 어드레스, 기입 어드레스, 방어코드 정보들 중 적어도 하나를 입력으로 수신할 수 있다.
일 실시예에 따라, 훈련 모듈(143)은 뉴럴 네트워크에 대한 학습을 수행할 수 있다. 상기 학습은, 뉴럴 네트워크를 구성하는 복수의 노드들 간에 형성되는 가중치 값을 업데이트하는 동작을 지칭할 수 있다. 예를 들어, 훈련 모듈(143)은 버퍼 메모리(270)로부터 검증 전압 인가 시, 온-셀(on-cell) 및 오프-셀(off-cell) 개수에 대한 카운트 정보, 프로그램 완료까지 소요되는 시간에 대한 셀 스피드 정보 등을 로드할 수 있다. 복수의 프로그램 동작들 및 복수의 이레이즈 동작들을 수행하는 경우, 문턱 전압의 산포가 변경되기 때문에, 상기 카운트 정보, 셀 스피드 정보는 이전 시점에 인공신경망 모델을 학습할 때와 상이한 값들을 가질 수 있다. 따라서, 훈련 모듈(143)은 새롭게 업데이트된 카운트 정보, 및 셀 스피드 정보에 기반하여 인공신경망 모델을 학습할 수 있다. 재-학습된 뉴럴 네트워크의 ML 파라미터 데이터는, 재-학습 이전의 뉴럴 네트워크의 ML 파라미터 데이터와 서로 상이할 수 있다.
다양한 실시예들에 따라, ML 모듈(130)은 MAC 회로(141) 및 추론 모듈(282)을 적어도 포함할 수 있다. 다시 말해, 일 실시예에 따라, ML 모듈(130)은 미리 저장된 ML 파라미터 데이터에 기반하여 최적의 프로그램 전압, 최적의 이레이즈 전압, 최적의 독출 전압, 최적의 방어코드 중 적어도 하나를 출력하기 위한 추론 모듈(282)만을 포함할 수 있다. ML 모듈(130)은 미리 저장된 ML 파라미터 데이터에 따라 뉴럴 네트워크를 구성하고, 뉴럴 네트워크의 입력에 대하여 복수의 노드들을 진행시킴으로써 최적의 출력을 획득할 수 있다. MAC 회로(141)는 뉴럴 네트워크의 입력을 상기 복수의 노드들을 진행시키는데 요구되는 복수의 연산을 수행할 수 있다. ML 모듈(130)에 훈련 모듈(143)이 포함되지 않은 경우, ML 모듈(130)은 이미 학습이 완료된 뉴럴 네트워크를 에 기반하여 추론만 수행할 수 있으므로, 반복되는 기입 및 독출에 따라 변경된 문턱 전압의 산포를 반영하지는 못한다. 즉, 메모리 장치(10)의 일련의 프로그램 및 이레이즈에 따라 변경되는 셀 스피드 정보, 변경된 온-셀, 오프-셀에 대한 카운트 정보를 추가적으로 반영하기 위한 새로운 학습은 수행하지 않을 수 있다.
댜양한 실시예들에 따라, ML 모듈(130)은 MAC 회로(141), 추론 모듈(142), 훈련 모듈(143)에 더하여, ML 로직(144)을 더 포함할 수 있다. ML 로직(144)은 ML 모듈(130)을 전반적으로 제어하기 위한 회로에 상응할 수 있다. 예를 들어, ML 로직(144)은 ML 모듈(130)의 상태를 지시하기 위한 모니터링 신호를 생성 및 전달할 수도 있고, 미리 정의된 조건에 따라 훈련 모듈(143)을 활성화하여 ML 파라미터 데이터를 업데이트할 수도 있다.
일 실시예에 따라, ML 로직(144)은 페리 전력 관리 IC(150)에게 모니터링 신호를 전송할 수 있다. 상기 모니터링 신호는, 페리 전력 관리 IC(150)가 내부 전력 커맨드를 결정하는데 이용되는 신호로서, 버퍼 메모리(140) 및 ML 모듈(130) 중 적어도 하나의 상태를 지시할 수 있다. 예를 들어, 상기 모니터링 신호는, 버퍼 메모리(140)의 상태를 지시하는 버퍼 플래그 신호, ML 모듈(130)의 활성 상태를 지시하는 ML 플래그 신호를 포함할 수 있다.
다른 실시예에 따라, ML 로직(144)은 미리 정의된 조건에 따라 훈련 모듈(143)을 활성화할 수 있다. 예를 들어, ML 로직(144)은 오프셀 카운트 개수와 임계 값의 비교 결과에 기반하여 훈련 모듈(143)을 활성화할 수 있다. 오프셀 카운트 개수가 임계 값을 초과하는 경우, 문턱 전압의 산포가 많이 쉬프트 되었다는 뜻이므로, 변경된 문턱 전압의 산포에 최적인 프로그램 전압, 이레이즈 전압 등을 새롭게 학습하기 위함이다.
다양한 실시예들에 따라, 페리 전력 관리 IC(150)는 모니터링 회로(151), 내부 파워 커맨드 생성 회로(152) 및 매핑 테이블(153)을 포함할 수 있다. 일 실시예에 따라, 모니터링 회로(151)는 ML 모듈(130) 및 버퍼 메모리(140) 중 적어도 하나를 모니터링할 수 있다. 모니터링 회로(151)는 ML 모듈(130)의 ML 로직(144)으로부터 모니터링 신호를 수신할 수 있다. 일 예로, 모니터링 회로(151)는 ML 로직(144)으로부터 ML 플래그 신호를 포함하는 모니터링 신호를 수신할 수 있다. 모니터링 회로(151)는, ML 플래그 신호를 수신함에 응답하여, ML 모듈(130)이 뉴럴 네트워크에 기반하여 추론 동작을 수행하는 중이거나, ML 모듈(130)이 뉴럴 네트워크의 재-학습을 위한 훈련 동작을 수행하는 중인 것을 식별할 수 있다.
일 실시예에 따라, 내부 파워 커맨드 생성 회로(152)는 모니터링 회로(151)로부터 출력 및 외부 파워 커맨드(CMD_ExtPWR) 중 적어도 하나에 기반하여 내부 파워 커맨드(CMD_IntPWR)를 생성할 수 있다. 즉, 내부 파워 커맨드 생성 회로(152)는 외부 파워 커맨드(CMD_ExtPWR)에만 기반하여 비휘발성 메모리 장치(100)에 대한 전력을 공급하지 않을 수 있다. 외부 파워 커맨드(CMD_ExtPWR)가 유휴 모드를 지시하더라도, 내부 파워 커맨드 생성 회로(152)는 비휘발성 메모리 장치(100)의 내부 IP들 중 전력 공급이 유지되도록 비휘발성 메모리 장치(100)를 제어할 수 있다.
비휘발성 메모리 장치(100)의 내부 IP들 중 버퍼 메모리(140)는 전력이 차단되면, 일시적으로 저장하는 ML 파라미터 데이터를 소실할 수 있으며, 비휘발성 메모리 장치(100)의 내부 IP들 중 ML 모듈(130)에 기반한 뉴럴 네트워크에 기반한 추론 동작 또는 훈련 동작을 수행 중 전력 공급이 차단될 수 있기 때문에, 내부 파워 커맨드 생성 회로(152)는 외부 파워 커맨드(CMD_ExtPWR)가 지시하는 유휴 모드로 변경을 바이패스(bypass)할 수 있어야 한다.
일 실시예에 따라, 매핑 테이블(153)은, 각각의 내부 IP들마다 동작 모드 별 온/오프를 매핑한 테이블 정보, 및 사용 케이스 별 전압 레벨을 매핑한 테이블 정보를 적어도 포함할 수 있다. 내부 파워 커맨드 생성 회로(152)는 모니터링 회로(151)로부터 모니터링 결과를 수신하고, 매핑 테이블을 참조(refer)하여 비휘발성 메모리 장치(100)의 내부 IP들 각각에 대한 내부 파워 커맨드(CMD_IntPWR)를 결정할 수 있다. 매핑 테이블에 대한 구체적인 설명은 후술하기로 한다.
도 3은 본 개시의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 도시하는 순서도이다.
도 3을 참조하면, 동작 S110에서, 비휘발성 메모리 장치(100)는 메모리 컨트롤러(200)로부터 외부 파워 커맨드(도 1의 CMD_ExtPWR)를 수신할 수 있다. 상기 외부 파워 커맨드는, 비휘발성 메모리 장치(100)를 활성 모드(active mode), 대기 모드(standby mode) 및 유휴 모드(idle mode) 중 하나의 모드로 진입할 것을 지시할 수 있다.
외부 파워 커맨드(CMD_ExtPWR)가 활성 모드(active mode) 또는 대기 모드(standby mode)를 지시하는 경우, 비휘발성 메모리 장치(100)의 내부 IP들 각각은 전력을 공급받을 수 있다. 반면, 종래에 따라 외부 파워 커맨드(CMD_ExtPWR)가 유휴 모드(idle mode)를 지시하는 경우, 메모리 컨트롤러(200)는 비휘발성 메모리 장치(100)의 내부 IP들에게 공급되는 전력을 차단해야 한다. 본 개시의 다양한 실시예들에 따르면, 메모리 컨트롤러(200)는 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 비휘발성 메모리 장치(100)에게 전송하더라도, 비휘발성 메모리 장치(100)에게 공급되는 전력 레벨은 유지할 수 있다. 후술하는 바와 같이, 비휘발성 메모리 장치(100)의 내부 IP들 각각은 내부 전압 드라이버를 구비하고 있기 때문이다.
동작 S120에서, 비휘발성 메모리 장치(100)는 모니터링 신호 및 외부 파워 커맨드(CMD_ExtPWR)에 기반하여 내부 파워 모드 및 내부 파워 레벨을 결정할 수 있다. 비휘발성 메모리 장치(100)의 내부 파워 커맨드 생성 회로(152)는 외부 파워 커맨드(CMD_ExtPWR)가 비휘발성 메모리 장치(100)의 오프를 지시하는 유휴 모드(idle mode)에 상응하더라도, 모니터링 신호 값에 더 기반하여 내부 파워 커맨드(CMD_IntPWR)를 생성할 수 있다. 내부 파워 커맨드(CMD_IntPWR)는 비휘발성 메모리 장치(100)의 내부 IP들 각각에게 전송되는 전력 커맨드 신호에 상응할 수 있다.
내부 파워 커맨드(CMD_IntPWR)는 비휘발성 메모리 장치(100)의 내부 IP들 각각의 온/오프를 지시하는 내부 파워 모드에 대한 정보 및 온 상태를 유지하는 내부 IP의 경우, 해당 내부 IP가 공급받을 전압 레벨에 대한 정보를 포함할 수 있다. 예를 들어, 현재 ML 모듈(130)이 동작 중이지 않지만, 버퍼 메모리(140) 상에 ML 파라미터 데이터가 존재하는 경우, ML 파라미터 데이터의 소실을 방지하기 위하여 버퍼 메모리(140)에게 제공되는 전력 공급을 유지시킬 필요성이 있다. 따라서, 내부 파워 커맨드 생성 회로(152)는 버퍼 메모리(140)의 온 상태(on state), 페리 로직(120)과 ML 모듈(130)의 오프 상태(off state)에 상응하는 내부 파워 모드 및 온 상태(on state)의 버퍼 메모리(140)의 전압 레벨을 지시하는 내부 파워 레벨을 결정할 수 있다.
동작 S130에서, 비휘발성 메모리 장치(100)는 결정된 내부 파워 모드 및 내부 파워 레벨에 따라 내부 파워 커맨드(CMD_IntPWR)를 생성 및 전달할 수 있다. 내부 파워 커맨드 생성 회로(152)는 비휘발성 메모리 장치(100)의 내부 IP들 별 온/오프 상태와 온 상태의 IP들의 내부 파워 레벨을 지시하는 내부 파워 커맨드(CMD_IntPWR)를 생성하고, 각각의 IP들에게 전달할 수 있다. 예를 들어, 내부 파워 커맨드(CMD_IntPWR)는 페리 로직(120), 페리 전력 관리 IC(150), 버퍼 메모리(140), 및 ML 모듈(130)에게 각각 전달될 수 있다. 페리 로직(120), 페리 전력 관리 IC(150), 버퍼 메모리(140), 및 ML 모듈(130)은 각각의 내부 전압 드라이버를 별도로 구비하며, 식별된 온/오프 상태에 따라 외부 전압(Vext)과의 전기적 연결을 스위칭할 수 있고, 온 상태인 경우, 식별된 내부 전압 레벨에 따라 전압 변환을 수행하여 각각의 IP들에게 공급할 수 있다.
도 4는 본 개시의 실시예들에 따른 내부 파워 커맨드 생성 회로의 순서도이다.
도 4를 참조하면, 동작 S210에서, 내부 파워 커맨드 생성 회로(152)는 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 수신할 수 있다. 내부 파워 커맨드 생성 회로(152)는 메모리 컨트롤러(200)로부터 외부 파워 커맨드(CMD_ExtPWR)를 수신 및 복호함으로써 외부 파워 커맨드(CMD_ExtPWR)가 지시하는 파워 모드를 식별할 수 있다. 일 실시예에 따라, 외부 파워 커맨드(CMD_ExtPWR)가 활성 모드(active mode) 또는 대기 모드(standby mode)에 상응하는 경우, 내부 파워 커맨드(CMD_IntPWR)는 비휘발성 메모리 장치(100)의 내부 IP들에 대하여 식별된 모드에 상응하는 전압 레벨을 지시하는 내부 파워 커맨드(CMD_IntPWR)를 생성 및 전달할 수 있다. 즉, 대기 모드(Standby Mode) 및 활성 모드(Active Mode)에서는 비휘발성 메모리 장치(100)의 내부 IP들을 오프(off)하지 않기 때문에, 내부 파워 커맨드 생성 회로(152)는 대기 모드(Standby Mode) 및 활성 모드(Active Mode)에 각각 상응하는 전압 레벨을 지시할 수 있다. 다른 예로, 내부 파워 커맨드 생성 회로(152)는 활성 모드(Active Mode) 또는 대기 모드(Standby Mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 수신한 경우, 불필요한 내부 시그널링(signaling)을 감소시키기 위해, 별도의 내부 파워 커맨드를 생성하는 것을 바이패스하고, 수신된 외부 파워 커맨드(CMD_ExtPWR)를 비휘발성 메모리 장치(100)의 내부 IP들 각각에게 전달(deliver)하는 것만을 수행할 수도 있다.
일 실시예에 따라, 외부 파워 커맨드(CMD_ExtPWR)가 유휴 모드(idle mode)를 지시하는 경우, 내부 파워 커맨드(CMD_IntPWR)는 비휘발성 메모리 장치(100)의 내부 IP들의 상태 정보를 추가적으로 고려하여, 전력 공급을 차단할 것인지 판단할 수 있다.
동작 S220에서, 내부 파워 커맨드 생성 회로(152)는 페리 로직(120)으로 인가되는 전력 공급을 중단할 수 있다. 내부 파워 커맨드 생성 회로(152)는 외부 전원(EXT VPP)과 연결되는 페리 로직(120)의 스위치를 오프(off)할 것을 지시하는 제어 신호를 페리 로직(120)에게 전송할 수 있다. 메모리 컨트롤러(200)로부터 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 수신한 경우, 메모리 셀 어레이(110)로부터 리드 데이터를 독출하거나, 라이트 데이터를 기입하는 일이 발생하지 않기 때문이다. 즉, 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)가 수신됨에 응답하여, 페리 로직(120)은 항상 오프 상태(off state)로 진입될 수 있다.
동작 S230에서, 내부 파워 커맨드 생성 회로(152)는 MAC 플래그 신호가 수신되었는지 판단할 수 있다. ML 모듈(130)이 활성 상태인 경우, 예를 들어, ML 모듈(130)이 뉴럴 네트워크에 기반한 추론 동작 또는 훈련 동작을 수행하는 경우, ML 모듈(130)의 ML 로직(144)은 MAC 플래그 신호를 내부 파워 커맨드 생성 회로(152)에게 송신하도록 미리 설정될 수 있다. 상기 MAC 플래그 신호는, MAC 회로(141)가 연산을 처리하기 위한 활성 상태임을 지시하는 신호에 상응할 수 있다. 내부 파워 커맨드 생성 회로(152)는 MAC 플래그 신호를 수신하고, 현재 ML 모듈(130)이 활성 상태에 있음을 결정할 수 있다.
동작 S240에서, 내부 파워 커맨드 생성 회로(152)는 ML 모듈(130)과 버퍼 메모리(140)에 대한 전력 공급을 유지하는 제1 유휴 모드로 동작할 것을 결정할 수 있다. 내부 파워 커맨드 생성 회로(152)는 MAC 플래그 신호를 수신함으로써, ML 모듈(130)이 활성 상태에 있음에 더하여 버퍼 메모리(140)에 ML 파라미터 데이터가 임시로 저장된 상태임을 식별할 수 있다. 왜냐면, ML 모듈(130)이 뉴럴 네트워크에 기반하여 추론 동작 또는 훈련 동작을 수행하는 경우, 선제적으로(previously) 버퍼 메모리(140) 상에 ML 파라미터 데이터를 로드해야 하기 때문이다. 내부 파워 커맨드 생성 회로(152)는 MAC 플래그 신호에 응답하여 제1 유휴 모드에 진입할 것을 결정할 수 있다. 상기 제1 유휴 모드는, 페리 로직(120)은 오프 상태, ML 모듈(130), 버퍼 메모리(140)는 온 상태로 유지하는 모드를 지칭할 수 있다.
동작 S250에서, 내부 파워 커맨드 생성 회로(152)는 버퍼 플래그 신호가 수신되었는지 판단할 수 있다. 버퍼 플래그 신호는 ML 로직(144)에 의해 생성될 수 있다. ML 로직(144)은 ML 모듈(130)이 최소 1회 이상 활성 상태에 진입한 경우, 버퍼 플래그 신호를 생성할 수 있다. 전술한 바와 같이, ML 모듈(130)이 활성 상태에 진입한 이상, 뉴럴 네트워크를 구성하는 ML 파라미터 데이터를 로드하는 것은 필수적이기 때문이다. 즉, ML 로직(144)은 현재 ML 모듈(130)이 활성 상태라면 MAC 플래그 신호를 출력할 수 있고, ML 모듈(130)이 비활성 상태이나, 적어도 1회 이상 활성 상태의 이력(history)이 있다면 버퍼 메모리(140)는 ML 파라미터 데이터, 추론 모듈(142)로부터 획득된 결과 값을 저장하고 있을 수 있다. 따라서, ML 로직(144)은 상기 이력에 기반하여 버퍼 플래그 신호를 출력하도록 구성될 수 있다.
동작 S260에서, 내부 파워 커맨드 생성 회로(152)는 버퍼 메모리(140)에 대한 전력 공급을 유지하는 제2 유휴 모드로 동작할 것을 결정할 수 있다. 내부 파워 커맨드 생성 회로(152)는 버퍼 플래그 신호를 수신함으로써, ML 모듈(130)은 비활성 상태, 버퍼 메모리(140)는 ML 파라미터 데이터를 저장하고 있음을 판단할 수 있다. 상기 제2 유휴 모드는, 페리 로직(120)은 오프 상태(off state), ML 모듈(130)은 비활성 상태이므로 전력 공급을 차단하기 위한 오프 상태(off state), 버퍼 메모리(140)는 ML 파라미터 데이터를 유지하기 위한 온 상태(on state)의 모드를 지칭할 수 있다.
동작 S270에서, 내부 파워 커맨드 생성 회로(152)는 주변 회로 영역(PERI)의 모든 IP들에 대한 전력 공급을 차단하는 제3 유휴 모드로 동작할 것을 결정할 수 있다. 내부 파워 커맨드 생성 회로(152)는 MAC 플래그 신호와 버퍼 플래그 신호를 모두 수신하지 못하였으므로, ML 모듈(130)은 현재 비활성 상태에 상응하며, ML 모듈(130)이 최소 1회 이상 활성 상태에 진입한 적이 없으므로 버퍼 메모리(140)에 ML 파라미터 데이터가 저장되지 않은 상태임을 식별할 수 있다. 상기 제3 유휴 모드는, 페리 로직(120), ML 모듈(130), 버퍼 메모리(140)가 모두 오프 상태(off state)인 모드를 지칭할 수 있다.
도 3 및 도 4를 함께 참조하면, 전술한 실시예들에서 내부 파워 커맨드 생성 회로(152)가 내부 파워 커맨드(CMD_IntPWR)를 생성하는 것을 기준으로 도시되었으나, 이에 제한되는 것은 아니다. 주변 회로 영역(peripheral region)의 단순화를 위해, 페리 전력 관리 IC(150)는 내부 파워 커맨드 생성 회로(152)를 포함하지 않을 수도 있다. 즉, 페리 전력 관리 IC(150)는 모니터링 회로(151)만을 포함할 수 있다. 이 경우, 페리 전력 관리 IC(150)는 메모리 컨트롤러(200)로부터 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 수신하는 경우, 먼저 페리 로직(120)만을 오프 상태로 변경시키고, 메모리 컨트롤러(200)에게 MAC 플래그 신호 및 버퍼 플래그 신호를 송신할 수도 있다. 메모리 컨트롤러(200)는 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 전송한 이후에, MAC 플래그 신호 및 버퍼 플래그 신호 중 적어도 하나를 수신한 경우, 수신된 플래그 신호에 기반하여 비휘발성 메모리 장치(100)의 ML 모듈(130)과 버퍼 메모리(140)의 상태를 결정하고, 변경된 외부 파워 커맨드(CMD_ExtPWR)를 다시 전송할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 유휴 모드를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 전송한 이후, 페리 전력 관리 IC(150)로부터 MAC 플래그 신호를 수신할 수 있다. MAC 플래그 신호가 수신된 경우, 비휘발성 메모리 장치(100)의 ML 모듈(130)이 연산을 수행 중이며, 버퍼 메모리(140)에도 ML 파라미터 데이터가 저장된 상태라고 판단할 수 있다. 메모리 컨트롤러(200)는 상기 MAC 플래그 신호에 응답하여 제1 유휴 모드(Idle_1)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 페리 전력 관리 IC(150)에게 재차 전송할 수 있다. 페리 전력 관리 IC(150)는 변경된 외부 파워 커맨드(CMD_ExtPWR)를 송신하고, 제1 내부 전압 드라이버 내지 제3 내부 전압 드라이버에게 전달함으로써 ML 모듈(130) 및 버퍼 메모리(140)의 전력 공급을 유지하도록 내부 전력을 제어할 수 있다.
도 5는 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치에 대한 배선(wiring)의 일 예를 도시한다.
도 5를 참조하면, 주변 회로 영역(peripheral region)의 내부 IP들 각각은 외부 전압(Vext)와 연결될 수 있다. 외부 전압(Vext)에 대한 배선은 내부 IP들마다 각각 구비한 내부 전압(IVC) 드라이버(DRV)와 메탈 컨택(metal contact, MC)을 형성할 수 있다.
도 5를 참조하면, 페리 로직(120)은 제1 내부 전압 드라이버(510)를 포함할 수 있고, 페리 전력 관리 IC(150)는 제2 내부 전압 드라이버(520)를 포함할 수 있고, 버퍼 메모리(140)는 상기 제2 내부 전압 드라이버(520)를 포함할 수 있고, ML 모듈(130)은 제3 내부 전압 드라이버(530)를 각각 포함할 수 있다. 제1 내부 전압 드라이버(510)는 외부 전압(Vext)을 제1 입력 전압으로 변환하여 페리 로직(120)에게 제공할 수 있다. 제2 내부 전압 드라이버(520)는 외부 전압(Vext)을 제2 입력 전압으로 변환하여 페리 전력 관리 IC(150) 및 버퍼 메모리(140)에게 제공할 수 있다. 제3 내부 전압 드라이버(530)는 외부 전압(Vext)을 제3 입력 전압으로 변환하여 ML 모듈(130)에게 제공할 수 있다.
페리 전력 관리 IC(150)는 버퍼 메모리(140)와 동일한 내부 전압 드라이버(제2 내부 전압 드라이버(520))를 포함할 수 있다. 페리 전력 관리 IC(150)는 버퍼 메모리(140)와 동일한 제2 내부 전압 드라이버(520)에 기반하여 동작함으로써 버퍼 메모리(140)에 저장된 ML 파라미터 데이터의 소실을 방지함과 동시에, 최소한의 소비 전력으로 비휘발성 메모리 장치(100)의 내부 IP들의 전력 관리를 수행할 수 있다.
일 실시예에 따라, 제1 내지 제3 내부 전압 드라이버들(510 내지 530)은 서로 독립적으로 동작할 수 있다. 예를 들어, 제1 내지 제3 내부 전압 드라이버(510 내지 530)들 각각은 내부 파워 커맨드(CMD_IntPWR)에 의해 지시되는 내부 파워 모드에 기반하여, 메탈 컨택(MC)와 전기적 연결을 온/오프 간에 스위칭할 수 있다. 일 예로, 내부 파워 커맨드 생성 회로(152)가 버퍼 플래그 신호만 수신한 경우, 버퍼 메모리(140)에 저장된 ML 파라미터 데이터만 유지하면 되므로, 내부 파워 커맨드 생성 회로(152)는 버퍼 메모리(140)를 제외한 나머지 IP들에 대한 오프 상태를 지시하는 제2 유휴 모드를 지시하는 내부 파워 커맨드(CMD_IntPWR)를 제1 내지 제3 내부 전압 드라이버들(510 내지 530)에게 각각 전송할 수 있다. 페리 로직(120)의 제1 내부 전압 드라이버(510) 및 ML 모듈(130)의 제3 내부 전압 드라이버(530)는 상기 제2 유휴 모드를 지시하는 내부 파워 커맨드(CMD_IntPWR)를 수신하고, 메탈 컨택과 연결된 스위치를 개방할 수 있다.
도 6a는 본 개시의 예시적 실시예에 따른 복수의 유휴 모드들을 지시하는 외부 파워 커맨드를 도시하는 테이블이다.
도 6a를 참조하면, 메모리 컨트롤러(200)는 복수의 유휴 모드들 중 어느 하나를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 비휘발성 메모리 장치(100)에게 전송할 수 있다. 상기 복수의 유휴 모드들은 제1 유휴 모드 내지 제3 유휴 모드에 상응할 수 있다.
상기 제1 유휴 모드(Idle_1)는 비휘발성 메모리 장치(100)의 내부 IP들 중 페이지 버퍼(125) 및 페리 로직(120)을 비활성화할 것을 지시하는 모드에 상응할 수 있다. 상기 제2 유휴 모드(Idle_2)는 상기 제1 유휴 모드(Idle_1)에 추가적으로 ML 모듈(130)을 오프 상태로 전환할 것을 지시하는 모드에 상응할 수 있다. 상기 제3 유휴 모드(Idle_3)는 비휘발성 메모리 장치(100)의 내부 IP들 모두를 오프 상태로 전환할 것을 지시하는 모드에 상응할 수 있다.
다양한 실시예들에 따라, 메모리 컨트롤러(200)가 복수의 유휴 모드들 중 어느 하나의 모드를 지시하기 위해서는 ML 모듈(130)의 동작 여부 및 버퍼 메모리(140)에 ML 파라미터 데이터가 저장되어 있는지 여부를 미리 식별할 수 있어야 한다. 이를 위하여, 모니터링 회로(151)는 주기적으로 또는 메모리 컨트롤러(200)의 요청에 응답하여 모니터링 신호를 메모리 컨트롤러(200)에게 전송할 수 있다. 상기 모니터링 신호는, 모니터링 회로(151)가 수신하는 MAC 플래그 신호 및 버퍼 플래그 신호 중 적어도 하나를 포함할 수 있다.
일 실시예에 따라, 모니터링 회로(151)는 미리 정의된 시간 간격마다 모니터링 신호를 메모리 컨트롤러(200)에게 전송할 수 있다. 메모리 컨트롤러(200)는 수신된 모니터링 신호에 기반하여 ML 모듈(130)의 동작 여부, 버퍼 메모리(140)에 ML 파라미터 데이터가 저장되어 있는지 여부를 판단할 수 있다. 메모리 컨트롤러(200)는 상기 판단 결과에 따라 제1 내지 제3 유휴 모드 중 어느 하나의 모드를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 내부 파워 커맨드 생성 회로(152)에게 전달할 수 있다.
다른 실시예에 따라, 모니터링 회로(151)는 모니터링 신호가 변경될 때마다 메모리 컨트롤러(200)에게 변경된 모니터링 신호를 송신할 수 있다. 예를 들어, 모니터링 신호는 MAC 플래그 신호 및 버퍼 플래그 신호 중 적어도 하나가 업데이트되는 경우, 상기 업데이트에 응답하여 메모리 컨트롤러(200)에게 전송할 수도 있다.
또 다른 실시예에 따라, 메모리 컨트롤러(200)는 유휴 모드(idle mode)를 지시하는 외부 파워 커맨드(CMD_ExtPWR)의 생성 이전에, 비휘발성 메모리 장치(100)의 내부 IP들의 동작 상태를 식별하기 위하여, 모니터링 요청을 출력할 수 있다. 페리 전력 관리 IC(150)는 상기 모니터링 요청의 수신에 응답하여 모니터링 신호를 메모리 컨트롤러(200)에게 전송할 수 있다. 메모리 컨트롤러(200)는 수신된 모니터링 신호에 기반하여 ML 모듈(130)의 동작 여부, 버퍼 메모리(140)에 ML 파라미터 데이터가 저장되어 있는지 여부를 판단하고, 복수의 유휴 모드들 중 판단 결과에 정합하는 모드를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 송신할 수도 있다.
도 6b는 본 개시의 예시적 실시예에 따른 내부 파워 레벨에 대한 매핑 테이블을 도시한다.
도 6b를 참조하면, 제1 내지 제3 내부 전압 드라이버(510 내지 530)들 각각은 제어 신호에 기반하여 비휘발성 메모리 장치(100)의 내부 IP들 각각에게 인가되는 입력 전압의 레벨을 가변적으로(adaptively) 조절할 수 있다. 상기 제어 신호는, 내부 파워 커맨드(CMD_IntPWR)일 수도 있고, 외부 파워 커맨드(CMD_ExtPWR)일 수도 있다.
도 5를 함께 참조하면, 제1 내지 제3 내부 전압 드라이버들(510 내지 530) 각각은 서로 독립적으로 배선(wiring)되어 있음을 알 수 있다. 즉, 제1 내지 제3 내부 전압 드라이버(510 내지 530)들은 동일한 외부 전압(Vext)에 연결되어 있더라도, 각각의 내부 전압 드라이버에 포함된 스위치, 전압 레귤레이터(regulator)를 독립적으로 동작시킬 수 있기 때문에, 서로 상이한 전력 평면(power plane)을 가질 수 있다.
예를 들어, 케이스 1과 케이스 2를 함께 참조하면, 페이지 버퍼(125) 및 페리 로직(120)의 입력 전압이 제1 내부 전압 드라이버(510)를 통해 1.3[V]에서 1.1[V]로 감소되더라도, 버퍼 메모리(140) 및 페리 전력 관리 IC(150)의 입력 전압은 동일하게, 1.1V로 유지하도록 제어될 수 있다. 케이스 1과 케이스 2를 함께 참조하면, 뉴럴 네트워크를 통해 최적의 값을 추론하거나, 뉴럴 네트워크를 재-훈련하는 경우, 버퍼 메모리(140) 및 페리 전력 관리 IC(150)의 입력 전압은 동일하게 1.1[V]로 유지하는 동안, ML 모듈(130)의 입력 전압은 0.8[V]에서 1.0[V]로 증가될 수도 있다.
다양한 실시예들에 따라, 제1 내지 제3 내부 전압 드라이버들(510 내지 530)을 독립적으로 구동할 수 있음은 별론, 제1 내지 제3 내부 전압 드라이버(510 내지 530) 간에 입력 전압 크기 관계는 미리 결정될 수 있다. 제1 내부 전압 드라이버(510)를 포함하는 페이지 버퍼(125)는 메모리 셀 어레이(110)로부터 출력을 센싱해야 하므로, 노이즈의 영향을 최소화하기 위하여 비휘발성 메모리 장치(100)의 내부 IP들 중 입력 전압의 크기가 가장 클 수 있다.
도 7은 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치(100)에 대한배선(wiring)의 다른 예를 도시한다. 도 5와 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 페이지 버퍼(125)는 제1 내부 전압 드라이버(510)를 포함할 수 있고, 페리 로직(120)은 제2 내부 전압 드라이버(520)를 포함할 수 있고, 페리 전력 관리 IC(150)는 제3 내부 전압 드라이버(530)를 포함할 수 있고, 버퍼 메모리(140)는 상기 제2 내부 전압 드라이버(520)를 포함할 수 있고, ML 모듈(130)은 제4 내부 전압 드라이버(530)를 각각 포함할 수 있다.
페리 전력 관리 IC(150)는 버퍼 메모리(140)와 동일한 내부 전압 드라이버(제2 내부 전압 드라이버(520))를 포함할 수 있다. 즉, 페리 전력 관리 IC(150)와 버퍼 메모리(140)는 서로 동일한 전력 평면(power plane)을 사용할 수 있다. 페리 전력 관리 IC(150)는 버퍼 메모리(140)와 동일한 제3 내부 전압 드라이버(530)에 기반하여 동작함으로써 버퍼 메모리(140)에 저장된 ML 파라미터 데이터의 소실을 방지함과 동시에, 최소한의 소비 전력으로 비휘발성 메모리 장치(100)의 내부 IP들의 전력 관리를 수행할 수 있다.
일 실시예에 따라, 제1 내지 제4 내부 전압 드라이버들(510 내지 540)은 서로 독립적으로 동작할 수 있다. 예를 들어, 내부 파워 커맨드 생성 회로(152)는 제1 내지 제4 내부 전압 드라이버들(510 내지 540)을 각각 독립적으로 온/오프 간에 스위칭할 수 있다.
도 6b 및 도 7을 함께 참조하면, 제1 내지 제4 내부 전압 드라이버(510 내지 540) 간에 입력 전압 크기 관계는 미리 결정될 수 있다. 제1 내부 전압 드라이버(510)를 포함하는 페이지 버퍼(125)는 메모리 셀 어레이(110)로부터 출력을 센싱해야 하므로, 노이즈의 영향을 최소화하기 위하여 비휘발성 메모리 장치(100)의 내부 IP들 중 입력 전압의 크기가 가장 클 수 있다. 제2 내부 전압 드라이버(520)에 상응하는 페리 로직(120)은 차지 펌프(charge pump)를 포함하므로, 제2 내부 전압 드라이버(520)의 입력 전압 크기는, 제1 내부 전압 드라이버(510)의 입력 전압 크기보다는 작거나 같게 설정되는 것이 바람직할 수 있다. 제3 내부 전압 드라이버(530)의 입력 전압 크기는, 제2 내부 전압 드라이버(520)의 입력 전압 크기보다는 작거나 같게 설정되는 것이 바람직할 수 있으며, 제3 내부 전압 드라이버(530)의 입력 전압 크기는, 제4 내부 전압 드라이버(540)의 입력 전압 크기보다는 작거나 같게 설정되는 것이 바람직할 수 있다.
도 8은 본 개시의 예시적 실시예들에 따른 복수의 유휴 모드들을 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 도시하는 테이블이다.
도 8을 참조하면, 메모리 컨트롤러(200)는 복수의 유휴 모드들 중 어느 하나를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 비휘발성 메모리 장치(100)에게 전송할 수 있다. 상기 복수의 유휴 모드들은 제1 유휴 모드 내지 제4 유휴 모드에 상응할 수 있다.
상기 제1 유휴 모드(Idle_1)는 비휘발성 메모리 장치(100)의 내부 IP들 중 페이지 버퍼(125)만을 비활성화할 것을 지시하는 모드에 상응할 수 있다. 상기 제2 유휴 모드(Idle_2)는 상기 제1 유휴 모드(Idle_1)에 추가적으로 페리 로직(120)을 비활성화할 것을 지시하는 모드에 상응할 수 있다. 상기 제3 유휴 모드(Idle_3)는 상기 제2 유휴 모드(Idle_2)에 더하여 ML 모듈(130)을 오프 상태로 전환할 것을 지시하는 모드에 상응할 수 있다. 상기 제4 유휴 모드(Idle_4)는 비휘발성 메모리 장치(100)의 내부 IP들 모두를 오프 상태로 전환할 것을 지시하는 모드에 상응할 수 있다.
도 9는 본 개시의 예시적 실시예들에 따른 비휘발성 메모리 장치의 모드 변경을 설명하기 위한 타이밍도이다.
도 9를 참조하면, 활성 모드 구간에서, 메모리 컨트롤러(200)는 유휴 모드를 지시하는 커맨드를 수신할 수 있다. 메모리 컨트롤러(200)는 토글되는 쓰기 인에이블 신호에 기반하여 유휴 모드를 지시하는 커맨드를 수신할 수 있다. 이에 응답하여, 메모리 컨트롤러(200)는 유휴 모드를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 비휘발성 메모리 장치(100)의 페리 전력 관리 IC(150)에게 전달할 수 있다.
a 시점에서, 페리 전력 관리 IC(150)는 유휴 모드를 지시하는 외부 파워 커맨드(CMD_ExtPWR)를 수신하고, 이에 응답하여 제1 내부 전압 드라이버(510)를 오프 상태로 변경할 수 있다. a 시점에 이미 MAC 플래그 신호 및 버퍼 플래그 신호가 수신되고 있기 때문에, 페리 전력 관리 IC(150)는 페리 로직(120)만을 오프 상태로 변경하고, ML 모듈에 상응하는 제3 내부 전압 드라이버(530) 및 버퍼 메모리(140)에 상응하는 제2 내부 전압 드라이버(520)는 온 상태를 유지할 수 있다.
b 시점에서, MAC 플래그 신호가 변경될 수 있다. 페리 전력 관리 IC(150)는 b 시점을 기준으로 ML 모듈(130)이 동작하지 않는 상태임을 식별할 수 있다. 따라서, 페리 전력 관리 IC(150)는 ML 모듈(130)에 상응하는 제3 내부 전압 드라이버(530)를 오프 상태로 변경할 수 있다. 상기 a 시점 내지 b 시점의 구간은 제1 유휴 모드(Idle_1)에 상응할 수 있다.
c 시점에서, 버퍼 플래그 신호가 변경될 수 있다. 페리 전력 관리 IC(150)는 c 시점을 기준으로 버퍼 메모리(140)에 ML 파라미터 데이터가 저장되어 있지 않음을 식별할 수 있다. 따라서, 페리 전력 관리 IC(150)는 버퍼 메모리(140)에 상응하는 제3 내부 전압 드라이버(530)를 오프 상태로 변경할 수 있다. 상기 b 시점 내지 c 시점의 구간은 제2 유휴 모드(Idle_2)에 상응할 수 있다. c 시점을 기준으로 비휘발성 메모리 장치(100)의 내부 IP들이 모두 오프 상태로 변경되므로, c 시점부터 웨이크업 커맨드가 수신되는 d 시점까지의 구간은 제3 유휴 모드(Idle_3)에 상응할 수 있다. d 시점에서, 메모리 컨트롤러(200)는 웨이크업 커맨드를 수신하고, 비휘발성 메모리 장치(100)의 내부 IP들 각각에게 전달함으로써 제1 내부 전압 드라이버(510) 내지 제3 내부 전압 드라이버(530)는 다시 온 상태로 변경될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 뉴럴 네트워크 및 뉴럴 네트워크를 이용한 연산 처리를 설명하기 위한 도면이다.
도 10을 참고하면, 뉴럴 네트워크(NN)는 복수의 레이어들(L1 내지 Ln)을 포함할 수 있다. 복수의 레이어들(L1 내지 Ln) 각각은 선형 레이어 또는 비선형 레이어일 수 있으며, 실시예에 따라, 적어도 하나의 선형 레이어 및 적어도 하나의 비선형 레이어가 결합되어 하나의 레이어로 지칭될 수도 있다. 예를 들어, 선형 레이어는 컨볼루션 레이어(convolution), 풀리 커넥티드(fully connected) 레이어를 포함할 수 있으며, 비선형 레이어는 샘플링(sampling) 레이어, 풀링(pooling) 레이어, 활성(activation) 레이어를 포함할 수 있다.
예시적으로, 제1 레이어(L1)는 컨볼루션 레이어이고, 제2 레이어(L2)는 샘플링 레이어일 수 있다. 뉴럴 네트워크는 활성(activation) 레이어를 더 포함할 수 있으며, 다른 종류의 연산을 수행하는 레이어를 더 포함할 수 있다.
복수의 레이어들 각각은 입력되는 이미지 데이터 또는 이전 레이어에서 생성된 입력 피처맵(input feature map)을 수신하고, 입력 피처맵을 연산하여 출력 피처맵을 생성할 수 있다.
제1 레이어(L1)는 제1 피처맵(FM1)을 웨이트 맵(WM)과 컨볼루션하여 제2 피처맵(FM2)을 생성할 수 있다. 웨이트 맵(WM)은 제1 피처맵(FM1)을 필터링할 수 있으며, 필터 또는 커널로 지칭될 수 있다. 예컨대, 웨이트 맵(WM)의 깊이, 즉 채널 개수는 제1 피처맵(FM1)의 깊이, 즉 채널 개수와 동일하며, 웨이트 맵(WM)과 제1 피처맵(FM1)의 동일한 채널끼리 컨볼루션될 수 있다. 웨이트 맵(WM)은 제1 피처맵(FM1)을 슬라이딩 윈도우로 하여 횡단하는 방식으로 시프트된다. 시프트되는 양은 "스트라이드(stride) 길이" 또는 "스트라이드"로 지칭될 수 있다. 각 시프트 동안, 웨이트 맵(WM)에 포함되는 웨이트들 각각이 제1 피처맵(FM1)과 중첩된 영역에서의 모든 피처 값과 곱해지고 더해질 수 있다. 제1 피처맵(FM1)과 웨이트 맵(WM)이 컨볼루션 됨에 따라, 제2 피처맵(FM2)의 하나의 채널이 생성될 수 있다. 도 2에는 하나의 웨이트 맵(WM)이 표시되었으나, 실질적으로는 복수개의 웨이트 맵이 제1 피처맵(FM1)과 컨볼루션 되어, 제2 피처맵(FM2)의 복수개의 채널이 생성될 수 있다. 다시 말해, 제2 피처맵(FM2)의 채널의 수는 웨이트 맵의 개수에 대응할 수 있다.
제2 레이어(L2)는 제2 피처맵(FM2)의 공간적 크기(spatial size)를 변경함으로써, 제3 피처맵(FM3)을 생성할 수 있다. 일 예로, 제2 레이어(L2)는 샘플링 레이어일 수 있다. 제2 레이어(L2)는 업-샘플링 또는 다운-샘플링을 수행할 수 있으며, 제2 레이어(L2)는 제2 피처맵(FM2)에 포함된 데이터들 중 일부를 선별할 수 있다. 예컨대, 2 차원의 윈도우(WD)가 윈도우(WD)의 사이즈(예컨대, 4 * 4 행렬) 단위로 제2 피처맵(FM2) 상에서 시프트되고, 윈도우(WD)와 중첩되는 영역에서 특정 위치(예컨대, 1행 1열)의 값을 선택할 수 있다. 제2 레이어(L2)는 선택된 데이터를 제3 피처맵(FM3)의 데이터로서 출력할 수 있다. 다른 예로, 제2 레이어(L2)는 풀링 레이어일 수 있다. 이 경우, 제2 레이어(L2)는 제2 피처맵(FM2)에서 윈도우(WD)와 중첩되는 영역의 피처 값들의 최대 값(max pooling) 또는 피처 값들의 평균 값(average pooling)을 선택할 수 있다. 제2 레이어(L2)는 선택된 데이터를 제3 피처맵(FM3)의 데이터로서 출력할 수 있다.
이에 따라, 제2 피처맵(FM2)으로부터 공간적 사이즈가 변경된 제3 피처맵(FM3)이 생성될 수 있다. 제3 피처맵(FM3)의 채널과 제2 피처맵(FM2)의 채널 개수는 동일할 수 있다. 한편, 본 개시의 예시적인 실시예에 따르면, 풀링 레이어보다 샘플링 레이어의 연산 속도가 빠를 수 있고, 샘플링 레이어는 출력 이미지의 퀄리티(예컨대, PSNR(Peak Signal to Noise Ratio) 측면에서)를 개선할 수 있다. 예컨대, 풀링 레이어에 의한 연산은, 최대 값 또는 평균 값을 산출하여야 하므로 샘플링 레이어에 의한 연산보다 연산 시간이 더 오래 걸릴 수 있다.
실시예에 따라, 제2 레이어(L2)는 샘플링 레이어 또는 풀링 레이어에 한정되지 않는다. 즉, 제2 레이어(L2)는 제1 레이어(L1)와 유사한 컨볼루션 레이어가 될 수 있다. 제2 레이어(L2)는 제2 피처맵(FM2)을 웨이트 맵과 컨볼루션하여 제3 피처맵(FM3)을 생성할 수 있다. 이 경우, 제2 레이어(L2)에서 컨볼루션 연산을 수행한 웨이트 맵은 제1 레이어(L1)에서 컨볼루션 연산을 수행한 웨이트 맵(WM)과 다를 수 있다.
제1 레이어(L1) 및 제2 레이어(L2)를 포함한 복수의 레이어들을 거쳐 제N 레이어에서 제N 피처맵을 생성할 수 있다. 제N 피처맵은 출력 데이터가 출력되는 뉴럴 네트워크(NN)의 백 앤드(back end)에 위치한 복원 레이어(reconstruction layer)에 입력될 수 있다. 복원 레이어는 제N 피처맵을 기반으로 출력 이미지를 생성할 수 있다. 또한, 복원 레이어는 제N 피처맵 뿐만 아니라, 제1 피처맵(FM1) 및 제2 피처맵(FM2) 등 복수의 피처맵들을 수신하고, 복수의 피처맵들에 기초하여 출력 이미지를 생성할 수 있다. 제3 레이어(L3)는 제3 피처맵(FM3)의 피처들을 조합하여 출력 신호(REC)를 생성할 수 있다. 예를 들어, 상기 출력 신호(REC)는 프로그램 대상 셀들에 대한 최적 프로그램 전압 값, 최적 이레이즈 전압 값, 방어코드 중 적어도 하나를 포함할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 장치(1000)는 C2C 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(510), 층간 절연층(515), 제1 기판(510)에 형성되는 복수의 회로 소자들(520a, 520b, 520c), 복수의 회로 소자들(520a, 520b, 520c) 각각과 연결되는 제1 메탈층(530a, 530b, 530c), 제1 메탈층(530a, 530b, 530c) 상에 형성되는 제2 메탈층(540a, 540b, 540c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(530a, 530b, 530c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(540a, 540b, 540c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(530a, 530b, 530c)과 제2 메탈층(540a, 540b, 540c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(540a, 540b, 540c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(540a, 540b, 540c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(540a, 540b, 540c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(515)은 복수의 회로 소자들(520a, 520b, 520c), 제1 메탈층(530a, 530b, 530c), 및 제2 메탈층(540a, 540b, 540c)을 커버하도록 제1 기판(510) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(571b, 572b)과 상부 본딩 메탈(671b, 672b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(610)과 공통 소스 라인(620)을 포함할 수 있다. 제2 기판(610) 상에는, 제2 기판(610)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(631-638; 630)이 적층될 수 있다. 워드라인들(630)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(630)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(610)의 상면에 수직하는 방향으로 연장되어 워드라인들(630), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(650c)은 비트라인 컨택일 수 있고, 제2 메탈층(660c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(660c)은 제2 기판(610)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 11에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(660c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(660c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(693)를 제공하는 회로 소자들(520c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(660c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(671c, 672c)과 연결되며, 상부 본딩 메탈(671c, 672c)은 페이지 버퍼(693)의 회로 소자들(520c)에 연결되는 하부 본딩 메탈(571c, 572c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(630)은 제2 기판(610)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(641-647; 640)와 연결될 수 있다. 워드라인들(630)과 셀 컨택 플러그들(640)은, 제2 방향을 따라 워드라인들(630) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(630)에 연결되는 셀 컨택 플러그들(640)의 상부에는 제1 메탈층(650b)과 제2 메탈층(660b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(640)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(640)은 주변 회로 영역(PERI)에서 로우 디코더(694)를 제공하는 회로 소자들(520b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압은, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압이 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(680)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(680)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(620)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(680) 상부에는 제1 메탈층(650a)과 제2 메탈층(660a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(680), 제1 메탈층(650a), 및 제2 메탈층(660a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(510)의 하부에는 제1 기판(510)의 하면을 덮는 하부 절연막(501) 이 형성될 수 있으며, 하부 절연막(501) 상에 제1 입출력 패드(505)가 형성될 수 있다. 제1 입출력 패드(505)는 제1 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결되며, 하부 절연막(501)에 의해 제1 기판(510)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(503)와 제1 기판(510) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(503)와 제1 기판(510)을 전기적으로 분리할 수 있다.
제2 기판(610)의 상부에는 제2 기판(610)의 상면을 덮는 상부 절연막(601)이 형성될 수 있으며, 상부 절연막(601) 상에 제2 입출력 패드(605)가 배치될 수 있다. 제2 입출력 패드(605)는 제2 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(603)가 배치되는 영역에는 제2 기판(610) 및 공통 소스 라인(620) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(605)는 제3 방향(Z축 방향)에서 워드라인들(630)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(603)는 제2 기판(610)의 상면에 평행한 방향에서 제2 기판(610)과 분리되며, 셀 영역(CELL)의 층간 절연층(615)을 관통하여 제2 입출력 패드(605)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(505)와 제2 입출력 패드(605)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 제1 기판(501)의 상부에 배치되는 제1 입출력 패드(505)만을 포함하거나, 또는 제2 기판(601)의 상부에 배치되는 제2 입출력 패드(605)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(505)와 제2 입출력 패드(605)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(672a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(672a)과 동일한 형태의 하부 메탈 패턴(573a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(573a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에는 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(552)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(552)과 동일한 형태의 상부 메탈 패턴(692)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(692) 상에는 콘택을 형성하지 않을 수 있다.
이상에서 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 발명의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 플래시 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 ML(machine learning) 파라미터 데이터를 수신하고, 일시적으로 저장하는 버퍼 메모리;
    로우 디코더, 페이지 버퍼, 및 입출력을 스케줄링하기 위한 스케줄러를 포함하는 페리 로직 회로;
    상기 ML 파라미터 데이터에 기반하여 인공신경망 모델을 구성하고, 상기 페리 로직 회로로부터 수신된 입력에 대한 최적의 출력 값을 추론하는 추론 모듈, 상기 추론 모듈의 연산을 수행하는 MAC(multiply-accumulate) 회로와, 상기 MAC 회로 및 상기 버퍼 메모리의 상태를 지시하는 모니터링 신호를 생성하는 ML 로직 회로를 포함하는 ML 모듈; 및
    메모리 컨트롤러로부터 유휴 모드를 지시하는 외부 파워 커맨드를 수신하고, 상기 수신된 외부 커맨드와 상기 모니터링 신호에 기반하여 상기 외부 커맨드와 상이한 내부 파워 커맨드를 생성하는 페리 전력 관리 IC(integrated circuit);를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 페리 전력 관리 IC는,
    상기 ML 로직 회로로부터 MAC 플래그 신호 및 버퍼 플래그 신호를 수신함으로써 상기 ML 모듈을 모니터하는 모니터링 회로;
    상기 페리 로직 회로, 상기 ML 모듈, 상기 버퍼 메모리의 입력 전압 레벨의 조합들을 저장하는 매핑 테이블; 및
    상기 MAC 플래그 신호 및 상기 버퍼 플래그 신호에 기반하여 상기 페리 로직 회로, 상기 ML 모듈, 상기 버퍼 메모리 각각에 대한 온/오프 및 내부 전압 레벨을 지시하는 내부 파워 커맨드 생성 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 MAC 플래그 신호는, 상기 MAC 회로가 동작 중인지 여부를 지시하는 신호에 상응하고,
    상기 버퍼 플래그 신호는, 상기 버퍼 메모리가 상기 ML 파라미터 데이터를 로드하고 있는지 여부를 지시하는 신호에 상응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 페리 로직 회로는, 외부 전압을 제1 내부 전압으로 변경하기 위한 제1 전압 드라이버를 더 포함하고,
    상기 페리 전력 관리 IC는, 외부 전압을 제2 내부 전압으로 변경하기 위한 제2 전압 드라이버를 더 포함하고,
    상기 버퍼 메모리는, 외부 전압을 상기 제2 내부 전압으로 변경하기 위한 상기 제2 전압 드라이버를 더 포함하고,
    상기 ML 모듈은, 외부 전압을 제3 내부 전압으로 변경하기 위한 제3 전압 드라이버를 더 포함하고,
    상기 페리 전력 관리 IC 및 상기 버퍼 메모리는, 상기 제2 전압 드라이버를 통해 동일한 전력 평면을 공유하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 전압 드라이버 내지 상기 제3 전압 드라이버 각각은,
    상기 페리 전력 관리 IC로부터 수신된 내부 파워 커맨드에 기반하여 독립적으로 온/오프되거나, 내부 전압 레벨을 가변적으로 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제4항에 있어서,
    상기 내부 파워 커맨드 생성 회로는,
    상기 외부 파워 커맨드의 수신에 응답하여, 상기 페리 로직 회로에 상응하는 제1 전압 드라이버를 오프 상태로 변경하고,
    상기 MAC 플래그 신호가 수신되었는지 판단하고,
    상기 MAC 플래그 신호가 수신된 경우, 상기 버퍼 메모리에 상응하는 상기 제2 전압 드라이버 및 상기 ML 모듈에 상응하는 상기 제3 전압 드라이버를 온 상태로 유지하기 위한 제1 유휴 모드를 지시하는 내부 파워 커맨드를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 내부 파워 커맨드 생성 회로는,
    상기 MAC 플래그 신호가 수신되지 않은 경우, 상기 버퍼 플래그 신호가 수신되었는지 판단하고,
    상기 버퍼 플래그 신호가 수신된 경우, 상기 버퍼 메모리에 상응하는 제2 전압 드라이버는 온 상태를 유지하고 상기 ML 모듈에 상응하는 상기 제3 전압 드라이버는 오프 상태로 변경하기 위한 제2 유휴 모드를 지시하는 내부 파워 커맨드를 생성하고,
    상기 버퍼 플래그 신호가 수신되지 않은 경우, 상기 제1 전압 드라이버 내지 상기 제3 전압 드라이버를 모두 오프 상태로 변경하기 위한 제3 유휴 모드를 지시하는 내부 파워 커맨드를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 비휘발성 메모리 장치에게 유휴 모드에 진입할 것을 지시하는 외부 파워 커맨드를 송신하는 메모리 컨트롤러; 및
    인공신경망 모델을 구성하고, 기계학습을 수행하기 위한 ML 모듈과, 상기 외부 파워 커맨드 및 상기 ML 모듈에 대한 모니터링 정보에 기반하여, 상기 외부 파워 커맨드와 상이한 내부 파워 커맨드를 생성하기 위한 페리 전력 관리 IC를 포함하는 비휘발성 메모리 장치를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 인공신경망 모델을 구성하는 ML 파라미터 데이터를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이로부터 ML 파라미터 데이터를 로드하는 버퍼 메모리와, 로우 디코더, 페이지 버퍼, 및 입출력을 스케줄링하기 위한 스케줄러를 포함하는 페리 로직 회로를 더 포함하고,
    상기 ML 모듈은,
    상기 인공신경망 모델에 기반하여 추론 동작을 수행하는 추론 모듈, 상기 인공신경망 모델을 트레이닝함으로써 ML 파라미터 데이터를 업데이트하는 훈련 모듈, 상기 추론 모듈 및 상기 훈련 모듈의 연산을 수행하는 MAC 회로, 상기 MAC 회로의 동작 여부를 지시하는 MAC 플래그 신호와 상기 버퍼 메모리가 상기 ML 파라미터 데이터를 로드하고 있는지 여부를 지시하는 버퍼 플래그 신호를 생성하는 모니터링 회로를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 페리 전력 관리 IC는,
    상기 유휴 모드에 진입할 것을 지시하는 외부 파워 커맨드를 송신함에 응답하여 상기 페리 로직 회로와 외부 전압과의 스위치를 개방하고,
    상기 MAC 플래그 신호가 수신되는지 판단하고,
    상기 MAC 플래그 신호가 수신되는 경우, 상기 ML 모듈 및 상기 버퍼 메모리와 외부 전압과의 스위치를 단락하는 제1 유휴 모드를 지시하는 내부 파워 커맨드를 생성하고,
    상기 MAC 플래그 신호가 수신되지 않는 경우, 상기 버퍼 플래그 신호가 수신되는지 판단하고,
    상기 버퍼 플래그 신호가 수신되는 경우, 상기 ML 모듈과 외부 전압과의 스위치를 개방하고, 상기 버퍼 메모리와 외부 전압과의 스위치를 단락하는 제2 유휴 모드를 지시하는 내부 파워 커맨드를 생성하고,
    상기 MAC 플래그 신호 및 상기 버퍼 플래그 신호가 수신되지 않는 경우, 상기 ML 모듈 및 상기 버퍼 메모리와 외부 전압과의 스위치를 개방하는 제3 유휴 모드를 지시하는 내부 파워 커맨드를 생성하는 것을 특징으로 하는 메모리 시스템.
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