JP2019102487A - 半導体装置 - Google Patents

Abstract

【課題】温度のセンスのタイムラグを抑制し、温度の変動を早く検知することができる半導体装置を提供する。【解決手段】一実施の形態によれば、半導体装置１は、第１主面１０ａ及び第１主面１０ａと反対側の第２主面１０ｂを有する半導体基板１０と、第１主面１０ａ側に設けられたエミッタ電極５０と、第２主面１０ｂ側に設けられたコレクタ電極６０と、第１主面１０ａに形成されたトレンチ１５の内部に設けられたトレンチゲート電極２０と、トレンチゲート電極２０と半導体基板１０との間に設けられたゲート絶縁膜３０と、トレンチゲート電極２０とエミッタ電極５０との間に設けられた温度検出部材４０と、を備える。【選択図】図１

Description

本発明は、半導体装置に関し、例えば、モータコントロールユニット等に用いられる半導体装置に関する。

例えば、モータの駆動及び制御に用いられるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置には、温度センサが搭載されている。そして、温度センサによりセンスされた温度に基づいて、ＩＧＢＴ等の半導体装置の駆動を制御している。

特許第６０８３４７０号公報 特開２０１４−００３０９５号公報 特開２０１０−２５８２３３号公報

図２１に示すように、例えば、特許文献１〜３に記載されたような半導体装置１００には、ポリシリコンダイオードを含む温度センサ１１０が設けられている。ポリシリコンダイオードを含む温度センサ１１０は、実際に熱源となっている活性領域１０１から離れた非活性領域１０２に形成されている。このように、従来の温度センサ１１０は、熱源から離れているために、熱の伝達に時間を要している。したがって、温度のセンスにタイムラグが生じ、精度よく温度をセンスすることができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第1主面及び前記第１主面と反対側の第２主面を有する半導体基板と、第１主面側に設けられたエミッタ電極と、第２主面側に設けられたコレクタ電極と、前記第１主面に形成されたトレンチの内部に設けられたトレンチゲート電極と、前記トレンチゲート電極と前記半導体基板との間に設けられたゲート絶縁膜と、前記トレンチゲート電極と前記エミッタ電極との間に設けられた温度検出部材と、を備える。

前記一実施の形態によれば、温度のセンスのタイムラグを抑制し、温度の変動を早く検知することができる半導体装置を提供することができる。

実施形態１に係る半導体装置を例示した断面図であり、図２のＡＡ線及びＢＢ線による断面を示す。 実施形態１に係る半導体装置を例示した平面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１に係る半導体装置の製造方法を例示した断面図である。 実施形態１の別の例に係る半導体装置を例示した断面図である。 半導体装置の温度分布を例示した断面図である。 ポリシリコンダイオードにおける順方向電圧ＶＦと温度との関係を例示したグラフであり、横軸は温度を示し、縦軸は順方向電圧ＶＦを示す。 実施形態１に係る半導体装置の温度検出部材における抵抗値と温度との関係を例示したグラフであり、横軸は温度を示し、縦軸は抵抗値を示す。 実施形態２に係る半導体装置を例示した平面図である。 実施形態３に係る半導体装置を例示した平面図である。 実施形態４に係る半導体装置を例示した断面図である。 実施形態５に係る半導体装置を例示した断面図である。 実施形態６に係る半導体装置を例示した平面図である。 実施形態７に係るモータコントロールユニットを例示した図である。 ポリシリコンダイオードを含む温度センサが設けられた半導体装置を例示した断面図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

（実施形態１）
実施形態１に係る半導体装置を説明する。本実施形態の半導体装置は、トレンチゲート電極の直上に温度検出部材を有している。まず、半導体装置の構成を説明する。その後、半導体装置の製造方法を説明する。

（半導体装置の構成）
図１は、実施形態１に係る半導体装置を例示した断面図であり、図２のＡＡ線及びＢＢ線による断面を示す。図２は、実施形態１に係る半導体装置を例示した平面図である。

図１及び図２に示すように、半導体装置１は、半導体基板１０、トレンチゲート電極２０、ゲート絶縁膜３０、温度検出部材４０、エミッタ電極５０、コレクタ電極６０を備えている。また、半導体装置１は、第１絶縁膜３１、第２絶縁膜３２、側壁絶縁膜３３を備えてもよい。図１の左側は、ＡＡ線による断面を示し、図１の右側は、ＢＢ線による断面を示す。図２では、エミッタ電極５０を透過して、トレンチゲート電極２０のみ示している。また、図１及び図２では、図が煩雑にならないように、トレンチゲート電極２０等のように複数設けられた構成要素は、そのうちのいくつかのみ符号で示している。

半導体基板１０は、例えば、板状である。よって、半導体基板１０は、第１主面１０ａ及び第２主面１０ｂを有している。第２主面１０ｂは、第１主面１０ａと反対側の面である。半導体基板１０は、例えば、シリコンを材料に含んでいる。なお、半導体基板１０は、シリコン以外の、例えば、炭化シリコン等の半導体を材料に含んでもよい。

ここで、説明の便宜のために、ＸＹＺ直交座標系を導入する。第１主面１０ａ及び第２主面１０ｂに直交する方向をＺ軸方向とし、第２主面１０ｂから第１主面に向かう方向を＋Ｚ軸方向とする。第１主面１０ａ及び第２主面１０ｂに平行な面内における直交する２つの方向をＸ軸方向及びＹ軸方向とする。＋Ｚ軸方向を上方、−Ｚ軸方向を下方ともいう。なお、ＸＹＺ軸方向、並びに、上方及び下方は、半導体装置１を説明するための便宜上のものであり、半導体装置１を使用する際の方向を示したものではない。

半導体基板１０は、Ｐ型コレクタ層１１、Ｎ型ドリフト層１２、Ｐ型ボディ層１３、Ｎ＋型エミッタ層１４を含んでいる。なお、Ｎ＋型は、Ｎ型よりも低抵抗であることを示している。また、コレクタ層１１及びボディ層１３は、Ｐ型に限らず、Ｎ型でもよい。その場合には、ドリフト層１２及びエミッタ層１４をＰ型及びＰ＋型にする。Ｎ型を第１導電型という場合があり、Ｐ型を第２導電型という場合がある。なお、Ｎ型を第２導電型とし、Ｐ型を第１導電型としてもよい。

Ｐ型コレクタ層１１は、半導体基板１０に設けられている。Ｐ型コレクタ層１１の下面は、半導体基板１０の第２主面１０ｂを構成している。

Ｎ型ドリフト層１２は、Ｐ型コレクタ層１１の第１主面１０ａ側に設けられている。したがって、Ｐ型コレクタ層１１は、Ｎ型ドリフト層１２の第２主面１０ｂ側に設けられている。

Ｐ型ボディ層１３は、Ｎ型ドリフト層１２の第１主面１０ａ側に設けられている。Ｐ型ボディ層１３は、Ｎ型ドリフト層１２の第１主面１０ａ側に部分的に形成されてもよい。よって、Ｎ型ドリフト層１２の第１主面１０ａ側には、Ｐ型ボディ層１３が形成された部分と、Ｐ型ボディ層１３が形成されない部分とを有している。

Ｎ＋エミッタ層１４は、Ｐ型ボディ層１３の第１主面１０ａ側に設けられている。Ｎ＋エミッタ層１４は、Ｐ型ボディ層１３の第１主面１０ａ側に部分的に形成されている。よって、Ｐ型ボディ層１３の第１主面１０ａ側には、Ｎ＋エミッタ層１４が形成された部分と、Ｎ＋エミッタ層１４が形成されない部分とを有している。

このように、半導体基板１０は、第１導電型のドリフト層１２と、ドリフト層１２の第１主面１０ａ側に設けられた第２導電型のボディ層１３と、ボディ層１３の第１主面１０ａ側に設けられたエミッタ層１４と、ドリフト層１２の第２主面１０ｂ側に設けられたコレクタ層１１とを含んでいる。

半導体基板１０の第１主面１０ａにはトレンチ１５が形成されている。トレンチ１５は複数形成されてもよい。各トレンチ１５は、第１主面１０ａに平行な面内においてＹ軸方向に延在している。また、各トレンチ１５は、Ｎ＋型エミッタ層１４の上面からＮ＋型エミッタ層１４及びＰ型ボディ層１３を貫通し、Ｎ型ドリフト層１２に到達する。

トレンチゲート電極２０は、第１主面１０ａに形成された各トレンチ１５の内部に設けられている。トレンチゲート電極２０は、各トレンチ１５の内部に設けられ、その結果、トレンチゲート電極２０は、複数設けられてもよい。複数のトレンチゲート電極２０は、第１主面１０ａに平行な面内においてＹ軸方向に延在している。また、複数のトレンチゲート電極２０は、Ｎ＋型エミッタ層１４の上面からＮ＋型エミッタ層１４及びＰ型ボディ層１３を貫通し、Ｎ型ドリフト層１２に到達する。トレンチゲート電極２０は、材料として、ポリシリコンを含んでいる。なお、トレンチゲート電極２０の材料は、ポリシリコンに限られない。

図２に示すように、半導体装置１を第１主面１０ａ側から見ると、第１主面１０ａは、セル領域を含んでいる。セル領域において、複数のトレンチゲート電極２０は、Ｙ軸方向に延在し、Ｘ軸方向に間隔を空けて並んで配置されている。セル領域における一つのトレンチゲート電極２０とその周辺の領域をユニットセルという。したがって、セル領域は、複数のユニットセルを含んでいる。

第１主面１０ａは、複数のセル領域を含んでもよい。複数のセル領域は、Ｙ軸方向に間隔を空けて並んで配置されてもよい。例えば、−Ｙ軸方向へ順に、第１セル領域２１、第２セル領域２２、第３セル領域２３、第４セル領域２４が設けられてもよい。例えば、第１主面１０ａ側から見て、第１主面１０ａは、Ｘ軸方向に間隔を空けて並んで配置された複数のトレンチゲート電極２０を含む第１セル領域２１と、第１セル領域２１とは異なる領域において、Ｘ軸方向に間隔を空けて並んで配置された複数のトレンチゲート電極２０を含む第２セル領域２２と、を有している。

図１及び図２に示すように、ゲート絶縁膜３０は、トレンチゲート電極２０と、半導体基板１０との間に設けられている。複数のトレンチゲート電極２０が設けられている場合には、ゲート絶縁膜３０は、各トレンチゲート電極２０と半導体基板１０との間に設けられている。半導体基板１０がコレクタ層１１、ドリフト層１２、ボディ層１３及びエミッタ層１４を含む場合には、ゲート絶縁膜３０は、トレンチゲート電極２０と、ドリフト層１２、ボディ層１３及びエミッタ層１４との間に設けられている。

第１絶縁膜３１は、トレンチゲート電極２０と温度検出部材４０との間に設けられている。具体的には、第１絶縁膜３１は、トレンチゲート電極２０の＋Ｚ軸方向側であって、温度検出部材４０の−Ｚ軸方向側に設けられている。第１絶縁膜３１は、トレンチゲート電極２０の第１主面１０ａ側を覆っている。第１絶縁膜３１は、ゲート絶縁膜３０の第１主面１０ａ側の端部に接続している。第１絶縁膜３１は、温度検出部材４０の下面を覆っている。

温度検出部材４０は、トレンチゲート電極２０とエミッタ電極５０との間に設けられている。温度検出部材４０は、トレンチゲート電極２０との間で、第１絶縁膜３１を挟むように設けられている。したがって、第１絶縁膜３１は、トレンチゲート電極２０と、温度検出部材４０との間に挟まれている。

温度検出部材４０は、下方に位置するトレンチゲート電極２０に沿ってＹ軸方向に延在している。温度検出部材４０は、例えば、サーミスタを含んでいる。温度検出部材４０は、材料として、例えば、酸化バナジウム（ＶＯｘ）を含んでもよい。なお、温度検出部材４０は、サーミスタまたは酸化バナジウム（ＶＯｘ）を含んでいるものに限らず、例えば、温度に依存して抵抗値が変化する材料を含んでもよい。温度検出部材４０は、ダイオードを含むものでもよい。

複数のトレンチゲート電極２０が設けられている場合に、複数のトレンチゲート電極２０のうち、少なくとも一つのトレンチゲート電極２０とエミッタ電極５０との間に、温度検出部材４０は設けられている。

複数のトレンチゲート電極２０が設けられ、温度検出部材４０が複数のトレンチゲート電極２０とエミッタ電極５０との間に設けられた場合には、複数の温度検出部材４０は、並列に接続されてもよい。これにより、電流量を大きくすることができる。また、複数の温度検出部材４０は、直列に接続されてもよい。これにより、抵抗値を大きくすることができる。

第２絶縁膜３２は、温度検出部材４０とエミッタ電極５０との間に設けられている。具体的には、第２絶縁膜３２は、温度検出部材４０の＋Ｚ軸方向側であって、エミッタ電極５０の−Ｚ軸方向側に設けられている。したがって、第２絶縁膜３２は、温度検出部材４０の上面を覆っている。温度検出部材４０の上面に設けられた第２絶縁膜３２の＋Ｙ軸方向の端部近傍、及び、−Ｙ軸方向の端部近傍は除去されている。第２絶縁膜３２が除去された部分には温度検出部材４０に接続される配線４３が設けられている。

第１絶縁膜３１、温度検出部材４０、第２絶縁膜３２は、この順で積層された積層体を形成している。したがって、第１絶縁膜３１、温度検出部材４０、第２絶縁膜３２のＸ軸方向の長さは同じ長さとなっている。これにより、側壁絶縁膜３３を積層体の側面に隙間なく形成することができる。

側壁絶縁膜３３は、第１絶縁膜３１、温度検出部材４０及び第２絶縁膜３２の積層体の側面に設けられている。具体的には、側壁絶縁膜３３は、第１絶縁膜３１、温度検出部材４０及び第２絶縁膜３２が積層された積層体の＋Ｘ軸方向側及び−Ｘ軸方向側の側面に設けられている。側壁絶縁膜３３は、積層体の＋Ｙ軸方向側及び−Ｙ軸方向側の側面にも設けられてもよい。よって、積層体は、周囲を側壁絶縁膜３３に囲まれている。

エミッタ電極５０は、半導体基板１０の第１主面１０ａ側に設けられている。エミッタ電極５０は、各セル領域に個別に設けられてもよい。すなわち、エミッタ電極５０は、第１エミッタ電極５１、第２エミッタ電極５２、第３エミッタ電極５３及び第４エミッタ電極５４を含んでもよい。そして、第１エミッタ電極５１は、第１セル領域２１の第１主面１０ａ側に設けられ、第２エミッタ電極５２は、第２セル領域２２の第１主面１０ａ側に設けられている。また、第３エミッタ電極５３は、第３セル領域２３の第１主面１０ａ側に設けられ、第４エミッタ電極５４は、第４セル領域２４の第１主面１０ａ側に設けられている。

エミッタ電極５０は、第１絶縁膜３１、温度検出部材４０、第２絶縁膜３２及び側壁絶縁膜３３を覆うように半導体基板１０の第１主面１０ａ側に設けられている。よって、エミッタ電極５０は、第１絶縁膜３１、温度検出部材４０、第２絶縁膜３２及び側壁絶縁膜３３が設けられた部分以外の第１主面１０ａと接続する。エミッタ電極５０は、少なくともボディ層１３と接続する。エミッタ電極５０は、エミッタ層１４及びボディ層１３と接続してもよい。

トレンチゲート電極２０が複数設けられ、温度検出部材４０が各トレンチゲート電極２０とエミッタ電極５０との間に設けられた場合には、エミッタ電極５０は、Ｘ軸方向に隣り合う温度検出部材４０の間の第１主面１０ａに接続する。

コレクタ電極６０は、半導体基板１０の第２主面１０ｂ側に設けられている。コレクタ電極６０は、コレクタ層１１と接続する。

半導体装置１は、正端子４１及び負端子４２をさらに備えている。正端子４１及び負端子４２は、例えば、第１主面１０a側に設けられている。正端子４１及び負端子４２は、温度検出部材４０のＹ軸方向の両端に配線４３によって接続されている。正端子４１及び負端子４２は、温度検出部材４０に電流を供給する。

半導体装置１は、ゲート端子２５をさらに備えている。ゲート端子２５は、トレンチゲート電極２０のＹ軸方向の一端または両端にゲート配線２６によって接続されている。ゲート端子２５は、トレンチゲート電極２０にゲート電圧を印加する。

正端子４１及び負端子４２、並びに、ゲート端子２５は、第１セル領域２１から第４セル領域２４を含むセル領域の−Ｘ軸方向側に配置されている。正端子４１及び負端子４２、並びに、ゲート端子２５は、第１主面１０ａ上にＹ軸方向に間隔を空けて並んで配置されている。

（半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。図３〜図１０は、実施形態１に係る半導体装置の製造方法を例示した断面図である。

まず、所定の半導体製造プロセス工程を行うことによって、例えば、図３に示すように、ＩＧＢＴの構成を形成する。例えば、半導体基板１０には、第２主面１０ｂ側から第１主面１０ａ側へ順にＰ型コレクタ層１１、Ｎ型ドリフト層１２、Ｐ型ボディ層１３、Ｎ＋型エミッタ層１４を形成する。次に、第１主面１０ａにはＮ＋型エミッタ層１４及びＰ型ボディ層１３を貫通し、Ｎ型ドリフト層１２に到達する複数のトレンチ１５を形成する。

そして、トレンチ１５の内面にゲート絶縁膜３０を形成した後に、トレンチゲート電極２０を形成する。例えば、トレンチ１５の内部にポリシリコンを埋め込むことによってトレンチゲート電極２０を形成する。なお、工程を前後させて、複数のトレンチ１５、ゲート絶縁膜３０、トレンチゲート電極２０を形成した後に、Ｐ型コレクタ層１１、Ｎ型ドリフト層１２、Ｐ型ボディ層１３、Ｎ＋型エミッタ層１４を形成してもよい。

ＩＧＢＴの構成を形成した後で、第１主面１０ａ上に絶縁膜３４として、例えば、シリコン酸化膜を形成する。第２主面１０ｂ側には、コレクタ電極６０を形成する。

次に、図４に示すように、絶縁膜３４上に、温度検出部材膜４４として、例えば、酸化バナジウム（ＶＯｘ）膜を形成する。次に、図５に示すように、温度検出部材膜４４上に、絶縁膜３５として、シリコン酸化膜またはシリコン窒化膜を形成する。次に、図６に示すように、絶縁膜３４、温度検出部材膜４４及び絶縁膜３５におけるトレンチゲート電極２０の上方の部分以外の部分を除去する。例えば、エッチングによって除去する。これにより、トレンチゲート電極２０の上方の部分だけに絶縁膜３４、温度検出部材膜４４及び絶縁膜３５を残留させる。残留した絶縁膜３４、温度検出部材膜４４及び絶縁膜３５は、第１絶縁膜３１、温度検出部材４０及び第２絶縁膜３２を含む積層体となる。

次に、図７に示すように、第１絶縁膜３１、温度検出部材４０及び第２絶縁膜３２の積層体を覆うように、第１主面１０ａに絶縁膜３６を形成する。次に、図８に示すように、第１主面１０ａに形成した絶縁膜３６をエッチングし、絶縁膜３６における積層体の周囲以外の部分を除去する。これにより、積層体の周囲に側壁絶縁膜３３が形成される。また、第１主面１０ａにボディ層１３を露出させる。

次に、図９に示すように、温度検出部材４０のＹ軸方向における両端近傍の第２絶縁膜３２を除去する。そして、積層体を覆うように第１主面１０ａ上に導電膜５５として、例えば、アルミニウム等のメタルを積層させる。

次に、第１主面１０ａ上に積層させた導電膜５５の所定の部分を除去する。例えば、エッチングによって除去する。これにより、図１及び図２に示すように、第１主面１０ａ上に、エミッタ電極５０、配線４３、ゲート配線２６が形成される。例えば、外側から順に、ゲート配線２６、配線４３、エミッタ電極５０が配置される。このようにして、半導体装置１が形成される。

なお、図６における積層体を形成する際に、図１０に示すように、トレンチゲート電極２０の端部上の第２絶縁膜３２、温度検出部材４０及び第１絶縁膜３１を貫通し、トレンチゲート電極２０へ到達する貫通溝を形成してもよい。そして、図８における側壁絶縁膜３３を形成する際に、貫通溝の側壁にも絶縁膜を形成してもよい。その後、導電膜５５を形成及び除去する際に、貫通溝を介してトレンチゲート電極２０に接続するゲート配線２６を形成してもよい。また、導電膜５５を形成及び除去する際に、図２に示すように、正端子４１、負端子４２、ゲート端子２５、配線４３、ゲート配線２６、及び、第１エミッタ電極５１〜第４エミッタ電極５４を形成してもよい。

さらに、本実施形態においては、半導体装置１の半導体基板１０は、コレクタ層１１、ドリフト層１２、ボディ層１３及びエミッタ層１４を含むＩＧＢＴの機能を有するものとしたが、これに限らない。図１１は、実施形態の別の例に係る半導体装置を例示した断面図である。図１１に示すように、別の例に係る半導体装置１ａの半導体基板１０ｃは、Ｎ＋型ドレイン層１１ａと、ドレイン層１１ａの第１主面１０ａ側に設けられたＮ型ドリフト層１２と、ドリフト層１２の第１主面１０ａ側に設けられたＰ型のベース層１３ａと、ベース層１３ａの第１主面１０ａ側に設けられたＮ＋型のソース層と、を含むようにしてもよい。

この場合には、トレンチゲート電極２０は、ソース層１４ａ及びベース層１３ａを貫通し、ドリフト層１２に到達する。ゲート絶縁膜３０は、ドリフト層１２、ベース層１３ａ及びソース層１４ａとの間に設けられる。半導体基板１０ｃ以外の構成は上述した構成と同様である。このように、半導体装置１ａは、縦型のＭＯＳ構造を備えてもよい。

次に、実施形態１の半導体装置１の効果を説明する。
半導体装置１は、温度検出部材４０を有している。温度検出部材４０は、半導体装置１のトレンチゲート電極２０の直上に第１絶縁膜３１を介して形成されている。半導体装置１における熱源は、トレンチゲート電極２０の周囲に形成されたエミッタ層１４であると考えられる。

図１２は、半導体装置１の温度分布を例示した図である。グレースケールが濃くなるほど高温であることを示している。図１２に示すように、駆動時における半導体装置１において、トレンチゲート電極２０の周囲に形成されたエミッタ層１４は温度が高くなっている。例えば、電流密度が大きいために温度が高くなっている。そして、ボディ層１３、ドリフト層１２と第２主面１０ｂ側に近づくほど温度が低下している。このように、半導体装置１における熱源はトレンチゲート電極２０の周囲に形成されたエミッタ層１４であることが見出されている。

本実施形態では、半導体装置１の熱源として見出されたエミッタ層１４の近くに温度検出部材４０を配置している。よって、温度のセンスのタイムラグを抑制し、温度の変動を早く検知することができる。

また、温度検出部材４０を配置する位置を、トレンチゲート電極２０の直上としている。これにより、半導体装置１の熱源からの伝熱経路を複数設けることができる。伝熱経路は、例えば、トレンチゲート電極２０から第１絶縁膜３１を介するルートである。また、伝熱経路は、エミッタ電極５０から第２絶縁膜３２を介するルートである。さらに、伝熱経路は、エミッタ電極５０から側壁絶縁膜３３を介するルートである。このように、温度検出部材４０において、Ｙ軸の周りの３６０°方向から熱が伝わる構造となっているので、温度のセンスのタイムラグを抑制し、温度の変動を早く検知することができる。また、温度を高精度に検出することができる。

温度検出部材４０として、サーミスタを用いている。特に、温度検出部材４０として、酸化バナジウムを用いている。よって、半導体装置１の温度を高精度で検出することができる。

図１３は、ポリシリコンダイオードにおける順方向電圧ＶＦと温度との関係を例示したグラフであり、横軸は温度を示し、縦軸は順方向電圧ＶＦを示す。図１４は、実施形態１に係る半導体装置の温度検出部材における抵抗値と温度との関係を例示したグラフであり、横軸は温度を示し、縦軸は抵抗値を示す。

図１３に示すように、ポリシリコンダイオードにおける順方向電圧ＶＦの温度係数は小さい。このため、順方向電圧ＶＦの温度依存性を用いることにより検出した温度は、ダイオードの特性の誤差を反映して、バラツキが大きいものとなっている。例えば、順方向電圧ＶＦには、測定機器の誤差が約３［％］、製品のバラツキによる誤差が約３［％］含まれる場合がある。その場合には、順方向電圧ＶＦには、±６［％］の誤差が含まれている。一方、そのような誤差が含まれる順方向電圧ＶＦの温度依存性を用いて温度を検出すると、検出した温度には、±３０［℃］の温度検出精度バラツキが含まれている。順方向電圧ＶＦのバラツキは、製造プロセスの改善を行っても抑制することが困難なものとなっている。

これに対して、本実施形態では、温度係数の大きなサーミスタ、または、酸化バナジウムを用いている。これにより、バラツキを抑制し、高精度で温度を検出することができる。図１４に示すように、例えば、温度検出部材４０に酸化バナジウムを用いた場合には、抵抗値には、例えば、±２０［％］の誤差が含まれる場合がある。しかしながら、その場合でも、検出した温度には、±１０［℃］の温度検出精度バラツキしか含まれていない。よって、ポリシリコンダイオードによる温度検出よりも高精度に検出することができる。

温度検出部材４０は、第１絶縁膜３１、第２絶縁膜３２及び側壁絶縁膜３３によって囲まれている。これにより、温度検出部材４０と、エミッタ電極５０及びトレンチゲート電極２０との間を絶縁することができる。

複数の温度検出部材４０を並列に接続することにより、電流量を大きくすることができる。また、複数の温度検出部材４０を直列に接続することにより、抵抗値を大きくすることができる。

エミッタ電極５０は、複数のトレンチゲート電極２０に渡って第１主面１０ａ上に形成することができる。よって、エミッタ電極５０に大きな電流を流すことができる。

温度検出部材４０を複数のトレンチゲート電極２０の直上に形成することができる。これにより、半導体装置１の温度を精度よく検出することができる。また、温度検出部材４０を実装工程よりも前のプロセス工程で形成することができる。よって、製造工程に大きな変更を加えることなく形成することができる。

（実施形態２）
次に、実施形態２に係る半導体装置２を説明する。本実施形態の半導体装置２は、温度検出部材４０を、所定の部分のみに形成する。図１５は、実施形態２に係る半導体装置を例示した平面図である。

図１５に示すように、半導体装置２の第１セル領域２１において、トレンチゲート電極２０とエミッタ電極５１との間に温度検出部材４０は設けられている。一方、第２セル領域２２〜第４セル領域２４において、トレンチゲート電極２０とエミッタ電極５２〜５４との間に温度検出部材４０は設けられない。温度検出部材４０は、半導体基板１０上に一様に成膜した後に、エッチングにより部分的に除去する。したがって、温度検出部材４０を選択的に所定の部分のみに形成することにより、エッチング時に除去する温度検出部材４０の密度を変えることができる。

本実施形態の半導体装置２によれば、温度検出部材４０を、所定の部分のみに形成することにより、エッチングする温度検出部材４０の密度を変えることができる。よって、温度検出部材４０のエッチング除去が良好に行われるように調整することができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。

（実施形態３）
次に、実施形態３に係る半導体装置３を説明する。本実施形態の半導体装置３は、正端子４１及び負端子４２に接続されない温度検出部材４０を有している。図１６は、実施形態３に係る半導体装置を例示した平面図である。

図１６に示すように、半導体装置３の第１セル領域２１において、温度検出部材４０は、複数のトレンチゲート電極２０とエミッタ電極５１との間に設けられている。そして、温度検出部材４０は、正端子４１及び負端子４２に接続されている。一方、第２セル領域２２〜第４セル領域２４において、温度検出部材４０は、複数のトレンチゲート電極２０とエミッタ電極５２〜５４との間に設けられている。しかしながら、第２セル領域２２〜第４セル領域２４において、温度検出部材４０は、正端子４１及び負端子４２に接続されていない。

すなわち、本実施形態の半導体装置３では、複数の温度検出部材４０のうち、少なくとも一つの温度検出部材４０は、正端子４１及び負端子４２に接続されている。一方、少なくとも一つの温度検出部材４０は、正端子４１及び負端子４２に接続されない。

本実施形態の半導体装置３によれば、温度検出部材４０の回路特性を検査し、良好なセル領域を選んで正端子４１及び負端子４２に接続することができる。また、特定のセル領域における回路特定の良好な温度検出部材４０を選んで正端子４１及び負端子４２に接続することができる。よって、温度を高精度で検出することができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。

（実施形態４）
次に、実施形態４に係る半導体装置４を説明する。本実施形態の半導体装置４は、エミッタ電極５０における隣り合う温度検出部材４０の間の部分に溝が形成されている。図１７は、実施形態４に係る半導体装置を例示した断面図である。

図１７に示すように、半導体装置４において、エミッタ電極５０には、Ｙ軸方向に延在した溝５６が形成されている。溝５６は、各トレンチゲート電極２０の直上に設けられた温度検出部材４０の間に形成されている。溝５６は、第１エミッタ電極５１〜第４エミッタ電極５４における全ての隣り合うトレンチゲート電極の間に形成されてもよいし、部分的に形成されてもよい。

本実施形態の半導体装置４によれば、エミッタ電極５０からの放熱性を低下させることができる。すなわち、エミッタ層１４からの熱を他に逃さないように温度検出部材４０に伝えている。よって、半導体装置４で発生した熱を効率的に温度検出部材４０に伝えることができる。これ以外の構成及び効果は、実施形態１〜３の記載に含まれている。

（実施形態５）
次に、実施形態５に係る半導体装置５を説明する。本実施形態の半導体装置５は、第１絶縁膜３１及び第２絶縁膜３２の厚さが異なっている。図１８は、実施形態５に係る半導体装置を例示した断面図である。

図１８に示すように、半導体装置５において、第１絶縁膜３１の厚さは、第２絶縁膜３２の厚さよりも大きい。例えば、半導体装置５の熱源から温度検出部材４０に至る伝熱経路として、エミッタ電極５０から第２絶縁膜３２を介するルートが支配的の場合がある。この場合には、図１８に示すように、第２絶縁膜３２の厚さを、第１絶縁膜３１の厚さよりも小さくする。これにより、温度検出部材４０の絶縁性を確保しつつ、温度の変動を速く検知することができる。

一方、半導体装置５の熱源から温度検出部材４０に至る伝熱経路として、トレンチゲート電極２０から第１絶縁膜３１を介するルートが支配的の場合がある。この場合には、第１絶縁膜３１の厚さは、第２絶縁膜３２の厚さよりも小さくなるようにする。これにより、温度検出部材４０の絶縁性を確保しつつ、温度の変動を速く検知することができる。これ以外の構成及び効果は、実施形態１〜４の記載に含まれている。

（実施形態６）
次に、実施形態６に係る半導体装置６を説明する。本実施形態の半導体装置６は、温度検出部材４０を形成するセルを、センスセル領域に形成する。図１９は、実施形態６に係る半導体装置を例示した平面図である。

図１９に示すように、本実施形態の半導体装置６は、センスセル領域４５を有している。センスセル領域４５は、第１セル領域２１〜第４セル領域２４とは異なる領域に設けられている。センスセル領域４５は、複数のトレンチゲート電極２０がＸ軸方向に間隔を空けて並んで配置されている。センスセル領域４５において、トレンチゲート電極２０とエミッタ電極５０との間に温度検出部材４０は設けられている。センスセル領域４５は、第１セル領域２１〜第４セル領域２４よりも面積が小さい。センスセル領域４５において、温度検出部材４０は、正端子４１及び負端子４２に接続されている。

センスセル領域４５に形成された素子は、ＩＧＢＴのユニットセルを有している。しかしながら、ＩＧＢＴとしての機能よりも温度を検出することを目的とされている。このように、半導体装置６の温度の検出に特化したユニットセルを設けているので、ＩＧＢＴの出力に作用されず、温度を高精度で検出することができる。これ以外の構成及び効果は、実施形態１〜５の記載に含まれている。

（実施形態７）
次に、実施形態７を説明する。本実施形態は、半導体装置をモータコントロールユニットに用いた例である。図２０は、実施形態７に係るモータコントロールユニットを例示した図である。

図２０に示すように、モータコントロールユニット７０は、МＣＵ等のマイコン７１、絶縁器等を含んだドライバ増幅器７２、ＩＧＢＴ等の半導体装置７を有している。また、ブーストドライブ７３を有していてもよい。半導体装置７にはショットキーバリアダイオード（以下、ＳＢＤという。）７４が設けられてもよい。このようなモータコントロールユニット７０により、モータＭを制御する。

マイコン７１は、ドライバ増幅器７２からの所定のＦａｕｌｔ信号及び温度情報に基づいて、ドライバ増幅器７２のＯＮ／ＯＦＦ動作を制御する。ドライバ増幅器７２は、ブーストドライバ７３からの所定のＦａｕｌｔ信号、並びに、ＳＢＤ７４からの電流及び温度情報に基づいてブーストドライバ７３のＯＮ／ＯＦＦ動作を制御する。ブーストドライバ７３は、半導体装置７からの電流及び温度情報に基づいて半導体装置７のＯＮ／ＯＦＦ動作を制御する。半導体装置７は、モータＭの所定のＦａｕｌｔ信号、並びに、電流及び温度情報に基づいて、モータＭのＯＮ／ＯＦＦ動作を制御する。

このようにして、マイコン７１は、モータＭの温度情報、相電流情報、ＲＤＣ（Ｒｅｓｏｌｖｅｒ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）によるモータの回転数を検知しながらモータＭを制御する。例えば、マイコン７１は、検知した情報に基づいて、半導体装置７に所定の電流を流し、モータＭを稼働させる。半導体装置７が高温になったときは、マイコン７１は、半導体装置７を停止させる。または、冷却器等により冷却する。

本実施形態の半導体装置７は、タイムラグを抑制し、温度の変動を早く検知することができる。よって、ＩＧＢＴの温度が高くなったとき、冷却器等を用いて素早く冷却することができる。

また、温度検出精度が高いので、検出誤差を小さくすることができる。よって、冷却器の作動開始温度を上限の温度の直前まで高くすることができる。すなわち、検出温度の精度が高いので、冷却器の作動開始温度に余裕を持たせる必要がない。これにより、モータＭを効率的に制御することができ、冷却器等を小型化することができる。

また、モータＭの負荷を低減し、適正に動作させることができるので、モータＭを搭載した自動車の燃費を向上させることができる。なお、半導体装置７の用途は、自動車に搭載されるモータコントロールユニット７０におけるモータＭの制御に限らない。例えば、想定される用途としては、モータ制御の他、絶縁型ＤＣ−ＤＣ、産業用インバータ、ＵＰＳ、ソーラーインバータ等があげられる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、１ａ、２、３、４、５、６、７ 半導体装置
１０、１０ｃ 半導体基板
１０ａ、１０ｂ 主面
１１ コレクタ層
１１ａ ドレイン層
１２ ドリフト層
１３ ボディ層
１３ａ ベース層
１４ エミッタ層
１４ａ ソース層
１５ トレンチ
２０ トレンチゲート電極
２１ 第１セル領域
２２ 第２セル領域
２３ 第３セル領域
２４ 第４セル領域
２５ ゲート端子
２６ ゲート配線
３０ ゲート絶縁膜
３１ 第１絶縁膜
３２ 第２絶縁膜
３３ 側壁絶縁膜
３４、３５、３６ 絶縁膜
４０ 温度検出部材
４１ 正端子
４２ 負端子
４３ 配線
４４ 温度検出部材膜
４５ センスセル領域
５０ エミッタ電極
５１ 第１エミッタ電極
５２ 第２エミッタ電極
５３ 第３エミッタ電極
５４ 第４エミッタ電極
５５ 導電膜
５６ 溝
６０ コレクタ電極
７０ モータコントロールユニット
７１ ＭＣＵ
７２ ドライバ増幅器
７３ ブーストドライバ
７４ ＳＢＤ
１００ 半導体装置
１０１ 活性領域
１０２ 非活性領域
１１０ 温度センサ

Claims (20)

1. 第1主面及び前記第１主面と反対側の第２主面を有する半導体基板と、
   第１主面側に設けられたエミッタ電極と、
   第２主面側に設けられたコレクタ電極と、
   前記第１主面に形成されたトレンチの内部に設けられたトレンチゲート電極と、
   前記トレンチゲート電極と前記半導体基板との間に設けられたゲート絶縁膜と、
   前記トレンチゲート電極と前記エミッタ電極との間に設けられた温度検出部材と、
   を備えた半導体装置。
2. 前記温度検出部材は、サーミスタを含む、
   請求項１に記載の半導体装置。
3. 前記温度検出部材は、酸化バナジウムを含む、
   請求項１に記載の半導体装置。
4. 前記トレンチゲート電極と前記温度検出部材との間に設けられた第１絶縁膜と、
   前記温度検出部材と前記エミッタ電極との間に設けられた第２絶縁膜と、をさらに備えた、
   請求項１に記載の半導体装置。
5. 前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも大きい、
   請求項４に記載の半導体装置。
6. 前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも小さい、
   請求項４に記載の半導体装置。
7. 前記第１絶縁膜、前記温度検出部材及び前記第２絶縁膜の積層体の側面に設けられた側壁絶縁膜と、をさらに備えた、
   請求項４に記載の半導体装置。
8. 前記トレンチゲート電極は、複数設けられ、
   前記温度検出部材は、各前記トレンチゲート電極と前記エミッタ電極との間に設けられており、
   前記エミッタ電極は、隣り合う前記温度検出部材の間の前記第１主面に接続する、
   請求項１に記載の半導体装置。
9. 前記エミッタ電極における隣り合う前記温度検出部材の間の部分に溝が形成された、
   請求項８に記載の半導体装置。
10. 前記半導体基板は、
    第１導電型のドリフト層と、
    前記ドリフト層の前記第１主面側に設けられた第２導電型のボディ層と、
    前記ボディ層の前記第１主面側に設けられた第１導電型のエミッタ層と、
    前記ドリフト層の前記第２主面側に設けられた第２導電型のコレクタ層と、
    を含み、
    前記トレンチゲート電極は、前記エミッタ層及び前記ボディ層を貫通し前記ドリフト層に到達し、
    前記ゲート絶縁膜は、前記トレンチゲート電極と、前記ドリフト層、ボディ層及びエミッタ層との間に設けられた、
    請求項１に記載の半導体装置。
11. 前記半導体基板は、
    第１導電型のドレイン層と、
    前記ドレイン層の前記第１主面側に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側に設けられた第１導電型のソース層と、
    を含み、
    前記トレンチゲート電極は、前記ソース層及び前記ベース層を貫通し前記ドレイン層に到達し、
    前記ゲート絶縁膜は、前記ドレイン層、前記ベース層及び前記ソース層との間に設けられた、
    請求項１に記載の半導体装置。
12. 第1主面及び前記第１主面と反対側の第２主面を有する半導体基板と、
    第１主面側に設けられたエミッタ電極と、
    第２主面側に設けられたコレクタ電極と、
    前記第１主面に形成された複数のトレンチの内部に設けられたトレンチゲート電極と、
    各前記トレンチゲート電極と前記半導体基板との間に設けられたゲート絶縁膜と、
    複数の前記トレンチゲート電極のうち、少なくとも一つの前記トレンチゲート電極と前記エミッタ電極との間に設けられた温度検出部材と、
    を備えた半導体装置。
13. 前記温度検出部材は、複数の前記トレンチゲート電極と前記エミッタ電極との間に設けられ、
    前記複数の温度検出部材は、直列に接続された、
    請求項１２に記載の半導体装置。
14. 前記温度検出部材は、複数の前記トレンチゲート電極と前記エミッタ電極との間に設けられ、
    前記複数の温度検出部材は、並列に接続された、
    請求項１２に記載の半導体装置。
15. 前記トレンチゲート電極は、前記第１主面に平行な面内における一方向に延在し、
    前記第１主面側から見て、前記第１主面は、
    前記面内における前記一方向に交差する他方向に間隔を空けて並んで配置された複数の前記トレンチゲート電極を含む第１セル領域と、
    前記第１セル領域とは異なる領域において、前記他方向に間隔を空けて並んで配置された複数の前記トレンチゲート電極を含む第２セル領域と、
    を有する、
    請求項１２に記載の半導体装置。
16. 前記第１セル領域において、前記トレンチゲート電極と前記エミッタ電極との間に前記温度検出部材は設けられ、前記第２セル領域において、前記トレンチゲート電極と前記エミッタ電極との間に前記温度検出部材は設けられない、
    請求項１５に記載の半導体装置。
17. 前記第１主面側に設けられ前記温度検出部材に電流を供給する正端子及び負端子をさらに備え、
    前記温度検出部材は、複数の前記トレンチゲート電極と前記エミッタ電極との間に設けられ、
    少なくとも一つの前記温度検出部材は、前記正端子及び前記負端子に接続され、
    少なくとも一つの前記温度検出部材は、前記正端子及び前記負端子に接続されない、
    請求項１２に記載の半導体装置。
18. 前記第１主面側に設けられ前記温度検出部材に電流を供給する正端子及び負端子をさらに備え、
    前記第１セル領域において、前記トレンチゲート電極と前記エミッタ電極との間に前記温度検出部材は設けられ、前記温度検出部材は、前記正端子及び前記負端子に接続され、
    前記第２セル領域において、前記トレンチゲート電極と前記エミッタ電極との間に前記温度検出部材は設けられ、前記温度検出部材は、前記正端子及び前記負端子に接続されない、
    請求項１５に記載の半導体装置。
19. 前記第１セル領域及び前記第２セル領域とは異なる領域において、複数の前記トレンチゲート電極が前記他方向に間隔を空けて並んで配置されたセンスセル領域をさらに有し、
    前記センスセル領域において、前記トレンチゲート電極と前記エミッタ電極との間に前記温度検出部材は設けられ、
    前記センスセル領域は、前記第１セル領域及び前記第２セル領域よりも面積が小さい、
    請求項１５に記載の半導体装置。
20. 前記第１主面側に設けられ前記温度検出部材に電流を供給する正端子及び負端子をさらに備え、
    前記センスセル領域において、前記温度検出部材は、前記正端子及び前記負端子に接続された、
    請求項１９に記載の半導体装置。