JP2019029489A - 積層型素子の製造方法 - Google Patents

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Abstract

【課題】積層型素子の薄化及び歩留まりの向上の両立が可能な積層型素子の製造方法を提供する。【解決手段】積層型素子の製造方法は、半導体ウェハ２０Ａの半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成する第１形成工程と、半導体ウェハ２０Ａの半導体基板２１を研削する第１研削工程と、半導体ウェハ２０Ａの半導体基板２１に新たな半導体ウェハ２０Ａの回路層２２を接合する接合工程と、新たな半導体ウェハ２０Ａの半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成する第２形成工程と、新たな半導体ウェハ２０Ａの半導体基板２１を研削する第２研削工程と、を備える。【選択図】図１２

Description

本発明は、積層型素子の製造方法に関する。
特許文献１には、半導体ウェハを切断する方法が記載されている。この方法では、半導体ウェハがチャックテーブルに吸着保持されている状態において、チャックテーブルを往復移動させつつ、高速回転する切削ブレードを下降させて半導体ウェハのストリートを切削する。半導体ウェハは、全てのストリートに対して上記の切削が行われることによりダイシングされ、個々の半導体チップに分割される。
特開２００６−０１３３１２号公報
ところで、現在、例えばＤＲＡＭ（Dynamic Random Access Memory）といった半導体メモリの分野において、複数の素子を積層して構成される積層型素子の開発が進められつつあり、積層型素子の薄化及び歩留まりの向上の両方の実現が期待されている。
そこで、本発明は、積層型素子の薄化及び歩留まりの向上の両立が可能な積層型素子の製造方法を提供することを目的とする。
本発明の積層型素子の製造方法は、表面及び裏面を有する半導体基板と、表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第１ウェハを用意し、第１ウェハの半導体基板に対して、機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第１改質領域を形成する第１形成工程と、第１形成工程の後に、第１ウェハの半導体基板を研削する第１研削工程と、第１研削工程の後に、半導体ウェハとして、第２ウェハを用意し、第１ウェハの機能素子のそれぞれと第２ウェハの機能素子のそれぞれとが互いに対応するように、第１ウェハの半導体基板に第２ウェハの回路層を接合する接合工程と、接合工程の後に、第２ウェハの半導体基板に対して、切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って第２改質領域を形成する第２形成工程と、第２形成工程の後に、第２ウェハの半導体基板を研削する第２研削工程と、を備える。
この積層型素子の製造方法では、第１ウェハの半導体基板の研削、第１ウェハの半導体基板への第２ウェハの回路層の接合、第２ウェハの半導体基板の研削、という流れを繰り返すことで、各半導体基板が薄化された状態で複数の半導体ウェハが積層された積層体を得ることができる。しかも、各半導体基板を研削する前に各半導体基板の内部に改質領域を形成することで、各半導体基板の内部に改質領域が形成された積層体を得ることができる。ここで、上述したような積層体の切断にブレードダイシングを利用すると、半導体ウェハの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、この積層型素子の製造方法にあっては、各半導体基板の内部に形成された改質領域から亀裂を伸展させることで、半導体ウェハの接合界面でのチッピングを抑制しつつ積層体を切断することができる。よって、この積層型素子の製造方法によれば、積層型素子の薄化及び歩留まりの向上の両立が可能となる。
本発明の積層型素子の製造方法では、第１形成工程においては、第１改質領域から第１ウェハの回路層側に伸展する第１亀裂を形成してもよい。これによれば、切断予定ラインに沿って積層体を精度良く且つ容易に切断することができる。
本発明の積層型素子の製造方法では、第１研削工程においては、第１改質領域を除去し、第１ウェハの半導体基板の裏面に第１亀裂を露出させてもよい。これによれば、製造された積層型素子の切断面に第１改質領域が残存しないため、積層型素子の抗折強度の低下を抑制することができる。
本発明の積層型素子の製造方法では、第２形成工程においては、第２改質領域から第２ウェハの回路層側に伸展する第２亀裂を形成してもよい。これによれば、切断予定ラインに沿って積層体を精度良く且つ容易に切断することができる。
本発明の積層型素子の製造方法では、第２形成工程においては、第１ウェハの半導体基板と第２ウェハの回路層との界面に至るように第２亀裂を形成してもよい。これによれば、切断予定ラインに沿って積層体をより精度良く且つより容易に切断することができる。
本発明の積層型素子の製造方法では、第２研削工程においては、第２改質領域を除去し、第２ウェハの半導体基板の裏面に第２亀裂を露出させてもよい。これによれば、製造された積層型素子の切断面に第２改質領域が残存しないため、積層型素子の抗折強度の低下を抑制することができる。
本発明の積層型素子の製造方法は、表面及び裏面を有する半導体基板と、表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第１ウェハを用意し、第１ウェハの半導体基板を研削する第１研削工程と、第１研削工程の後に、半導体ウェハとして、第２ウェハを用意し、第１ウェハの機能素子のそれぞれと第２ウェハの機能素子のそれぞれとが互いに対応するように、第１ウェハの半導体基板に第２ウェハの回路層を接合する接合工程と、接合工程の後に、第２ウェハの半導体基板に対して、機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、切断予定ラインに沿って改質領域を形成する形成工程と、形成工程の後に、第２ウェハの半導体基板を研削する第２研削工程と、を備える。
この積層型素子の製造方法では、第１ウェハの半導体基板の研削、第１ウェハの半導体基板への第２ウェハの回路層の接合、第２ウェハの半導体基板の研削、という流れを繰り返すことで、各半導体基板が薄化された状態で複数の半導体ウェハが積層された積層体を得ることができる。しかも、各半導体基板を研削する前に、複数の半導体基板のうち１つの半導体基板の内部に改質領域を形成することで、少なくとも１つの半導体基板の内部に改質領域が形成された積層体を得ることができる。ここで、上述したような積層体の切断にブレードダイシングを利用すると、半導体ウェハの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、この積層型素子の製造方法にあっては、少なくとも１つの半導体基板の内部に形成された改質領域から亀裂を伸展させることで、半導体ウェハの接合界面でのチッピングを抑制しつつ積層体を切断することができる。よって、この積層型素子の製造方法によれば、積層型素子の薄化及び歩留まりの向上の両立が可能である。
本発明の積層型素子の製造方法では、形成工程においては、改質領域から第２ウェハの回路層側に伸展する亀裂を形成してもよい。これによれば、切断予定ラインに沿って積層体を精度良く且つ容易に切断することができる。
本発明の積層型素子の製造方法では、形成工程においては、第１ウェハの回路層と第１ウェハの半導体基板との界面に至るように亀裂を形成してもよい。これによれば、切断予定ラインに沿って積層体をより精度良く且つより容易に切断することができる。
本発明の積層型素子の製造方法では、第２研削工程においては、改質領域を除去し、第２ウェハの半導体基板の裏面に亀裂を露出させてもよい。これによれば、製造された積層型素子の切断面に改質領域が残存しないため、積層型素子の抗折強度の低下を抑制することができる。
本発明の積層型素子の製造方法は、第２研削工程の後に、切断予定ラインに沿って第１ウェハ及び第２ウェハが切断されることにより得られた複数の積層型素子をピックアップするピックアップ工程を更に備えてもよい。これによれば、積層型素子を効率良く得ることができる。
本発明によれば、積層型素子の薄化及び歩留まりの向上の両立が可能な積層型素子の製造方法を提供することができる。
改質領域の形成に用いられるレーザ加工装置の概略構成図である。 改質領域の形成の対象となる加工対象物の平面図である。 図２の加工対象物のIII−III線に沿っての断面図である。 レーザ加工後の加工対象物の平面図である。 図４の加工対象物のV−V線に沿っての断面図である。 図４の加工対象物のVI−VI線に沿っての断面図である。 加工対象物としての積層体を示す平面図である。 図７に示された積層体の一部を拡大して示す概略平面図である。 図８のIX−IX線に沿っての概略断面図である。 図９に示された一部の領域の拡大図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第１実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第２実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第３実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第３実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第３実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第３実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第４実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第４実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第４実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第４実施形態に係る積層型素子の製造方法の主要な工程を示す図である。 第４実施形態に係る積層型素子の製造方法の主要な工程を示す図である。
以下、本発明の一実施形態について、図面を参照して詳細に説明する。なお、各図において、同一の要素同士、又は相当する要素同士には同一の符号を付し、重複する説明を省略する場合がある。
［改質領域の形成］
本実施形態に係る積層型素子の製造方法においては、加工対象物（一例として半導体ウェハの積層体）にレーザ光を集光することにより、切断予定ラインに沿って加工対象物に改質領域を形成する。そこで、まず、改質領域の形成について、図１〜図６を参照して説明する。
図１に示されるように、レーザ加工装置１００は、レーザ光Ｌをパルス発振するレーザ光源１０１と、レーザ光Ｌの光軸（光路）の向きを９０°変えるように配置されたダイクロイックミラー１０３と、レーザ光Ｌを集光するための集光用レンズ１０５と、を備えている。また、レーザ加工装置１００は、集光用レンズ１０５で集光されたレーザ光Ｌが照射される加工対象物１を支持するための支持台１０７と、支持台１０７を移動させるためのステージ１１１と、レーザ光Ｌの出力やパルス幅、パルス波形等を調節するためにレーザ光源１０１を制御するレーザ光源制御部１０２と、ステージ１１１の移動を制御するステージ制御部１１５と、を備えている。
レーザ加工装置１００においては、レーザ光源１０１から出射されたレーザ光Ｌは、ダイクロイックミラー１０３によってその光軸の向きを９０°変えられ、支持台１０７上に載置された加工対象物１の内部に集光用レンズ１０５によって集光される。これと共に、ステージ１１１が移動させられ、加工対象物１がレーザ光Ｌに対して切断予定ライン５に沿って相対移動させられる。これにより、切断予定ライン５に沿った改質領域が加工対象物１に形成される。なお、ここでは、レーザ光Ｌを相対的に移動させるためにステージ１１１を移動させたが、集光用レンズ１０５を移動させてもよいし、或いはこれらの両方を移動させてもよい。
加工対象物１としては、半導体材料で形成された半導体基板や圧電材料で形成された圧電基板等を含む板状の部材（例えば、基板、ウェハ等）が用いられる。図２に示されるように、加工対象物１には、加工対象物１を切断するための切断予定ライン５が設定されている。切断予定ライン５は、直線状に延びた仮想線である。加工対象物１の内部に改質領域を形成する場合、図３に示されるように、加工対象物１の内部に集光点（集光位置）Ｐを合わせた状態で、レーザ光Ｌを切断予定ライン５に沿って（すなわち、図２の矢印Ａ方向に）相対的に移動させる。これにより、図４、図５及び図６に示されるように、改質領域７が切断予定ライン５に沿って加工対象物１に形成され、切断予定ライン５に沿って形成された改質領域７が切断起点領域８となる。
集光点Ｐとは、レーザ光Ｌが集光する箇所のことである。切断予定ライン５は、直線状に限らず曲線状であってもよいし、これらが組み合わされた３次元状であってもよいし、座標指定されたものであってもよい。切断予定ライン５は、仮想線に限らず加工対象物１の表面３に実際に引かれた線であってもよい。改質領域７は、連続的に形成される場合もあるし、断続的に形成される場合もある。改質領域７は列状でも点状でもよく、要は、改質領域７は少なくとも加工対象物１の内部に形成されていればよい。また、改質領域７を起点に亀裂が形成される場合があり、亀裂及び改質領域７は、加工対象物１の外表面（表面３、裏面、若しくは外周面）に露出していてもよい。改質領域７を形成する際のレーザ光入射面は、加工対象物１の表面３に限定されるものではなく、加工対象物１の裏面であってもよい。
ちなみに、加工対象物１の内部に改質領域７を形成する場合には、レーザ光Ｌは、加工対象物１を透過すると共に、加工対象物１の内部に位置する集光点Ｐ近傍にて特に吸収される。これにより、加工対象物１に改質領域７が形成される（すなわち、内部吸収型レーザ加工）。この場合、加工対象物１の表面３ではレーザ光Ｌが殆ど吸収されないので、加工対象物１の表面３が溶融することはない。一方、加工対象物１の表面３に改質領域７を形成する場合には、レーザ光Ｌは、表面３に位置する集光点Ｐ近傍にて特に吸収され、表面３から溶融され除去されて、穴や溝等の除去部が形成される（表面吸収型レーザ加工）。
改質領域７は、密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域をいう。改質領域７としては、例えば、溶融処理領域（一旦溶融後再固化した領域、溶融状態中の領域及び溶融から再固化する状態中の領域のうち少なくとも何れか一つを意味する）、クラック領域、絶縁破壊領域、屈折率変化領域等があり、これらが混在した領域もある。更に、改質領域７としては、加工対象物１の材料において改質領域７の密度が非改質領域の密度と比較して変化した領域や、格子欠陥が形成された領域がある。加工対象物１の材料が単結晶シリコンである場合、改質領域７は、高転位密度領域ともいえる。
溶融処理領域、屈折率変化領域、改質領域７の密度が非改質領域の密度と比較して変化した領域、及び、格子欠陥が形成された領域は、更に、それら領域の内部や改質領域７と非改質領域との界面に亀裂（割れ、マイクロクラック）を内包している場合がある。内包される亀裂は、改質領域７の全面に渡る場合や一部分のみや複数部分に形成される場合がある。加工対象物１は、結晶構造を有する結晶材料からなる基板を含む。例えば加工対象物１は、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＬｉＴａＯ３、及び、サファイア（Ａｌ２Ｏ３）の少なくとも何れかで形成された基板を含む。換言すると、加工対象物１は、例えば、窒化ガリウム基板、シリコン基板、ＳｉＣ基板、ＬｉＴａＯ３基板、又はサファイア基板を含む。結晶材料は、異方性結晶及び等方性結晶の何れであってもよい。また、加工対象物１は、非結晶構造（非晶質構造）を有する非結晶材料からなる基板を含んでいてもよく、例えばガラス基板を含んでいてもよい。
実施形態では、切断予定ライン５に沿って改質スポット（加工痕）を複数形成することにより、改質領域７を形成することができる。この場合、複数の改質スポットが集まることによって改質領域７となる。改質スポットとは、パルスレーザ光の１パルスのショット（つまり１パルスのレーザ照射：レーザショット）で形成される改質部分である。改質スポットとしては、クラックスポット、溶融処理スポット若しくは屈折率変化スポット、又はこれらの少なくとも１つが混在するもの等が挙げられる。改質スポットについては、要求される切断精度、要求される切断面の平坦性、加工対象物１の厚さ、種類、結晶方位等を考慮して、その大きさや発生する亀裂の長さを適宜制御することができる。また、実施形態では、切断予定ライン５に沿って、改質スポットを改質領域７として形成することができる。
［第１実施形態］
第１実施形態に係る積層型素子の製造方法の一例について説明する。この製造方法では、複数の半導体ウェハが積層された積層体を得る。そこで、まず、積層体の構成、及び、製造される積層型素子の一例について説明する。
図７は、加工対象物としての積層体を示す平面図である。図８は、図７に示された積層体の一部を拡大して示す概略平面図である。図９は、図８のIX−IX線に沿っての概略断面図である。図７〜９に示されるように、積層体１０（加工対象物１）は、アクティブ領域１１と、切断領域１２と、を含む。アクティブ領域１１は、オリエンテーションフラット６に沿った第１方向Ｄ１と、第１方向Ｄ１に交差（直交）する第２方向Ｄ２と、に沿って２次元状に配列されている。切断領域１２は、第１方向Ｄ１及び第２方向Ｄ２に交差（直交）する第３方向Ｄ３からみて、アクティブ領域１１を囲うように格子状に形成されている。
積層体１０は、第３方向Ｄ３に沿って互いに積層された複数（ここでは１０個）の半導体ウェハ２０を含む。半導体ウェハ２０は、それぞれ、半導体基板２１と回路層２２とを有する。半導体基板２１は、表面２１ｆと裏面２１ｒとを含む。回路層２２は、表面２１ｆ上に形成されており、表面２１ｆに沿って２次元状に配列された複数の機能素子２３を含む。１つのアクティブ領域１１は、第３方向Ｄ３に沿って１列に積層された複数（ここでは１０個）の機能素子２３を含むように、全ての半導体ウェハ２０にわたって設定されている。この製造方法においては、積層体１０を切断領域１２において切断することにより、それぞれのアクティブ領域１１が切り出される。
そのために、積層体１０には、上述した切断予定ライン５として、第１方向Ｄ１に沿った切断予定ライン５ａと、第２方向Ｄ２に沿った切断予定ライン５ｂと、が設定されている。切断予定ライン５ａ，５ｂは、第１方向Ｄ１及び第２方向Ｄ２のそれぞれに沿って互いに隣り合う機能素子２３の間を通るように切断領域１２に設定されている。より具体的には、切断領域１２には、回路層２２において、機能素子２３を囲うように環状のストリート部２５が設けられており、且つ、機能素子２３及びストリート部２５を囲うように格子状の金属配線部２６が設けられている。金属配線部２６は、例えばＴＥＧ配線である。
そして、切断予定ライン５ａは、第２方向Ｄ２に沿って互いに隣り合う機能素子２３の間においてストリート部２５を通りつつ、第１方向Ｄ１に沿って互いに隣り合うストリート部２５の間において金属配線部２６を通るように、第１方向Ｄ１に沿って設定されている。また、切断予定ライン５ｂは、第１方向Ｄ１に沿って互いに隣り合う機能素子２３の間においてストリート部２５を通りつつ、第２方向Ｄ２に沿って互いに隣り合うストリート部２５の間において金属配線部２６を通るように、第２方向Ｄ２に沿って設定されている。なお、ここでは、回路層２２においては、機能素子２３とストリート部２５との間に、金属製のガードリング２７が設けられている。また、図８においては、積層体１０の表層の半導体基板２１の図示が省略されている。
ここで、積層体１０は、半導体ウェハ２０として、後述する半導体メモリとしての機能素子２３を含む半導体ウェハ２０Ａと、半導体メモリのドライバＩＣとしての機能素子２３を含む半導体ウェハ２０Ｂと、を有する。ここでは、積層体１０は、その積層方向（第３方向Ｄ３）における一端１０ａ及び他端１０ｂを有し、一端１０ａを構成する半導体ウェハ２０のみが半導体ウェハ２０Ｂである。そして、他端１０ｂを構成する半導体ウェハ２０を含む他の半導体ウェハ２０は、半導体ウェハ２０Ａである。
引き続いて、積層型素子１５について説明する。積層型素子１５は、主に、上述した切断予定ライン５ａ，５ｂに沿った積層体１０の切断によりアクティブ領域１１が切り出されることにより製造される。したがって、積層型素子１５は、それぞれ、互いに一列に積層された複数（積層体１０における半導体ウェハ２０の数と同数）の半導体基板２１及び回路層２２を含む。積層型素子１５においては、１つの回路層２２が１つの機能素子２３を含む。
したがって、積層型素子１５の全体にあっては、回路層２２の数と同数の機能素子２３が含まれる。機能素子２３同士は、例えば、半導体基板２１及び回路層２２に形成された貫通電極（不図示）を介して電気的に接続されている。機能素子２３は、ＤＲＡＭといった半導体メモリのための機能素子、及び、半導体メモリのドライバＩＣのための機能素子を含む。貫通電極は、例えばＴＳＶ（Through-Silicon Via）構造によって形成される。貫通電極は、各層の機能素子２３等（例えば半導体メモリ及びドライバＩＣ）に対する電源供給用いられる。なお、積層型素子１５は、例えば、磁界伝送により高速無線通信を行うための回路（不図示）をさらに有しており、当該回路を用いて信号の送受信を行うことができる。
図１０の（ａ）は、図９の領域Ａ１の拡大図であって、半導体メモリのための機能素子２３を有する回路層２２、及び対応する半導体基板２１を示す拡大断面図である。図１０の（ｂ）は、図９の領域Ａ２の拡大図であって、ストリート部２５、及び対応する半導体基板２１の拡大断面図である。図１０の（ａ）に示されるように、機能素子２３は、複数のメモリセル２２ａを含む。メモリセル２２ａとメモリセル２２ａの周囲の領域は、例えば、ＳｉＯ２膜等の層間絶縁膜、配線層等から構成されている。半導体基板２１における機能素子２３に対応する部分には、表面２１ｆから裏面２２ｒ側に拡がる第１導電型領域（例えば、Ｐ−ｗｅｌｌ）２１ａ，２１ｂ、及び、第２導電型領域（例えば、Ｎ−ｗｅｌｌ）２１ｃと、第１導電型領域２１ａを囲うように拡がる第２導電型領域（例えば、Ｄｅｅｐ Ｎ−ｗｅｌｌ）２１ｄと、が形成されている。第１導電型領域２１ａは、メモリセル２２ａに対応する位置に形成されている。半導体基板２１は、例えばシリコン基板である。
半導体基板２１において機能素子２３に対応する部分（より詳細には、当該部分のうち、第２導電型領域２１ｄに対して裏面２１ｒ側の領域）には、裏面２１ｒに露出するようにゲッタリング領域４が形成されている。ゲッタリング領域４は、半導体基板２の内部において、重金属等の不純物を集めて捕獲するゲッタリング効果を発揮する。ゲッタリング領域４は、レーザ光の照射によって半導体基板２１が改質された領域（密度、屈折率、機械的強度やその他の物理的特性が周囲とは異なる状態になった領域）であり、例えば溶融処理領域である。ゲッタリング領域４は、機能素子２３（より詳細には、メモリセル２２ａ）に対向していれば、連続的に形成されていてもよいし、或いは、断続的に形成されていてもよい。
一方、図１０の（ｂ）に示されるように、ストリート部２５においては、回路層２２は、半導体基板２１の表面２１ｆ上に順に積層された絶縁層２８，２９を含む。絶縁層２８は、例えばシリコン酸化物（例えばＳｉＯ２）からなる。絶縁層２９は、例えばシリコン窒化物（例えばＳｉＮ）からなる。切断領域１２には、各切断予定ライン５ａ，５ｂに沿うように亀裂９が形成されている。なお、第１方向Ｄ１における積層型素子１５の寸法は、例えば１０ｍｍ程度である。第２方向Ｄ２における積層型素子１５の寸法は、例えば１０ｍｍ程度である。第３方向Ｄ３における積層型素子１５の寸法は、例えば３００μｍ程度である。
引き続いて、第１実施形態に係る積層型素子の製造方法の一例について説明する。まず、図１１の（ａ）に示されるように、半導体ウェハ２０Ｂを用意する。半導体ウェハ２０Ｂの回路層２２は、ドライバＩＣとしての機能素子２３を含む。また、半導体ウェハ２０Ｂの回路層２２は、ストリート部２５において、表面２１ｆ上に順に積層された絶縁層３１，３２を含む。
絶縁層３１は、例えばシリコン酸化物（例えばＳｉＯ２）からなる。絶縁層３２は、例えばBlack Diamond系のLow-k膜である。半導体ウェハ２０Ｂの半導体基板２１の厚さは、一例として６００μｍ以上８００μｍ以下程度である。また、半導体ウェハ２０Ｂの回路層２２の厚さは、例えば３μｍ以上１３μｍ以下程度である。
続いて、図１１の（ｂ）に示されるように、半導体ウェハ（第１ウェハ）２０Ａを用意する。半導体ウェハ２０Ａの回路層２２は、半導体メモリとしての機能素子２３を含む。また、半導体ウェハ２０Ａの回路層２２は、ストリート部２５において、絶縁層２８，２９を含む。半導体ウェハ２０Ａの半導体基板２１の厚さは、一例として６００μｍ以上８００μｍ以下程度である。また、半導体ウェハ２０Ａの回路層２２の厚さは、例えば３μｍ以上１３μｍ以下程度である。
続いて、半導体ウェハ２０Ｂの回路層２２に、半導体ウェハ２０Ａの回路層２２を直接接合する。また、このとき、半導体ウェハ２０Ｂの機能素子２３のそれぞれと半導体ウェハ２０Ａの機能素子２３のそれぞれとが、表面２１ｆ及び裏面２１ｒに交差する第３方向Ｄ３に沿って互いに対応するようにする。すなわち、半導体ウェハ２０Ｂの機能素子２３のそれぞれと半導体ウェハ２０Ａの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って並ぶようにする（換言すれば、第３方向Ｄ３に沿って互いに対向するようにする）。なお、直接接合の一例としては、常温接合等が挙げられる。
続いて、図１２の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域（第１改質領域）７を形成すると共に、改質領域７から半導体ウェハ２０Ａの回路層２２側に伸展する亀裂（第１亀裂）９を形成する（第１形成工程）。ここでは、少なくとも半導体ウェハ２０Ｂの回路層２２と半導体ウェハ２０Ａの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。ただし、半導体ウェハ２０Ｂの半導体基板２１は、サポート基板として機能するため、半導体ウェハ２０Ｂの半導体基板２１に至らないように、亀裂９を形成する。また、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域（第１ゲッタリング領域）４を形成する（第１形成工程）。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
改質領域７及びゲッタリング領域４については、例えば発振波長１０９９ｎｍのファイバレーザ等、パルス幅を変えることができるレーザ加工装置を使用することで、同一の工程において形成することが可能である。一例として、改質領域７を形成するためのレーザ光Ｌ１のパルス幅を７００ｎｓとし、ゲッタリング領域４を形成するためのレーザ光Ｌ２のパルス幅を２０ｎｓとするというように、ゲッタリング領域４を形成するためのレーザ光Ｌ２のパルス幅を、改質領域７を形成するためのレーザ光Ｌ１のパルス幅よりも短くする。これにより、改質領域７よりもサイズが小さく且つ改質領域７よりも亀裂を発生させ難いゲッタリング領域４を形成することができる。
改質領域７を形成するためのレーザ光Ｌ１の照射条件の具体例は次のとおりである。この照射条件により、レーザ光Ｌ１の抜け光によって回路層２２にダメージが与えられるのを抑制することができる。なお、改質領域７から所望の亀裂９を発生させることができれば、各切断予定ライン５ａ，５ｂに沿って形成する改質領域７の列数（第３方向Ｄ３に沿って並ぶ改質領域７の列数）は、複数列であってもよいし、或いは、１列であってもよい。
波長：〜１１７０ｎｍ
パルス幅：３５０ｎｓ以上
パルスエネルギー：１０μＪ以上
パルスピッチ：６．５〜１５μｍ
回路層２２側の改質領域７と表面２１ｆとの距離：４０μｍ以上
各切断予定ライン５ａ，５ｂに対するレーザ光Ｌ１の走査回数：２焦点分岐で１回
ゲッタリング領域４を形成するためのレーザ光Ｌ２の照射条件の具体例は次のとおりである。これにより、レーザ光Ｌ２の入射方向における幅が１〜４μｍ程度のゲッタリング領域４を形成することができる。
波長：１０６４〜１１７０ｎｍ
パルス幅：１〜６０ｎｓ
パルスエネルギー：０．１〜０．５μＪ
続いて、図１２の（ｂ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第１研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。また、ゲッタリング領域４の一部を除去する。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
続いて、図１３の（ａ）に示されるように、新たな半導体ウェハ（第２ウェハ）２０Ａを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、新たな半導体ウェハ２０Ａの回路層２２を直接接合する（接合工程）。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと新たな半導体ウェハ２０Ａの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。
続いて、図１３の（ｂ）に示されるように、新たな半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域（第２改質領域）７を形成すると共に、改質領域７から新たな半導体ウェハ２０Ａの回路層２２側に伸展する亀裂（第２亀裂）９を形成する（第２形成工程）。ここでは、少なくとも研削した半導体ウェハ２０Ａの半導体基板２１と新たな半導体ウェハ２０Ａの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。また、新たな半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域（第２ゲッタリング領域）４を形成する（第２形成工程）。レーザ光Ｌ１及びレーザ光Ｌ２のそれぞれの照射条件については、上述したとおりである。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図１４の（ａ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第２研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。また、ゲッタリング領域４の一部を除去する。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
その後、図１４の（ｂ）に示されるように、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合、新たな半導体ウェハ２０Ａへの改質領域７及びゲッタリング領域４の形成、新たな半導体ウェハ２０Ａの研削という流れを繰り返すことで、積層体１０を構成する。これにより、例えば、ドライバＩＣとしての機能素子２３を含む１つの半導体ウェハ２０Ｂと、半導体メモリとしての機能素子２３を含む複数（ここでは９つ）の半導体ウェハ２０Ａと、が積層され、複数（ここでは１０個）の半導体ウェハ２０からなる積層体１０が得られる。
図１４の（ｂ）においては、上記のように得られた積層体１０を反転した状態において保持具Ｈにより保持している。すなわち、ここでは、積層体１０の他端１０ｂが保持具Ｈ側に向けられると共に、一端１０ａを含む半導体ウェハ２０Ａが最も保持具Ｈと反対側に望み、その半導体基板２１の裏面２１ｒが露出されている。なお、以降の工程の説明においては、積層体１０の積層構造を省略し、アクティブ領域１１と切断領域１２とを代表的に図示する。
続いて、図１５に示されるように、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ｂの回路層２２側に伸展する亀裂９を形成する。ここでは、少なくとも半導体ウェハ２０Ａの回路層２２と半導体ウェハ２０Ｂの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。これにより、当該亀裂９は、各切断予定ライン５ａ，５ｂに沿って、最も保持具Ｈ側に位置する半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒまで一続きとなる。また、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３（すなわち、ドライバＩＣとしての各機能素子２３）に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域４を形成する。レーザ光Ｌ１及びレーザ光Ｌ２のそれぞれの照射条件については、上述したとおりである。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図１６の（ａ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ｂの半導体基板２１を研削する。このとき、改質領域７を除去し、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒに亀裂９を露出させる。なお、ゲッタリング領域４は残存させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ｂ）を薄化する。ここでは、例えば半導体基板２１の厚さが２００μｍ程度となるように、半導体ウェハ２０Ｂの半導体基板２１を研削する。半導体ウェハ２０Ｂの半導体基板２１の厚さを他の半導体基板２１よりも厚く残すのは、半導体ウェハ２０Ｂの半導体基板２１が積層型素子１５においてサポート基板となるためである。
その後、図１６の（ｂ）に示されるように、積層体１０をエキスパンドテープ等の拡張可能な支持部材Ｓにより支持した状態とする。このとき、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒを支持部材Ｓ側に配置する。その状態において、支持部材Ｓを拡張することにより、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５を互いに離間させ、各積層型素子１５をピックアップする（ピックアップ工程）。
以上説明したように、第１実施形態に係る積層型素子の製造方法では、半導体ウェハ２０Ａの半導体基板２１の研削、半導体ウェハ２０Ａの半導体基板２１への新たな半導体ウェハ２０Ａの回路層２２の直接接合、新たな半導体ウェハ２０Ａの半導体基板２１の研削、という流れを繰り返すことで、各半導体基板２１が薄化された状態で複数の半導体ウェハ２０Ａが積層された積層体１０を得ることができる。しかも、各半導体基板２１を研削する前に各半導体基板２１の内部に改質領域７を形成することで、各半導体基板２１の内部に改質領域７が形成された積層体１０を得ることができる。ここで、上述したような積層体１０の切断にブレードダイシングを利用すると、半導体ウェハ２０Ａの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、第１実施形態に係る積層型素子の製造方法にあっては、各半導体基板２１の内部に形成された改質領域７から亀裂９を伸展させることで、半導体ウェハ２０Ａの接合界面でのチッピングを抑制しつつ積層体１０を切断することができる。よって、第１実施形態に係る積層型素子の製造方法によれば、積層型素子１５の薄化及び歩留まりの向上の両立が可能となる。
また、第１実施形態に係る積層型素子の製造方法では、各半導体基板２１の内部に改質領域７を形成する際に、改質領域７から回路層２２側に伸展する亀裂９を形成する。特に、第１実施形態に係る積層型素子の製造方法では、各半導体基板２１の内部に改質領域７を形成する際に、互いに直接接合された半導体基板２１と回路層２２との界面に至るように亀裂９を形成する。これにより、各切断予定ライン５ａ，５ｂに沿って積層体１０をより精度良く且つより容易に切断することができる。
また、第１実施形態に係る積層型素子の製造方法では、各半導体基板２１を研削する際に、改質領域７を除去し、半導体基板２１の裏面２１ｒに亀裂９を露出させる。これにより、製造された積層型素子１５の切断面に改質領域７が残存しないため、積層型素子１５の抗折強度の低下を抑制することができる。
また、第１実施形態に係る積層型素子の製造方法では、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５をピックアップする。これにより、積層型素子１５を効率良く得ることができる。
また、第１実施形態に係る積層型素子の製造方法では、各半導体基板２１を研削する前に各半導体基板２１の内部にゲッタリング領域４を形成し、各半導体基板２１を研削する際にゲッタリング領域４の一部を除去することで、薄化された各半導体基板２１の内部に適切なゲッタリング領域４を形成することができる。よって、第１実施形態に係る積層型素子の製造方法によれば、積層型素子１５の薄化及び適切なゲッタリング領域４の形成の両立が可能となる。
また、第１実施形態に係る積層型素子の製造方法では、ゲッタリング領域４を形成するためのレーザ光Ｌ２のパルス幅が、改質領域７を形成するためのレーザ光Ｌ１のパルス幅よりも短い。これにより、ゲッタリング領域４からの亀裂の伸展を抑制する一方で、改質領域７からの亀裂９の伸展を促進することができる。
［第２実施形態］
第２実施形態に係る積層型素子の製造方法の一例について説明する。ここでは、まず、図１７の（ａ）に示されるように、サポート基板６０を用意する。サポート基板６０は、ガラス基板及び半導体基板等の任意の基板である。続いて、図１７の（ｂ）に示されるように、半導体ウェハ（第１ウェハ）２０Ａを用意する。続いて、半導体ウェハ２０Ａの回路層２２をサポート基板６０の表面６０ｓに接合する。この接合には、例えば樹脂接合を用いることができる。
続いて、図１８の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域（第１改質領域）７を形成すると共に、改質領域７から半導体ウェハ２０Ａの回路層２２側に伸展する亀裂（第１亀裂）９を形成する（第１形成工程）。ここでは、少なくともサポート基板６０と半導体ウェハ２０Ａの回路層２２との界面（すなわち、接合した界面）に至り、且つサポート基板６０に至らないように、亀裂９を形成する。また、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域（第１ゲッタリング領域）４を形成する（第１形成工程）。レーザ光Ｌ１及びレーザ光Ｌ２のそれぞれの照射条件については、第１実施形態で述べたとおりである。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図１８の（ｂ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第１研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。また、ゲッタリング領域４の一部を除去する。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
続いて、図１９の（ａ）に示されるように、新たな半導体ウェハ（第２ウェハ）２０Ａを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、新たな半導体ウェハ２０Ａの回路層２２を直接接合する（接合工程）。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと新たな半導体ウェハ２０Ａの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。
続いて、図１９の（ｂ）に示されるように、新たな半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域（第２改質領域）７を形成すると共に、改質領域７から新たな半導体ウェハ２０Ａの回路層２２側に伸展する亀裂（第２亀裂）９を形成する（第２形成工程）。ここでは、少なくとも研削した半導体ウェハ２０Ａの半導体基板２１と新たな半導体ウェハ２０Ａの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。また、新たな半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域（第２ゲッタリング領域）４を形成する（第２形成工程）。レーザ光Ｌ１及びレーザ光Ｌ２のそれぞれの照射条件については、第１実施形態で述べたとおりである。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図２０の（ａ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第２研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。また、ゲッタリング領域４の一部を除去する。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
その後、図２０の（ｂ）、図２１の（ａ）及び図２１の（ｂ）に示されるように、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合、新たな半導体ウェハ２０Ａへの改質領域７及びゲッタリング領域４の形成、新たな半導体ウェハ２０Ａの研削という流れを繰り返すことで、サポート基板６０上に積層された複数（ここでは９つ）の半導体ウェハ２０Ａを含む積層体を構成する。
続いて、図２２に示されるように、半導体ウェハ２０Ｂを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、半導体ウェハ２０Ｂの回路層２２を直接接合する。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと半導体ウェハ２０Ｂの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。これにより、積層体１０が得られる。ここでの積層体１０は、半導体基板２１と回路層２２とが積層体１０の全体にわたって交互に積層されている。
続いて、図１５に示されるように、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ｂの回路層２２側に伸展する亀裂９を形成する。ここでは、少なくとも半導体ウェハ２０Ａの半導体基板２１と半導体ウェハ２０Ｂの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。これにより、当該亀裂９は、各切断予定ライン５ａ，５ｂに沿って、最も保持具Ｈ側（すなわち、サポート基板６０が接合されていた側）に位置する半導体ウェハ２０Ａの回路層２２の表面まで一続きとなる。また、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各機能素子２３（すなわち、ドライバＩＣとしての各機能素子２３）に対応するようにレーザ光Ｌ２を照射することにより、当該半導体基板２１に対して、機能素子２３ごとにゲッタリング領域４を形成する。レーザ光Ｌ１及びレーザ光Ｌ２のそれぞれの照射条件については、第１実施形態で述べたとおりである。なお、改質領域７の形成及びゲッタリング領域４の形成については、どちらを先に実施してもよいし、或いは、同時に実施してもよい。
続いて、図１６の（ａ）に示されるように、改質領域７及びゲッタリング領域４が形成された半導体ウェハ２０Ｂの半導体基板２１を研削する。このとき、改質領域７を除去し、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒに亀裂９を露出させる。なお、ゲッタリング領域４は残存させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ｂ）を薄化する。ここでは、例えば半導体基板２１の厚さが２００μｍ程度となるように、半導体ウェハ２０Ｂの半導体基板２１を研削する。半導体ウェハ２０Ｂの半導体基板２１の厚さを他の半導体基板２１よりも厚く残すのは、半導体ウェハ２０Ｂの半導体基板２１が積層型素子１５においてサポート基板となるためである。
その後、図１６の（ｂ）に示されるように、積層体１０をエキスパンドテープ等の拡張可能な支持部材Ｓにより支持した状態とする。このとき、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒを支持部材Ｓ側に配置する。その状態において、支持部材Ｓを拡張することにより、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５を互いに離間させ、各積層型素子１５をピックアップする（ピックアップ工程）。
以上の第２実施形態に係る積層型素子の製造方法によっても、第１実施形態と同様の効果が奏される。
［第３実施形態］
第３実施形態に係る積層型素子の製造方法の一例について説明する。まず、図２３の（ａ）に示されるように、半導体ウェハ２０Ｂを用意する。続いて、図２３の（ｂ）に示されるように、半導体ウェハ（第１ウェハ）２０Ａを用意する。続いて、半導体ウェハ２０Ｂの回路層２２に、半導体ウェハ２０Ａの回路層２２を直接接合する。また、このとき、半導体ウェハ２０Ｂの機能素子２３のそれぞれと半導体ウェハ２０Ａの機能素子２３のそれぞれとが、表面２１ｆ及び裏面２１ｒに交差する第３方向Ｄ３に沿って互いに対応するようにする。
続いて、図２４の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１を研削する（第１研削工程）。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
続いて、図２４の（ｂ）に示されるように、新たな半導体ウェハ（第２ウェハ）２０Ａを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、新たな半導体ウェハ２０Ａの回路層２２を直接接合する（接合工程）。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと新たな半導体ウェハ２０Ａの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。
続いて、図２５の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ａの回路層２２側に伸展する亀裂９を形成する（形成工程）。ここでは、少なくとも研削した半導体ウェハ２０Ａの回路層２２と研削した半導体ウェハ２０Ａの半導体基板２１との界面に至るように、亀裂９を形成する。ただし、半導体ウェハ２０Ｂの半導体基板２１は、サポート基板として機能するため、半導体ウェハ２０Ｂの半導体基板２１に至らないように、亀裂９を形成する。レーザ光Ｌ１の照射条件については、第１実施形態で述べたとおりである。
続いて、図２５の（ｂ）に示されるように、改質領域７が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第２研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
その後、図２６に示されるように、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合、新たな半導体ウェハ２０Ａへの改質領域７の形成、新たな半導体ウェハ２０Ａの研削という流れを繰り返すことで、積層体１０を構成する。ただし、新たな半導体ウェハ２０Ａへの改質領域７の形成については、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合から、新たな半導体ウェハ２０Ａの研削までの工程において、毎回実施するのではなく、複数回に１回実施する。これにより、例えば、ドライバＩＣとしての機能素子２３を含む１つの半導体ウェハ２０Ｂと、半導体メモリとしての機能素子２３を含む複数（ここでは９つ）の半導体ウェハ２０Ａと、が積層され、複数（ここでは１０個）の半導体ウェハ２０からなる積層体１０が得られる。
続いて、図１５に示されるように、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ｂの回路層２２側に伸展する亀裂９を形成する。ここでは、少なくとも半導体ウェハ２０Ａの回路層２２と半導体ウェハ２０Ｂの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。
レーザ光Ｌ１の照射条件については、第１実施形態で述べたとおりであるが、改質領域７の形成と同一の工程でゲッタリング領域４を形成しない場合には、レーザ光Ｌ１の照射条件の具体例は次のとおりであってもよい。なお、改質領域７から所望の亀裂９を発生させることができれば、各切断予定ライン５ａ，５ｂに沿って形成する改質領域７の列数（第３方向Ｄ３に沿って並ぶ改質領域７の列数）は、複数列であってもよいし、或いは、１列であってもよい。
波長：１１７０〜１８００ｎｍ
パルス幅：３５０ｎｓ以上
パルスエネルギー：２５μＪ以上
パルスピッチ：６．５〜４５μｍ
回路層２２側の改質領域７と表面２１ｆとの距離：２００μｍ以上
各切断予定ライン５ａ，５ｂに対するレーザ光Ｌ１の走査回数：２回
続いて、図１６の（ａ）に示されるように、改質領域７が形成された半導体ウェハ２０Ｂの半導体基板２１を研削する。このとき、改質領域７を除去し、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒに亀裂９を露出させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ｂ）を薄化する。ここでは、例えば半導体基板２１の厚さが２００μｍ程度となるように、半導体ウェハ２０Ｂの半導体基板２１を研削する。半導体ウェハ２０Ｂの半導体基板２１の厚さを他の半導体基板２１よりも厚く残すのは、半導体ウェハ２０Ｂの半導体基板２１が積層型素子１５においてサポート基板となるためである。
その後、図１６の（ｂ）に示されるように、積層体１０をエキスパンドテープ等の拡張可能な支持部材Ｓにより支持した状態とする。このとき、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒを支持部材Ｓ側に配置する。その状態において、支持部材Ｓを拡張することにより、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５を互いに離間させ、各積層型素子１５をピックアップする（ピックアップ工程）。
以上説明したように、第３実施形態に係る積層型素子の製造方法では、半導体ウェハ２０Ａの半導体基板２１の研削、半導体ウェハ２０Ａの半導体基板２１への新たな半導体ウェハ２０Ａの回路層２２の直接接合、新たな半導体ウェハ２０Ａの半導体基板２１の研削、という流れを繰り返すことで、各半導体基板２１が薄化された状態で複数の半導体ウェハ２０Ａが積層された積層体１０を得ることができる。しかも、各半導体基板２１を研削する前に、複数の半導体基板２１のうち１つの半導体基板２１の内部に改質領域７を形成することで、少なくとも１つの半導体基板２１の内部に改質領域７が形成された積層体１０を得ることができる。ここで、上述したような積層体１０の切断にブレードダイシングを利用すると、半導体ウェハ２０Ａの接合界面でのチッピングにより歩留まりの低下が顕著となる。これに対して、第３実施形態に係る積層型素子の製造方法にあっては、少なくとも１つの半導体基板２１の内部に形成された改質領域７から亀裂９を伸展させることで、半導体ウェハ２０Ａの接合界面でのチッピングを抑制しつつ積層体１０を切断することができる。よって、第３実施形態に係る積層型素子の製造方法によれば、積層型素子１５の薄化及び歩留まりの向上の両立が可能である。
また、第３実施形態に係る積層型素子の製造方法では、各半導体基板２１の内部に改質領域７を形成する際に、改質領域７から回路層２２側に伸展する亀裂９を形成する。特に、第１実施形態に係る積層型素子１５の製造方法では、各半導体基板２１の内部に改質領域７を形成する際に、互いに直接接合された半導体基板２１と回路層２２との界面に至るように亀裂９を形成する。これにより、各切断予定ライン５ａ，５ｂに沿って積層体１０をより精度良く且つより容易に切断することができる。
また、第３実施形態に係る積層型素子の製造方法では、各半導体基板２１を研削する際に、改質領域７を除去し、半導体基板２１の裏面２１ｒに亀裂９を露出させる。これにより、製造された積層型素子１５の切断面に改質領域７が残存しないため、積層型素子１５の抗折強度の低下を抑制することができる。
また、第３実施形態に係る積層型素子の製造方法では、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５をピックアップする。これにより、積層型素子１５を効率良く得ることができる。
［第４実施形態］
第４実施形態に係る積層型素子の製造方法の一例について説明する。ここでは、まず、図２７の（ａ）に示されるように、サポート基板６０を用意する。続いて、図２７の（ｂ）に示されるように、半導体ウェハ（第１ウェハ）２０Ａを用意する。続いて、半導体ウェハ２０Ａの回路層２２をサポート基板６０の表面６０ｓに接合する。
続いて、図２８の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１を研削する（第１研削工程）。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
続いて、図２８の（ｂ）に示されるように、新たな半導体ウェハ（第２ウェハ）２０Ａを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、新たな半導体ウェハ２０Ａの回路層２２を直接接合する（接合工程）。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと新たな半導体ウェハ２０Ａの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。
続いて、図２９の（ａ）に示されるように、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ａの回路層２２側に伸展する亀裂９を形成する（形成工程）。ここでは、少なくとも研削した半導体ウェハ２０Ａの回路層２２と研削した半導体ウェハ２０Ａの半導体基板２１との界面に至り、且つサポート基板６０に至らないように、亀裂９を形成する。レーザ光Ｌ１の照射条件については、第１実施形態で述べたとおりである。
続いて、図２９の（ｂ）に示されるように、改質領域７が形成された半導体ウェハ２０Ａの半導体基板２１を研削する（第２研削工程）。このとき、改質領域７を除去し、半導体ウェハ２０Ａの半導体基板２１の裏面２１ｒに亀裂９を露出させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ａ）を薄化する。ここでは、例えば半導体基板２１の厚さが３μｍ以上１３μｍ以下程度となるように（一例として回路層２２の厚さと同程度となるように）、半導体基板２１を研削する。これにより、半導体ウェハ２０Ａの全体の厚さを、例えば６μｍ以上２６μｍ以下程度とする。この研削により形成される新たな裏面２１ｒは、直接接合が可能な程度の平面度とされる（一例として鏡面化される）。
その後、図３０の（ａ）及び図３０の（ｂ）に示されるように、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合、新たな半導体ウェハ２０Ａへの改質領域７の形成、新たな半導体ウェハ２０Ａの研削という流れを繰り返すことで、サポート基板６０上に積層された複数（ここでは９つ）の半導体ウェハ２０Ａを含む積層体を構成する。ただし、新たな半導体ウェハ２０Ａへの改質領域７の形成については、研削した半導体ウェハ２０Ａへの新たな半導体ウェハ２０Ａの直接接合から、新たな半導体ウェハ２０Ａの研削までの工程において、毎回実施するのではなく、複数回に１回実施する。
続いて、図３１に示されるように、半導体ウェハ２０Ｂを用意し、研削した半導体ウェハ２０Ａの半導体基板２１に、半導体ウェハ２０Ｂの回路層２２を直接接合する。また、このとき、研削した半導体ウェハ２０Ａの機能素子２３のそれぞれと半導体ウェハ２０Ｂの機能素子２３のそれぞれとが、第３方向Ｄ３に沿って互いに対応するようにする。これにより、積層体１０が得られる。ここでの積層体１０は、半導体基板２１と回路層２２とが積層体１０の全体にわたって交互に積層されている。
続いて、図１５に示されるように、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒをレーザ光Ｌ１の入射面として、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿ってレーザ光Ｌ１を照射することにより、当該半導体基板２１に対して、各切断予定ライン５ａ，５ｂに沿って改質領域７を形成すると共に、改質領域７から半導体ウェハ２０Ｂの回路層２２側に伸展する亀裂９を形成する。ここでは、少なくとも半導体ウェハ２０Ａの半導体基板２１と半導体ウェハ２０Ｂの回路層２２との界面（すなわち、直接接合した界面）に至るように、亀裂９を形成する。レーザ光Ｌ１の照射条件については、第１実施形態及び第３実施形態で述べたとおりである。
続いて、図１６の（ａ）に示されるように、改質領域７が形成された半導体ウェハ２０Ｂの半導体基板２１を研削する。このとき、改質領域７を除去し、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒに亀裂９を露出させる。ここでは、裏面２１ｒ側から半導体基板２１を研削し、半導体基板２１（すなわち半導体ウェハ２０Ｂ）を薄化する。ここでは、例えば半導体基板２１の厚さが２００μｍ程度となるように、半導体ウェハ２０Ｂの半導体基板２１を研削する。半導体ウェハ２０Ｂの半導体基板２１の厚さを他の半導体基板２１よりも厚く残すのは、半導体ウェハ２０Ｂの半導体基板２１が積層型素子１５においてサポート基板となるためである。
その後、図１６の（ｂ）に示されるように、積層体１０をエキスパンドテープ等の拡張可能な支持部材Ｓにより支持した状態とする。このとき、半導体ウェハ２０Ｂの半導体基板２１の裏面２１ｒを支持部材Ｓ側に配置する。その状態において、支持部材Ｓを拡張することにより、各切断予定ライン５ａ，５ｂに沿って積層体１０が切断されることにより得られた複数の積層型素子１５を互いに離間させ、各積層型素子１５をピックアップする（ピックアップ工程）。
以上の第４実施形態に係る積層型素子の製造方法によっても、第３実施形態と同様の効果が奏される。
［変形例］
以上の実施形態は、本発明に係る積層型素子の製造方法の一実施形態について説明したものである。したがって、本発明に係る積層型素子の製造方法は、上記の実施形態に限定されず、各請求項の要旨を変更しない範囲において、任意の変形が可能である。
例えば、改質領域７から伸展した亀裂９は、当該改質領域７を形成した時点では、形成済みの亀裂９と繋がらず、その後、半導体基板２１を研削した際に、形成済みの亀裂９と繋がってもよい。また、各切断予定ライン５ａ，５ｂに沿った亀裂９は、積層体１０を構成した時点では、第３方向Ｄ３に沿って一続きとなっておらず、少なくとも一部で分離されていてもよい。その場合にも、支持部材Ｓを拡張することにより、各切断予定ライン５ａ，５ｂに沿って積層体１０を切断することができる。
また、各切断予定ライン５ａ，５ｂを、格子状に設けられた金属配線部２６の中心（第３方向Ｄ３に平行な方向から見た場合における幅の中心）を通るように格子状に設定し、各切断予定ライン５ａ，５ｂに沿って積層体１０を切断してもよい。積層体１０を構成する工程の中で、各切断予定ライン５ａ，５ｂに沿って半導体基板２１の内部に改質領域７を形成することで、金属配線部２６の中心を通るように各切断予定ライン５ａ，５ｂが設定された場合であっても、各切断予定ライン５ａ，５ｂに沿って積層体１０を切断することができる。
なお、上記実施形態において、２つの半導体ウェハ２０の接合に際し、それぞれの機能素子２３が互いに対応するように積層している。一方の半導体ウェハ２０の各機能素子２３と他方の半導体ウェハ２０の各機能素子２３とが互いに対応するとは、１つのアクティブ領域１１において一方の半導体ウェハ２０の少なくとも１つ機能素子２３と他方の半導体ウェハ２０の少なくとも１つの機能素子２３とが所定の位置関係を有することを意味する。したがって、例えば、機能素子２３のメモリセル２２ａ同士が一対一に対応する場合に限定されず、一対多に対応する場合もある。また、メモリセル２２ａ同士が一対一に対応する場合であっても、第３方向Ｄ３に沿って並ぶ場合に限らず、第１方向Ｄ１及び第２方向Ｄ２における位置が互いに異なる場合もある。
また、上記実施形態においては、回路層２２を半導体基板２１や別の回路層２２に直接接合する一例について説明した。回路層２２を直接接合する場合には、回路層２２の表面に対して平坦化処理を施し得るが、この平坦化処理としては、回路層２２の表面の絶縁膜等を平坦化処理する場合に加えて、回路層２２の表面に樹脂等からなる平坦化膜を形成する場合等がある。すなわち、回路層２２は、膜状の他の層が介在する状態において、半導体基板２１や回路層２２に接合される場合もある。したがって、回路層２２の接合は、上記の直接接合の例に限定されない。
５ａ，５ｂ…切断予定ライン、７…改質領域（第１改質領域、第２改質領域）、９…亀裂（第１亀裂、第２亀裂）、１５…積層型素子、２０Ａ，２０Ｂ…半導体ウェハ（第１ウェハ、第２ウェハ）、２１…半導体基板、２１ｆ…表面、２１ｒ…裏面、２２…回路層、２３…機能素子、Ｌ１，Ｌ２…レーザ光。

Claims (11)

  1. 表面及び裏面を有する半導体基板と、前記表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第１ウェハを用意し、前記第１ウェハの前記半導体基板に対して、前記機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、前記切断予定ラインに沿って第１改質領域を形成する第１形成工程と、
    前記第１形成工程の後に、前記第１ウェハの前記半導体基板を研削する第１研削工程と、
    前記第１研削工程の後に、前記半導体ウェハとして、第２ウェハを用意し、前記第１ウェハの前記機能素子のそれぞれと前記第２ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第１ウェハの前記半導体基板に前記第２ウェハの前記回路層を接合する接合工程と、
    前記接合工程の後に、前記第２ウェハの前記半導体基板に対して、前記切断予定ラインに沿ってレーザ光を照射することにより、前記切断予定ラインに沿って第２改質領域を形成する第２形成工程と、
    前記第２形成工程の後に、前記第２ウェハの前記半導体基板を研削する第２研削工程と、を備える、積層型素子の製造方法。
  2. 前記第１形成工程においては、前記第１改質領域から前記第１ウェハの前記回路層側に伸展する第１亀裂を形成する、請求項１に記載の積層型素子の製造方法。
  3. 前記第１研削工程においては、前記第１改質領域を除去し、前記第１ウェハの前記半導体基板の前記裏面に前記第１亀裂を露出させる、請求項２に記載の積層型素子の製造方法。
  4. 前記第２形成工程においては、前記第２改質領域から前記第２ウェハの前記回路層側に伸展する第２亀裂を形成する、請求項１〜３のいずれか一項に記載の積層型素子の製造方法。
  5. 前記第２形成工程においては、前記第１ウェハの前記半導体基板と前記第２ウェハの前記回路層との界面に至るように前記第２亀裂を形成する、請求項４に記載の積層型素子の製造方法。
  6. 前記第２研削工程においては、前記第２改質領域を除去し、前記第２ウェハの前記半導体基板の前記裏面に前記第２亀裂を露出させる、請求項４又は５に記載の積層型素子の製造方法。
  7. 表面及び裏面を有する半導体基板と、前記表面に沿って２次元状に配列された複数の機能素子を含む回路層と、を備える半導体ウェハとして、第１ウェハを用意し、前記第１ウェハの前記半導体基板を研削する第１研削工程と、
    前記第１研削工程の後に、前記半導体ウェハとして、第２ウェハを用意し、前記第１ウェハの前記機能素子のそれぞれと前記第２ウェハの前記機能素子のそれぞれとが互いに対応するように、前記第１ウェハの前記半導体基板に前記第２ウェハの前記回路層を接合する接合工程と、
    前記接合工程の後に、前記第２ウェハの前記半導体基板に対して、前記機能素子の間を通るように設定された切断予定ラインに沿ってレーザ光を照射することにより、前記切断予定ラインに沿って改質領域を形成する形成工程と、
    前記形成工程の後に、前記第２ウェハの前記半導体基板を研削する第２研削工程と、を備える、積層型素子の製造方法。
  8. 前記形成工程においては、前記改質領域から前記第２ウェハの前記回路層側に伸展する亀裂を形成する、請求項７に記載の積層型素子の製造方法。
  9. 前記形成工程においては、前記第１ウェハの前記回路層と前記第１ウェハの前記半導体基板との界面に至るように前記亀裂を形成する、請求項８に記載の積層型素子の製造方法。
  10. 前記第２研削工程においては、前記改質領域を除去し、前記第２ウェハの前記半導体基板の前記裏面に前記亀裂を露出させる、請求項８又は９に記載の積層型素子の製造方法。
  11. 前記第２研削工程の後に、前記切断予定ラインに沿って前記第１ウェハ及び前記第２ウェハが切断されることにより得られた複数の積層型素子をピックアップするピックアップ工程を更に備える、請求項１〜１０のいずれか一項に記載の積層型素子の製造方法。
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