KR20200030600A - 적층형 소자의 제조 방법 - Google Patents

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Abstract

적층형 소자의 제조 방법은, 제1 웨이퍼의 반도체 기판에 대해서, 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 절단 예정 라인을 따라서 제1 개질 영역을 형성하는 제1 형성 공정과, 제1 웨이퍼의 반도체 기판을 연삭하는 제1 연삭 공정과, 제1 웨이퍼의 반도체 기판에 제2 웨이퍼의 회로층을 접합하는 접합 공정과, 제2 웨이퍼의 반도체 기판에 대해서, 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 절단 예정 라인을 따라서 제2 개질 영역을 형성하는 제2 형성 공정과, 제2 웨이퍼의 반도체 기판을 연삭하는 제2 연삭 공정을 구비한다.

Description

적층형 소자의 제조 방법
본 개시는, 적층형 소자의 제조 방법에 관한 것이다.
특허 문헌 1에는, 반도체 웨이퍼를 절단하는 방법이 기재되어 있다. 이 방법에서는, 반도체 웨이퍼가 척(chuck) 테이블에 흡착 유지되어 있는 상태에서, 척 테이블을 왕복 이동시키면서, 고속 회전하는 절삭 블레이드를 하강시켜 반도체 웨이퍼의 스트리트(street)를 절삭한다. 반도체 웨이퍼는, 모든 스트리트에 대해서 상기의 절삭이 행해지는 것에 의해 다이싱되어, 개개의 반도체 칩으로 분할된다.
특허 문헌 1 : 일본특허공개 제2006－013312호 공보
그런데, 현재, 예를 들면 DRAM(Dynamic　Random　Access　Memory) 등과 같은 반도체 메모리의 분야에서, 복수의 소자를 적층하여 구성되는 적층형 소자의 개발이 진행되고 있고, 적층형 소자의 박화(薄化) 및 수율 향상 양쪽 모두의 실현이 기대되고 있다.
그래서, 본 개시는, 적층형 소자의 박화 및 수율 향상의 양립이 가능한 적층형 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 측면의 적층형 소자의 제조 방법은, 표면 및 이면을 가지는 반도체 기판과, 표면을 따라서 2차원 모양으로 배열된 복수의 기능 소자를 포함하는 회로층을 구비하는 반도체 웨이퍼로서, 제1 웨이퍼를 준비하고, 제1 웨이퍼의 반도체 기판에 대해서, 기능 소자의 사이를 통과하도록 설정된 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 절단 예정 라인을 따라서 제1 개질(改質) 영역을 형성하는 제1 형성 공정과, 제1 형성 공정 후에, 제1 웨이퍼의 반도체 기판을 연삭하는 제1 연삭 공정과, 제1 연삭 공정 후에, 반도체 웨이퍼로서, 제2 웨이퍼를 준비하고, 제1 웨이퍼의 기능 소자의 각각과 제2 웨이퍼의 기능 소자의 각각이 서로 대응하도록, 제1 웨이퍼의 반도체 기판에 제2 웨이퍼의 회로층을 접합하는 접합 공정과, 접합 공정 후에, 제2 웨이퍼의 반도체 기판에 대해서, 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 절단 예정 라인을 따라서 제2 개질 영역을 형성하는 제2 형성 공정과, 제2 형성 공정 후에, 제2 웨이퍼의 반도체 기판을 연삭하는 제2 연삭 공정을 구비한다.
이 적층형 소자의 제조 방법에서는, 제1 웨이퍼의 반도체 기판의 연삭, 제1 웨이퍼의 반도체 기판으로의 제2 웨이퍼의 회로층의 접합, 제2 웨이퍼의 반도체 기판의 연삭 등과 같은 흐름을 반복함으로써, 각 반도체 기판이 박화(薄化)된 상태로 복수의 반도체 웨이퍼가 적층된 적층체를 얻을 수 있다. 게다가, 각 반도체 기판을 연삭하기 전에 각 반도체 기판의 내부에 개질 영역을 형성함으로써, 각 반도체 기판의 내부에 개질 영역이 형성된 적층체를 얻을 수 있다. 여기서, 상술한 바와 같은 적층체의 절단에 블레이드 다이싱을 이용하면, 반도체 웨이퍼의 접합 계면(界面)에서의 치핑(chipping)에 의해 수율 저하가 현저하게 된다. 이것에 대해서, 이 적층형 소자의 제조 방법에 있어서는, 각 반도체 기판의 내부에 형성된 개질 영역으로부터 균열을 신장시킴으로써, 반도체 웨이퍼의 접합 계면에서의 치핑을 억제하면서 적층체를 절단할 수 있다. 따라서, 이 적층형 소자의 제조 방법에 의하면, 적층형 소자의 박화 및 수율 향상의 양립이 가능해진다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제1 형성 공정에서는, 제1 개질 영역으로부터 제1 웨이퍼의 회로층측으로 신장하는 제1 균열을 형성해도 좋다. 이것에 의하면, 절단 예정 라인을 따라서 적층체를 정밀도 좋게 또한 용이하게 절단할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제1 연삭 공정에서는, 제1 개질 영역을 제거하여, 제1 웨이퍼의 반도체 기판의 이면에 제1 균열을 노출시켜도 괜찮다. 이것에 의하면, 제조된 적층형 소자의 절단면에 제1 개질 영역이 잔존하지 않기 때문에, 적층형 소자의 항절(抗折) 강도의 저하를 억제할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제2 형성 공정에서는, 제2 개질 영역으로부터 제2 웨이퍼의 회로층측으로 신장하는 제2 균열을 형성해도 좋다. 이것에 의하면, 절단 예정 라인을 따라서 적층체를 정밀도 좋게 또한 용이하게 절단할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제2 형성 공정에서는, 제1 웨이퍼의 반도체 기판과 제2 웨이퍼의 회로층과의 계면에 이르도록 제2 균열을 형성해도 좋다. 이것에 의하면, 절단 예정 라인을 따라서 적층체를 보다 정밀도 좋게 또한 보다 용이하게 절단할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제2 연삭 공정에서는, 제2 개질 영역을 제거하여, 제2 웨이퍼의 반도체 기판의 이면에 제2 균열을 노출시켜도 괜찮다. 이것에 의하면, 제조된 적층형 소자의 절단면에 제2 개질 영역이 잔존하지 않기 때문에, 적층형 소자의 항절 강도의 저하를 억제할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법은, 표면 및 이면을 가지는 반도체 기판과, 표면을 따라서 2차원 모양으로 배열된 복수의 기능 소자를 포함하는 회로층을 구비하는 반도체 웨이퍼로서, 제1 웨이퍼를 준비하고, 제1 웨이퍼의 반도체 기판을 연삭하는 제1 연삭 공정과, 제1 연삭 공정 후에, 반도체 웨이퍼로서, 제2 웨이퍼를 준비하고, 제1 웨이퍼의 기능 소자의 각각과 제2 웨이퍼의 기능 소자의 각각이 서로 대응하도록, 제1 웨이퍼의 반도체 기판에 제2 웨이퍼의 회로층을 접합하는 접합 공정과, 접합 공정 후에, 제2 웨이퍼의 반도체 기판에 대해서, 기능 소자의 사이를 통과하도록 설정된 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 절단 예정 라인을 따라서 개질 영역을 형성하는 형성 공정과, 형성 공정 후에, 제2 웨이퍼의 반도체 기판을 연삭하는 제2 연삭 공정을 구비한다.
이 적층형 소자의 제조 방법에서는, 제1 웨이퍼의 반도체 기판의 연삭, 제1 웨이퍼의 반도체 기판으로의 제2 웨이퍼의 회로층의 접합, 제2 웨이퍼의 반도체 기판의 연삭 등과 같은 흐름을 반복함으로써, 각 반도체 기판이 박화된 상태로 복수의 반도체 웨이퍼가 적층된 적층체를 얻을 수 있다. 게다가, 각 반도체 기판을 연삭하기 전에, 복수의 반도체 기판 중 1개의 반도체 기판의 내부에 개질 영역을 형성함으로써, 적어도 1개의 반도체 기판의 내부에 개질 영역이 형성된 적층체를 얻을 수 있다. 여기서, 상술한 바와 같은 적층체의 절단에 블레이드 다이싱을 이용하면, 반도체 웨이퍼의 접합 계면에서의 치핑에 의해 수율 저하가 현저해진다. 이것에 대해서, 이 적층형 소자의 제조 방법에 있어서는, 적어도 1개의 반도체 기판의 내부에 형성된 개질 영역으로부터 균열을 신장시킴으로써, 반도체 웨이퍼의 접합 계면에서의 치핑을 억제하면서 적층체를 절단할 수 있다. 따라서, 이 적층형 소자의 제조 방법에 의하면, 적층형 소자의 박화 및 수율 향상의 양립이 가능하다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 형성 공정에서는, 개질 영역으로부터 제2 웨이퍼의 회로층측으로 신장하는 균열을 형성해도 좋다. 이것에 의하면, 절단 예정 라인을 따라서 적층체를 정밀도 좋게 또한 용이하게 절단할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 형성 공정에서는, 제1 웨이퍼의 회로층과 제1 웨이퍼의 반도체 기판과의 계면에 이르도록 균열을 형성해도 좋다. 이것에 의하면, 절단 예정 라인을 따라서 적층체를 보다 정밀도 좋게 또한 보다 용이하게 절단할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법에 있어서, 제2 연삭 공정에서는, 개질 영역을 제거하여, 제2 웨이퍼의 반도체 기판의 이면에 균열을 노출시켜도 괜찮다. 이것에 의하면, 제조된 적층형 소자의 절단면에 개질 영역이 잔존하지 않기 때문에, 적층형 소자의 항절 강도의 저하를 억제할 수 있다.
본 개시의 일 측면의 적층형 소자의 제조 방법은, 제2 연삭 공정 후에, 절단 예정 라인을 따라서 제1 웨이퍼 및 제2 웨이퍼가 절단되는 것에 의해 얻어진 복수의 적층형 소자를 픽업하는 픽업 공정을 더 구비해도 괜찮다. 이것에 의하면, 적층형 소자를 효율 좋게 얻을 수 있다.
본 개시에 의하면, 적층형 소자의 박화 및 수율 향상의 양립이 가능한 적층형 소자의 제조 방법을 제공할 수 있다.
도 1은, 개질 영역의 형성에 이용되는 레이저 가공 장치의 개략 구성도이다.
도 2는, 개질 영역의 형성의 대상이 되는 가공 대상물의 평면도이다.
도 3은, 도 2의 가공 대상물의 III－III선을 따른 단면도이다.
도 4는, 레이저 가공 후의 가공 대상물의 평면도이다.
도 5는, 도 4의 가공 대상물의 V－V선을 따른 단면도이다.
도 6은, 도 4의 가공 대상물의 VI－VI선을 따른 단면도이다.
도 7은, 가공 대상물로서의 적층체를 나타내는 평면도이다.
도 8은, 도 7에 나타내어진 적층체의 일부를 확대하여 나타내는 개략 평면도이다.
도 9는, 도 8의 IX－IX선을 따른 개략 단면도이다.
도 10은, 도 9에 나타내어진 일부의 영역의 확대도이다.
도 11은, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 12는, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 13은, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 14는, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 15는, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 16은, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 17은, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 18은, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 19는, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 20은, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 21은, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 22는, 제2 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 23은, 제3 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 24는, 제3 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 25는, 제3 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 26은, 제3 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 27은, 제4 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 28은, 제4 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 29는, 제4 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 30은, 제4 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
도 31은, 제4 실시 형태에 관한 적층형 소자의 제조 방법의 주요한 공정을 나타내는 도면이다.
이하, 본 개시의 일 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또, 각 도면에서, 동일한 요소끼리, 또는 상당하는 요소끼리에는 동일한 부호를 부여하고, 중복하는 설명을 생략하는 경우가 있다.
[개질 영역의 형성]
본 실시 형태에 관한 적층형 소자의 제조 방법에서는, 가공 대상물(일 예로서 반도체 웨이퍼의 적층체)에 레이저광을 집광(集光)하는 것에 의해, 절단 예정 라인을 따라서 가공 대상물에 개질 영역을 형성한다. 그래서, 먼저, 개질 영역의 형성에 대해서, 도 1~도 6을 참조하여 설명한다.
도 1에 나타내어지는 바와 같이, 레이저 가공 장치(100)는, 레이저광(L)을 펄스 발진하는 레이저 광원(101)과, 레이저광(L)의 광축(光軸)(광로(光路))의 방향을 90°바꾸도록 배치된 다이크로익 미러(103)와, 레이저광(L)을 집광하기 위한 집광용 렌즈(105)를 구비하고 있다. 또, 레이저 가공 장치(100)는, 집광용 렌즈(105)에서 집광된 레이저광(L)이 조사되는 가공 대상물(1)을 지지하기 위한 지지대(107)와, 지지대(107)를 이동시키기 위한 스테이지(111)와, 레이저광(L)의 출력이나 펄스 폭, 펄스 파형 등을 조절하기 위해서 레이저 광원(101)을 제어하는 레이저 광원 제어부(102)와, 스테이지(111)의 이동을 제어하는 스테이지 제어부(115)를 구비하고 있다.
레이저 가공 장치(100)에서는, 레이저 광원(101)으로부터 출사된 레이저광(L)은, 다이크로익 미러(103)에 의해서 그 광축의 방향이 90°바뀌고, 지지대(107) 상에 재치된 가공 대상물(1)의 내부에 집광용 렌즈(105)에 의해서 집광된다. 이것과 함께, 스테이지(111)가 이동시켜지고, 가공 대상물(1)이 레이저광(L)에 대해서 절단 예정 라인(5)을 따라서 상대 이동시켜진다. 이것에 의해, 절단 예정 라인(5)을 따른 개질 영역이 가공 대상물(1)에 형성된다. 또, 여기에서는, 레이저광(L)을 상대적으로 이동시키기 위해서 스테이지(111)를 이동시켰지만, 집광용 렌즈(105)를 이동시켜도 괜찮고, 혹은 이들 양쪽 모두를 이동시켜도 괜찮다.
가공 대상물(1)로서는, 반도체 재료로 형성된 반도체 기판이나 압전(壓電) 재료로 형성된 압전 기판 등을 포함하는 판 모양의 부재(예를 들면, 기판, 웨이퍼 등)가 이용된다. 도 2에 나타내어지는 바와 같이, 가공 대상물(1)에는, 가공 대상물(1)을 절단하기 위한 절단 예정 라인(5)이 설정되어 있다. 절단 예정 라인(5)은, 직선 모양으로 연장된 가상선이다. 가공 대상물(1)의 내부에 개질 영역을 형성하는 경우, 도 3에 나타내어지는 바와 같이, 가공 대상물(1)의 내부에 집광점(집광 위치)(P)을 맞춘 상태에서, 레이저광(L)을 절단 예정 라인(5)을 따라서(즉, 도 2의 화살표 A방향으로) 상대적으로 이동시킨다. 이것에 의해, 도 4, 도 5 및 도 6에 나타내어지는 바와 같이, 개질 영역(7)이 절단 예정 라인(5)을 따라서 가공 대상물(1)에 형성되고, 절단 예정 라인(5)을 따라서 형성된 개질 영역(7)이 절단 기점 영역(8)이 된다.
집광점(P)은, 레이저광(L)이 집광하는 개소이다. 절단 예정 라인(5)은, 직선 모양에 한정하지 않고 곡선 모양이라도 좋고, 이들이 조합된 3차원 모양이라도 좋고, 좌표 지정된 것이라도 좋다. 절단 예정 라인(5)은, 가상선에 한정하지 않고 가공 대상물(1)의 표면(3)에 실제로 그은 선이라도 좋다. 개질 영역(7)은, 연속적으로 형성되는 경우도 있고, 단속적으로 형성되는 경우도 있다. 개질 영역(7)은 열 모양이라도 점 모양이라도 좋고, 요점은, 개질 영역(7)은 적어도 가공 대상물(1)의 내부에 형성되어 있으면 좋다. 또, 개질 영역(7)을 기점으로 균열이 형성되는 경우가 있으며, 균열 및 개질 영역(7)은, 가공 대상물(1)의 외표면(표면(3), 이면, 혹은 외주면)에 노출하고 있어도 괜찮다. 개질 영역(7)을 형성할 때의 레이저광 입사면은, 가공 대상물(1)의 표면(3)에 한정되는 것이 아니라, 가공 대상물(1)의 이면이라도 좋다.
덧붙여서, 가공 대상물(1)의 내부에 개질 영역(7)을 형성하는 경우에는, 레이저광(L)은, 가공 대상물(1)을 투과함과 아울러, 가공 대상물(1)의 내부에 위치하는 집광점(P) 근방에서 특히 흡수된다. 이것에 의해, 가공 대상물(1)에 개질 영역(7)이 형성된다(즉, 내부 흡수형 레이저 가공). 이 경우, 가공 대상물(1)의 표면(3)에서는 레이저광(L)이 거의 흡수되지 않기 때문에, 가공 대상물(1)의 표면(3)이 용융하지 않는다. 한편, 가공 대상물(1)의 표면(3)에 개질 영역(7)을 형성하는 경우에는, 레이저광(L)은, 표면(3)에 위치하는 집광점(P) 근방에서 특히 흡수되고, 표면(3)으로부터 용융되고 제거되어, 구멍이나 홈 등의 제거부가 형성된다(표면 흡수형 레이저 가공).
개질 영역(7)은, 밀도, 굴절률, 기계적 강도나 그 외의 물리적 특성이 주위와는 다른 상태가 된 영역을 말한다. 개질 영역(7)으로서는, 예를 들면, 용융 처리 영역(일단 용융 후 재고체화한 영역, 용융 상태 중의 영역 및 용융으로부터 재고체화하는 상태 중의 영역 중 적어도 어느 하나를 의미함), 크랙 영역, 절연 파괴 영역, 굴절률 변화 영역 등이 있고, 이들이 혼재한 영역도 있다. 게다가, 개질 영역(7)으로서는, 가공 대상물(1)의 재료에서 개질 영역(7)의 밀도가 비개질 영역의 밀도와 비교하여 변화한 영역이나, 격자 결함이 형성된 영역이 있다. 가공 대상물(1)의 재료가 단결정 실리콘인 경우, 개질 영역(7)은, 고전위밀도 영역이라고도 할 수 있다.
용융 처리 영역, 굴절률 변화 영역, 개질 영역(7)의 밀도가 비개질 영역의 밀도와 비교하여 변화한 영역, 및 격자 결함이 형성된 영역은, 또한, 그들 영역의 내부나 개질 영역(7)과 비개질 영역과의 계면에 균열(갈라짐, 마이크로 크랙)을 내포하고 있는 경우가 있다. 내포되는 균열은, 개질 영역(7)의 전면(全面)에 걸치는 경우나 일부분만이나 복수 부분에 형성되는 경우가 있다. 가공 대상물(1)은, 결정 구조를 가지는 결정 재료로 이루어지는 기판을 포함한다. 예를 들면 가공 대상물(1)은, 질화 갈륨(GaN), 실리콘(Si), 실리콘카바이드(SiC), LiTaO3, 및 사파이어(Al2O3) 중 적어도 어느 하나로 형성된 기판을 포함한다. 환언하면, 가공 대상물(1)은, 예를 들면, 질화 갈륨 기판, 실리콘 기판, SiC 기판, LiTaO3 기판, 또는 사파이어 기판을 포함한다. 결정 재료는, 이방성 결정 및 등방성 결정 중 어느 하나라도 좋다. 또, 가공 대상물(1)은, 비결정 구조(비정질 구조)를 가지는 비결정 재료로 이루어지는 기판을 포함하고 있어도 좋고, 예를 들면 유리 기판을 포함하고 있어도 괜찮다.
실시 형태에서는, 절단 예정 라인(5)을 따라서 개질 스폿(spot)(가공 흔적)을 복수 형성하는 것에 의해, 개질 영역(7)을 형성할 수 있다. 이 경우, 복수의 개질 스폿이 모이는 것에 의해서 개질 영역(7)이 된다. 개질 스폿은, 펄스 레이저광의 1펄스의 쇼트(즉 1펄스의 레이저 조사：레이저 쇼트)로 형성되는 개질 부분이다. 개질 스폿으로서는, 크랙 스폿, 용융 처리 스폿 혹은 굴절률 변화 스폿, 또는 이들 중 적어도 1개가 혼재하는 것 등을 들 수 있다. 개질 스폿에 대해서는, 요구되는 절단 정밀도, 요구되는 절단면의 평탄성, 가공 대상물(1)의 두께, 종류, 결정 방위 등을 고려하여, 그 크기나 발생하는 균열의 길이를 적절히 제어할 수 있다. 또, 실시 형태에서는, 절단 예정 라인(5)을 따라서, 개질 스폿을 개질 영역(7)으로서 형성할 수 있다.
[제1 실시 형태]
제1 실시 형태에 관한 적층형 소자의 제조 방법의 일 예에 대해 설명한다. 이 제조 방법에서는, 복수의 반도체 웨이퍼가 적층된 적층체를 얻는다. 그래서, 먼저, 적층체의 구성, 및 제조되는 적층형 소자의 일 예에 대해 설명한다.
도 7은, 가공 대상물로서의 적층체를 나타내는 평면도이다. 도 8은, 도 7에 나타내어진 적층체의 일부를 확대하여 나타내는 개략 평면도이다. 도 9는, 도 8의 IX－IX선을 따른 개략 단면도이다. 도 7~9에 나타내어지는 바와 같이, 적층체(10)(가공 대상물(1))는, 액티브 영역(11)과, 절단 영역(12)을 포함한다. 액티브 영역(11)은, 오리엔테이션 플랫(6)을 따른 제1 방향(D1)과, 제1 방향(D1)에 교차(직교)하는 제2 방향(D2)을 따라서 2차원 모양으로 배열되어 있다. 절단 영역(12)은, 제1 방향(D1) 및 제2 방향(D2)에 교차(직교)하는 제3 방향(D3)으로부터 보아, 액티브 영역(11)을 둘러싸도록 격자 모양으로 형성되어 있다.
적층체(10)는, 제3 방향(D3)을 따라서 서로 적층된 복수(여기에서는 10개)의 반도체 웨이퍼(20)를 포함한다. 반도체 웨이퍼(20)는, 각각, 반도체 기판(21)과 회로층(22)을 가진다. 반도체 기판(21)은, 표면(21f)과 이면(21r)을 포함한다. 회로층(22)은, 표면(21f) 상에 형성되어 있고, 표면(21f)을 따라서 2차원 모양으로 배열된 복수의 기능 소자(23)를 포함한다. 1개의 액티브 영역(11)은, 제3 방향(D3)을 따라서 1열로 적층된 복수(여기에서는 10개)의 기능 소자(23)를 포함하도록, 모든 반도체 웨이퍼(20)에 걸쳐서 설정되어 있다. 이 제조 방법에서는, 적층체(10)를 절단 영역(12)에서 절단하는 것에 의해, 각각의 액티브 영역(11)이 잘라내어진다.
그 때문에, 적층체(10)에는, 상술한 절단 예정 라인(5)으로서, 제1 방향(D1)을 따른 절단 예정 라인(5a)과, 제2 방향(D2)을 따른 절단 예정 라인(5b)이 설정되어 있다. 절단 예정 라인(5a, 5b)은, 제1 방향(D1) 및 제2 방향(D2)의 각각을 따라 서로 이웃하는 기능 소자(23)의 사이를 통과하도록 절단 영역(12)에 설정되어 있다. 보다 구체적으로는, 절단 영역(12)에는, 회로층(22)에서, 기능 소자(23)를 둘러싸도록 고리 모양의 스트리트부(25)가 마련되어 있고, 또한, 기능 소자(23) 및 스트리트부(25)를 둘러싸도록 격자 모양의 금속 배선부(26)가 마련되어 있다. 금속 배선부(26)는, 예를 들면 TEG 배선이다.
그리고, 절단 예정 라인(5a)은, 제2 방향(D2)을 따라서 서로 이웃하는 기능 소자(23)의 사이에서 스트리트부(25)를 통과하면서, 제1 방향(D1)을 따라서 서로 이웃하는 스트리트부(25)의 사이에서 금속 배선부(26)를 통과하도록, 제1 방향(D1)을 따라서 설정되어 있다. 또, 절단 예정 라인(5b)은, 제1 방향(D1)을 따라서 서로 이웃하는 기능 소자(23)의 사이에서 스트리트부(25)를 통과하면서, 제2 방향(D2)을 따라서 서로 이웃하는 스트리트부(25)의 사이에서 금속 배선부(26)를 통과하도록, 제2 방향(D2)을 따라서 설정되어 있다. 또, 여기에서는, 회로층(22)에서는, 기능 소자(23)와 스트리트부(25)와의 사이에, 금속제의 가이드 링(27)이 마련되어 있다. 또, 도 8에서는, 적층체(10)의 표층의 반도체 기판(21)의 도시가 생략되어 있다.
여기서, 적층체(10)는, 반도체 웨이퍼(20)로서, 후술하는 반도체 메모리로서의 기능 소자(23)를 포함하는 반도체 웨이퍼(20A)와, 반도체 메모리의 드라이버 IC로서의 기능 소자(23)를 포함하는 반도체 웨이퍼(20B)를 가진다. 여기에서는, 적층체(10)는, 그 적층 방향(제3 방향(D3))에서의 일단(10a) 및 타단(10b)을 가지며, 일단(10a)을 구성하는 반도체 웨이퍼(20)만이 반도체 웨이퍼(20B)이다. 그리고, 타단(10b)을 구성하는 반도체 웨이퍼(20)를 포함하는 다른 반도체 웨이퍼(20)는, 반도체 웨이퍼(20A)이다.
계속해서, 적층형 소자(15)에 대해 설명한다. 적층형 소자(15)는, 주로, 상술한 절단 예정 라인(5a, 5b)을 따른 적층체(10)의 절단에 의해 액티브 영역(11)이 잘라내어지는 것에 의해 제조된다. 따라서, 적층형 소자(15)는, 각각, 서로 일렬로 적층된 복수(적층체(10)에서의 반도체 웨이퍼(20)의 수와 동수(同數))의 반도체 기판(21) 및 회로층(22)을 포함한다. 적층형 소자(15)에서는, 1개의 회로층(22)이 1개의 기능 소자(23)를 포함한다.
따라서, 적층형 소자(15)의 전체에 있어서는, 회로층(22)의 수와 동수의 기능 소자(23)가 포함된다. 기능 소자(23)끼리는, 예를 들면, 반도체 기판(21) 및 회로층(22)에 형성된 관통 전극(미도시)을 통해서 전기적으로 접속되어 있다. 기능 소자(23)는, DRAM 등과 같은 반도체 메모리를 위한 기능 소자, 및 반도체 메모리의 드라이버 IC를 위한 기능 소자를 포함한다. 관통 전극은, 예를 들면 TSV(Through-Silicon　Via) 구조에 의해서 형성된다. 관통 전극은, 각 층의 기능 소자(23) 등(예를 들면 반도체 메모리 및 드라이버 IC)에 대한 전원 공급에 이용된다. 또, 적층형 소자(15)는, 예를 들면, 자계(磁界) 전송에 의해 고속 무선 통신을 행하기 위한 회로(미도시)를 더 가지고 있고, 당해 회로를 이용하여 신호의 송수신을 행할 수 있다.
도 10의 (a)는, 도 9의 영역 A1의 확대도로서, 반도체 메모리를 위한 기능 소자(23)를 가지는 회로층(22), 및 대응하는 반도체 기판(21)을 나타내는 확대 단면도이다. 도 10의 (b)는, 도 9의 영역 A2의 확대도로서, 스트리트부(25), 및 대응하는 반도체 기판(21)의 확대 단면도이다. 도 10의 (a)에 나타내어지는 바와 같이, 기능 소자(23)는, 복수의 메모리 셀(22a)을 포함한다. 메모리 셀(22a)과 메모리 셀(22a)의 주위의 영역은, 예를 들면, SiO2막 등의 층간 절연막, 배선층 등으로 구성되어 있다. 반도체 기판(21)에서의 기능 소자(23)에 대응하는 부분에는, 표면(21f)으로부터 이면(22r)측으로 펼쳐지는 제1 도전형 영역(예를 들면, P－well)(21a, 21b), 및 제2 도전형 영역(예를 들면, N－well)(21c)과, 제1 도전형 영역(21a)을 둘러싸도록 펼쳐지는 제2 도전형 영역(예를 들면, Deep　N－well)(21d)이 형성되어 있다. 제1 도전형 영역(21a)은, 메모리 셀(22a)에 대응하는 위치에 형성되어 있다. 반도체 기판(21)은, 예를 들면 실리콘 기판이다.
반도체 기판(21)에서 기능 소자(23)에 대응하는 부분(보다 상세하게는, 당해 부분 중, 제2 도전형 영역(21d)에 대해서 이면(21r)측의 영역)에는, 이면(21r)에 노출하도록 게터링(gettering) 영역(4)이 형성되어 있다. 게터링 영역(4)은, 반도체 기판(2)의 내부에서, 중금속 등의 불순물을 모아 포획하는 게터링 효과를 발휘한다. 게터링 영역(4)은, 레이저광의 조사에 의해서 반도체 기판(21)이 개질된 영역(밀도, 굴절률, 기계적 강도나 그 외의 물리적 특성이 주위와는 다른 상태가 된 영역)이며, 예를 들면 용융 처리 영역이다. 게터링 영역(4)은, 기능 소자(23)(보다 상세하게는, 메모리 셀(22a))에 대향하고 있으면, 연속적으로 형성되어 있어도 괜찮고, 혹은, 단속적으로 형성되어 있어도 괜찮다.
한편, 도 10의 (b)에 나타내어지는 바와 같이, 스트리트부(25)에서는, 회로층(22)은, 반도체 기판(21)의 표면(21f) 상에 순서대로 적층된 절연층(28, 29)을 포함한다. 절연층(28)은, 예를 들면 실리콘 산화물(예를 들면 SiO2)로 이루어진다. 절연층(29)은, 예를 들면 실리콘 질화물(예를 들면 SiN)로 이루어진다. 절단 영역(12)에는, 각 절단 예정 라인(5a, 5b)을 따르도록 균열(9)이 형성되어 있다. 또, 제1 방향(D1)에서의 적층형 소자(15)의 치수는, 예를 들면 10mm 정도이다. 제2 방향(D2)에서의 적층형 소자(15)의 치수는, 예를 들면 10mm 정도이다. 제3 방향(D3)에서의 적층형 소자(15)의 치수는, 예를 들면 300μm 정도이다.
계속해서, 제1 실시 형태에 관한 적층형 소자의 제조 방법의 일 예에 대해 설명한다. 먼저, 도 11의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)를 준비한다. 반도체 웨이퍼(20B)의 회로층(22)은, 드라이버 IC로서의 기능 소자(23)를 포함한다. 또, 반도체 웨이퍼(20B)의 회로층(22)은, 스트리트부(25)에서, 표면(21f) 상에 순서대로 적층된 절연층(31, 32)을 포함한다.
절연층(31)은, 예를 들면 실리콘 산화물(예를 들면 SiO2)로 이루어진다. 절연층(32)은, 예를 들면 Black　Diamond계의 Low-k막이다. 반도체 웨이퍼(20B)의 반도체 기판(21)의 두께는, 일 예로서 600μm 이상 800μm 이하 정도이다. 또, 반도체 웨이퍼(20B)의 회로층(22)의 두께는, 예를 들면 3μm 이상 13μm 이하 정도이다.
이어서, 도 11의 (b)에 나타내어지는 바와 같이, 반도체 웨이퍼(제1 웨이퍼)(20A)를 준비한다. 반도체 웨이퍼(20A)의 회로층(22)은, 반도체 메모리로서의 기능 소자(23)를 포함한다. 또, 반도체 웨이퍼(20A)의 회로층(22)은, 스트리트부(25)에서, 절연층(28, 29)을 포함한다. 반도체 웨이퍼(20A)의 반도체 기판(21)의 두께는, 일 예로서 600μm 이상 800μm 이하 정도이다. 또, 반도체 웨이퍼(20A)의 회로층(22)의 두께는, 예를 들면 3μm 이상 13μm 이하 정도이다.
이어서, 반도체 웨이퍼(20B)의 회로층(22)에, 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다. 또, 이 때, 반도체 웨이퍼(20B)의 기능 소자(23)의 각각과 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 표면(21f) 및 이면(21r)에 교차하는 제3 방향(D3)을 따라서 서로 대응하도록 한다. 즉, 반도체 웨이퍼(20B)의 기능 소자(23)의 각각과 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 늘어서도록 한다(환언하면, 제3 방향(D3)을 따라서 서로 대향하도록 한다). 또, 직접 접합의 일 예로서는, 상온 접합 등을 들 수 있다.
이어서, 도 12의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(제1 개질 영역)(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(제1 균열)(9)을 형성한다(제1 형성 공정). 여기에서는, 적어도 반도체 웨이퍼(20B)의 회로층(22)과 반도체 웨이퍼(20A)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 다만, 반도체 웨이퍼(20B)의 반도체 기판(21)은, 서포트 기판으로서 기능하기 때문에, 반도체 웨이퍼(20B)의 반도체 기판(21)에 이르지 않도록, 균열(9)을 형성한다. 또, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(제1 게터링 영역)(4)을 형성한다(제1 형성 공정). 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
개질 영역(7) 및 게터링 영역(4)에 대해서는, 예를 들면 발진 파장 1099nm인 파이버 레이저 등, 펄스 폭을 바꿀 수 있는 레이저 가공 장치를 사용함으로써, 동일한 공정에서 형성하는 것이 가능하다. 일 예로서, 개질 영역(7)을 형성하기 위한 레이저광(L1)의 펄스 폭을 700ns로 하고, 게터링 영역(4)을 형성하기 위한 레이저광(L2)의 펄스 폭을 20ns로 하는 등과 같이, 게터링 영역(4)을 형성하기 위한 레이저광(L2)의 펄스 폭을, 개질 영역(7)을 형성하기 위한 레이저광(L1)의 펄스 폭보다도 짧게 한다. 이것에 의해, 개질 영역(7)보다도 사이즈가 작고 또한 개질 영역(7)보다도 균열을 발생시키기 어려운 게터링 영역(4)을 형성할 수 있다.
개질 영역(7)을 형성하기 위한 레이저광(L1)의 조사 조건의 구체적인 예는 다음과 같다. 이 조사 조건에 의해, 레이저광(L1)의 빠짐광에 의해서 회로층(22)에 데미지가 주어지는 것을 억제할 수 있다. 또, 개질 영역(7)으로부터 소망의 균열(9)을 발생시킬 수 있으면, 각 절단 예정 라인(5a, 5b)을 따라서 형성하는 개질 영역(7)의 열수(제3 방향(D3)을 따라서 늘어서는 개질 영역(7)의 열수)는, 복수 열이라도 좋고, 혹은, 1열이라도 좋다.
파장：~1170nm
펄스 폭：350ns 이상
펄스 에너지：10μJ 이상
펄스 피치：6.5~15μm
회로층(22)측의 개질 영역(7)과 표면(21f)과의 거리：40μm 이상
각 절단 예정 라인(5a, 5b)에 대한 레이저광(L1)의 주사 횟수：2초점(焦点) 분기(分岐)로 1회
게터링 영역(4)을 형성하기 위한 레이저광(L2)의 조사 조건의 구체적인 예는 다음과 같다. 이것에 의해, 레이저광(L2)의 입사 방향에서의 폭이 1~4μm 정도의 게터링 영역(4)을 형성할 수 있다.
파장：1064~1170nm
펄스 폭：1~60ns
펄스 에너지：0.1~0.5μJ
이어서, 도 12의 (b)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제1 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)의 일부를 제거한다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화(薄化)한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화(鏡面化)된다).
이어서, 도 13의 (a)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(제2 웨이퍼)(20A)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 새로운 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다(접합 공정). 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 새로운 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다.
이어서, 도 13의 (b)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(제2 개질 영역)(7)을 형성함과 아울러, 개질 영역(7)으로부터 새로운 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(제2 균열)(9)을 형성한다(제2 형성 공정). 여기에서는, 적어도 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)과 새로운 반도체 웨이퍼(20A)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 또, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(제2 게터링 영역)(4)을 형성한다(제2 형성 공정). 레이저광(L1) 및 레이저광(L2)의 각각의 조사 조건에 대해서는, 상술한 바와 같다. 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
이어서, 도 14의 (a)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제2 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)의 일부를 제거한다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
그 후, 도 14의 (b)에 나타내어지는 바와 같이, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7) 및 게터링 영역(4)의 형성, 새로운 반도체 웨이퍼(20A)의 연삭 등과 같은 흐름을 반복함으로써, 적층체(10)를 구성한다. 이것에 의해, 예를 들면, 드라이버 IC로서의 기능 소자(23)를 포함하는 1개의 반도체 웨이퍼(20B)와, 반도체 메모리로서의 기능 소자(23)를 포함하는 복수(여기에서는 9개)의 반도체 웨이퍼(20A)가 적층되어, 복수(여기에서는 10개)의 반도체 웨이퍼(20)로 이루어지는 적층체(10)가 얻어진다.
도 14의 (b)에서는, 상기와 같이 얻어진 적층체(10)를 반전(反轉)한 상태에서 유지구(H)에 의해 유지하고 있다. 즉, 여기에서는, 적층체(10)의 타단(10b)이 유지구(H)측을 향하여짐과 아울러, 일단(10a)을 포함하는 반도체 웨이퍼(20A)가 가장 유지구(H)와 반대측으로 향하고, 그 반도체 기판(21)의 이면(21r)이 노출되어 있다. 또, 이후의 공정의 설명에서는, 적층체(10)의 적층 구조를 생략하고, 액티브 영역(11)과 절단 영역(12)을 대표적으로 도시한다.
이어서, 도 15에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20B)의 회로층(22)측으로 신장하는 균열(9)을 형성한다. 여기에서는, 적어도 반도체 웨이퍼(20A)의 회로층(22)과 반도체 웨이퍼(20B)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 이것에 의해, 당해 균열(9)은, 각 절단 예정 라인(5a, 5b)을 따라서, 가장 유지구(H)측에 위치하는 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)까지 하나로 이어진다. 또, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)(즉, 드라이버 IC로서의 각 기능 소자(23))에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(4)을 형성한다. 레이저광(L1) 및 레이저광(L2)의 각각의 조사 조건에 대해서는, 상술한 바와 같다. 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
이어서, 도 16의 (a)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)은 잔존시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20B))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 200μm 정도가 되도록, 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 반도체 웨이퍼(20B)의 반도체 기판(21)의 두께를 다른 반도체 기판(21)보다도 두껍게 남기는 것은, 반도체 웨이퍼(20B)의 반도체 기판(21)이 적층형 소자(15)에서 서포트 기판이 되기 때문이다.
그 후, 도 16의 (b)에 나타내어지는 바와 같이, 적층체(10)를 확장 테이프 등의 확장 가능한 지지 부재(S)에 의해 지지한 상태로 한다. 이 때, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 지지 부재(S)측에 배치한다. 그 상태에서, 지지 부재(S)를 확장하는 것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 서로 이간시켜, 각 적층형 소자(15)를 픽업한다(픽업 공정).
이상 설명한 바와 같이, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 반도체 웨이퍼(20A)의 반도체 기판(21)의 연삭, 반도체 웨이퍼(20A)의 반도체 기판(21)으로의 새로운 반도체 웨이퍼(20A)의 회로층(22)의 직접 접합, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 연삭 등과 같은 흐름을 반복함으로써, 각 반도체 기판(21)이 박화된 상태로 복수의 반도체 웨이퍼(20A)가 적층된 적층체(10)를 얻을 수 있다. 게다가, 각 반도체 기판(21)을 연삭하기 전에 각 반도체 기판(21)의 내부에 개질 영역(7)을 형성함으로써, 각 반도체 기판(21)의 내부에 개질 영역(7)이 형성된 적층체(10)를 얻을 수 있다. 여기서, 상술한 바와 같은 적층체(10)의 절단에 블레이드 다이싱을 이용하면, 반도체 웨이퍼(20A)의 접합 계면에서의 치핑(chipping)에 의해 수율 저하가 현저해진다. 이것에 대해서, 제1 실시 형태에 관한 적층형 소자의 제조 방법에 있어서는, 각 반도체 기판(21)의 내부에 형성된 개질 영역(7)으로부터 균열(9)을 신장시킴으로써, 반도체 웨이퍼(20A)의 접합 계면에서의 치핑을 억제하면서 적층체(10)를 절단할 수 있다. 따라서, 제1 실시 형태에 관한 적층형 소자의 제조 방법에 의하면, 적층형 소자(15)의 박화 및 수율 향상의 양립이 가능해진다.
또, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)의 내부에 개질 영역(7)을 형성할 때에, 개질 영역(7)으로부터 회로층(22)측으로 신장하는 균열(9)을 형성한다. 특히, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)의 내부에 개질 영역(7)을 형성할 때에, 서로 직접 접합된 반도체 기판(21)과 회로층(22)과의 계면에 이르도록 균열(9)을 형성한다. 이것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)를 보다 정밀도 좋게 또한 보다 용이하게 절단할 수 있다.
또, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)을 연삭할 때에, 개질 영역(7)을 제거하여, 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 이것에 의해, 제조된 적층형 소자(15)의 절단면에 개질 영역(7)이 잔존하지 않기 때문에, 적층형 소자(15)의 항절 강도의 저하를 억제할 수 있다.
또, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 픽업한다. 이것에 의해, 적층형 소자(15)를 효율 좋게 얻을 수 있다.
또, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)을 연삭하기 전에 각 반도체 기판(21)의 내부에 게터링 영역(4)을 형성하고, 각 반도체 기판(21)을 연삭할 때에 게터링 영역(4)의 일부를 제거함으로써, 박화된 각 반도체 기판(21)의 내부에 적절한 게터링 영역(4)을 형성할 수 있다. 따라서, 제1 실시 형태에 관한 적층형 소자의 제조 방법에 의하면, 적층형 소자(15)의 박화 및 적절한 게터링 영역(4)의 형성의 양립이 가능해진다.
또, 제1 실시 형태에 관한 적층형 소자의 제조 방법에서는, 게터링 영역(4)을 형성하기 위한 레이저광(L2)의 펄스 폭이, 개질 영역(7)을 형성하기 위한 레이저광(L1)의 펄스 폭보다도 짧다. 이것에 의해, 게터링 영역(4)으로부터의 균열의 신장을 억제하는 한편으로, 개질 영역(7)으로부터의 균열(9)의 신장을 촉진할 수 있다.
[제2 실시 형태]
제2 실시 형태에 관한 적층형 소자의 제조 방법의 일 예에 대해 설명한다. 여기에서는, 먼저, 도 17의 (a)에 나타내어지는 바와 같이, 서포트 기판(60)을 준비한다. 서포트 기판(60)은, 유리 기판 및 반도체 기판 등의 임의의 기판이다. 이어서, 도 17의 (b)에 나타내어지는 바와 같이, 반도체 웨이퍼(제1 웨이퍼)(20A)를 준비한다. 이어서, 반도체 웨이퍼(20A)의 회로층(22)을 서포트 기판(60)의 표면(60s)에 접합한다. 이 접합에는, 예를 들면 수지 접합을 이용할 수 있다.
이어서, 도 18의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(제1 개질 영역)(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(제1 균열)(9)을 형성한다(제1 형성 공정). 여기에서는, 적어도 서포트 기판(60)과 반도체 웨이퍼(20A)의 회로층(22)과의 계면(즉, 접합한 계면)에 이르고, 또한 서포트 기판(60)에 이르지 않도록, 균열(9)을 형성한다. 또, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(제1 게터링 영역)(4)을 형성한다(제1 형성 공정). 레이저광(L1) 및 레이저광(L2)의 각각의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같다. 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
이어서, 도 18의 (b)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제1 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)의 일부를 제거한다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
이어서, 도 19의 (a)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(제2 웨이퍼)(20A)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 새로운 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다(접합 공정). 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 새로운 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다.
이어서, 도 19의 (b)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(제2 개질 영역)(7)을 형성함과 아울러, 개질 영역(7)으로부터 새로운 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(제2 균열)(9)을 형성한다(제2 형성 공정). 여기에서는, 적어도 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)과 새로운 반도체 웨이퍼(20A)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 또, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(제2 게터링 영역)(4)을 형성한다(제2 형성 공정). 레이저광(L1) 및 레이저광(L2)의 각각의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같다. 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
이어서, 도 20의 (a)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제2 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)의 일부를 제거한다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
그 후, 도 20의 (b), 도 21의 (a) 및 도 21의 (b)에 나타내어지는 바와 같이, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7) 및 게터링 영역(4)의 형성, 새로운 반도체 웨이퍼(20A)의 연삭 등과 같은 흐름을 반복함으로써, 서포트 기판(60) 상에 적층된 복수(여기에서는 9개)의 반도체 웨이퍼(20A)를 포함하는 적층체를 구성한다.
이어서, 도 22에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 반도체 웨이퍼(20B)의 회로층(22)을 직접 접합한다. 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 반도체 웨이퍼(20B)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다. 이것에 의해, 적층체(10)가 얻어진다. 여기서의 적층체(10)는, 반도체 기판(21)과 회로층(22)이 적층체(10)의 전체에 걸쳐서 교호로 적층되어 있다.
이어서, 도 15에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20B)의 회로층(22)측으로 신장하는 균열(9)을 형성한다. 여기에서는, 적어도 반도체 웨이퍼(20A)의 반도체 기판(21)과 반도체 웨이퍼(20B)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 이것에 의해, 당해 균열(9)은, 각 절단 예정 라인(5a, 5b)을 따라서, 가장 유지구(H)측(즉, 서포트 기판(60)이 접합되어 있던 측)에 위치하는 반도체 웨이퍼(20A)의 회로층(22)의 표면까지 하나로 이어진다. 또, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 기능 소자(23)(즉, 드라이버 IC로서의 각 기능 소자(23))에 대응하도록 레이저광(L2)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 기능 소자(23)마다 게터링 영역(4)을 형성한다. 레이저광(L1) 및 레이저광(L2)의 각각의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같다. 또, 개질 영역(7)의 형성 및 게터링 영역(4)의 형성에 대해서는, 어느 것을 먼저 실시해도 괜찮고, 혹은, 동시에 실시해도 괜찮다.
이어서, 도 16의 (a)에 나타내어지는 바와 같이, 개질 영역(7) 및 게터링 영역(4)이 형성된 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 또, 게터링 영역(4)은 잔존시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20B))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 200μm 정도가 되도록, 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 반도체 웨이퍼(20B)의 반도체 기판(21)의 두께를 다른 반도체 기판(21)보다도 두껍게 남기는 것은, 반도체 웨이퍼(20B)의 반도체 기판(21)이 적층형 소자(15)에서 서포트 기판이 되기 때문이다.
그 후, 도 16의 (b)에 나타내어지는 바와 같이, 적층체(10)를 확장 테이프 등의 확장 가능한 지지 부재(S)에 의해 지지한 상태로 한다. 이 때, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 지지 부재(S)측에 배치한다. 그 상태에서, 지지 부재(S)를 확장하는 것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 서로 이간시켜, 각 적층형 소자(15)를 픽업한다(픽업 공정).
이상의 제2 실시 형태에 관한 적층형 소자의 제조 방법에 의해서도, 제1 실시 형태와 동일한 효과가 나타내어진다.
[제3 실시 형태]
제3 실시 형태에 관한 적층형 소자의 제조 방법의 일 예에 대해 설명한다. 먼저, 도 23의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)를 준비한다. 이어서, 도 23의 (b)에 나타내어지는 바와 같이, 반도체 웨이퍼(제1 웨이퍼)(20A)를 준비한다. 이어서, 반도체 웨이퍼(20B)의 회로층(22)에, 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다. 또, 이 때, 반도체 웨이퍼(20B)의 기능 소자(23)의 각각과 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 표면(21f) 및 이면(21r)에 교차하는 제3 방향(D3)을 따라서 서로 대응하도록 한다.
이어서, 도 24의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제1 연삭 공정). 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
이어서, 도 24의 (b)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(제2 웨이퍼)(20A)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 새로운 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다(접합 공정). 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 새로운 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다.
이어서, 도 25의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(9)을 형성한다(형성 공정). 여기에서는, 적어도 연삭한 반도체 웨이퍼(20A)의 회로층(22)과 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)과의 계면에 이르도록, 균열(9)을 형성한다. 다만, 반도체 웨이퍼(20B)의 반도체 기판(21)은, 서포트 기판으로서 기능하기 때문에, 반도체 웨이퍼(20B)의 반도체 기판(21)에 이르지 않도록, 균열(9)을 형성한다. 레이저광(L1)의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같다.
이어서, 도 25의 (b)에 나타내어지는 바와 같이, 개질 영역(7)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제2 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
그 후, 도 26에 나타내어지는 바와 같이, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7)의 형성, 새로운 반도체 웨이퍼(20A)의 연삭 등과 같은 흐름을 반복함으로써, 적층체(10)를 구성한다. 다만, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7)의 형성에 대해서는, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합으로부터, 새로운 반도체 웨이퍼(20A)의 연삭까지의 공정에서, 매회 실시하는 것이 아니라, 복수 회로 1회 실시한다. 이것에 의해, 예를 들면, 드라이버 IC로서의 기능 소자(23)를 포함하는 1개의 반도체 웨이퍼(20B)와, 반도체 메모리로서의 기능 소자(23)를 포함하는 복수(여기에서는 9개)의 반도체 웨이퍼(20A)가 적층되어, 복수(여기에서는 10개)의 반도체 웨이퍼(20)로 이루어지는 적층체(10)가 얻어진다.
이어서, 도 15에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20B)의 회로층(22)측으로 신장하는 균열(9)을 형성한다. 여기에서는, 적어도 반도체 웨이퍼(20A)의 회로층(22)과 반도체 웨이퍼(20B)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다.
레이저광(L1)의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같지만, 개질 영역(7)의 형성과 동일한 공정에 의해 게터링 영역(4)을 형성하지 않는 경우에는, 레이저광(L1)의 조사 조건의 구체예는 다음과 같아도 괜찮다. 또, 개질 영역(7)으로부터 소망의 균열(9)을 발생시킬 수 있으면, 각 절단 예정 라인(5a, 5b)을 따라서 형성하는 개질 영역(7)의 열수(제3 방향(D3)을 따라서 늘어서는 개질 영역(7)의 열수)는, 복수 열이라도 좋고, 혹은, 1열이라도 좋다.
파장：1170~1800nm
펄스 폭：350ns 이상
펄스 에너지：25μJ 이상
펄스 피치：6.5~45μm
회로층(22)측의 개질 영역(7)과 표면(21f)과의 거리：200μm 이상
각 절단 예정 라인(5a, 5b)에 대한 레이저광(L1)의 주사 횟수：2회
이어서, 도 16의 (a)에 나타내어지는 바와 같이, 개질 영역(7)이 형성된 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20B))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 200μm 정도가 되도록, 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 반도체 웨이퍼(20B)의 반도체 기판(21)의 두께를 다른 반도체 기판(21)보다도 두껍게 남기는 것은, 반도체 웨이퍼(20B)의 반도체 기판(21)이 적층형 소자(15)에서 서포트 기판이 되기 때문이다.
그 후, 도 16의 (b)에 나타내어지는 바와 같이, 적층체(10)를 확장 테이프 등의 확장 가능한 지지 부재(S)에 의해 지지한 상태로 한다. 이 때, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 지지 부재(S)측에 배치한다. 그 상태에서, 지지 부재(S)를 확장하는 것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 서로 이간시켜, 각 적층형 소자(15)를 픽업한다(픽업 공정).
이상 설명한 바와 같이, 제3 실시 형태에 관한 적층형 소자의 제조 방법에서는, 반도체 웨이퍼(20A)의 반도체 기판(21)의 연삭, 반도체 웨이퍼(20A)의 반도체 기판(21)으로의 새로운 반도체 웨이퍼(20A)의 회로층(22)의 직접 접합, 새로운 반도체 웨이퍼(20A)의 반도체 기판(21)의 연삭 등과 같은 흐름을 반복함으로써, 각 반도체 기판(21)이 박화된 상태로 복수의 반도체 웨이퍼(20A)가 적층된 적층체(10)를 얻을 수 있다. 게다가, 각 반도체 기판(21)을 연삭하기 전에, 복수의 반도체 기판(21) 중 1개의 반도체 기판(21)의 내부에 개질 영역(7)을 형성함으로써, 적어도 1개의 반도체 기판(21)의 내부에 개질 영역(7)이 형성된 적층체(10)를 얻을 수 있다. 여기서, 상술한 바와 같은 적층체(10)의 절단에 블레이드 다이싱을 이용하면, 반도체 웨이퍼(20A)의 접합 계면에서의 치핑에 의해 수율 저하가 현저하게 된다. 이것에 대해서, 제3 실시 형태에 관한 적층형 소자의 제조 방법에 있어서는, 적어도 1개의 반도체 기판(21)의 내부에 형성된 개질 영역(7)으로부터 균열(9)을 신장시킴으로써, 반도체 웨이퍼(20A)의 접합 계면에서의 치핑을 억제하면서 적층체(10)를 절단할 수 있다. 따라서, 제3 실시 형태에 관한 적층형 소자의 제조 방법에 의하면, 적층형 소자(15)의 박화 및 수율 향상의 양립이 가능하다.
또, 제3 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)의 내부에 개질 영역(7)을 형성할 때에, 개질 영역(7)으로부터 회로층(22)측으로 신장하는 균열(9)을 형성한다. 특히, 제1 실시 형태에 관한 적층형 소자(15)의 제조 방법에서는, 각 반도체 기판(21)의 내부에 개질 영역(7)을 형성할 때에, 서로 직접 접합된 반도체 기판(21)과 회로층(22)과의 계면에 이르도록 균열(9)을 형성한다. 이것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)를 보다 정밀도 좋게 또한 보다 용이하게 절단할 수 있다.
또, 제3 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 반도체 기판(21)을 연삭할 때에, 개질 영역(7)을 제거하여, 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 이것에 의해, 제조된 적층형 소자(15)의 절단면에 개질 영역(7)이 잔존하지 않기 때문에, 적층형 소자(15)의 항절 강도의 저하를 억제할 수 있다.
또, 제3 실시 형태에 관한 적층형 소자의 제조 방법에서는, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 픽업한다. 이것에 의해, 적층형 소자(15)를 효율 좋게 얻을 수 있다.
[제4 실시 형태]
제4 실시 형태에 관한 적층형 소자의 제조 방법의 일 예에 대해 설명한다. 여기에서는, 먼저, 도 27의 (a)에 나타내어지는 바와 같이, 서포트 기판(60)을 준비한다. 이어서, 도 27의 (b)에 나타내어지는 바와 같이, 반도체 웨이퍼(제1 웨이퍼)(20A)를 준비한다. 이어서, 반도체 웨이퍼(20A)의 회로층(22)을 서포트 기판(60)의 표면(60s)에 접합한다.
이어서, 도 28의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제1 연삭 공정). 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
이어서, 도 28의 (b)에 나타내어지는 바와 같이, 새로운 반도체 웨이퍼(제2 웨이퍼)(20A)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 새로운 반도체 웨이퍼(20A)의 회로층(22)을 직접 접합한다(접합 공정). 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 새로운 반도체 웨이퍼(20A)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다.
이어서, 도 29의 (a)에 나타내어지는 바와 같이, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20A)의 회로층(22)측으로 신장하는 균열(9)을 형성한다(형성 공정). 여기에서는, 적어도 연삭한 반도체 웨이퍼(20A)의 회로층(22)과 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)과의 계면에 이르고, 또한 서포트 기판(60)에 이르지 않도록, 균열(9)을 형성한다. 레이저광(L1)의 조사 조건에 대해서는, 제1 실시 형태에서 설명한 바와 같다.
이어서, 도 29의 (b)에 나타내어지는 바와 같이, 개질 영역(7)이 형성된 반도체 웨이퍼(20A)의 반도체 기판(21)을 연삭한다(제2 연삭 공정). 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20A)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20A))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 3μm 이상 13μm 이하 정도가 되도록(일 예로서 회로층(22)의 두께와 동일한 정도가 되도록), 반도체 기판(21)을 연삭한다. 이것에 의해, 반도체 웨이퍼(20A)의 전체의 두께를, 예를 들면 6μm 이상 26μm 이하 정도로 한다. 이 연삭에 의해 형성되는 새로운 이면(21r)은, 직접 접합이 가능한 정도의 평면도(平面度)가 된다(일 예로서 경면화된다).
그 후, 도 30의 (a) 및 도 30의 (b)에 나타내어지는 바와 같이, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7)의 형성, 새로운 반도체 웨이퍼(20A)의 연삭 등과 같은 흐름을 반복함으로써, 서포트 기판(60) 상에 적층된 복수(여기에서는 9개)의 반도체 웨이퍼(20A)를 포함하는 적층체를 구성한다. 다만, 새로운 반도체 웨이퍼(20A)로의 개질 영역(7)의 형성에 대해서는, 연삭한 반도체 웨이퍼(20A)로의 새로운 반도체 웨이퍼(20A)의 직접 접합으로부터, 새로운 반도체 웨이퍼(20A)의 연삭까지의 공정에서, 매회 실시하는 것이 아니라, 복수 회로 1회 실시한다.
이어서, 도 31에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)를 준비하고, 연삭한 반도체 웨이퍼(20A)의 반도체 기판(21)에, 반도체 웨이퍼(20B)의 회로층(22)을 직접 접합한다. 또, 이 때, 연삭한 반도체 웨이퍼(20A)의 기능 소자(23)의 각각과 반도체 웨이퍼(20B)의 기능 소자(23)의 각각이, 제3 방향(D3)을 따라서 서로 대응하도록 한다. 이것에 의해, 적층체(10)가 얻어진다. 여기서의 적층체(10)는, 반도체 기판(21)과 회로층(22)이 적층체(10)의 전체에 걸쳐서 교호로 적층되고 있다.
이어서, 도 15에 나타내어지는 바와 같이, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 레이저광(L1)의 입사면으로 하여, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 레이저광(L1)을 조사하는 것에 의해, 당해 반도체 기판(21)에 대해서, 각 절단 예정 라인(5a, 5b)을 따라서 개질 영역(7)을 형성함과 아울러, 개질 영역(7)으로부터 반도체 웨이퍼(20B)의 회로층(22)측으로 신장하는 균열(9)을 형성한다. 여기에서는, 적어도 반도체 웨이퍼(20A)의 반도체 기판(21)과 반도체 웨이퍼(20B)의 회로층(22)과의 계면(즉, 직접 접합한 계면)에 이르도록, 균열(9)을 형성한다. 레이저광(L1)의 조사 조건에 대해서는, 제1 실시 형태 및 제3 실시 형태에서 설명한 바와 같다.
이어서, 도 16의 (a)에 나타내어지는 바와 같이, 개질 영역(7)이 형성된 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 이 때, 개질 영역(7)을 제거하여, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)에 균열(9)을 노출시킨다. 여기에서는, 이면(21r)측으로부터 반도체 기판(21)을 연삭하여, 반도체 기판(21)(즉 반도체 웨이퍼(20B))을 박화한다. 여기에서는, 예를 들면 반도체 기판(21)의 두께가 200μm 정도가 되도록, 반도체 웨이퍼(20B)의 반도체 기판(21)을 연삭한다. 반도체 웨이퍼(20B)의 반도체 기판(21)의 두께를 다른 반도체 기판(21)보다도 두껍게 남기는 것은, 반도체 웨이퍼(20B)의 반도체 기판(21)이 적층형 소자(15)에 대해 서포트 기판이 되기 때문이다.
그 후, 도 16의 (b)에 나타내어지는 바와 같이, 적층체(10)를 확장 테이프 등의 확장 가능한 지지 부재(S)에 의해 지지한 상태로 한다. 이 때, 반도체 웨이퍼(20B)의 반도체 기판(21)의 이면(21r)을 지지 부재(S)측에 배치한다. 그 상태에서, 지지 부재(S)를 확장하는 것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)이 절단되는 것에 의해 얻어진 복수의 적층형 소자(15)를 서로 이간시켜, 각 적층형 소자(15)를 픽업한다(픽업 공정).
이상의 제4 실시 형태에 관한 적층형 소자의 제조 방법에 의해서도, 제3 실시 형태와 동일한 효과가 나타내어진다.
[변형예]
이상의 실시 형태는, 본 개시에 관한 적층형 소자의 제조 방법의 일 실시 형태에 대해 설명한 것이다. 따라서, 본 개시에 관한 적층형 소자의 제조 방법은, 상기의 실시 형태에 한정되지 않고, 각 청구항의 요지를 변경하지 않는 범위에서, 임의의 변형이 가능하다.
예를 들면, 개질 영역(7)으로부터 신장한 균열(9)은, 당해 개질 영역(7)을 형성한 시점에서는, 형성이 끝난 균열(9)과 연결되지 못하고, 그 후, 반도체 기판(21)을 연삭했을 때에, 형성이 끝난 균열(9)과 연결되어도 괜찮다. 또, 각 절단 예정 라인(5a, 5b)을 따른 균열(9)은, 적층체(10)를 구성한 시점에서는, 제3 방향(D3)을 따라서 하나로 이어지지 않고, 적어도 일부에서 분리되어 있어도 괜찮다. 그 경우에도, 지지 부재(S)를 확장하는 것에 의해, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)를 절단할 수 있다.
또, 각 절단 예정 라인(5a, 5b)을, 격자 모양으로 마련된 금속 배선부(26)의 중심(제3 방향(D3)에 평행한 방향으로부터 본 경우에서의 폭의 중심)을 통과하도록 격자 모양으로 설정하고, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)를 절단 해도 괜찮다. 적층체(10)를 구성하는 공정 중에서, 각 절단 예정 라인(5a, 5b)을 따라서 반도체 기판(21)의 내부에 개질 영역(7)을 형성함으로써, 금속 배선부(26)의 중심을 통과하도록 각 절단 예정 라인(5a, 5b)이 설정된 경우라도, 각 절단 예정 라인(5a, 5b)을 따라서 적층체(10)를 절단할 수 있다.
또, 상기 실시 형태에서, 2개의 반도체 웨이퍼(20)의 접합시에, 각각의 기능 소자(23)가 서로 대응하도록 적층하고 있다. 일방의 반도체 웨이퍼(20)의 각 기능 소자(23)와 타방의 반도체 웨이퍼(20)의 각 기능 소자(23)가 서로 대응한다는 것은, 1개의 액티브 영역(11)에서 일방의 반도체 웨이퍼(20)의 적어도 1개의 기능 소자(23)와 타방의 반도체 웨이퍼(20)의 적어도 1개의 기능 소자(23)가 소정의 위치 관계를 가지는 것을 의미한다. 따라서, 예를 들면, 기능 소자(23)의 메모리 셀(22a)끼리가 1 대 1로 대응하는 경우에 한정되지 않고, 1 대 다(多)로 대응하는 경우도 있다. 또, 메모리 셀(22a)끼리가 1 대 1로 대응하는 경우라도, 제3 방향(D3)을 따라서 늘어서는 경우에 한정하지 않고, 제1 방향(D1) 및 제2 방향(D2)에서의 위치가 서로 다른 경우도 있다.
또, 상기 실시 형태에서는, 회로층(22)을 반도체 기판(21)이나 다른 회로층(22)에 직접 접합하는 일 예에 대해 설명했다. 회로층(22)을 직접 접합하는 경우에는, 회로층(22)의 표면에 대해서 평탄화 처리를 실시할 수 있지만, 이 평탄화 처리로서는, 회로층(22)의 표면의 절연막 등을 평탄화 처리하는 경우에 더하여, 회로층(22)의 표면에 수지 등으로 이루어지는 평탄화막을 형성하는 경우 등이 있다. 즉, 회로층(22)은, 막 모양의 다른 층이 개재하는 상태에서, 반도체 기판(21)이나 회로층(22)에 접합되는 경우도 있다. 따라서, 회로층(22)의 접합은, 상기의 직접 접합의 예에 한정되지 않는다.
상술한 하나의 실시 형태 또는 변형예에서의 각 구성은, 다른 실시 형태 또는 변형예에서의 각 구성에 임의로 적용할 수 있다.
5a, 5b - 절단 예정 라인
7 - 개질 영역(제1 개질 영역, 제2 개질 영역)
9 - 균열(제1 균열, 제2 균열)
15 - 적층형 소자
20A, 20B - 반도체 웨이퍼(제1 웨이퍼, 제2 웨이퍼)
21 - 반도체 기판
21f - 표면
21r - 이면
22 - 회로층
23 - 기능 소자
L1, L2 - 레이저광

Claims (11)

  1. 표면 및 이면을 가지는 반도체 기판과, 상기 표면을 따라서 2차원 모양으로 배열된 복수의 기능 소자를 포함하는 회로층을 구비하는 반도체 웨이퍼로서, 제1 웨이퍼를 준비하고, 상기 제1 웨이퍼의 상기 반도체 기판에 대해서, 상기 기능 소자의 사이를 통과하도록 설정된 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 상기 절단 예정 라인을 따라서 제1 개질(改質) 영역을 형성하는 제1 형성 공정과,
    상기 제1 형성 공정 후에, 상기 제1 웨이퍼의 상기 반도체 기판을 연삭(硏削)하는 제1 연삭 공정과,
    상기 제1 연삭 공정 후에, 상기 반도체 웨이퍼로서, 제2 웨이퍼를 준비하고, 상기 제1 웨이퍼의 상기 기능 소자의 각각과 상기 제2 웨이퍼의 상기 기능 소자의 각각이 서로 대응하도록, 상기 제1 웨이퍼의 상기 반도체 기판에 상기 제2 웨이퍼의 상기 회로층을 접합하는 접합 공정과,
    상기 접합 공정 후에, 상기 제2 웨이퍼의 상기 반도체 기판에 대해서, 상기 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 상기 절단 예정 라인을 따라서 제2 개질 영역을 형성하는 제2 형성 공정과,
    상기 제2 형성 공정 후에, 상기 제2 웨이퍼의 상기 반도체 기판을 연삭하는 제2 연삭 공정을 구비하는 적층형 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 형성 공정에서는, 상기 제1 개질 영역으로부터 상기 제1 웨이퍼의 상기 회로층측으로 신장하는 제1 균열을 형성하는 적층형 소자의 제조 방법.
  3. 청구항 2에 있어서,
    상기 제1 연삭 공정에서는, 상기 제1 개질 영역을 제거하여, 상기 제1 웨이퍼의 상기 반도체 기판의 상기 이면에 상기 제1 균열을 노출시키는 적층형 소자의 제조 방법.
  4. 청구항 1 내지 청구항 3 중 어느 하나에 있어서,
    상기 제2 형성 공정에서는, 상기 제2 개질 영역으로부터 상기 제2 웨이퍼의 상기 회로층측으로 신장하는 제2 균열을 형성하는 적층형 소자의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제2 형성 공정에서는, 상기 제1 웨이퍼의 상기 반도체 기판과 상기 제2 웨이퍼의 상기 회로층과의 계면(界面)에 이르도록 상기 제2 균열을 형성하는 적층형 소자의 제조 방법.
  6. 청구항 4 또는 청구항 5에 있어서,
    상기 제2 연삭 공정에서는, 상기 제2 개질 영역을 제거하여, 상기 제2 웨이퍼의 상기 반도체 기판의 상기 이면에 상기 제2 균열을 노출시키는 적층형 소자의 제조 방법.
  7. 표면 및 이면을 가지는 반도체 기판과, 상기 표면을 따라서 2차원 모양으로 배열된 복수의 기능 소자를 포함하는 회로층을 구비하는 반도체 웨이퍼로서, 제1 웨이퍼를 준비하고, 상기 제1 웨이퍼의 상기 반도체 기판을 연삭하는 제1 연삭 공정과,
    상기 제1 연삭 공정 후에, 상기 반도체 웨이퍼로서, 제2 웨이퍼를 준비하고, 상기 제1 웨이퍼의 상기 기능 소자의 각각과 상기 제2 웨이퍼의 상기 기능 소자의 각각이 서로 대응하도록, 상기 제1 웨이퍼의 상기 반도체 기판에 상기 제2 웨이퍼의 상기 회로층을 접합하는 접합 공정과,
    상기 접합 공정 후에, 상기 제2 웨이퍼의 상기 반도체 기판에 대해서, 상기 기능 소자의 사이를 통과하도록 설정된 절단 예정 라인을 따라서 레이저광을 조사하는 것에 의해, 상기 절단 예정 라인을 따라서 개질 영역을 형성하는 형성 공정과,
    상기 형성 공정 후에, 상기 제2 웨이퍼의 상기 반도체 기판을 연삭하는 제2 연삭 공정을 구비하는 적층형 소자의 제조 방법.
  8. 청구항 7에 있어서,
    상기 형성 공정에서는, 상기 개질 영역으로부터 상기 제2 웨이퍼의 상기 회로층측으로 신장하는 균열을 형성하는 적층형 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 형성 공정에서는, 상기 제1 웨이퍼의 상기 회로층과 상기 제1 웨이퍼의 상기 반도체 기판과의 계면에 이르도록 상기 균열을 형성하는 적층형 소자의 제조 방법.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 제2 연삭 공정에서는, 상기 개질 영역을 제거하여, 상기 제2 웨이퍼의 상기 반도체 기판의 상기 이면에 상기 균열을 노출시키는 적층형 소자의 제조 방법.
  11. 청구항 1 내지 청구항 10 중 어느 하나에 있어서,
    상기 제2 연삭 공정 후에, 상기 절단 예정 라인을 따라서 상기 제1 웨이퍼 및 상기 제2 웨이퍼가 절단되는 것에 의해 얻어진 복수의 적층형 소자를 픽업하는 픽업 공정을 더 구비하는 적층형 소자의 제조 방법.
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