JP2019019153A - 接着材料及び回路基板の製造方法 - Google Patents
接着材料及び回路基板の製造方法 Download PDFInfo
- Publication number
- JP2019019153A JP2019019153A JP2017135648A JP2017135648A JP2019019153A JP 2019019153 A JP2019019153 A JP 2019019153A JP 2017135648 A JP2017135648 A JP 2017135648A JP 2017135648 A JP2017135648 A JP 2017135648A JP 2019019153 A JP2019019153 A JP 2019019153A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- adhesive material
- silicon
- electronic component
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】レーザー光を照射することなく分離可能な接着層を形成可能な接着材料の提供と、同接着材料を用いた回路基板の製造方法の提供。【解決手段】炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料が開示される。また、炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料を用いて電子部品内蔵基板と支持基板を接着する工程と、前記電子部品内蔵基板に係る配線を形成する配線形成工程と、前記接着材料を0℃以下の雰囲気に晒して脆性破壊させることで、前記電子部品内蔵基板と前記支持基板を分離する工程とを含む、回路基板の製造方法が開示される。【選択図】図2
Description
本開示は、接着材料及び回路基板の製造方法に関する。
基板と、接着層と、光を吸収することにより変質する分離層と、サポートプレートとをこの順番に積層してなる積層体を分離層で分離する方法として、分離層にレーザー光を照射する技術が知られている。
しかしながら、上記のような従来技術は、レーザー光を照射することなく分離(剥離)できる分離層を形成することが難しい。レーザー光を照射すると、配線等へのダメージが生じる虞がある。
そこで、1つの側面では、本発明は、レーザー光を照射することなく分離可能な接着層を形成可能な接着材料の提供と、同接着材料を用いた回路基板の製造方法の提供を目的とする。
1つの側面では、炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料が提供される。
1つの側面では、本発明によれば、レーザー光を照射することなく分離可能な接着層を形成可能な接着材料等が得られる。
以下、添付図面を参照しながら各実施形態について詳細に説明する。尚、以下では、ウエハーレベルパッケージに関する実施形態について説明するが、以下で説明する導電性仮接着材料の用途や適用範囲は多様でありうる。
図1A及び図1Bは、一実施形態による導電性仮接着材料(接着材料の一例)の説明図であり、図1Aは、シリコン系ポリマーの炭化ケイ素に係る骨格部分を示す図であり、図1Bは、シリコン系ポリマーの酸化ケイ素に係る骨格部分を示す図である。
導電性仮接着材料は、シリコン系ポリマーと、金属粒子を含む。
シリコン系ポリマーは、炭化ケイ素と酸化ケイ素を骨格に有する。
シリコン系ポリマーの炭化ケイ素に係る骨格部分は、図1Aに示すように、Si−R3結合を骨格(主鎖)とする。R3は、炭素原子を含み、従って、シリコン系ポリマーは、炭化ケイ素を骨格とする。R3は、好ましくは、炭素数1又は2の炭化水素、芳香族炭化水素、スチレンである。即ち、シリコン系ポリマーの炭化ケイ素に係る骨格部分は、カルボシラン、カルボシラスチレン、及びシルフェニレン結合から選ばれた単一または複数の結合を含む。Si原子に結合可能なR1,R2,R4及びR5は、互いに異なってもよく、水素、炭素数1〜3の飽和炭化水素、不飽和炭化水素、芳香族炭化水素、水酸基、及びアルコキシ基から選択されてよい。
シリコン系ポリマーの酸化ケイ素に係る骨格部分は、図1Aに示すように、Si−O結合を骨格(主鎖)とする。Si原子に結合可能なR6,R7,R8及びR9は、互いに異なってもよく、水素、炭素数1〜3の飽和炭化水素、不飽和炭化水素、芳香族炭化水素、水酸基、及びアルコキシ基から選択されてよい。
金属粒子は、銅、銀、アルミ、ニッケルから選ばれた金属または当該金属を含む合金が好ましい。金属粒子は、好ましくは、含有量が50〜90体積%である。この場合、後述の剥離機能とともに、後述の電荷放出機能を高めることができる。
図2は、導電性仮接着材料の機能の説明図であり、製造途中の回路基板100の断面図である。
製造途中の回路基板100は、図2に示すように、デバイス封止基板1(以下、「疑似ウエハ1」と称する)と、仮接着層2と、支持基板3とを含む。
疑似ウエハ1は、チップ101とモールド樹脂120とを含む。疑似ウエハ1は、仮接着層2を介して支持基板3に支持される。疑似ウエハ1は、支持基板3で支持されることで、集積デバイス成形技術の製造工程において、チップ101とモールド樹脂120の熱膨張係数のミスマッチに起因した反りが抑制される。
モールド樹脂120の素材は、樹脂が含まれていれば特に限定されないが、機械的強度の観点からフィラーやガラスクロスなどの補強剤を含む方が好ましい。また、樹脂は耐熱性の観点からエポキシ樹脂やマレイミド樹脂、メラミン樹脂などの熱硬化性樹脂が好ましい。
仮接着層2は、上述した導電性仮接着材料により形成される。仮接着層2は、図2にて点線L1で模式的に示すように、脆性破壊することで、疑似ウエハ1と支持基板3とを分離する分離層として機能する(以下、この機能を「剥離機能」と称する)。即ち、疑似ウエハ1は、仮接着層2が脆性破壊することで、支持基板3から剥離される。
仮接着層2は、上述のように、炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含むことで、室温よりも低い低温環境下で脆性破壊が生じやすくなる。即ち、低温環境下で、炭化ケイ素と酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子の熱膨張係数差で当該シリコン系ポリマーにクラックが生じ、脆性破壊が起きる。従って、仮接着層2は、製造工程において、所定の低温Tkの雰囲気に晒されることで、疑似ウエハ1と支持基板3とを分離する。所定の低温Tkについては、有意な脆性破壊が起きる温度範囲であれば特に限定されないが、シリコン系ポリマーの脆性破壊は0℃以下の低温で発生しやすいことから0℃以下が好ましい。
仮接着層2は、上述のように、金属粒子を含むことで、疑似ウエハ1内に溜まり得る電荷を受け取る機能(以下、この機能を「電荷除去機能」と称する)を発現できる。これにより、後述するように、疑似ウエハ1の帯電による絶縁膜ダメージや半導体回路の破壊を抑制できる。
支持基板3は、仮接着層2を介して疑似ウエハ1に接合することで、疑似ウエハ1の反りを抑制する機能を果たす(以下、この機能を「反り抑制機能」と称する)。支持基板3は、仮接着層2を形成できる(即ち接着できる)材料であれば任意である。但し、支持基板3は、反り抑制機能を高める観点からは、好ましくは、熱膨張係数が疑似ウエハ1に近い材料により形成される。また、支持基板3は、上述の仮接着層2による電荷除去機能を高めるために、電導性のある材料により形成されてもよい。支持基板3の反り抑制機能は、回路基板100の製造途中で有用となる。支持基板3は、回路基板100の製造後(完成後)は不要である。従って、支持基板3は、完成した回路基板100には含まれず、回路基板100の製造途中で、役割を終えると分離・除去される。
ところで、集積デバイス成形技術の製造工程において、チップとモールド樹脂の熱膨張係数のミスマッチに起因したデバイス封止基板(疑似ウエハ)の反りが、積層時の位置ずれや配線形成不良に影響を及ぼしている。そのため、反り対策として疑似ウエハに支持基板を仮接着し剥離する手法が提案されているが、支持基板を溶解・除去する工程で溶解処理による剥離に時間がかかる上、配線へのダメージが大きい。
また、近年、Fan-out Wafer Level Package、2.5D-IC、3D-IC、部品内蔵基板などの集積デバイスは低コストかつ高密度なデバイス集積技術として注目を集めている。しかしながら、同様に、その製造工程においては、チップとモールド樹脂の熱膨張係数のミスマッチに起因したデバイス封止基板(疑似ウエハ)の反りが課題となっている。さらに、再配線形成工程の一部で適用されているプラズマ処理(アッシング、スパッタ、ドライエッチングなど)によるプラズマに起因した電荷が絶縁膜に蓄積される。例えば、エッチングや金属酸化膜の除去を目的としたプラズマ処理においても、配線形成時にArやN2、フッ素などを用いたプラズマ処理は、プラズマによって電荷が溜まり易い絶縁膜にも照射される。この結果、チャージアップ(帯電)による絶縁膜ダメージ(誘電率上昇、絶縁破壊など)や半導体回路の破壊が発生することが課題となっている。
このような問題に対し、例えば、特開2008-210952には、シリコン基板に接続電極を形成し、この接続電極と電気的に接続されている配線または上層のビアや配線を介して半導体デバイス内にチャージした電子を分散させる技術が提案されている。また、チャージした電子をシリコン基板を介して外部に放出させる技術も提案されている。しかし、このような構造は、Fan-out Wafer Level Packageや2.5D-IC、3D-IC、部品内蔵基板などのチャージが非常に蓄積しやすい構造に対しては不十分である。また、特開2008-210952で示すようなシリコン基板を介した放出構造とすると半導体回路が破壊することが懸念される。
これに対して、本実施形態によれば、上述のように、集積デバイス成形技術の製造工程において、疑似ウエハ1には仮接着層2を介して支持基板3が接合される。仮接着層2は、上述のように、炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む。仮接着層2は、配線形成工程における高温(250℃前後)に耐えうる。また、仮接着層2は、バインダーとして用いることで0℃以下の低温で金属粒子との熱膨張係数差で脆弱破壊(クラック)が発生する。即ち、疑似ウエハ1の回路にダメージを与えることなく、剥離機能を実現できる。
また、本実施形態によれば、上述のように、仮接着層2は、金属粒子を含むことで、再配線形成工程で適用されているプラズマ処理においても電荷の蓄積を抑制できる。即ち、仮接着層2は、プラズマ処理等に起因して疑似ウエハ1に溜まり得る電荷を疑似ウエハ1から受け取ることで、疑似ウエハ1における電荷の蓄積を抑制できる。これにより、チャージアップによる絶縁膜ダメージや半導体回路の破壊を抑制できる。尚、支持基板3が電導性を有する場合は、疑似ウエハ1に溜まり得る電荷を、仮接着層2及び支持基板3を介して外部(例えば静電チャック)に放出できる。
次に、図3乃至図14を参照して、本実施形態による導電性仮接着材料を用いた回路基板の製造方法について説明する。図3乃至図14では、製造途中に係る回路基板が、断面視で示される。
まず、図3に示すように、ステンレス鋼(SUS)製の支持基板300を用意し、熱可塑性仮接着剤310を形成した後、この仮接着剤を介して支持基板300上に半導体回路(電子部品)320の回路面を支持基板側に向けて貼付けた。同様に、導電性ビアとなる径100μmの銅製のピン330を熱可塑性仮接着剤に貼付けた。
次に、図4Aに示すように、シリカフィラーを含む液状のエポキシ樹脂系の電子部品封止材410を滴下し、図4Bに示すように、鋳型400で10kPaにて加圧することにより、部品内蔵の樹脂基板の形状に成型した。これにより、構造体500を得た。
続けて、図5に示すように、構造体500を80℃〜170℃の温度で加熱して熱可塑性接着剤を反応させ、支持基板300から剥がし取った部品内蔵の樹脂基板を180℃〜250℃のオーブン中で1時間焼成して、電子部品内蔵基板510を形成した。尚、図5には、矢印R1にて、支持基板300から部品内蔵の樹脂基板が剥がされる態様が模式的に示される。
続いて、図6に示すように、ガラス支持基板600上に導電性仮接着剤610を付与した後、導電性仮接着剤610を介して電子部品内蔵基板510を半導体回路(電子部品)の露出面を上にしてガラス支持基板600に貼付けた。このとき、導電性仮接着剤610は、図2に示した仮接着層2に対応し、ガラス支持基板600は、図2に示した支持基板3に対応し、電子部品内蔵基板510は、図2に示した疑似ウエハ1の一部に対応する。
次に、図7に示すように、電子部品内蔵基板510の電子部品露出面への微細配線形成のため、第1の絶縁層700として感光性ポリイミド樹脂材をスピンコートで塗布し、150℃のホットプレートで2分の仮硬化を行った。その後、電子部品表面に配置された電極に重なるよう配置されたビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像して、電子部品320の電極および導電性ビア330と連通する開口部701、702を形成した。その後、窒素雰囲気のオーブンを用いて180℃〜250℃1時間で本硬化させた。このとき、電子部品の電極サイズはφ100μmであり、第1の絶縁層700の膜厚は約10μm、形成した開口部701、702の径は、電子部品電極及び導電性ビア部ともにφ70μmであった。
続いて、図8Aにて矢印R2で模式的に示すように、第1の絶縁層700の開口部701、702によって露出した電子部品の電極表面の金属酸化膜を除去するため、Arガスを用いたプラズマ表面処理を施した。このとき、導電性仮接着剤610の電荷除去機能が働いた。即ち、図8AのQ部の拡大図である図8Bに矢印R3で模式的に示すように、絶縁膜表面に蓄積された電荷は導電性ビアを介して導電性仮接着剤610へ放出され、チャージアップが抑制された。尚、図8Bには、絶縁膜表面に蓄積された電荷が符号800で示される。
次いで、図9に示すように、密着層900として厚さ0.1μmのTiおよびシード層901として厚さ0.5μmのCuをスパッタ法により順次形成した。その後、ノボラック型の液状のレジスト902をスピンコート法により塗布した。そして、φ70μmの電子部品電極に連通するビア溝のみと重なるよう配置されたφ100μmのランドパターンおよび5μm幅の配線パターンを有するガラスマスクを用いてコンタクトアライナーで該レジストを露光し、現像した。これにより、所定の位置にφ100μmのランドパターン部904と5μmの配線パターン部906を形成した。
続いて、図10に示すように、電気Cuめっきによりランドパターン部904および配線パターン部906へめっきした。このとき、電気Cuめっきは高さが5μm程度になるようにめっきした。これにより、メッキ部1010を形成した。
次に、レジスト902をN−メチル−2−ピロリジノンを用いて剥離した。その後、レジスト902の被覆によってめっきされなかった部分のシード層901を過硫酸アンモニウム溶液にて、密着層900をフッ素プラズマにて順次エッチングした。このようにして、図11に示すように、ランド1110および配線1120を形成した。
その後、第2の絶縁層1200として感光性ポリイミド樹脂材をスピンコートで塗布し、150℃のホットプレートで2分の仮硬化を行った。その後、φ100μmのランドパターンに重なるよう配置されたφ70μmのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像して、φ100μmと連通するφ70μmのビア溝1210を形成した。その後、窒素雰囲気のオーブンを用いて180℃〜250℃1時間で本硬化させた。このとき第2絶縁層の膜厚は約10μmであった
さらに同様にして、密着層として厚さ0.1μmのTiおよびシード層として厚さ0.5μmのCuをスパッタ法により順次形成した。その後、ノボラック型の液状レジストをスピンコート法により塗布し、φ70μmのビア溝と重なるよう配置されたφ100μmのランドパターンおよび5μm幅の配線パターンを有するガラスマスクを用いてコンタクトアライナーで該レジストを露光し、現像した。これにより、所定の位置にφ100μmのランドパターンと5μmの配線パターンを形成した。なお、半導体回路と電気的に独立した導電性ビア部分にはCuめっきを行わないため、当該ガラスマスクの配線パターンにおいてはレジストにてマスクするようなデザインとした。続いて電気Cuめっきによりランドパターン部および配線部へめっきした。このとき、電気Cuめっきは高さが5μm程度になるようにめっきした。次に、該レジストをN−メチル−2−ピロリジノンを用いて剥離した後、レジストの被覆によってめっきされなかった部分のシード層Cuを過硫酸アンモニウム溶液にて、Tiをフッ素プラズマにて順次エッチングした。このようにして、図12に示すように、ランド1211および配線1212を形成した。
さらに同様にして、密着層として厚さ0.1μmのTiおよびシード層として厚さ0.5μmのCuをスパッタ法により順次形成した。その後、ノボラック型の液状レジストをスピンコート法により塗布し、φ70μmのビア溝と重なるよう配置されたφ100μmのランドパターンおよび5μm幅の配線パターンを有するガラスマスクを用いてコンタクトアライナーで該レジストを露光し、現像した。これにより、所定の位置にφ100μmのランドパターンと5μmの配線パターンを形成した。なお、半導体回路と電気的に独立した導電性ビア部分にはCuめっきを行わないため、当該ガラスマスクの配線パターンにおいてはレジストにてマスクするようなデザインとした。続いて電気Cuめっきによりランドパターン部および配線部へめっきした。このとき、電気Cuめっきは高さが5μm程度になるようにめっきした。次に、該レジストをN−メチル−2−ピロリジノンを用いて剥離した後、レジストの被覆によってめっきされなかった部分のシード層Cuを過硫酸アンモニウム溶液にて、Tiをフッ素プラズマにて順次エッチングした。このようにして、図12に示すように、ランド1211および配線1212を形成した。
その後、第3の絶縁層1300として感光性ポリイミド樹脂材をスピンコートで塗布し、150℃のホットプレートで2分の仮硬化を行った。その後、φ100μmのランドパターンに重なるよう配置されたφ70μmのビアパターンを有するガラスマスクを用いてコンタクトアライナーで露光し、現像して、φ100μmと連通するφ70μmのビア溝1310を形成した。その後、窒素雰囲気のオーブンを用いて180℃〜250℃、1時間で本硬化させた。このとき第3の絶縁層1300の膜厚は約10μmであった。
続いて、密着層として厚さ0.1μmのTiおよびシード層として厚さ0.5μmのCuをスパッタ法により順次形成した。その後、ノボラック型の液状レジストをスピンコート法により塗布し、微細配線部の最上層に形成されたφ70μmのビア溝と重なるよう配置されたφ700μmのバンプパターンを有するガラスマスクを用いてコンタクトアライナーで該レジストを露光し、現像した。これにより、所定の位置にφ700μmのバンプパターンを形成した。続いて電気Cuめっき、電気Niめっきおよび電気SnAgめっきを順次バンプパターン部へめっきした。このとき、電気Cuめっきは高さ30μm程度、電気Niめっきは高さ10μm程度、電気SnAgめっきは高さ30μm程度になるようにめっきした。次に、図13に示すように、該レジストをN−メチル−2−ピロリジノンを用いて剥離した後、レジストの被覆によってめっきされなかった部分のシード層Cuを過硫酸アンモニウム溶液にて、Tiをフッ化プラズマにて順次エッチングした。このようにして、バンプ1340を形成した。
以上の配線形成工程は、本発明にかかる微細配線層の形成の一様態であり、必要に応じて他の形成方法であっても適宜選択できる。また、配線部の層を3層以上積層する際には、上記工程を繰り返すことによって形成可能である。
図14に示すように、上記の配線形成工程後、形成した微細配線層を、-18℃に設定された冷凍庫に5〜10分程度放置し、導電性仮接着剤610をガラス支持基板600から剥離した。以下、この工程を、「低温剥離工程」と称する。尚、ここでは、-18℃を用いたが、導電性仮接着剤が0℃以下の雰囲気で冷却されていれば、他の温度であってもよい。尚、図14には、点線L1により導電性仮接着剤610の脆性破壊の剥離が模式的に示されている。これにより、ガラス支持基板600から切り離された回路基板1400が得られる。
次に、図3乃至図14を参照して上述した製造方法で得られた結果、表1を参照して説明する。表1は、銀含有量の相違に応じた各特性を示す。
表1では、一例として、導電性仮接着剤に含まれる金属粒子は銀とし、含有率を変化させて、各特性を評価した。銀の含有率は、0体積%、10体積%、25体積%、45体積%、50体積%、60体積%、70体積%、85体積%、90体積%、及び95体積%とし、計10通りとした。評価対象の特性は、“剥離性”、“反り起因の位置ずれ”、及び“プラズマ処理起因によるダメージの有無”とした。
“剥離性”とは、上述の低温剥離工程での剥離の有無(上述の導電性仮接着剤の脆性破壊による剥離の有無)を表し、“×”が剥離無しを表し、“○”が剥離有りを表す。表1によれば、銀の含有率が50体積%よりも小さいと、低温剥離工程での剥離が生じていない結果が得られている。
“反り起因の位置ずれ”とは、上述のチップとモールド樹脂の熱膨張係数のミスマッチに起因したデバイス封止基板(疑似ウエハ)の反りによる、積層時の位置ずれの有無を表す。“反り起因の位置ずれ”については、“なし”が位置ずれ無しを表す。表1によれば、銀の含有率が95体積%であるとき以外は、反り起因の位置ずれは生じていない結果が得られている。尚、銀の含有率が95体積%であるときは、導電性仮接着剤610が“仮接着剤”として機能できず、ガラス支持基板600と電子部品内蔵基板510との一体化が不能であった。
“プラズマ処理起因によるダメージの有無”とは、プラズマに起因したチャージアップによる絶縁膜ダメージや半導体回路の破壊の有無を表す。“プラズマ処理起因によるダメージの有無”については、“なし”が破壊無しを表し、“半導体回路破壊”は、半導体回路の破壊が生じたことを表す。表1によれば、銀の含有率が50体積%よりも小さいと、プラズマに起因した絶縁膜ダメージや半導体回路の破壊が生じていない結果が得られている。
以上から、銀の含有率は、好ましくは、45体積%よりも大きくかつ95体積%よりも小さく、更に好ましくは、50体積%以上かつ90体積%以下であることが分かる。
以上、各実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。また、前述した実施形態の構成要素を全部又は複数を組み合わせることも可能である。
なお、以上の実施形態に関し、さらに以下の付記を開示する。
[付記1]
炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料。
[付記2]
前記シリコン系ポリマーは、カルボシラン、カルボシラスチレン、及びシルフェニレン結合から選ばれた単一または複数の結合と、Si-O結合とを含む、付記1に記載の接着材料。
[付記3]
前記金属粒子は、銅、銀、アルミ、ニッケルから選ばれた金属または該金属を含む合金である、付記1又は2に記載の接着材料。
[付記4]
前記金属粒子の含有量は、50体積%以上かつ90体積%以下の範囲内である、付記1〜3のうちのいずれか1項に記載の接着材料。
[付記5]
回路基板の製造用である、付記1〜4のうちのいずれか1項に記載の接着材料。
[付記6]
電子部品が内蔵された樹脂基板と支持基板との間の接着用である、付記5に記載の接着材料。
[付記7]
炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料を用いて、電子部品内蔵基板と支持基板とを接着する工程と、
前記電子部品内蔵基板に係る配線を形成する配線形成工程と、
前記接着材料を0℃以下の雰囲気に晒して脆性破壊させることで、前記電子部品内蔵基板と前記支持基板を分離する工程とを含む、回路基板の製造方法。
[付記8]
前記配線形成工程は、プラズマ処理を含む、付記7に記載の回路基板の製造方法。
[付記9]
前記電子部品内蔵基板は、電子部品が内蔵された樹脂基板である、付記7又は8に記載の回路基板の製造方法。
[付記1]
炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料。
[付記2]
前記シリコン系ポリマーは、カルボシラン、カルボシラスチレン、及びシルフェニレン結合から選ばれた単一または複数の結合と、Si-O結合とを含む、付記1に記載の接着材料。
[付記3]
前記金属粒子は、銅、銀、アルミ、ニッケルから選ばれた金属または該金属を含む合金である、付記1又は2に記載の接着材料。
[付記4]
前記金属粒子の含有量は、50体積%以上かつ90体積%以下の範囲内である、付記1〜3のうちのいずれか1項に記載の接着材料。
[付記5]
回路基板の製造用である、付記1〜4のうちのいずれか1項に記載の接着材料。
[付記6]
電子部品が内蔵された樹脂基板と支持基板との間の接着用である、付記5に記載の接着材料。
[付記7]
炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料を用いて、電子部品内蔵基板と支持基板とを接着する工程と、
前記電子部品内蔵基板に係る配線を形成する配線形成工程と、
前記接着材料を0℃以下の雰囲気に晒して脆性破壊させることで、前記電子部品内蔵基板と前記支持基板を分離する工程とを含む、回路基板の製造方法。
[付記8]
前記配線形成工程は、プラズマ処理を含む、付記7に記載の回路基板の製造方法。
[付記9]
前記電子部品内蔵基板は、電子部品が内蔵された樹脂基板である、付記7又は8に記載の回路基板の製造方法。
1 疑似ウエハ
2 仮接着層
3 支持基板
2 仮接着層
3 支持基板
Claims (5)
- 炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料。
- 前記シリコン系ポリマーは、カルボシラン、カルボシラスチレン、及びシルフェニレン結合から選ばれた単一または複数の結合と、Si-O結合とを含む、請求項1に記載の接着材料。
- 前記金属粒子は、銅、銀、アルミ、ニッケルから選ばれた金属または該金属を含む合金である、請求項1又は2に記載の接着材料。
- 前記金属粒子の含有量は、50体積%以上かつ90体積%以下の範囲内である、請求項1〜3のうちのいずれか1項に記載の接着材料。
- 炭化ケイ素及び酸化ケイ素を骨格に有するシリコン系ポリマーと金属粒子とを含む接着材料を用いて、電子部品内蔵基板と支持基板とを接着する工程と、
前記電子部品内蔵基板に係る配線を形成する配線形成工程と、
前記接着材料を0℃以下の雰囲気に晒して脆性破壊させることで、前記電子部品内蔵基板と前記支持基板を分離する工程とを含む、回路基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017135648A JP2019019153A (ja) | 2017-07-11 | 2017-07-11 | 接着材料及び回路基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017135648A JP2019019153A (ja) | 2017-07-11 | 2017-07-11 | 接着材料及び回路基板の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019019153A true JP2019019153A (ja) | 2019-02-07 |
Family
ID=65355055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017135648A Pending JP2019019153A (ja) | 2017-07-11 | 2017-07-11 | 接着材料及び回路基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2019019153A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023234341A1 (ja) * | 2022-05-31 | 2023-12-07 | 住友ベークライト株式会社 | 易解体性ローター固定用樹脂組成物およびローターの解体方法 |
WO2024048369A1 (ja) * | 2022-08-31 | 2024-03-07 | 住友ベークライト株式会社 | ステータ用封止樹脂組成物およびステータの解体方法 |
-
2017
- 2017-07-11 JP JP2017135648A patent/JP2019019153A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023234341A1 (ja) * | 2022-05-31 | 2023-12-07 | 住友ベークライト株式会社 | 易解体性ローター固定用樹脂組成物およびローターの解体方法 |
WO2024048369A1 (ja) * | 2022-08-31 | 2024-03-07 | 住友ベークライト株式会社 | ステータ用封止樹脂組成物およびステータの解体方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI360204B (en) | Semiconductor device | |
TWI715734B (zh) | 半導體裝置之製造方法、覆晶型半導體裝置之製造方法、半導體裝置及覆晶型半導體裝置 | |
JP2018533848A (ja) | キャリア超薄型基板 | |
TW201018583A (en) | Recoverable electronic component | |
CN103515256A (zh) | 用于制造芯片封装的方法、芯片封装和晶圆级封装 | |
JP6201610B2 (ja) | 電子装置の製造方法及び回路基板 | |
JP5547566B2 (ja) | 貫通配線基板の製造方法 | |
JP2019019153A (ja) | 接着材料及び回路基板の製造方法 | |
JP6116476B2 (ja) | チップスタックを製造するための方法及びその方法を実施するためのキャリア | |
JP2011100793A (ja) | 半導体パッケージの製造方法 | |
JP4352294B2 (ja) | 半導体装置の製造方法 | |
JP6468017B2 (ja) | 半導体装置の製造方法 | |
JP6417142B2 (ja) | 半導体装置及びその製造方法 | |
JP5982760B2 (ja) | 電子デバイス及びその製造方法 | |
JP6388427B2 (ja) | 表面実装用電子モジュールのウェハスケール製造の方法 | |
KR20160001827A (ko) | 인쇄회로기판 제조방법 | |
JP2006245518A (ja) | 配線基板の製造方法、半導体チップ搭載基板の製造方法及び半導体パッケージの製造方法 | |
JP2016167487A (ja) | 配線基板の製造方法 | |
JP5605275B2 (ja) | 半導体装置の製造方法 | |
JP2016139754A (ja) | 半導体装置の製造方法 | |
JP2016025217A (ja) | プリント配線板及びその製造方法並びに熱硬化性樹脂組成物及び樹脂フィルム | |
JP5884319B2 (ja) | 半導体装置の製造方法 | |
JP7335036B2 (ja) | 半導体パッケージの製造方法 | |
WO2022160907A1 (zh) | 加成法制作封装电路的工艺和封装电路 | |
JP6511830B2 (ja) | 半導体装置の製造方法 |