JP2018528455A - 画素回路、その駆動方法、及び表示パネル - Google Patents
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Abstract
Description
IOLED=1/2*β(VGS-VTH)2 ・・・式1
ただし、IOLEDは有機発光素子を流れる電流であり、VGSは駆動トランジスタMDのゲートとソースとの間に印加される電圧であり、VGSはCST両端の電圧によって決定され、VTHは駆動トランジスタMDの閾値電圧であり、βは駆動トランジスタMDのゲイン係数であり、素子の寸法及び半導体のキャリアの移動度によって決定される。式1によると、有機発光素子を流れる電流は、駆動トランジスタMDの閾値電圧に影響される。生産プロセスで有機発光表示パネルにおける各トランジスタの閾値電圧及び電子の移動度は、いずれも同じでないことから、同じVGSが印加されても、回路に生成された電流IOLEDは、依然としてばらつきがあるので、輝度が不均一である。
以下の図面は、具体的な実施形態を合わせて本発明の各実施形態を詳しく説明するためのものである。図面に示す各構成要素は、実際の大きさ及び比例関係を表すものでなく、明確に説明するために示された概略図に過ぎなく、本発明を限定するものと理解してはいけない。
駆動トランジスタMDと、
制御電極が当該第1の走査線に接続され、且つ二つの被制御電極がそれぞれ当該データ線及び当該駆動トランジスタMDの制御電極に接続される第1のトランジスタMと、
制御電極が当該制御線に接続され、且つ二つの被制御電極がそれぞれ当該第1の電源線及び当該駆動トランジスタMDの一つの被制御電極に接続される第2のトランジスタM2と、
制御電極が当該第2の走査線に接続され、且つ二つの被制御電極がそれぞれ当該第2の電源線及び当該駆動トランジスタMDのもう一つの被制御電極に接続される第3のトランジスタM3と、
両端がそれぞれ当該駆動トランジスタMDの制御電極及び前記もう一つの被制御電極に接続される駆動コンデンサCSTと、
当該第3の電源線と当該駆動トランジスタMDの前記もう一つの被制御電極との間に並列接続される発光ダイオードDOLED及び自体の一つの誘導コンデンサCOLEDを含む発光素子と、を更に含む。
(VDATA-VREF)*[1/COLED1/(1/CST1+1/COLED1)]=(VDATA-VREF)*CST1/(COLED1+CST1)。
ただし、CST1及びCOLED1は、駆動コンデンサCST及び誘導コンデンサCOLEDの容量値である。この場合、ノードNOの電圧は、(VREF-VTH)+ΔVであり、駆動コンデンサCSTの両端の電圧VSTは、
VDATA-[(VREF-VTH)+ΔV]
=VDATA-[(VREF-VTH)+(VDATA-VREF)*CST1/(COLED1+CST1)]
=VTH+(VDATA-VREF)*COLED1/(COLED1+CST1)。
IOLED=1/2*β(VTH+(VDATA-VREF)*COLED1/(COLED1+CST1)-VTH)2
=1/2*β((VDATA-VREF)*COLED1/(COLED1+CST1))2。
上の式から分かるように、第4の段階において、発光素子を流れる電流は、データ信号VDATA前後の二つの電圧VREF及びVDATA、駆動コンデンサCSTの容量値CST1、及び誘導コンデンサCOLEDの容量値COLED1にしか関連しないため、発光素子を流れる電流に対する閾値電圧の変動の影響が減らされる。図8に示すように、本発明の4T1C構成は、従来の2T1C構成と比べ、閾値電圧VTHの変動が同じである場合に、電流の変動が明らかに低下し、表示パネル8の輝度の均一性が良く改善された。
(VDATA-VREF)*[1/COLED1’/(1/CST1+1/COLED1’)]。
ただし、COLED1’は、誘導コンデンサCOLEDとコンデンサCDとの並列容量値である。その計算原理は、上記内容に類似し、その作動原理も上記内容に類似しているため、ここでは、説明を省略する。
Claims (20)
- 駆動トランジスタと、
制御電極が一つの第1の走査線に接続され、且つ二つの被制御電極がそれぞれ一つのデータ線及び前記駆動トランジスタの制御電極に接続される第1のトランジスタと、
制御電極が一つの制御線に接続され、且つ二つの被制御電極がそれぞれ一つの第1の電源線及び前記駆動トランジスタの一つの被制御電極に接続される第2のトランジスタと、
制御電極が一つの第2の走査線に接続され、且つ二つの被制御電極がそれぞれ一つの第2の電源線及び前記駆動トランジスタのもう一つの被制御電極に接続される第3のトランジスタと、
両端がそれぞれ前記駆動トランジスタの制御電極及び前記もう一つの被制御電極に接続される駆動コンデンサと、
一つの第3の電源線と前記駆動トランジスタの前記もう一つの被制御電極との間に並列接続される発光ダイオード及び自体の一つの誘導コンデンサを含む発光素子と、
を含む画素回路。 - 前記駆動トランジスタと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタとは、いずれも薄膜電界効果トランジスタである、
ことを特徴とする請求項1に記載の画素回路。 - 前記第1の電源線によって供給された第1の電圧が、前記第2の電源線によって供給された第2の電圧より大きい、
ことを特徴とする請求項1に記載の画素回路。 - 前記第1の電圧と第2の電圧との差が前記駆動トランジスタの閾値電圧より大きく、前記第2の電圧と前記第3の電源線によって供給された第3の電圧との差が、前記発光ダイオードの閾値電圧より小さい、
ことを特徴とする請求項3に記載の画素回路。 - 前記第3の電圧が接地電圧である、
ことを特徴とする請求項4に記載の画素回路。 - 一つのゲートを有する駆動トランジスタと、
一つのデータ線と前記駆動トランジスタのゲートとの間に接続され、且つ一つの第1の走査線に接続される一つのゲートを有する第1のトランジスタと、
一つの第1の電源線と前記駆動トランジスタとの間に接続され、且つ一つの制御線に接続される一つのゲートを有する第2のトランジスタと、
一つの第2の電源線と前記駆動トランジスタとの間に接続され、且つ一つの第2の走査線に接続される一つのゲートを有する第3のトランジスタと、
一つの第3の電源線と前記駆動トランジスタとの間に接続される発光素子と、
前記駆動トランジスタのゲートと前記発光素子との間に接続される駆動コンデンサと、
前記発光素子に並列接続される付加コンデンサと、
を含む画素回路。 - 前記駆動トランジスタのドレイン及びソースが、それぞれ前記第2のトランジスタ及び前記発光素子に接続される、
ことを特徴とする請求項6に記載の画素回路。 - 前記第1のトランジスタのドレイン及びソースが、それぞれ前記データ線及び前記駆動トランジスタのゲートに接続される、
ことを特徴とする請求項6に記載の画素回路。 - 前記第2のトランジスタのドレイン及びソースが、それぞれ前記第1の電源線及び前記駆動トランジスタに接続される、
ことを特徴とする請求項6に記載の画素回路。 - 前記第3のトランジスタのドレイン及びソースが、それぞれ前記駆動トランジスタ及び前記第2の電源線に接続される、
ことを特徴とする請求項6に記載の画素回路。 - 前記発光素子は、発光ダイオードを含み、前記発光ダイオードの陽極が前記駆動トランジスタに接続され、且つ前記発光ダイオードの陰極が前記第3の電源線に接続される、
ことを特徴とする請求項6に記載の画素回路。 - 前記第3の電源線によって供給された電圧が、接地電圧である、
ことを特徴とする請求項11に記載の画素回路。 - 前記第1の電源線によって供給された第1の電圧が、前記第2の電源線によって供給された第2の電圧より大きい、
ことを特徴とする請求項11に記載の画素回路。 - 前記第1の電圧と第2の電圧との差が、前記駆動トランジスタの閾値電圧より大きく、前記第2の電圧と、前記第3の電源線によって供給された第3の電圧との差が、前記発光ダイオードの閾値電圧より小さい、
ことを特徴とする請求項13に記載の画素回路。 - アレイされて配列される複数の請求項1または6に記載の画素回路と、
それぞれ前記第1の走査線及び第2の走査線に走査信号を供給する走査駆動ユニットと、
前記制御線に発射制御信号を供給する発射制御駆動ユニットと、
前記データ線にデータ信号を供給するデータ駆動ユニットと、
前記第1の電源線に第1の電圧を供給する第1の電源と、
前記第2の電源線に第2の電圧を供給する第2の電源と、
前記第3の電源線に第3の電圧を供給する第3の電源と、
を含む表示パネル。 - 請求項1または6に記載の画素回路に応用される画素回路の駆動方法であって、前記駆動トランジスタは、一つの閾値電圧を有し、前記駆動方法は、
前記第1のトランジスタ、第2のトランジスタ、及び第3のトランジスタを導通させ、前記駆動コンデンサによって貯蔵された電荷が、それぞれ前記第1のトランジスタ及び第3のトランジスタを介して前記データ線及び第2の電源線に放出されるステップと、
前記第1のトランジスタ及び第2のトランジスタを導通させ、第3のトランジスタを遮断させ、前記データ線が、前記第1のトランジスタを介して前記駆動トランジスタに一つの参照電圧を出力し、前記駆動トランジスタの制御電極と一つの被制御電極との両端電圧が前記閾値電圧になるまで、前記第1の電源線によって供給された第1の電圧が、前記第2のトランジスタ及び駆動トランジスタを介して前記駆動コンデンサを充電するステップと、
前記第1のトランジスタを導通させ、第2のトランジスタ及び第3のトランジスタを遮断させ、前記データ線が、前記参照電圧より高い一つのデータ電圧を出力し、前記駆動コンデンサの両端電圧が、前記閾値電圧ともう一つの電圧値との合計値まで充電され、前記もう一つの電圧値が、前記データ電圧と参照電圧との差に関連するステップと、
前記第1のトランジスタ及び第3のトランジスタを遮断させ、第2のトランジスタを導通させ、前記駆動コンデンサにより、前記駆動トランジスタが導通するように駆動し、前記第1の電圧により、前記発光素子が発光するように駆動するステップと、
を含む画素回路の駆動方法。 - 前記駆動コンデンサによって貯蔵された電荷が、それぞれ前記第1のトランジスタ及び第3のトランジスタを介して前記データ線及び第2の電源線に放出されるステップは、
前記データ線に前記参照電圧を供給させ、前記第2の電源線に一つの第2の電圧を供給させ、且つ前記第1の電圧と第2の電圧との差を前記閾値電圧より大きくするステップ、を更に含む、
ことを特徴とする請求項16に記載の駆動方法。 - 前記駆動コンデンサによって貯蔵された電荷が、それぞれ前記第1のトランジスタ及び第3のトランジスタを介して前記データ線及び第2の電源線に放出されるステップは、
前記第2の電圧と前記第3の電源線によって供給された第3の電圧との電圧差を、前記発光素子の閾値電圧より小さくするステップ、を更に含む、
ことを特徴とする請求項17に記載の駆動方法。 - 請求項1または6に記載の画素回路に応用される画素回路の駆動方法であって、前記駆動トランジスタは一つの閾値電圧を有し、前記駆動方法は、
前記第1のトランジスタ、第2のトランジスタ、及び第3のトランジスタを導通させることにより、駆動トランジスタを導通させ、且つ前記駆動コンデンサ及び前記発光素子のそれぞれの両端の電圧がリセットされるステップと、
前記第1のトランジスタ及び第2のトランジスタを導通させ、第3のトランジスタを遮断させ、前記データ線に一つの参照電圧を出力させることにより、前記駆動コンデンサと駆動トランジスタと発光素子とが相互に接続される第1のノードの電圧が、前記参照電圧と前記閾値電圧との差になるステップと、
前記第1のトランジスタ及び第2のトランジスタを導通させ、第3のトランジスタを遮断させ、前記データ線に前記参照電圧より高い一つのデータ電圧を出力させることにより、前記駆動コンデンサの両端電圧が、前記閾値電圧ともう一つの電圧値との合計値になり、前記もう一つの電圧値が、前記データ電圧と前記参照電圧との差に関連するステップと、
前記第1のトランジスタ及び第3のトランジスタを遮断させ、第2のトランジスタを導通させることにより、前記駆動コンデンサにより前記駆動トランジスタが導通するように駆動し、第1の電源線によって供給された第1の電圧により前記発光素子が発光するように駆動するステップと、
を含む画素回路の駆動方法。 - 前記データ線に前記参照電圧を供給させ、前記第2の電源線に一つの第2の電圧を供給させ、且つ前記第1の電圧と第2の電圧との差が前記閾値電圧より大きく、前記第2の電圧と前記第3の電源線によって供給された第3の電圧との電圧差が、前記発光素子の閾値電圧より小さい、
ことを特徴とする請求項19に記載の駆動方法。
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