JP2018512683A - プロセッサベースシステムにおけるメモリ領域への母線の選択的結合 - Google Patents

Abstract

論理領域の中に意図的なデカップリング静電容量を与える必要を低減または回避するなどのための、プロセッサベースシステムにおけるメモリ領域への母線の選択的な結合が開示される。論理母線上の電圧ドループを軽減するように論理領域の中に追加の意図的なデカップリング静電容量を与えることを回避または低減するために、母線選択回路が設けられる。母線選択回路は、論理母線がメモリアレイの最小動作電圧を満たすことができるとき、メモリ領域を論理母線に結合させるように構成される。メモリアレイの追加の固有デカップリング静電容量が、論理母線に結合される。ただし、論理領域がより高い動作機能性を必要としないとき、論理母線の動作電圧がメモリアレイの最小動作電圧未満にスケールダウンされる場合、母線選択回路は、メモリ領域を別個のメモリ母線に結合させるように構成される。

Description

優先権出願
本出願は、参照によりその全体が本明細書に組み込まれる、2015年4月15日に出願された「SELECTIVE COUPLING OF POWER RAIL(S) TO MEMORY DOMAIN(S) IN A MICROPROCESSOR-BASED SYSTEM TO REDUCE INTENTIONAL DECOUPLING CAPACITANCE IN LOGIC DOMAIN(S)」と題する米国仮特許出願第62/147,862号の優先権を主張する。

本出願はまた、参照によりその全体が本明細書に組み込まれる、2016年3月31日に出願された「SELECTIVE COUPLING OF POWER RAILS TO A MEMORY DOMAIN(S) IN A PROCESSOR-BASED SYSTEM」と題する米国特許出願第15/087,377号の優先権を主張する。

本開示の技術は、一般に、複数の電圧領域を採用するプロセッサベースシステムに関する。

回路は、ますます電力節約を念頭に置いて設計されている。このことは、バッテリー電源式であるポータブル電子デバイスにとって特にそうである。一般の例は、特にモバイルフォンおよびラップトップコンピュータを含む。電力消費の増大は、望ましくなく、より速いバッテリー消耗およびより短いバッテリー寿命をもたらす。有効電力式P=CV²fによれば、電力を節約する1つの方法は、回路の動作周波数を下げることである。しかしながら、動作周波数を低減することは、回路性能(すなわち、速度)をより低くする結果となる。概して、有効電力は動作電圧の所与の低減に対して2次的に低減するので、電力を節約する別の方法は動作電圧を下げることである。しかしながら、回路において動作電圧を下げることは速度性能を下げ、そのことも望ましくないことがある。さらに、回路のいくつかのセルまたは構成要素は、それよりも下ではデータを読み取りかつ書き込み、ならびにデータを保持するように動作しない最小動作電圧を有することがある。

性能と電力消費との間のトレードオフに対処するために、回路において複数の動作電圧領域(「電圧領域」)がますます設けられるようになっている。回路の様々な構成要素に異なる動作電圧を与えるために、複数の電圧領域を通過する回路経路が設けられる。複数の電圧領域を設けることにより、電力を節約するために、より低い電圧領域が最小電圧レベルを必要としない構成要素に電力を供給することが可能になる。メモリ動作機能性のための最小動作電圧を有するか、または性能を犠牲にできないクリティカルパスをもたらす構成要素は、より高い電圧領域によって電力供給されてよい。複数の電圧領域を設けることはまた、高い方の電圧領域の中の構成要素の動作に影響を及ぼすことなく、低い方の電圧領域がスケールダウンされて電力節約モード中の電力を節約すること、またはスケールアップされて性能の向上(すなわち、ハイパー性能)をもたらすことを可能にする。

この点について、図1は、例示的なプロセッサベースシステム100のブロック図である。論理母線102Lおよびメモリ母線102Mが、プロセッサベースシステム100の中に設けられる。論理母線102Lは、プロセッサベースシステム100における論理領域108の中の論理ブロック106(1)〜106(M)に論理電源から論理電力104を供給するために設けられ、ただし、「M」は所望の論理ブロック106の任意の数を表す。メモリ母線102Mは、メモリ領域114の中のメモリアレイ112(1)〜112(N)にメモリ電源からメモリ電力110を供給するために設けられ、ただし、「N」は所望のメモリアレイ112の任意の数を表す。それぞれの論理ブロック106(1)〜106(M)を論理母線102Lに結合させることを制御するために、電力スイッチ116(1)〜116(M)が設けられ得る。それぞれのメモリアレイ112(1)〜112(N)をメモリ母線102Mに結合させることを制御するために、電力スイッチ118(1)〜118(N)も設けられ得る。低電力モード中に論理母線102Lの電圧をスケールダウンし(すなわち、下げ)かつ/または急落させることが望ましくあり得るので、プロセッサベースシステム100の中に2つの別個の電圧領域を提供するために、別個の論理母線102Lおよびメモリ母線102Mが設けられる。メモリアレイ112(1)〜112(N)が論理母線102Lを通じて電力供給されるならば、論理母線102Lは、メモリアレイ112(1)〜112(N)におけるメモリ保持にとって必要な最小動作電圧までしか電圧を下げることができない。メモリアレイ用の最小動作電圧は、ふつうは論理回路用よりも高い。

しかしながら、図1におけるプロセッサベースシステム100の中に別個の論理母線102Lおよびメモリ母線102Mを設けることによって、メモリアレイ112(1)〜112(N)の中に存在する固有デカップリング静電容量が、論理母線102Lに結合されない。したがって、論理ブロック106(1)〜106(M)による過渡的な電流引き込み事象によって引き起こされる電圧ドループが論理母線102L上で発生するのを軽減または回避するために、エリアおよび漏れ電力を犠牲にして追加の意図的なデカップリング静電容量が論理ブロック106(1)〜106(M)に追加されることを必要とし得る。

発明を実施するための形態において開示する態様は、論理領域の中に意図的なデカップリング静電容量を与える必要を低減または回避するなどのための、プロセッサベースシステムにおけるメモリ領域への母線の選択的な結合を含む。この点について、例示的な一態様では、論理電源に結合された別個の論理母線、およびメモリ電源に結合されたメモリ母線が設けられる。このことは、論理領域の中の論理回路がメモリ領域の中のメモリアレイとは別個に電力供給されることを可能にする。論理母線の電圧は、低電力モード中にメモリ領域におけるデータ保持にとって必要な最小動作電圧未満にスケールダウンされ(すなわち、下げられ)かつ/または急落されてよい。電力をメモリ領域に供給するために、母線選択回路が設けられる。ただし、母線選択回路は、論理母線がメモリ領域の最小動作電圧を満たすことができるとき、メモリアレイに電力を供給するためにメモリ領域を論理母線に結合させるように構成される。このようにして、非限定的な例として、メモリアレイの追加の固有デカップリング静電容量が、論理電源の高電力モード中に論理母線に結合される。

しかしながら、論理領域がより高い性能動作を必要としないときなど、論理母線の動作電圧がメモリ領域の最小動作電圧未満である(たとえば、スケールダウンされる)場合、母線選択回路は、メモリ領域の最小動作電圧以上の電力をメモリ領域に供給するために、メモリ母線をメモリ領域に結合させるように構成される。このシナリオでは、一例として、論理領域は、メモリ領域の最小動作電圧未満の電力を供給する論理電源によって、低減性能モードで動作していてよく、それによって、メモリアレイの追加の固有デカップリング静電容量を論理母線に結合させる必要を低減する。

この点について、例示的な一態様では、プロセッサベースシステムのための母線選択回路が提供される。母線選択回路は、論理領域に論理電力を供給するように構成された論理電源から論理電力を受けるように構成された論理母線に結合された論理電力入力部を備える。母線選択回路はまた、メモリ電源からメモリ電力を受けるように構成されたメモリ母線に結合されたメモリ電力入力部を備える。母線選択回路はまた、メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合されたアレイ電力出力部を備える。母線選択回路はまた、制御回路を備える。制御回路は、論理母線における動作電圧がメモリ領域の最小動作電圧以上であることに応答して、論理母線をアレイ母線に結合させるために論理電力入力部をアレイ電力出力部に結合させるように構成される。制御回路はまた、論理母線における動作電圧がメモリ領域の最小動作電圧未満であることに応答して、メモリ母線をアレイ母線に結合させるためにメモリ電力入力部をアレイ電力出力部に結合させるように構成される。

別の例示的な態様では、プロセッサベースシステムのための母線選択回路が提供される。母線選択回路は、論理電源から電力を受けるように構成された論理母線に結合するための手段を備える。母線選択回路はまた、メモリ電源から電力を受けるように構成されたメモリ母線に結合するための手段を備える。母線選択回路はまた、メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合するための手段を備える。母線選択回路はまた、論理母線における動作電圧がメモリ領域の最小動作電圧以上であることに応答して論理母線をアレイ母線に結合させるように構成された、論理母線に結合するための手段をアレイ母線に結合するための手段に結合させるための手段を備える。母線選択回路はまた、論理母線における動作電圧がメモリ領域の最小動作電圧未満であることに応答してメモリ母線をアレイ母線に結合させるように構成された、メモリ母線に結合するための手段をアレイ母線に結合するための手段に結合させるための手段を備える。

別の例示的な態様では、論理母線またはメモリ母線から少なくとも1つのメモリアレイに電力を結合させるために、プロセッサベースシステムにおける少なくとも1つのメモリアレイに結合されたアレイ母線に論理母線およびメモリ母線を選択的に結合させるための方法が提供される。方法は、論理電源から論理母線を介して論理電力を受けることを備える。方法はまた、メモリ電源からメモリ母線を介してメモリ電力を受けることを備える。方法はまた、論理母線における動作電圧がメモリ領域の最小動作電圧以上であることに応答して、受けた論理電力をアレイ母線に供給するために、メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に論理母線を結合させることを備える。方法はまた、論理母線における動作電圧がメモリ領域の最小動作電圧未満であることに応答して、受けたメモリ電力をアレイ母線に供給するために、メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線にメモリ母線を結合させることを備える。

別の例示的な態様では、プロセッサベースシステムのための母線制御システムが提供される。母線制御システムは、母線制御回路を備える。母線制御回路は、論理電源から論理電力を受けるとともに受けた論理電力を論理領域に供給する論理母線における動作電圧がメモリ領域の最小動作電圧未満であることに応答して、メモリ母線イネーブル状態を示すメモリ母線イネーブル信号を生成するように構成される。母線制御回路はまた、論理母線イネーブル信号を生成するように構成され、論理母線イネーブル信号は、論理母線における動作電圧がメモリ領域の最小動作電圧以上であることに応答して論理母線イネーブル状態を示す。母線制御システムはまた、母線選択回路を備える。母線選択回路は、論理母線イネーブル信号が論理母線イネーブル状態を示すことに応答して、少なくとも1つのメモリアレイに論理電力を供給するために、論理電源から論理電力を受ける論理母線をメモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合させるように構成される。母線選択回路はまた、メモリ母線イネーブル信号がメモリ母線イネーブル状態を示すことに応答して、少なくとも1つのメモリアレイにメモリ電力を供給するために、メモリ電源からメモリ電力を受けるメモリ母線をメモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合させるように構成される。

論理領域およびメモリ領域に別個の電圧領域を提供するための複数の母線を含む例示的なプロセッサベースシステムのブロック図である。 論理領域およびメモリ領域に電力を供給するための複数の母線と、論理母線における動作電圧が、それぞれ、メモリ領域の最小動作電圧未満であること、メモリ領域の最小動作電圧以上であることに応答して、メモリ領域に電力を供給するために論理母線またはメモリ母線のいずれかを選択するように構成された母線選択回路とを含む、例示的なプロセッサベースシステムのブロック図である。 論理母線における動作電圧の電圧レベルに基づいて、図2におけるプロセッサベースシステムの中のメモリ領域に電力を供給するための例示的な母線選択を示す表である。 論理母線における動作電圧が、それぞれ、メモリ領域の最小動作電圧未満であること、メモリ領域の最小動作電圧以上であることに応答して、メモリ領域に電力を供給するために論理母線またはメモリ母線のいずれかを選択する、図2におけるプロセッサベースシステムの中の母線選択回路の例示的なプロセスを示すフローチャートである。 メイクアットブレーク(make-at-break)方式において、メモリ領域に結合されるべき論理母線またはメモリ母線のいずれかを選択するために、図2におけるプロセッサベースシステムの中に設けられ得る例示的な母線選択回路の概略図である。 メイクアットブレーク方式において、メモリ領域に結合されたアレイ母線を論理母線からメモリ母線に切り替える、図5における母線選択回路の例示的なシーケンスを示す表である。 メイクアットブレーク方式において、メモリ領域に結合されたアレイ母線をメモリ母線から論理母線に切り替える、図5における母線選択回路の例示的なシーケンスを示す表である。 メイクビフォアブレーク(make-before-break)方式において、メモリ領域に結合されるべき論理母線またはメモリ母線のいずれかを選択するために、図2におけるプロセッサベースシステムの中に設けられ得る別の例示的な母線選択回路の概略図である。 メイクビフォアブレーク方式において、メモリ領域に結合されたアレイ母線を論理母線からメモリ母線に切り替える、図7における母線選択回路の例示的なシーケンスを示す表である。 メイクビフォアブレーク方式において、メモリ領域に結合されたアレイ母線をメモリ母線から論理母線に切り替える、図7における母線選択回路の例示的なシーケンスを示す表である。 メイクアットブレーク方式において、メモリ領域に電力を供給するために論理母線またはメモリ母線のいずれかを選択するためのアレイ電力マルチプレクサの形態で設けられた、図2におけるプロセッサベースシステムの中に設けられ得る別の例示的な母線選択回路の概略図である。 メイクアットブレーク方式において、メモリ領域に結合されたアレイ母線を論理母線からメモリ母線に切り替える、図9における母線選択回路の例示的なシーケンスを示す表である。 メイクアットブレーク方式において、メモリ領域に結合されたアレイ母線をメモリ母線から論理母線に切り替える、図9における母線選択回路の例示的なシーケンスを示す表である。 本明細書で開示する態様のいずれかによる、母線選択回路またはメモリ母線をメモリ領域に選択的に結合させる、図2におけるプロセッサベースシステムを含むことができる例示的なプロセッサベースシステムのブロック図である。

次に図面を参照しながら、本開示のいくつかの例示的な態様が説明される。本明細書では、「例示的」という単語は、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書で説明するいかなる態様も、必ずしも他の態様よりも好ましいか、または有利であると解釈されるべきでない。

図2は、論理母線202Lおよび別個のメモリ母線202Mを含む例示的なプロセッサベースシステム200のブロック図である。プロセッサベースシステム200は、限定はしないが、システムオンチップ(SoC)203を含む集積回路(IC)の中に設けられてよい。論理母線202Lは、論理電源206Lから論理電力204Lを受けるように構成される。メモリ母線202Mは、論理電源206Lとは別個のメモリ電源206Mからメモリ電力204Mを受けるように構成される。論理母線202Lは、論理電源206Lから論理領域210の中の1つまたは複数の論理ブロック208(1)〜208(M)に論理電力204Lを供給するように構成され、「M」は論理ブロック208の任意の数であってよい。論理ブロック208(1)〜208(M)は、プロセッサベースシステム200のための論理動作を行う同期回路および/または非同期回路を含む。論理ブロック208(1)〜208(M)に論理電力204Lを供給するように論理ブロック208(1)〜208(M)への論理母線202Lの結合を制御するために、1つまたは複数の電力スイッチ211(1)〜211(M)が設けられる。メモリ母線202Mは、論理母線202Lおよび論理電源206Lとは別個に、メモリ電源206Mからメモリ領域214の中の1つまたは複数のメモリアレイ212(1)〜212(N)にメモリ電力204Mを供給するように構成される。メモリ電源206Mは、データ保持を含むメモリ動作機能性のためにメモリアレイ212(1)〜212(N)にとって十分な最小動作電圧(たとえば、0.8ボルト(V))をメモリ電力204Mの中に与えるように構成される。メモリアレイ212(1)〜212(N)のための最小動作電圧が、データ保持のためだけに必要な最小電圧(たとえば、0.6V)よりも高い電圧であり得ることに留意されたい。このようにして、別個のメモリ電源206Mに結合されたメモリ母線202Mを通じてメモリアレイ212(1)〜212(N)が別個に電力供給されるので、論理電源206Lは、プロセッサベースシステム200の低電力モード中にメモリ領域214の中のメモリアレイ212(1)〜212(N)の動作にとって必要な最小動作電圧未満にスケールダウンされ(すなわち、下げられ)かつ/または急落されてよい。たとえば、メモリアレイ212(1)〜212(N)のための最小動作電圧が3.0ボルト(V)であり得るのに対して、論理電源206Lの急落は、1.0V、またはさらには0.0Vなどの、3.0V未満の最小電圧であってよい。

論理領域210の中に意図的なデカップリング静電容量を与える必要を回避または低減するために、メモリ領域214の中のメモリアレイ212(1)〜212(N)を、論理領域210に結合されている論理母線202Lに結合させることが望ましくあり得る。このことは、追加のエリアおよび漏れ電力を犠牲にして、電圧ドループが論理母線202L上で発生するのを軽減または回避することができる。この点について、引き続き図2を参照すると、メモリ領域214の中のメモリアレイ212(1)〜212(N)に電力供給することを制御するために、母線選択回路216が母線制御システム217の中に設けられる。母線選択回路216は、論理電力入力部218Lおよびメモリ電力入力部218Mを通じて、論理母線202Lとメモリ母線202Mの両方に結合される。母線選択回路216は、アレイ電力出力部222を通じてメモリ領域214を論理母線202Lまたはメモリ母線202Mのいずれかに結合させるように構成されている制御回路220を含む。たとえば、論理電源206Lが、高論理電力モード中にメモリアレイ212(1)〜212(N)の最小動作電圧以上の電圧において論理母線202L上に論理電力204Lを供給するとき、母線選択回路216の中の制御回路220は、論理電力入力部218Lをアレイ電力出力部222に結合させて、それに応答して論理母線202Lをメモリアレイ212(1)〜212(N)に結合させるように構成される。この例では、論理電力204Lの電圧がメモリ領域214におけるメモリ動作機能性(たとえば、読取り動作および書込み動作)のための最小動作電圧未満にいつ下降するのかを決定するために、母線制御回路224も母線制御システム217の中に設けられ、論理母線202Lに結合される。母線制御回路224は、論理電力204Lの電圧がメモリ領域214の最小動作電圧以上であることを示す母線信号226を、制御回路220に提供するように構成される。このことは、論理母線202L上の論理電力204Lがメモリアレイ212(1)〜212(N)の最小動作電圧以上の電圧にあるとき、制御回路220に、論理電力入力部218Lをアレイ電力出力部222に結合させる。このようにして、メモリアレイ212(1)〜212(N)は、論理母線202L上の論理電力204Lによって電力供給される。この事例では、メモリアレイ212(1)〜212(N)の追加の固有デカップリング静電容量が、論理母線202Lに結合される。メモリアレイ212(1)〜212(N)の固有デカップリング静電容量を論理母線202Lに結合させることは、電圧ドループが論理母線202L上で発生するのを軽減または回避する際の助けとなることができる。このことは、もっと小さい電源電圧マージンを伴って動作するように論理電源206Lが論理母線202Lに論理電力204Lを供給することを可能にするために、追加の意図的なデカップリング静電容量を論理領域210の中に追加する必要を防止することができる。

しかしながら、論理電源206Lによって論理母線202Lに供給される論理電力204Lの動作電圧は、論理領域210がもっと高い性能を必要としないときなどに、メモリ動作機能性にとって必要なメモリアレイ212(1)〜212(N)の最小動作電圧未満に下げられまたはスケールダウンされてよい。この点について、それに応じて、母線選択回路216の制御回路220は、メモリアレイ212(1)〜212(N)にメモリ電力204Mを供給するために、代わりにメモリ領域214の中のメモリアレイ212(1)〜212(N)をメモリ母線202Mに結合させるように構成される。制御回路220は、論理電力204Lの電圧がメモリ領域214の最小動作電圧未満であることを示す母線信号226を受信する。それに応答して、母線選択回路216は、アレイ母線202Aにメモリ母線202Mを結合させるためにアレイ電力出力部222にメモリ電力入力部218Mを結合させる。このようにして、論理電力204Lの動作電圧がメモリアレイ212(1)〜212(N)におけるメモリ動作機能性にとって必要な最小動作電圧未満であるとき、メモリアレイ212(1)〜212(N)は、論理領域210の低性能モード中にメモリ電源206Mによって供給されるメモリ電力204Mによって電力供給される。論理領域210が低減性能モードで動作しているとき、論理電源206Lの電力供給電圧マージンが低減され、それによって、電圧ドループが論理母線202L上で発生するのを軽減または回避するように追加の固有デカップリング静電容量を論理母線202Lに結合させる必要を低減する。

引き続き図2を参照すると、論理電力204Lの電圧がメモリ領域214の最小動作電圧以上であることを示す母線信号226を制御回路220が受信することに応答して、母線選択回路216がまた、メモリ母線202Mをアレイ母線202Aから減結合させるためにメモリ電力入力部218Mをアレイ電力出力部222から減結合させるように構成されることに留意されたい。このようにして、論理電源206Lがメモリ領域214の最小動作電圧以上の論理電力204Lを供給するとき、母線選択回路216は、メモリ領域214がメモリ電源206Mからのメモリ電力204Mによって電力供給されないことをもたらす。同様に、論理電力204Lの電圧がメモリ領域214の最小動作電圧未満であることを示す母線信号226を制御回路220が受信することに応答して、母線選択回路216はまた、論理母線202Lをアレイ母線202Aから減結合させるために論理電力入力部218Lをアレイ電力出力部222から減結合させるように構成される。このようにして、論理電源206Lがメモリ領域214の最小動作電圧未満の論理電力204Lを供給するとき、母線選択回路216は、メモリ領域214が論理電源206Lからの論理電力204Lによって電力供給されないことをもたらす。

要約すれば、高論理性能モードなどにおいて、論理電力204Lがメモリアレイ212(1)〜212(N)の最小動作電圧以上であるとき、メモリ領域214の中のメモリアレイ212(1)〜212(N)を論理母線202Lに結合させることによって、論理母線202Lの電力供給電圧マージンは低減される。低論理性能モードなどにおいて、論理電力204Lがメモリアレイ212(1)〜212(N)の最小動作電圧未満であるとき、メモリ電源206Mは、メモリアレイ212(1)〜212(N)に電力供給するのに十分な電力をメモリ母線202Mに供給することしか必要とされず、それによって、メモリ電源206Mによって必要とされる範囲を低減する。このことは、メモリ電源206Mおよびメモリ母線202Mの設計および実装のコスト低減につながり得る。

図3は、論理母線202Lに供給される論理電力204Lの電圧レベルに基づいてメモリ領域214に電力を供給するために、図2におけるプロセッサベースシステム200の中の母線選択回路216によって行われる例示的な母線選択を示す表300である。この点について、図3における表300は、メモリ領域214におけるメモリ動作機能性のための最小動作電圧が0.8ボルト(V)であると想定する。したがって、表300に示すように、この例において論理母線202Lにおける論理電力204Lの電圧レベルが0.8V以上であるとき、母線制御回路224は、論理母線202Lにおける論理電力204Lの電圧レベルがメモリ領域214の最小動作電圧以上であることを示すための母線信号226を、母線選択回路216に提供する。それに応答して、母線選択回路216は、論理母線202L上の論理電源206Lからメモリアレイ212(1)〜212(N)に論理電力204Lを供給するためにメモリ領域214を論理母線202Lに結合させる。しかしながら、この例において論理母線202L上の論理電力204Lの動作電圧が0.8V未満に落ちるとき、母線制御回路224は、論理母線202Lにおける論理電力204Lの電圧レベルがメモリ領域214の最小動作電圧未満であることを示すための母線信号226を、母線選択回路216に提供する。それに応答して、母線選択回路216は、動作のためにメモリ電源206Mのメモリ電力204Mをメモリアレイ212(1)〜212(N)に供給するためにメモリ領域214をメモリ母線202Mに結合させる。

図4は、論理母線202Lにおける論理電力204Lの動作電圧に基づいて、論理母線202Lまたはメモリ母線202Mのいずれかをメモリ領域214に結合させることを選択する、図2のプロセッサベースシステム200の中の母線選択回路216の例示的なプロセス400を示すフローチャートである。この点について、論理電力204Lが、論理電源206Lから論理母線202Lを介して受けられる(ブロック402)。メモリ電力204Mは、メモリ電源206Mからメモリ母線202Mを介して受けられる(ブロック404)。論理母線202Lにおける論理電力204Lの動作電圧がメモリ領域214の最小動作電圧以上であることに応答して、母線選択回路216は、論理電力204Lからメモリ領域214に電力供給するために論理母線202Lをアレイ母線202Aに結合させるように構成される(ブロック406)。母線選択回路216はまた、論理母線202Lにおける論理電力204Lの動作電圧がメモリ領域214の最小動作電圧以上であることに応答して、メモリ母線202Mをアレイ母線202Aから減結合させるように構成される(ブロック408)。しかしながら、論理母線202Lにおける論理電力204Lの動作電圧がメモリ領域214の最小動作電圧未満であることに応答して、母線選択回路216は、メモリ電力204Mからメモリ領域214に電力供給するためにメモリ母線202Mをアレイ母線202Aに結合させるように構成される(ブロック410)。母線選択回路216はまた、論理母線202Lにおける論理電力204Lの動作電圧がメモリ領域214の最小動作電圧未満であることに応答して、論理母線202Lをアレイ母線202Aから減結合させるように構成される(ブロック412)。

図2におけるプロセッサベースシステム200の中の母線選択回路216は、異なる実装形態の詳細を用いて異なる例示的な方法で実施され得る。たとえば、図5は、プロセッサベースシステム200(1)の中に設けられた例示的な母線選択回路216(1)の概略図である。図2におけるプロセッサベースシステム200と図5におけるプロセッサベースシステム200(1)との間の共通の要素は共通の要素番号を用いて示され、したがって、再び説明しない。この例では、以下で説明するように、それぞれ、メモリ母線202Mまたは論理母線202Lがアレイ母線202Aから減結合されるのと同時に(すなわち、同じ時間または実質的に同じ時間において)論理母線202Lまたはメモリ母線202Mをアレイ母線202Aに結合させるように母線選択回路216(1)が構成されることを意味する、メイクアットブレークシステムとして動作するように母線選択回路216(1)が構成される。このようにして、メモリ領域214の中のメモリアレイ212(1)〜212(N)は、上記で説明したように、論理母線202Lからの論理電力204Lまたはメモリ母線202Mからのメモリ電力204Mのいずれかによって電力供給される。

この点について、論理電力選択回路502Lおよびメモリ電力選択回路502Mを含むアレイ電力マルチプレクサ(mux)500(1)の形態で、制御回路220(1)が母線選択回路216(1)の中に設けられる。論理電力選択回路502Lは、論理電力204Lをメモリ領域214の中のメモリアレイ212(1)〜212(N)に供給するために論理母線202Lをアレイ母線202Aに選択的に結合させるように制御される。メモリ電力選択回路502Mは、メモリ電力204Mをメモリ領域214の中のメモリアレイ212(1)〜212(N)に供給するためにメモリ母線202Mをアレイ母線202Aに選択的に結合させるように制御される。この例では、以下でより詳細に説明するように、論理母線202Lをアレイ母線202Aに選択的に結合させるように制御されるように構成されている論理電力スイッチ504Lの形態で、論理電力選択回路502Lが設けられる。また、この例では、メモリ母線202Mをアレイ母線202Aに選択的に結合させるように制御されるように構成されたメモリ電力スイッチ504Mの形態で、メモリ電力選択回路502Mが設けられる。

引き続き図5を参照すると、この例における論理電力スイッチ504Lは、この例ではP型電界効果トランジスタ(PFET)の形態で設けられた第1および第2の論理電力トランジスタ506(1)、506(2)(以下で、PFET506(1)、506(2))が備えられる。PFET506(1)、506(2)は、この例では、パスゲート配置で構成される。PFET506(1)は、論理電力入力部218L(1)に結合された論理母線202Lをアレイ電力出力部222(1)に結合されたアレイ母線202Aに、低い方の第1の論理電力インピーダンス経路518Lで結合させるように、論理母線イネーブル信号508Lによって制御される。PFET506(2)は、PFET506(1)よりもはるかに小さく(たとえば、100倍小さく)サイズ決定されてよく、論理母線202Lをアレイ母線202Aに第2の論理電力インピーダンス経路518Hで結合させるように、選択制御回路512(1)からの論理メイク信号510L(1)によって制御される。第2の論理電力インピーダンス経路518Hを設けることにより、アレイ母線202Aが第1の論理電力インピーダンス経路518Lを通じて論理母線202Lから減結合されるとき、母線遷移中のデータ保持にとって十分な電力を論理母線イネーブル信号508Lが論理母線202Lからメモリアレイ212(1)〜212(N)に供給することが可能になる。小さい方のPFET506(2)は、電流引き込みを低減するために、論理母線202Lからアレイ母線202Aへの第2の論理電力インピーダンス経路518Hが、PFET506(1)によって提供される第1の論理電力インピーダンス経路518Lよりもインピーダンスが高くなることをもたらす。このことは、論理母線202Lからメモリ母線202Mへ、またはその逆に流れることがある相互伝導電流を回避または制限する。第2の論理電力インピーダンス経路518Hが、データ保持のための低減された電流を伴って論理母線202Lをアレイ母線202Aに結合させるとき、メモリアレイ212(1)〜212(N)は、論理母線202Lおよびメモリ母線202Mの結合を切り替える遷移中にメモリ動作を実行することを防止されるように制御されてよい。

同様に、この例におけるメモリ電力スイッチ504Mも、この例ではPFETの形態で設けられた第1および第2のメモリ電力トランジスタ514(1)、514(2)(以下で、PFET514(1)、514(2))が備えられる。PFET514(1)、514(2)は、この例では、パスゲート配置で構成される。PFET514(1)は、メモリ電力入力部218M(1)に結合されたメモリ母線202Mをアレイ電力出力部222(1)に結合されたアレイ母線202Aに、低い方の第1のメモリ電力インピーダンス経路520Lを通じて結合させるように、メモリ母線イネーブル信号508Mによって制御される。PFET514(2)は、PFET514(1)よりもはるかに小さく(たとえば、100倍小さく)サイズ決定されてよく、メモリ母線202Mをアレイ母線202Aに第2のメモリ電力インピーダンス経路520Hで結合させるように、選択制御回路512(1)からのメモリメイク信号510M(1)によって制御される。第2のメモリ電力インピーダンス経路520Hを設けることにより、アレイ母線202Aが第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mから減結合されるとき、母線遷移中のデータ保持にとって十分な電力をメモリ母線202Mが論理母線202Lからメモリアレイ212(1)〜212(N)に供給することが可能になる。小さい方のPFET514(2)は、電流引き込みを低減するために、メモリ母線202Mからアレイ母線202Aへの第2のメモリ電力インピーダンス経路520Hが、PFET514(1)によって提供される第1のメモリ電力インピーダンス経路520Lよりもインピーダンスが高くなることをもたらす。このことは、メモリ母線202Mから論理母線202Lへ、またはその逆に流れることがある相互伝導電流を回避または制限する。第2のメモリ電力インピーダンス経路520Hが、データ保持のための低減された電流を伴ってメモリ母線202Mをアレイ母線202Aに結合させるとき、メモリアレイ212(1)〜212(N)は、メモリ母線202Mおよび論理母線202Lの結合を切り替える遷移中にメモリ動作を実行することを防止されるように制御されてよい。

引き続き図5を参照すると、それぞれ、論理母線202Lおよびメモリ母線202Mが、それぞれ、第2の論理電力インピーダンス経路518Hおよび第2のメモリ電力インピーダンス経路520Hを通じてアレイ母線202Aに結合されることを制御するために、選択制御回路512(1)は、PFET506(2)、514(2)をイネーブルすることを制御するための論理メイク信号510L(1)およびメモリメイク信号510M(1)を生成するように構成される。選択制御回路512(1)は、それぞれ、論理/メモリトグル信号516および高インピーダンス経路選択信号517に基づいて、論理メイク信号510L(1)およびメモリメイク信号510M(1)を生成するように構成される。論理/メモリトグル信号516は、メモリ母線202Mまたは論理母線202Lが、それぞれ、第2のメモリ電力インピーダンス経路520Hまたは第2の論理電力インピーダンス経路518Hを通じて結合されることを選択されるかどうかを制御する。高インピーダンス経路選択信号517は、選択されたメモリ母線202Mまたは論理母線202Lが、それぞれの第2の論理電力インピーダンス経路518Hまたは第2のメモリ電力インピーダンス経路520Hを通じて、それぞれ、アレイ母線202Aに結合されることを可能にするように、PFET506(2)、514(2)をイネーブルおよびディスエーブルすることを制御する。したがって、論理/メモリトグル信号516および高インピーダンス経路選択信号517を制御することによって、この例におけるメイクアットブレーク方式が実施され得る。メイクアットブレーク方式では、それぞれ、それらのそれぞれの第2の論理電力インピーダンス経路518Hおよび第2のメモリ電力インピーダンス経路520Hを通じた、論理母線202Lおよびメモリ母線202Mの結合を接続および切断するために、第2の論理電力インピーダンス経路518Hがメイク(すなわち、PFET506(2)がターンオン)されるのと同じ時間または実質的に同じ時間において、第2のメモリ電力インピーダンス経路520Hがブレーク(すなわち、PFET514(2)がターンオフ)され、逆も同様である。

図5における母線選択回路216(1)のメイクアットブレーク動作をさらに示すために、図6Aおよび図6Bにおける表600(1)および表600(2)が提供される。図6Aは、メイクアットブレーク方式において、アレイ母線202Aに結合される母線を論理母線202Lからメモリ母線202Mに切り替える、図5における母線選択回路216(1)の例示的なシーケンスを示す表600(1)を示す。この点について、論理電力204Lの電圧がメモリアレイ212(1)〜212(N)の最小動作電圧未満であるときにメモリアレイ212(1)〜212(N)がメモリ母線202Mに結合されるべきと決定されると、論理母線202Lがアレイ母線202Aに結合される。図6Aにおける状態エントリ602(1)に示すように、論理母線イネーブル信号508Lはすでに論理「1」値であり、その結果、PFET506(1)がターンオンされて第1の論理電力インピーダンス経路518Lを通じて論理母線202Lをアレイ母線202Aに結合させる。メモリ母線イネーブル信号508Mはすでに論理「0」であり、その結果、PFET514(1)がターンオフされて第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aから減結合させる。論理/メモリトグル信号516および高インピーダンス経路選択信号517は論理「1」値であり、その結果、選択制御回路512(1)がPFET506(2)をターンオンさせて第2の論理電力インピーダンス経路518Hを通じて論理母線202Lをアレイ母線202Aに結合させる。

その後、アレイ母線202Aの結合をメモリ母線202Mに切り替えるために、論理母線ディスエーブル状態を示す論理母線イネーブル信号508Lが受信される。たとえば、論理母線イネーブル信号508Lは、母線制御回路224(図2参照)によって生成される。この例では、図6Aにおける状態エントリ602(2)に示すように、論理母線イネーブル信号508Lが論理「0」値を受信して論理電力スイッチ504Lの中のPFET506(1)をターンオフさせ、それによって、論理母線202Lとアレイ母線202Aとの間の第1の論理電力インピーダンス経路518Lをブレークする。この例では、母線制御回路224から受信された論理/メモリトグル信号516は論理的な「1」値のままであって、PFET506(1)がターンオフされている間にPFET506(2)がターンオンされるように保持するための論理メイク信号510L(1)を生成し、その結果、メモリ母線202Mからの最小電圧が、メモリアレイ212(1)〜212(N)におけるデータ保持のためにアレイ母線202Aに供給される。

次いで、図6Aにおける状態エントリ602(3)に示すように、論理/メモリトグル信号516が論理「0」値になるように制御されて、選択制御回路512(1)に、第2の論理電力インピーダンス経路518Hの中のPFET506(2)を同時にターンオフさせながらPFET514(2)をターンオンさせることによって第2のメモリ電力インピーダンス経路520Hを選択させる。高インピーダンス経路選択信号517は論理「1」値のままであって、図6Aにおける状態エントリ602(3)に示すように第2のメモリ電力インピーダンス経路520Hの中のPFET514(2)のターンオンを可能にして、第2のメモリ電力インピーダンス経路520Hを通じてメモリ母線202Mをアレイ母線202Aに結合させる。論理/メモリトグル信号516の論理状態の切替えに基づいて、同じ時間または実質的に同じ時間においてアレイ母線202Aが論理母線202Lからメモリ母線202Mに結合されるように切り替えるので、これはこの例におけるメイクアットブレーク方式である。

アレイ母線202Aは、次いで、図6Aにおける状態エントリ602(4)に示すように、メモリ母線202Mの電圧までランプアップすることが許容される。メモリ母線イネーブル信号508Mは、次いで、図6Aにおける状態エントリ602(5)に示すように、PFET514(1)をターンオンさせるように制御されて、第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aに追加的に結合させる。PFET514(1)がターンオンされて第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aに結合させる前に第2の論理電力インピーダンス経路518Hの中のPFET506(2)をターンオフさせるための、論理/メモリトグル信号516の切替えによって論理母線202Lがアレイ母線202Aから完全に減結合されるので、相互伝導電流が回避される。

図5における母線選択回路216(1)の中での、メモリ母線202Mをアレイ母線202Aに結合させることから論理母線202Lをアレイ母線202Aに結合させることへの遷移が、この例において上記で説明した順序と反対の順序で行われるように母線制御回路224によって制御され得ることに留意されたい。図6Bにおける表600(2)の中の状態エントリ604(1)〜604(5)に、このことが示される。アレイ母線202Aの結合をメモリ母線202Mから論理母線202Lに切り替えるために、論理母線イネーブル信号508Lおよびメモリ母線イネーブル信号508Mが、それぞれ、論理母線イネーブル状態およびメモリ母線イネーブル状態を示すように図2における母線制御回路224によって制御される。したがって、この遷移を詳細に再び説明する必要はない。

母線選択回路216(1)はまた、別の例として、メイクビフォアブレーク方式において、論理母線202Lまたはメモリ母線202Mをアレイ母線202Aに結合させるように構成され得ることに留意されたい。言い換えれば、母線選択回路216(1)はまた、メイクビフォアブレークシナリオにおいてそれぞれのメモリ母線202Mまたは論理母線202Lがアレイ母線202Aから減結合される前に、論理母線202Lまたはメモリ母線202Mをアレイ母線202Aに結合させるように構成され得る。

この点について、図7は、メイクビフォアブレーク方式を採用しプロセッサベースシステム200(2)の中に設けられ得る代替の例示的な母線選択回路216(2)を示す。図2におけるプロセッサベースシステム200、図5におけるプロセッサベースシステム200(1)、および図7におけるプロセッサベースシステム200(2)の間の共通の要素は共通の要素番号を用いて示され、したがって、再び説明しない。この例では、以下で説明するように、それぞれ、メモリ母線202Mまたは論理母線202Lがアレイ母線202Aから減結合される前に論理母線202Lまたはメモリ母線202Mをアレイ母線202Aに結合させるように母線選択回路216(2)が構成されることを意味する、メイクビフォアブレークシステムとして動作するように母線選択回路216(2)が構成される。このようにして、メモリ領域214の中のメモリアレイ212(1)〜212(N)は、上記で説明したように、論理母線202Lからの論理電力204Lまたはメモリ母線202Mからのメモリ電力204Mのいずれかによって電力供給される。
この点について、母線選択回路216(2)の中の制御回路220(2)は、アレイ電力mux500(2)の形態で設けられる。制御回路220(2)は、図5における制御回路220(1)に関して前に説明した論理電力選択回路502Lおよびメモリ電力選択回路502Mを含む。

図7における母線選択回路216(2)のメイクビフォアブレーク動作をさらに示すために、図8Aおよび図8Bにおける表800(1)、表800(2)が提供される。図8Aは、メイクビフォアブレーク方式において、アレイ母線202Aに結合される母線を論理母線202Lからメモリ母線202Mに切り替える、図7における母線選択回路216(2)の例示的なシーケンスを示す表800(1)を示す。この点について、論理電力204Lの電圧がメモリアレイ212(1)〜212(N)の最小動作電圧未満であるときにメモリアレイ212(1)〜212(N)がメモリ母線202Mに結合されるべきと決定されると、論理母線202Lがアレイ母線202Aに結合される。図8Aにおける状態エントリ802(1)に示すように、論理母線イネーブル信号508Lはすでに論理「1」値であり、その結果、PFET506(1)がターンオンされて第1の論理電力インピーダンス経路518Lを通じて論理母線202Lをアレイ母線202Aに結合させる。メモリ母線イネーブル信号508Mはすでに論理「0」であり、その結果、PFET514(1)がターンオフされて第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aに減結合させる。論理選択信号700Lは論理「1」値であり、その結果、選択制御回路512(2)がPFET506(2)をターンオンさせて第2の論理電力インピーダンス経路518Hを通じて論理母線202Lをアレイ母線202Aに結合させる。

その後、アレイ母線202Aの結合をメモリ母線202Mに切り替えるために、論理母線ディスエーブル状態を示す論理母線イネーブル信号508Lが受信される。たとえば、論理母線イネーブル信号508Lは、母線制御回路224(図2参照)によって生成される。この例では、図8Aにおける状態エントリ802(2)に示すように、論理母線イネーブル信号508Lが論理「0」値であって論理電力スイッチ504Lの中のPFET506(1)をターンオフさせ、それによって、論理母線202Lとアレイ母線202Aとの間の第1の論理電力インピーダンス経路518Lをブレークする。この例では、母線制御回路224からの論理選択信号700Lは論理的な「1」値のままであって、PFET506(1)がターンオフされている間にPFET506(2)がターンオンされるように保持するための論理メイク信号510L(2)を生成し、その結果、論理母線202Lからの最小電圧が、メモリアレイ212(1)〜212(N)におけるデータ保持のためにアレイ母線202Aに供給される。

次いで、図8Aにおける状態エントリ802(3)に示すように、メモリ選択信号700Mが論理「1」値になるように制御されて、選択制御回路512(2)に第2のメモリ電力インピーダンス経路520Hの中のPFET514(2)をターンオンさせる。このようにして、アレイ母線202Aも第2の論理電力インピーダンス経路518Hを通じて論理母線202Lに結合されながら、メモリ母線202Mが第2のメモリ電力インピーダンス経路520Hを通じてアレイ母線202Aに結合される。アレイ母線202Aが論理母線202Lから減結合される前にアレイ母線202Aがメモリ母線202Mに結合されるので、これはこの例におけるメイクビフォアブレーク方式である。論理選択信号700Lは、次いで、図8Aにおける状態エントリ802(4)に示すように、PFET506(2)をターンオフさせてアレイ母線202Aを論理母線202Lから減結合させるように制御され得る。アレイ母線202Aはまた、図8Aにおける状態エントリ802(4)に示すように、メモリ母線202Mの電圧までランプアップすることが許容される。メモリ母線イネーブル信号508Mは、次いで、図8Aにおける状態エントリ802(5)に示すように、PFET514(1)をターンオンさせるように制御されて、第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aに追加的に結合させる。PFET514(1)がターンオンされて第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aに結合させる前に第2の論理電力インピーダンス経路518Hの中のPFET506(2)をターンオフさせるための、論理/メモリトグル信号516の切替えによって論理母線202Lがアレイ母線202Aから完全に減結合されるので、相互伝導電流が制限される。この場合、第2の論理電力インピーダンス経路518Hと第2のメモリ電力インピーダンス経路520Hの両方が同じ時間において活動化されることに起因して、いくらかの相互伝導電流が流れる。

図7における母線選択回路216(2)の中でメモリ母線202Mをアレイ母線202Aに結合させることから論理母線202Lをアレイ母線202Aに結合させることへの遷移が、この例において上記で説明した順序と反対の順序で行われるように母線制御回路224によって制御され得ることに留意されたい。図8Bにおける表800(2)の中の状態エントリ804(1)〜804(5)に、このことが示される。アレイ母線202Aの結合をメモリ母線202Mから論理母線202Lに切り替えるために、論理母線イネーブル信号508Lおよびメモリ母線イネーブル信号508Mが、それぞれ、論理母線イネーブル状態およびメモリ母線イネーブル状態を示すように図2における母線制御回路224によって制御される。したがって、この遷移を詳細に再び説明する必要はない。

図9は、メモリ領域214に結合されるべき論理母線202Lまたはメモリ母線202Mのいずれかを選択するためにプロセッサベースシステム200(3)の中に設けられ得るまた別の代替の母線選択回路216(3)の概略図である。図5におけるプロセッサベースシステム200(1)と図9におけるプロセッサベースシステム200(3)との間の共通の要素は共通の要素番号を用いて示され、したがって、再び説明しない。この例では、母線選択回路216(3)は、図5における母線選択回路216(1)と類似である。それぞれ、メモリ母線202Mまたは論理母線202Lがアレイ母線202Aから減結合されるのと同じ時間または実質的に同じ時間においてアレイ母線202Aへの論理母線202Lまたはメモリ母線202Mの結合を切り替えるように母線選択回路216(3)が構成されることを意味する、メイクアットブレークシステムとして動作するように母線選択回路216(3)が構成される。

しかしながら、図9に示すように、母線選択回路216(3)はメモリ保持回路522を追加的に含む。メモリ保持回路522は、この例ではN型FET(NFET)524の形態で設けられる。NFET524は、図5Aに関して上記で説明した論理電力スイッチ504Lおよびメモリ電力スイッチ504Mによって提供された経路を結合させることに加えて、メモリ母線202Mをアレイ母線202Aに選択的に結合させるように構成される。メモリ保持信号526は、NFET524を活動化(すなわち、ターンオン)させ、かつ非活動化(すなわち、ターンオフ)させるように制御される。メモリ保持信号526が論理「1」値であってNFET524をターンオンさせるとき、このことは、論理母線202Lとメモリ母線202Mとの間の相互伝導電流を低減するために、アレイ母線202A上の電圧がメモリ母線202Mの電圧よりもNFET524のしきい値電圧だけ低いときにNFET524がダイオード電圧降下モード(diode-drop mode)で動作することを可能にする。メモリ母線202MがNFET524を通じてアレイ母線202Aに結合されるべきであることが望ましいとき、メモリ保持信号526は、ダイオード電圧降下モードでのイネーブル状態を示すように制御される。

図9における母線選択回路216(3)のメイクアットブレーク動作をさらに示すために、図10Aおよび図10Bにおける表1000(1)および表1000(2)が提供される。図10Aは、メイクアットブレーク方式において、アレイ母線202Aに結合される母線を論理母線202Lからメモリ母線202Mに切り替える、図9における母線選択回路216(3)の例示的なシーケンスを示す表1000(1)を示す。この点について、論理電力204Lの電圧がメモリアレイ212(1)〜212(N)の最小動作電圧未満であるときにメモリアレイ212(1)〜212(N)がメモリ母線202Mに結合されるべきと決定されると、論理母線202Lがアレイ母線202Aに結合される。図10Aにおける状態エントリ1002(1)に示すように、論理母線イネーブル信号508Lはすでに論理「1」値であり、その結果、PFET506(1)がターンオンされて第1の論理電力インピーダンス経路518Lを通じて論理母線202Lをアレイ母線202Aに結合させる。メモリ母線イネーブル信号508Mはすでに論理「0」であり、その結果、PFET514(1)がターンオフされて第1のメモリ電力インピーダンス経路520Lを通じてメモリ母線202Mをアレイ母線202Aから減結合させる。論理/メモリトグル信号516および高インピーダンス経路選択信号517は論理「1」であり、その結果、選択制御回路512(3)がPFET506(2)をターンオンさせて第2の論理電力インピーダンス経路518Hを通じて論理母線202Lをアレイ母線202Aに結合させる。メモリ保持信号526は論理「0」であってNFET524をターンオフさせる。

その後、アレイ母線202Aの結合をメモリ母線202Mに切り替えるために、論理母線ディスエーブル状態(すなわち、この例では論理「0」)を示す論理母線イネーブル信号508Lが受信される。たとえば、論理母線イネーブル信号508Lは、母線制御回路224(図2参照)によって生成される。この例では、図10Aにおける状態エントリ1002(2)に示すように、論理母線イネーブル信号508Lが論理「0」値を受信して論理電力スイッチ504Lの中のPFET506(1)をターンオフさせ、それによって、論理母線202Lとアレイ母線202Aとの間の第1の論理電力インピーダンス経路518Lをブレークする。この例では、母線制御回路224から受信された論理/メモリトグル信号516は論理的な「1」値のままであって、PFET506(1)がターンオフされている間にPFET506(2)がターンオンされるように保持するための論理メイク信号510L(1)を生成し、その結果、メモリ母線202Mからの最小電圧が、メモリアレイ212(1)〜212(N)におけるデータ保持のためにアレイ母線202Aに供給される。

次いで、図10Aにおける状態エントリ1002(3)に示すように、高インピーダンス経路選択信号517が論理「0」になるように制御されて、第2の論理電力インピーダンス経路518Hの中のPFET506(2)をターンオフさせる。第2のメモリ電力インピーダンス経路520Hの中で、PFET514(2)がすでにターンオフされている。メモリ保持信号526が論理「1」になるように制御されて、ダイオード電圧降下モードで動作するようにNFET524をターンオンさせる。

次いで、図10Aにおける状態エントリ1002(4)に示すように、NFET524がターンオンされている間、高インピーダンス経路選択信号517は論理「1」になるように制御されて、第2のメモリ電力インピーダンス経路520Hの中のPFET514(2)をターンオンさせる。次いで、アレイ母線202Aは、NFET524、および第2のメモリ電力インピーダンス経路520Hの中のPFET514(2)を通じて、メモリ母線202Mに結合される。アレイ母線202Aは、次いで、図10Aにおける状態エントリ1002(5)に示すように、メモリ母線202Mの電圧までランプアップすることが許容される。メモリ母線イネーブル信号508Mは、次いで、図10Aにおける状態エントリ1002(6)で、PFET514(1)を通じてアレイ母線202Aをメモリ母線202Mに結合させるように活動化される。

図9における母線選択回路216(3)の中での、メモリ母線202Mをアレイ母線202Aに結合させることから論理母線202Lをアレイ母線202Aに結合させることへの遷移が、母線制御回路224によって制御され得ることに留意されたい。このことは、図10Bにおける表1000(2)の中の状態エントリ1004(1)〜1004(6)に示され、表1000(2)に示される。

論理領域の中に意図的なデカップリング静電容量を与える必要を低減または回避するなどのために、プロセッサベースシステムにおけるメモリ領域への母線の選択的な結合は、任意のプロセッサベースデバイスの中に設けられるかまたは統合されてよい。例は、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、サーバコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車を含む。

この点について、図11は、上記で説明した特定の態様のいずれかに従って論理領域の中の意図的なデカップリング静電容量を低減するなどのために、メモリ領域1106への論理母線1104Lまたはメモリ母線1104Mの選択的な結合を制御するように構成された母線制御システム1102を含むプロセッサベースシステム1100の一例を示す。この例では、メモリ領域1106は、一時的に記憶されたデータへの高速アクセスのために、プロセッサ1116の中に含まれ1つまたは複数のCPU1118に結合されているキャッシュメモリ1120を含む。たとえば、母線制御システム1102は、例として、図2、図5、図7、および図9における母線制御回路224、および母線選択回路216、216(1)、216(2)、216(3)のいずれかを含むことができる。母線制御システム1102は、論理母線1104Lに結合された論理電力入力部1108L、およびメモリ母線1104Mに結合されたメモリ電力入力部1108Mを有する。母線制御システム1102は、メモリ領域1106に電力を供給するように構成されたアレイ母線1104Aに結合されたアレイ電力出力部1110を有する。母線制御システム1102は、論理電力1112Lの電圧がメモリ領域1106の最小動作電圧以上であるとき、論理電源(図示せず)から論理電力1112Lを供給するように構成される。母線制御システム1102は、論理電力1112Lの電圧がメモリ領域1106の最小動作電圧未満であるとき、メモリ電源(図示せず)からメモリ電力1112Mを供給するように構成される。上記で説明した特徴および例のいずれかが、母線制御システム1102において提供され得る。

この例では、プロセッサベースシステム1100はまた、それぞれが1つまたは複数のCPU1118を含む1つまたは複数のプロセッサ1116を含む。プロセッサ1116は、一時的に記憶されたデータへの高速アクセスのためにCPU1118に結合されたキャッシュメモリ1120を含む。プロセッサ1116は、システムバス1122に結合され、プロセッサベースシステム1100の中に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、プロセッサ1116は、システムバス1122を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、プロセッサ1116は、スレーブデバイスの一例として、メモリシステム1126の中のメモリコントローラ1124にバストランザクション要求を通信することができる。図11に示さないが、複数のシステムバス1122が設けられてよく、各システムバス1122は異なるファブリックを構成する。この例では、メモリコントローラ1124は、メモリシステム1126の中の1つまたは複数のメモリアレイ1128にメモリアクセス要求を提供するように構成される。

他のデバイスがシステムバス1122に接続されてよい。図11に示すように、これらのデバイスは、例として、1つまたは複数の入力デバイス1130、1つまたは複数の出力デバイス1132、1つまたは複数のネットワークインターフェースデバイス1134、および1つまたは複数のディスプレイコントローラ1136を含むことができる。入力デバイス1130は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含むことができる。出力デバイス1132は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含むことができる。ネットワークインターフェースデバイス1134は、ネットワーク1138との間でのデータの交換を可能にするように構成された任意のデバイスであってよい。ネットワーク1138は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークであってよい。ネットワークインターフェースデバイス1134は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。

プロセッサ1116はまた、1つまたは複数のディスプレイ1140へ送られる情報を制御するために、システムバス1122を介してディスプレイコントローラ1136にアクセスするように構成され得る。ディスプレイコントローラ1136は、表示されるべき情報を1つまたは複数のビデオプロセッサ1142を介してディスプレイ1140へ送り、1つまたは複数のビデオプロセッサ1142は、表示されるべき情報を処理してディスプレイ1140にとって適切なフォーマットにする。ディスプレイ1140は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含むことができる。

本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリもしくは別のコンピュータ可読媒体に記憶されプロセッサもしくは他の処理デバイスによって実行される命令、またはその両方の組合せとして実施され得ることを、当業者はさらに諒解されよう。本明細書で説明したマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能に関して上記で説明された。そのような機能がどのように実施されるのかは、特定の適用例、設計選択、および/またはシステム全体に課された設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実施し得るが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。

本明細書で開示する態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実施または実行され得る。プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPおよびマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装されてよい。

本明細書で開示する態様は、ハードウェアにおいて、および、ハードウェアに記憶されている命令において具現化されてよく、命令は、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体内に存在してよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体はASICの中に存在してよい。ASICはリモート局の中に存在してよい。代替として、プロセッサおよび記憶媒体は、リモート局、基地局、またはサーバの中で個別構成要素として存在してもよい。

本明細書の例示的な態様のいずれかにおいて説明した動作ステップが、例および説明を与えるために記載されることにも留意されたい。説明した動作は、図示したシーケンス以外の数多くの異なるシーケンスで実行されてよい。さらに、単一の動作ステップにおいて説明した動作は、実際にはいくつかの異なるステップにおいて実行されてよい。追加として、例示的な態様において説明した1つまたは複数の動作ステップが組み合わされてよい。フローチャート図に示された動作ステップが、当業者には容易に明らかであるような数多くの異なる変更を受けてよいことを理解されたい。情報および信号が様々な異なる技術および技法のいずれかを使用して表されてよいことも、当業者は理解されよう。たとえば、上記の説明全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表されてよい。

本開示の前の説明は、いかなる当業者も本開示を作成または使用することを可能にするために提供される。本開示の様々な変更は、当業者には容易に明らかになり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきである。

200 プロセッサベースシステム
202A アレイ母線
202L 論理母線
202M メモリ母線
203 システムオンチップ
204L 論理電力
204M メモリ電力
206L 論理電源
206M メモリ電源
208 論理ブロック
210 論理領域
211 電力スイッチ
212 メモリアレイ
214 メモリ領域
216 母線選択回路
217 母線制御システム
218L 論理電力入力部
218M メモリ電力入力部
220 制御回路
222 アレイ電力出力部
224 母線制御回路
226 母線信号
500 アレイ電力マルチプレクサ
502L 論理電力選択回路
502M メモリ電力選択回路
504L 論理電力スイッチ
504M メモリ電力スイッチ
506 論理電力トランジスタ
508L 論理母線イネーブル信号
508M メモリ母線イネーブル信号
510L 論理メイク信号
510M メモリメイク信号
512 選択制御回路
514 メモリ電力トランジスタ
516 論理/メモリトグル信号
517 高インピーダンス経路選択信号
518 論理インピーダンス経路
520 メモリ電力インピーダンス経路
522 メモリ保持回路
526 メモリ保持信号
700L 論理選択信号
700M メモリ選択信号

Claims (48)

1. プロセッサベースシステムのための母線選択回路であって、
   論理領域に論理電力を供給するように構成された論理電源から前記論理電力を受けるように構成された論理母線に結合された論理電力入力部と、
   メモリ電源からメモリ電力を受けるように構成されたメモリ母線に結合されたメモリ電力入力部と、
   メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合されたアレイ電力出力部と、
   制御回路であって、
   前記論理母線における動作電圧が前記メモリ領域の最小動作電圧以上であることに応答して、前記論理母線を前記アレイ母線に結合させるために前記論理電力入力部を前記アレイ電力出力部に結合させ、
   前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記メモリ母線を前記アレイ母線に結合させるために前記メモリ電力入力部を前記アレイ電力出力部に結合させるように構成された制御回路と
   を備える母線選択回路。
2. 前記制御回路が、前記少なくとも1つのメモリアレイの固有デカップリング静電容量を前記論理母線に結合された前記論理領域に結合させるために、前記少なくとも1つのメモリアレイの前記固有デカップリング静電容量を前記論理母線に結合させるようにさらに構成される、請求項1に記載の母線選択回路。
3. 前記制御回路が、
   前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記論理母線を前記アレイ母線から減結合させるために前記論理電力入力部を前記アレイ電力出力部から減結合させ、
   前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記メモリ母線を前記アレイ母線から減結合させるために前記メモリ電力入力部を前記アレイ電力出力部から減結合させるようにさらに構成される、
   請求項1に記載の母線選択回路。
4. 前記制御回路が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記論理母線を前記アレイ母線に結合させるために前記論理電力入力部を前記アレイ電力出力部に結合させることと、前記メモリ母線を前記アレイ母線から減結合させるために前記メモリ電力入力部を前記アレイ電力出力部から減結合させることとを同時に行うように構成される、請求項3に記載の母線選択回路。
5. 前記制御回路が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記メモリ母線を前記アレイ母線に結合させるために前記メモリ電力入力部を前記アレイ電力出力部に結合させることと、前記論理母線を前記アレイ母線から減結合させるために前記論理電力入力部を前記アレイ電力出力部から減結合させることとを同時に行うように構成される、請求項3に記載の母線選択回路。
6. 前記制御回路が、
   前記論理電力入力部に結合された論理電力選択回路であって、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記論理母線を前記アレイ母線に結合させるように構成された論理電力選択回路と、
   前記メモリ電力入力部に結合されたメモリ電力選択回路であって、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記メモリ母線を前記アレイ母線に結合させるように構成されたメモリ電力選択回路とを備える、
   請求項1に記載の母線選択回路。
7. 前記論理電力選択回路が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記メモリ母線を前記アレイ母線から減結合させるために前記メモリ電力入力部を前記アレイ電力出力部から減結合させるように前記メモリ電力選択回路を制御する前に、前記論理母線を前記アレイ母線に結合させるために前記論理電力入力部を前記アレイ電力出力部に結合させるように構成される、請求項6に記載の母線選択回路。
8. 前記メモリ電力選択回路が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記論理母線を前記アレイ母線から減結合させるために前記論理電力入力部を前記アレイ電力出力部から減結合させるように前記論理電力選択回路を制御する前に、前記メモリ母線を前記アレイ母線に結合させるために前記メモリ電力入力部を前記アレイ電力出力部に結合させるように構成される、請求項6に記載の母線選択回路。
9. 前記制御回路が、
   メモリ母線イネーブル信号を受信することであって、前記メモリ母線イネーブル信号が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ母線イネーブル状態を示すことと、
   論理母線イネーブル信号を受信することであって、前記論理母線イネーブル信号が、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理母線イネーブル状態を示すこととを行うようにさらに構成され、
   前記メモリ電力選択回路が、前記メモリ母線イネーブル信号が前記メモリ母線イネーブル状態を示すことに基づいて、前記メモリ母線を前記アレイ母線に結合させるように構成され、
   前記論理電力選択回路が、前記論理母線イネーブル信号が前記論理母線イネーブル状態を示すことに基づいて、前記論理母線を前記アレイ母線に結合させるように構成される、
   請求項6に記載の母線選択回路。
10. 選択制御回路であって、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理高インピーダンス経路を示すとともに、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ高インピーダンス経路を示す、高インピーダンス経路選択信号を受信し、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理選択イネーブル状態を示すとともに、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ選択イネーブル状態を示す、論理/メモリトグル信号を受信し、
    前記高インピーダンス経路選択信号が前記メモリ高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記メモリ選択イネーブル状態を示すことに応答して、メモリメイク状態を示すメモリメイク信号を生成し、
    前記高インピーダンス経路選択信号が前記論理高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記論理選択イネーブル状態を示すことに応答して、論理メイク状態を示す論理メイク信号を生成するように構成された選択制御回路と、
    メモリパスゲートを備える前記メモリ電力選択回路であって、
    前記メモリ電力入力部および前記アレイ電力出力部に結合された第1のメモリ電力トランジスタであって、前記メモリメイク信号を受信し、前記メモリメイク信号が前記メモリメイク状態を示すことに応答して、第1のメモリ電力インピーダンス経路を介して前記メモリ電力入力部から前記アレイ電力出力部に前記メモリ電力を供給するように構成された第1のメモリ電力トランジスタと、
    前記メモリ電力入力部および前記アレイ電力出力部に結合された第2のメモリ電力トランジスタであって、メモリ母線イネーブル信号を受信し、前記メモリメイク信号に応答して、前記第1のメモリ電力インピーダンス経路よりも高いインピーダンスを有する第2のメモリ電力インピーダンス経路を介して、前記メモリ電力入力部から前記アレイ電力出力部に前記メモリ電力を供給するように構成された第2のメモリ電力トランジスタとを備える前記メモリ電力選択回路と、
    メモリパスゲートを備える前記論理電力選択回路であって、
    前記論理電力入力部および前記アレイ電力出力部に結合された第1の論理電力トランジスタであって、前記論理メイク信号を受信し、前記論理メイク信号が前記論理メイク状態を示すことに応答して、第1の論理電力インピーダンス経路を介して前記論理電力入力部から前記アレイ電力出力部に前記論理電力を供給するように構成された第1の論理電力トランジスタと、
    前記論理電力入力部および前記アレイ電力出力部に結合された第2の論理電力トランジスタであって、論理母線イネーブル信号を受信し、前記論理メイク信号に応答して、前記第1の論理電力インピーダンス経路よりも高いインピーダンスを有する第2の論理電力インピーダンス経路を介して、前記論理電力入力部から前記アレイ電力出力部に前記論理電力を供給するように構成された第2の論理電力トランジスタとを備える前記論理電力選択回路と
    をさらに備える、請求項6に記載の母線選択回路。
11. 前記選択制御回路が、
    前記高インピーダンス経路選択信号が前記論理高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記論理選択イネーブル状態を示すことに応答して、メモリブレーク状態を示す前記メモリメイク信号を生成し、
    前記高インピーダンス経路選択信号が前記メモリ高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記メモリ選択イネーブル状態を示すことに応答して、論理ブレーク状態を示す前記論理メイク信号を生成するようにさらに構成される、
    請求項10に記載の母線選択回路。
12. 前記選択制御回路が、前記論理選択イネーブル状態を示す前記論理/メモリトグル信号の受信に応答して、メモリブレーク状態を示す前記メモリメイク信号を生成するようにさらに構成される、請求項10に記載の母線選択回路。
13. 前記メモリ母線と前記アレイ母線との間に結合されたメモリ保持回路をさらに備え、前記メモリ保持回路が、前記メモリ母線と前記論理母線との間の相互伝導電流を低減するために、前記メモリ母線を前記アレイ母線にダイオード電圧降下モードで結合させるようにメモリ保持信号によって制御されるように構成される、請求項1に記載の母線選択回路。
14. 選択制御回路であって、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ選択イネーブル状態を示す、メモリ選択信号を受信し、
    前記メモリ選択信号が前記メモリ選択イネーブル状態を示すことに応答して、メモリメイク状態を示すメモリメイク信号を生成し、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理選択イネーブル状態を示す、論理選択信号を受信し、
    前記論理選択信号が前記論理選択イネーブル状態を示すことに応答して、論理メイク状態を示す論理メイク信号を生成するように構成された選択制御回路と、
    メモリパスゲートを備えるメモリ電力選択回路であって、
    前記メモリ電力入力部および前記アレイ電力出力部に結合された第1のメモリ電力トランジスタであって、前記メモリメイク信号を受信し、メモリ母線イネーブル信号がメモリ母線イネーブル状態を示すことに応答して、第1のメモリ電力インピーダンス経路を介して前記メモリ電力入力部から前記アレイ電力出力部に前記メモリ電力を供給するように構成された第1のメモリ電力トランジスタと、
    前記メモリ電力入力部および前記アレイ電力出力部に結合された第2のメモリ電力トランジスタであって、前記メモリ母線イネーブル信号を受信し、前記メモリメイク信号が前記メモリメイク状態を示すことに応答して、前記第1のメモリ電力インピーダンス経路よりも高いインピーダンスを有する第2のメモリ電力インピーダンス経路を介して、前記メモリ電力入力部から前記アレイ電力出力部に前記メモリ電力を供給するように構成された第2のメモリ電力トランジスタとを備えるメモリ電力選択回路と、
    メモリパスゲートを備える論理電力選択回路であって、
    前記論理電力入力部および前記アレイ電力出力部に結合された第1の論理電力トランジスタであって、前記論理メイク信号を受信し、前記論理母線イネーブル信号が前記論理母線イネーブル状態を示すことに応答して、第1の論理電力インピーダンス経路を介して前記論理電力入力部から前記アレイ電力出力部に前記論理電力を供給するように構成された第1の論理電力トランジスタと、
    前記論理電力入力部および前記アレイ電力出力部に結合された第2の論理電力トランジスタであって、論理母線イネーブル信号を受信し、前記論理メイク信号が前記論理メイク状態を示すことに応答して、前記第1の論理電力インピーダンス経路よりも高いインピーダンスを有する第2の論理電力インピーダンス経路を介して、前記論理電力入力部から前記アレイ電力出力部に前記論理電力を供給するように構成された第2の論理電力トランジスタとを備える論理電力選択回路と
    をさらに備える、請求項3に記載の母線選択回路。
15. システムオンチップ(SoC)の中に統合された請求項1に記載の母線選択回路。
16. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、スマートフォン、タブレット、ファブレット、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、サーバコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、および自動車からなる群から選択されるデバイスの中に統合された請求項1に記載の母線選択回路。
17. プロセッサベースシステムのための母線選択回路であって、
    論理電源から電力を受けるように構成された論理母線に結合するための手段と、
    メモリ電源から電力を受けるように構成されたメモリ母線に結合するための手段と、
    メモリ領域の中の少なくとも1つのメモリアレイに結合されたアレイ母線に結合するための手段と、
    前記論理母線における動作電圧が前記メモリ領域の最小動作電圧以上であることに応答して前記論理母線を前記アレイ母線に結合させるように構成された、前記論理母線に結合するための前記手段を前記アレイ母線に結合するための前記手段に結合させるための手段と、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して前記メモリ母線を前記アレイ母線に結合させるように構成された、前記メモリ母線に結合するための前記手段を前記アレイ母線に結合するための前記手段に結合させるための手段と
    を備える母線選択回路。
18. 論理母線またはメモリ母線から少なくとも1つのメモリアレイに電力を結合させるために、プロセッサベースシステムにおける前記少なくとも1つのメモリアレイに結合されたアレイ母線に前記論理母線および前記メモリ母線を選択的に結合させるための方法であって、
    論理電源から前記論理母線を介して論理電力を受けるステップと、
    メモリ電源から前記メモリ母線を介してメモリ電力を受けるステップと、
    前記論理母線における動作電圧がメモリ領域の最小動作電圧以上であることに応答して、前記受けた論理電力を前記アレイ母線に供給するために、前記メモリ領域の中の前記少なくとも1つのメモリアレイに結合された前記アレイ母線に前記論理母線を結合させるステップと、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記受けたメモリ電力を前記アレイ母線に供給するために、前記メモリ領域の中の前記少なくとも1つのメモリアレイに結合された前記アレイ母線に前記メモリ母線を結合させるステップと
    を備える方法。
19. 前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記論理母線を前記アレイ母線から減結合させるステップと、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記メモリ母線を前記アレイ母線から減結合させるステップと
    をさらに備える、請求項18に記載の方法。
20. 前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記論理母線を前記アレイ母線に結合させるステップと前記メモリ母線を前記アレイ母線から減結合させるステップとを同時に行うことを備える、請求項19に記載の方法。
21. 前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記メモリ母線を前記アレイ母線に結合させるステップと前記論理母線を前記アレイ母線から減結合させるステップとを同時に行うことを備える、請求項19に記載の方法。
22. 前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記メモリ母線を前記アレイ母線から減結合させる前に前記論理母線を前記アレイ母線に結合させるステップを備える、請求項19に記載の方法。
23. 前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、前記論理母線を前記アレイ母線から減結合させる前に前記メモリ母線を前記アレイ母線に結合させるステップを備える、請求項19に記載の方法。
24. (a)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ高インピーダンス経路を示す、高インピーダンス経路選択信号を受信するステップと、
    (b)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ選択イネーブル状態を示す、論理/メモリトグル信号を受信するステップと、
    (c)前記高インピーダンス経路選択信号が前記メモリ高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記メモリ選択イネーブル状態を示すことに応答して、メモリメイク状態を示すメモリメイク信号を生成するステップと、
    (d)前記メモリメイク信号が前記メモリメイク状態を示すことに応答して、第1のメモリ電力インピーダンス経路を介してメモリ電力入力部とアレイ電力出力部とを結合させるステップと、
    (e)前記メモリメイク信号に応答して、前記第1のメモリ電力インピーダンス経路よりも高いインピーダンスを有する第2のメモリ電力インピーダンス経路を介して、前記メモリ電力入力部と前記アレイ電力出力部とを結合させるステップと
    をさらに備える、請求項18に記載の方法。
25. ステップ(d)を実行する前にステップ(e)を実行することを備える、請求項24に記載の方法。
26. (f)前記高インピーダンス経路選択信号が論理高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が論理選択イネーブル状態を示すことに応答して、メモリブレーク状態を示す前記メモリメイク信号を生成するステップと、
    (g)メモリ母線イネーブル信号がメモリ母線ディスエーブル状態を示すこと、および前記メモリメイク信号が前記メモリブレーク状態を示すことに応答して、前記第1のメモリ電力インピーダンス経路を介して前記メモリ母線から前記アレイ母線に前記メモリ電力を減結合させるステップと、
    (h)前記メモリメイク信号が前記メモリブレーク状態を示すことに応答して、前記第2のメモリ電力インピーダンス経路を介して前記メモリ母線から前記アレイ母線に前記メモリ電力を減結合させるステップと
    をさらに備える、請求項24に記載の方法。
27. ステップ(h)を実行する前にステップ(g)を実行することを備える、請求項26に記載の方法。
28. (a)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理高インピーダンス経路を示す、高インピーダンス経路選択信号を受信するステップと、
    (b)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理選択イネーブル状態を示す、論理/メモリトグル信号を受信するステップと、
    (c)前記高インピーダンス経路選択信号が前記論理高インピーダンス経路を示すこと、および前記論理/メモリトグル信号が前記論理選択イネーブル状態を示すことに応答して、論理メイク状態を示す論理メイク信号を生成するステップと、
    (d)前記論理メイク信号が前記論理メイク状態を示すことに応答して、第1の論理電力インピーダンス経路を介して論理電力入力部とアレイ電力出力部とを結合させるステップと、
    (e)前記論理メイク信号に応答して、前記第1の論理電力インピーダンス経路よりも高いインピーダンスを有する第2の論理電力インピーダンス経路を介して、前記論理電力入力部と前記アレイ電力出力部とを結合させるステップと
    をさらに備える、請求項18に記載の方法。
29. ステップ(e)を実行する前にステップ(d)を実行することを備える、請求項28に記載の方法。
30. (f)前記高インピーダンス経路選択信号がメモリ高インピーダンス経路を示すこと、および前記論理/メモリトグル信号がメモリ選択イネーブル状態を示すことに応答して、論理ブレーク状態を示す前記論理メイク信号を生成するステップと、
    (g)論理母線イネーブル信号が論理母線ディスエーブル状態を示すこと、および前記論理メイク信号が前記論理ブレーク状態を示すことに応答して、前記第1の論理電力インピーダンス経路を介して前記論理母線から前記アレイ母線に前記論理電力を減結合させるステップと、
    (h)前記論理メイク信号が前記論理ブレーク状態を示すことに応答して、前記第2のメモリ電力インピーダンス経路を介して前記論理母線から前記アレイ母線に前記論理電力を減結合させるステップと
    をさらに備える、請求項28に記載の方法。
31. ステップ(g)を実行する前にステップ(h)を実行することを備える、請求項30に記載の方法。
32. (a)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答してメモリ選択イネーブル状態を示す、メモリ選択信号を受信するステップと、
    (b)前記メモリ選択信号が前記メモリ選択イネーブル状態を示すことに応答して、メモリメイク状態を示すメモリメイク信号を生成するステップと、
    (c)メモリ母線イネーブル信号がメモリ母線イネーブル状態を示すことに応答して、第1のメモリ電力インピーダンス経路を介してメモリ電力入力部とアレイ電力出力部とを結合させるステップと、
    (d)前記メモリメイク信号が前記メモリメイク状態を示すことに応答して、前記第1のメモリ電力インピーダンス経路よりも高いインピーダンスを有する第2のメモリ電力インピーダンス経路を介して、前記メモリ電力入力部と前記アレイ電力出力部とを結合させるステップと
    をさらに備える、請求項18に記載の方法。
33. ステップ(d)を実行する前にステップ(c)を実行することを備える、請求項32に記載の方法。
34. (e)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答してメモリ選択ディスエーブル状態を示す、前記メモリ選択信号を受信するステップと、
    (f)前記メモリ選択信号が前記メモリ選択ディスエーブル状態を示すことに応答して、メモリブレーク状態を示す前記メモリメイク信号を生成するステップと、
    (g)前記メモリ母線イネーブル信号が前記メモリ母線ディスエーブル状態を示すことに応答して、前記第1のメモリ電力インピーダンス経路を介して前記メモリ電力入力部と前記アレイ電力出力部とを減結合させるステップと、
    (h)前記メモリメイク信号が前記メモリブレーク状態を示すことに応答して、前記第1のメモリ電力インピーダンス経路よりも高いインピーダンスを有する前記第2のメモリ電力インピーダンス経路を介して、前記メモリ電力入力部と前記アレイ電力出力部とを減結合させるステップと
    をさらに備える、請求項32に記載の方法。
35. ステップ(g)を実行する前にステップ(h)を実行することを備える、請求項34に記載の方法。
36. (e)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して論理選択イネーブル状態を示す、論理選択信号を受信するステップと、
    (f)前記メモリ選択信号が前記メモリ選択イネーブル状態を示すことに応答して、論理メイク状態を示す論理メイク信号を生成するステップと、
    (g)前記論理メイク信号が前記論理メイク状態を示すことに応答して、第1の論理電力インピーダンス経路を介して論理電力入力部と前記アレイ電力出力部とを結合させるステップと、
    (h)論理母線イネーブル信号が論理母線イネーブル状態を示すことに応答して、前記第1の論理電力インピーダンス経路よりも高いインピーダンスを有する第2の論理電力インピーダンス経路を介して、前記論理電力入力部と前記アレイ電力出力部とを結合させるステップと
    をさらに備える、請求項32に記載の方法。
37. ステップ(h)を実行する前にステップ(g)を実行することを備える、請求項36に記載の方法。
38. (e)前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して論理選択ディスエーブル状態を示す、論理選択信号を受信するステップと、
    (f)前記論理選択信号が前記論理選択ディスエーブル状態を示すことに応答して、論理ブレーク状態を示す論理メイク信号を生成するステップと、
    (g)論理母線イネーブル信号が論理母線ディスエーブル状態を示すことに応答して、第1の論理電力インピーダンス経路を介して論理電力入力部と前記アレイ電力出力部とを減結合させるステップと、
    (h)前記論理メイク信号が前記論理ブレーク状態を示すことに応答して、前記第1の論理電力インピーダンス経路よりも高いインピーダンスを有する第2の論理電力インピーダンス経路を介して、前記論理電力入力部と前記アレイ電力出力部とを減結合させるステップと
    をさらに備える、請求項32に記載の方法。
39. ステップ(g)を実行する前にステップ(h)を実行することを備える、請求項38に記載の方法。
40. プロセッサベースシステムのための母線制御システムであって、
    母線制御回路であって、
    論理電源から論理電力を受けるとともに前記受けた論理電力を論理領域に供給する論理母線における動作電圧がメモリ領域の最小動作電圧未満であることに応答して、メモリ母線イネーブル状態を示すメモリ母線イネーブル信号を生成することと、
    論理母線イネーブル信号を生成することであって、前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、前記論理母線イネーブル信号が論理母線イネーブル状態を示すこととを行うように構成された母線制御回路と、
    母線選択回路であって、
    前記論理母線イネーブル信号が前記論理母線イネーブル状態を示すことに応答して、少なくとも1つのメモリアレイに前記論理電力を供給するために、前記論理電源から前記論理電力を受ける前記論理母線を前記メモリ領域の中の前記少なくとも1つのメモリアレイに結合されたアレイ母線に結合させ、
    前記メモリ母線イネーブル信号が前記メモリ母線イネーブル状態を示すことに応答して、前記少なくとも1つのメモリアレイにメモリ電力を供給するために、メモリ電源から前記メモリ電力を受けるメモリ母線を前記メモリ領域の中の前記少なくとも1つのメモリアレイに結合された前記アレイ母線に結合させるように構成された母線選択回路と
    を備える母線制御システム。
41. 前記母線選択回路が、前記少なくとも1つのメモリアレイの固有デカップリング静電容量を前記論理領域に結合させるために、前記論理母線を前記少なくとも1つのメモリアレイに結合させるように構成される、請求項40に記載の母線制御システム。
42. 前記母線制御回路が、
    前記論理電源から前記論理電力を受けるとともに前記受けた論理電力を前記論理領域に供給する前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧以上であることに応答して、メモリ母線ディスエーブル状態を示す前記メモリ母線イネーブル信号を生成し、
    前記論理母線における前記動作電圧が前記メモリ領域の前記最小動作電圧未満であることに応答して、論理母線ディスエーブル状態を示す前記論理母線イネーブル信号を生成するようにさらに構成され、
    前記母線選択回路が、
    前記論理母線イネーブル信号が前記論理母線ディスエーブル状態を示すことに応答して、前記論理電力を受ける前記論理母線を前記アレイ母線から減結合させ、
    前記メモリ母線イネーブル信号が前記メモリ母線ディスエーブル状態を示すことに応答して、前記メモリ母線を前記アレイ母線から減結合させるようにさらに構成される、
    請求項40に記載の母線制御システム。
43. 前記母線選択回路が、前記論理母線イネーブル信号が前記論理母線イネーブル状態を示すこと、および前記メモリ母線イネーブル信号が前記メモリ母線ディスエーブル状態を示すことに応答して、前記論理母線を前記アレイ母線に結合させるために、前記論理母線に結合された論理電力入力部を前記アレイ母線に結合されたアレイ電力出力部に結合させることと、前記メモリ母線を前記アレイ母線から減結合させるために、メモリ電力入力部を前記アレイ電力出力部から減結合させることとを同時に行うように構成される、請求項42に記載の母線制御システム。
44. 前記母線選択回路が、前記論理母線イネーブル信号が前記論理母線ディスエーブル状態を示すこと、および前記メモリ母線イネーブル信号が前記メモリ母線イネーブル状態を示すことに応答して、前記メモリ母線を前記アレイ母線に結合させるために、前記メモリ母線に結合されたメモリ電力入力部を前記アレイ母線に結合されたアレイ電力出力部に結合させることと、前記論理母線を前記アレイ母線から減結合させるために、論理電力入力部を前記アレイ電力出力部から減結合させることとを同時に行うように構成される、請求項42に記載の母線制御システム。
45. 前記母線選択回路が、
    前記論理母線イネーブル信号が前記論理母線イネーブル状態を示すことに応答して、前記論理母線を前記アレイ母線に結合させるように構成された論理電力選択回路と、
    前記メモリ母線イネーブル信号が前記メモリ母線イネーブル状態を示すことに応答して、前記メモリ母線を前記アレイ母線に結合させるように構成されたメモリ電力選択回路とをさらに備える、
    請求項40に記載の母線制御システム。
46. 前記母線制御回路が、前記メモリ母線イネーブル状態を示す前記メモリ母線イネーブル信号を生成する前に、前記論理母線イネーブル状態を示す前記論理母線イネーブル信号を生成するようにさらに構成される、請求項45に記載の母線制御システム。
47. 前記母線制御回路が、前記論理母線イネーブル状態を示す前記論理母線イネーブル信号を生成する前に、前記メモリ母線イネーブル状態を示す前記メモリ母線イネーブル信号を生成するようにさらに構成される、請求項46に記載の母線制御システム。
48. 前記母線制御回路が、前記メモリ母線と前記論理母線との間の相互伝導電流を低減するためにダイオード電圧降下モードでメモリ保持信号を生成するようにさらに構成され、
    前記母線選択回路が、前記メモリ母線と前記アレイ母線との間に結合されたメモリ保持回路をさらに備え、前記メモリ保持回路が、前記メモリ母線と前記論理母線との間の前記相互伝導電流を低減するために前記メモリ母線を前記アレイ母線に前記ダイオード電圧降下モードで結合させるように、前記メモリ保持信号によって制御されるように構成される、
    請求項40に記載の母線制御システム。

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