JP2018194865A - 半導体装置 - Google Patents

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Abstract

【課題】配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる表示装置を提供する。また、表示品質を向上させた表示装置を提供する。また、消費電力を低減できる表示装置を提供する。【解決手段】液晶表示装置の画素において、信号線と、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の電極と接続する画素電極とを有する。また、走査線の一部はループ形状であり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電極の一部は、走査線と重畳しない。【選択図】図１

Description

本発明は、表示装置及びその作製方法に関する。
近年、視野角特性や表示品質が改善された液晶表示装置として、垂直配向（ＶＡ：Ｖｅｒ
ｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）型の液晶表示装置が提供されている。また、ＶＡ型液
晶表示装置において、一画素に複数の画素電極と、それぞれの画素電極に接続し、画素電
極の電位を制御する薄膜トランジスタを有するマルチドメイン構造の液晶表示装置が提供
されている。一画素に複数の画素電極を設けることで、各画素電極によって液晶の配向を
異ならせることが可能であるため、従来のＶＡ型液晶表示装置と比較して、更に視野角を
広げることが可能である（特許文献１参照）。
また、液晶表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さら
には、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、
画面の解像度も、ハイビジョン画質（ＨＤ、１３６６×７６８）、フルハイビジョン画質
（ＦＨＤ、１９２０×１０８０）と高精細化の傾向にあり、解像度が３８４０×２０４８
または４０９６×２１８０といった、いわゆる４Ｋデジタルシネマ用の液晶表示装置の開
発も急がれている。
また、残像を低減し、表示品位を向上するために駆動速度を２倍（倍速駆動とも呼ばれる
）の高速駆動とすることが行われており、さらには４倍速以上の高速駆動が検討されてい
る。また、３次元（３Ｄ）表示の液晶表示装置を実現するには、右目用と左目用の画像を
交互に表示する必要があるため、２倍速駆動以上の高速動作で液晶表示装置を動作させる
ことが求められる。
特開２００６−３１７８６７号公報
しかしながら、液晶表示装置の大型化と高精細化に伴い、必要とされる画素数が著しく増
加し、一画素当たりの書き込み時間が短くなる。このため、画素電極の電位を制御する薄
膜トランジスタには、高速動作及び高いオン電流等が求められている。
また、配線抵抗及び配線間に生じる寄生容量の増大は、信号線の終端への信号伝達の遅れ
を引き起こす。この結果、表示ムラや階調不良などの表示品質の低下や、消費電力の増加
が生じてしまう。
そこで、本発明の一態様は、配線抵抗の上昇を防ぎつつ、配線間の寄生容量を低減できる
表示装置を提供することを課題とする。また、本発明の一態様は、表示品質を向上させた
表示装置を提供することを課題とする。また、本発明の一態様は、消費電力を低減できる
表示装置を提供することを課題とする。
本発明の一態様は、液晶表示装置の画素において、信号線と、該信号線と交差する走査線
と、信号線から突出する第１の電極と、該第１の電極と対向する第２の電極と、該第２の
電極と接続する画素電極とを有する。また、走査線の一部はループ形状で開口部を有して
おり、第１の電極の一部は、走査線の開口部と重畳する領域に位置する。即ち、第１の電
極の一部は、走査線と重畳しない。
また、本発明の一態様は、マルチドメイン構造の液晶表示装置の画素において、信号線と
、該信号線と交差する走査線と、信号線から突出する第１の電極と、該第１の電極と対向
する複数の第２の電極と、該複数の第２の電極と接続する複数の画素電極とを有する。ま
た、走査線の一部はループ形状で開口部を有する。また、走査線、第１の電極、ゲート絶
縁膜、半導体膜、及び複数の第２の電極の一により第１の薄膜トランジスタを構成し、走
査線の開口部と第１の電極とが重畳する。また、走査線、第１の電極、ゲート絶縁膜、半
導体膜、及び複数の第２の電極の二により第２の薄膜トランジスタを構成し、走査線の開
口部と第１の電極とが重畳する。
上記走査線において、走査線の一部はループ形状で開口部を有する領域であり、走査線の
他部は信号線と交差する方向に延伸する領域であり、走査線の一部において、開口部を挟
んだ走査線の幅の合計は、走査線の他部の幅以上であることが好ましい。また、走査線の
一部の端部は、走査線の他部の端部より外側に位置することが好ましい。更には、当該走
査線の一部の端部が、走査線の他部の端部より外側に位置する領域において、走査線は上
記ループ形状を有する。
なお、第１の電極は、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソース電極
及びドレイン電極の一方として機能する。また、複数の第２の電極の一は、第１の薄膜ト
ランジスタのソース電極及びドレイン電極の他方として機能し、複数の第２の電極の二は
、第２の薄膜トランジスタのソース電極及びドレイン電極の他方として機能する。
また、第１の電極は、上面形状において、複数の第２の電極それぞれの間に設けられても
よい。または、第２の電極及び第３の電極は、上面形状において、前記第１の電極の一方
の辺側に設けられてもよい。
複数の薄膜トランジスタにおいて、ソース電極及びドレイン電極の一方として機能する第
１の電極が共通している。このため、ソース電極及びドレイン電極の一方並びに走査線の
重畳面積を低減することが可能であり、画素の開口率を維持しつつ、且つ走査線及び第１
の電極の間に生じる寄生容量を低減することができる。
また、走査線の一部はループ形状で開口部を有しており、当該開口部と重畳する領域に、
薄膜トランジスタにおいてソース電極及びドレイン電極の一方として機能する第１の電極
が位置する。このため、ループ形状の走査線と、第１の電極との重畳面積を低減すること
が可能であり、走査線と第１の電極の寄生容量を低減することができる。
本発明の一態様を適用することで、配線抵抗の上昇を防ぎつつ、画素の開口率を維持しつ
つ、且つ配線間の寄生容量を低減することができる。また、本発明の一態様を適用するこ
とで、表示装置の表示品質を向上させることができる。また、本発明の一態様を適用する
ことで、表示装置の消費電力を低減することができる。
本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。 マルチドメイン構造の画素の構成を説明する回路図である。 本発明の一実施の形態に係る表示装置の薄膜トランジスタ及び容量素子を説明する断面図である。 本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。 本発明の一実施の形態に係る表示装置の薄膜トランジスタを説明する断面図である。 本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る表示装置の薄膜トランジスタの作製方法を説明する断面図である。 本発明の一実施の形態に係る表示装置の画素の構成を説明する上面図である。
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の
説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。し
たがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものでは
ない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異な
る図面間でも共通して用いる。
なお本明細書にて用いる第１、第２、第３、乃至第ｎ（ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
（実施の形態１）
本実施の形態では、配線容量を低減した液晶表示装置の一画素の構成について、図１〜図
３、及び図８を用いて説明する。なお、本実施の形態では、１画素に複数のサブ画素を設
けた画素を、画素１００として説明するがこれに限定されるものではない。
図１は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１００の上面図
を示し、図２（Ａ）は、図１に示す画素１００の回路図を示し、図２（Ｂ）は従来の画素
の回路図を示し、図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂの断面図を示し、図３（Ｂ）
は、図１に示す一点鎖線Ｃ−Ｄの断面図を示す。図８（Ａ）は、図１における薄膜トラン
ジスタ１３６及び薄膜トランジスタ１３７の近傍の拡大上面図である。図８（Ｂ）は、図
８（Ａ）の走査線１０３、走査線１０３ａ、及び走査線１０３ｂの形状を見やすくするた
め、走査線１０３、走査線１０３ａ、走査線１０３ｂ、容量配線１０５ａ、及び容量配線
１０５ｂのみハッチングを用いて示した上面図である。図８（Ｃ）は、図８（Ａ）の第１
の電極１２３の形状を見やすくするため、信号線１２１、第１の電極１２３、第２の電極
１２５ａ、及び第３の電極１２５ｂのみハッチングを用いて示した上面図である。なお、
図８（Ｂ）及び図８（Ｃ）は、図１の一部を縮小して表示している。
図１及び図２（Ａ）に示すように、画素１００には、走査線１０３と、走査線１０３と交
差する信号線１２１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５
ａ及び容量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間
に、走査線１０３を有する。
また、走査線１０３及び信号線１２１の交差部近傍に薄膜トランジスタ１３６及び薄膜ト
ランジスタ１３７を有する。薄膜トランジスタ１３６は、走査線１０３に重畳する半導体
膜１３５と、半導体膜１３５と重畳する第１の電極１２３及び第２の電極１２５ａを有す
る。第１の電極１２３は、信号線１２１から突出した領域である。第１の電極１２３及び
第２の電極１２５ａは、薄膜トランジスタ１３６においてソース電極及びドレイン電極と
して機能する。
薄膜トランジスタ１３７は、走査線１０３に重畳する半導体膜１３５と、半導体膜１３５
と重畳する第１の電極１２３及び第３の電極１２５ｂとを有する。第１の電極１２３及び
第３の電極１２５ｂは、薄膜トランジスタ１３７においてソース電極及びドレイン電極と
して機能する。
薄膜トランジスタ１３６に含まれる第２の電極１２５ａは、画素電極１３９ａと接続され
る。即ち、薄膜トランジスタ１３６は、第２の電極１２５ａにより画素電極１３９ａを含
む液晶素子１４２と接続する。また、容量素子１４０の一方の電極は画素電極１３９ａ及
び薄膜トランジスタ１３６の第２の電極１２５ａと接続し、他方の電極は容量配線１０５
ａと接続する（図２（Ａ）参照。）。
薄膜トランジスタ１３７に含まれる第３の電極１２５ｂは、画素電極１３９ｂと接続され
る。即ち、薄膜トランジスタ１３７は、第３の電極１２５ｂにより画素電極１３９ｂを含
む液晶素子１４３と接続する。また、容量素子１４１の一方の電極は画素電極１３９ｂ及
び薄膜トランジスタ１３７の第３の電極１２５ｂと接続し、他方の電極は容量配線１０５
ｂと接続する（図２（Ａ）参照。）。即ち、薄膜トランジスタ１３６及び薄膜トランジス
タ１３７は、上面形状において画素１００の略中央に位置し、画素１００における各サブ
画素の画素電極１３９ａ及び画素電極１３９ｂの間に形成される。薄膜トランジスタ１３
６及び薄膜トランジスタ１３７を画素電極１３９ａ及び画素電極１３９ｂの間に設けるこ
とにより、第２の電極１２５ａ及び画素電極１３９ａ、並びに第３の電極１２５ｂ及び画
素電極１３９ｂの接続距離を短くすることが可能であるため、第２の電極１２５ａ及び画
素電極１３９ａ、並びに第３の電極１２５ｂ及び画素電極１３９ｂの間に発生する寄生容
量を低減すると共に、画素１００における開口率の低減を防ぐことができる。
薄膜トランジスタ１３６及び薄膜トランジスタ１３７は、ソース電極及びドレイン電極の
一方である第１の電極１２３が共通している。即ち、各画素において、信号線から突出す
る電極が第１の電極１２３一つであり、且つ薄膜トランジスタ１３６及び薄膜トランジス
タ１３７において共通であるため、走査線１０３と信号線１２１から突出された第１の電
極１２３との間に発生する寄生容量を低減することができる。
また、走査線１０３は、薄膜トランジスタ１３６及び薄膜トランジスタ１３７が形成され
る領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっており
、開口部１２６を有する。即ち、走査線は、信号線１２１と交差する方向に延伸する領域
である走査線１０３と、間に開口部１２６を挟むことでループ形状を形成する走査線１０
３ａ及び走査線１０３ｂとで構成される。このとき、開口部１２６を挟む走査線１０３ａ
及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上である。また、ループ形状とな
っている走査線１０３ａ及び走査線１０３ｂにおいては、走査線１０３の端部より走査線
１０３ａ及び走査線１０３ｂの端部が外側に突出している（図８（Ｂ）参照。）。また、
ループ形状を形成する走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部におい
て、第１の電極１２３の一部が配置される（図８（Ｃ）参照。）。走査線１０３ａ及び走
査線１０３ｂの幅の合計は、走査線１０３の幅以上であるため、走査線１０３から分岐し
た走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗の増加を防ぐことができると共
に、発熱、静電破壊等による半導体装置の不良の発生を低減することができる。
なお、図２（Ａ）及び図８（Ａ）に示すように、薄膜トランジスタ１３６においては、走
査線１０３ａ及び第１の電極１２３の重畳部において寄生容量Ｃ４が発生する。また、走
査線１０３ａ及び第２の電極１２５ａの重畳部において寄生容量Ｃ５が発生する。薄膜ト
ランジスタ１３７においては、走査線１０３ｂ及び第１の電極１２３の重畳部において寄
生容量Ｃ６が発生する。また、走査線１０３ｂ及び第３の電極１２５ｂの重畳部において
寄生容量Ｃ７が発生する。
ここで、比較例として、薄膜トランジスタと重畳する領域においてループ形状を有せず、
直線状である走査線２０３を有し、薄膜トランジスタ２３６及び薄膜トランジスタ２３７
それぞれにおいて、信号線１２１と接続する電極が異なる画素２００の回路図を図２（Ｂ
）に示す。図２（Ａ）と同様の構成においては、同じ符号を用いて示し、構成の説明を省
略する。
図２（Ｂ）に示すように、画素２００には、走査線２０３と、走査線２０３と交差する信
号線１２１とを有する。また、走査線２０３と同じ方向に延びる容量配線１０５ａ及び容
量配線１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査
線２０３を有する。
また、走査線２０３及び信号線１２１の交差部近傍に薄膜トランジスタ２３６及び薄膜ト
ランジスタ２３７を有する。薄膜トランジスタ２３６は、走査線２０３に接続するゲート
電極と、信号線１２１から突出する第１の電極と、液晶素子１４２と接続する第２の電極
とを有する。また、容量素子１４０の一方の電極は、液晶素子１４２に含まれる画素電極
及び薄膜トランジスタ２３６の第２の電極に接続し、容量素子１４０の他方の電極は、容
量配線１０５ａに接続する。
薄膜トランジスタ２３７は、走査線２０３に接続するゲート電極と、信号線１２１から突
出する第３の電極と、液晶素子１４３と接続する第４の電極とを有する。また、容量素子
１４１の一方の電極は、液晶素子１４３に含まれる画素電極及び薄膜トランジスタ２３７
の第４の電極に接続し、容量素子１４１の他方の電極は、容量配線１０５ｂに接続する。
なお、薄膜トランジスタ２３６においては、走査線２０３及び第１の電極の重畳部におい
て寄生容量Ｃ１４が発生する。また、走査線２０３及び第２の電極の重畳部において寄生
容量Ｃ１５が発生する。薄膜トランジスタ２３７においては、走査線２０３及び第３の電
極の重畳部において寄生容量Ｃ１６が発生する。また、走査線２０３及び第４の電極の重
畳部において寄生容量Ｃ１７が発生する。
薄膜トランジスタ１３６及び薄膜トランジスタ２３６のそれぞれにおいて、走査線１０３
ａ、２０３、及び第１の電極の重畳部の面積が略同一であれば、寄生容量Ｃ４及び寄生容
量Ｃ１４は略同一である。また、走査線１０３ａ、２０３、及び第２の電極の重畳部の面
積が略同一であれば、寄生容量Ｃ５及び寄生容量Ｃ１５は略同一である。薄膜トランジス
タ１３７及び薄膜トランジスタ２３７において、走査線１０３ｂ及び第１の電極の重畳部
の面積と、走査線２０３及び第３の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ
６及び寄生容量Ｃ１６は略同一である。また、走査線１０３ｂ及び第３の電極の重畳部の
面積と、走査線２０３及び第４の電極の重畳部の面積とが略同一であれば、寄生容量Ｃ７
及び寄生容量Ｃ１７は略同一である。
比較例である、薄膜トランジスタと重畳する領域において、ループ形状を有せず、直線状
である走査線２０３を有する画素２００は、図２（Ｂ）に示すように、走査線２０３及び
信号線１２１の間において、寄生容量Ｃ１１が発生している。また、薄膜トランジスタ２
３６及び薄膜トランジスタ２３７において、ソース電極及びドレイン電極の一方となる電
極が異なる電極（薄膜トランジスタ２３６においては第１の電極、薄膜トランジスタ２３
７においては第３の電極）の場合、即ち、薄膜トランジスタ２３６の第１の電極及び薄膜
トランジスタ２３７の第３の電極のそれぞれと、信号線１２１とが接続する場合、走査線
２０３及び第１の電極の間に寄生容量Ｃ１２が発生し、走査線２０３及び第３の電極の間
に寄生容量Ｃ１３が発生する。
しかしながら、本実施の形態に示す走査線１０３は、薄膜トランジスタ１３６及び薄膜ト
ランジスタ１３７が形成される領域近傍においてループ形状であり、図１及び図８（Ｂ）
に示すように、走査線１０３ａ及び走査線１０３ｂとなっており、開口部１２６を有する
。また、ループ形状である走査線１０３ａ及び走査線１０３ｂの間に設けられる開口部１
２６において、第１の電極１２３が配置している（図８（Ｃ）参照。）。このため、当該
領域における第１の電極１２３において、走査線との寄生容量は生じていない。即ち、図
８（Ａ）における寄生容量Ｃ３はゼロである。なお、走査線１０３ａ及び信号線１２１の
間、並びに走査線１０３ｂ及び信号線１２１の間においては、それぞれ寄生容量Ｃ１及び
寄生容量Ｃ２が生じている。
また、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同一と
すると、画素２００における寄生容量Ｃ１１と、画素１００における寄生容量Ｃ１及び寄
生容量Ｃ２の合計とは、略同一とすることが可能であるため、画素１００と比較して、画
素２００においては、寄生容量Ｃ１２及び寄生容量Ｃ１３が多い。
また、図１及び図２（Ａ）に示す画素１００において、薄膜トランジスタ１３６及び薄膜
トランジスタ１３７は、ソース電極及びドレイン電極の一方である第１の電極１２３が共
通している（図８（Ｃ）参照）。このため、第１の電極１２３において、抵抗が生じる。
しかしながら、図２（Ｂ）に示すような、薄膜トランジスタ２３６及び薄膜トランジスタ
２３７において、ソース電極及びドレイン電極の一方となる電極が異なる電極の場合、即
ち、薄膜トランジスタ２３６の第１の電極及び薄膜トランジスタ２３７の第３の電極のそ
れぞれと、信号線１２１とが接続する場合、薄膜トランジスタ２３６の第１の電極及び薄
膜トランジスタ２３７の第３の電極のそれぞれにおいて、抵抗が生じる。
これらのことから、図１及び図２（Ａ）に示すように、信号線１２１から突出した第１の
電極１２３を、薄膜トランジスタ１３６及び薄膜トランジスタ１３７それぞれのソース電
極及びドレイン電極の一方とすることで、走査線１０３及び第１の電極１２３の重畳面積
を低減することが可能であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走
査線１０３及び第１の電極１２３の間に生じる寄生容量を低減することができる。なお、
ここでは、走査線１０３ａ及び走査線１０３ｂの幅の合計を走査線２０３の幅と、概略同
一としたが、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上で
あればよい。この結果、画素における走査線の抵抗の増加を防ぐことができる。
また、図１に示す画素１００において、信号線１２１、第１の電極１２３、第２の電極１
２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３ｂ、容量配線１０５
ａ、及び容量配線１０５ｂとが交差する領域近傍において、信号線１２１、第１の電極１
２３、第２の電極１２５ａ、及び第３の電極１２５ｂと、走査線１０３ａ、走査線１０３
ｂ、容量配線１０５ａ、及び容量配線１０５ｂとの交差部の外側に、半導体膜１３５の端
部が位置する。即ち、走査線１０３ａ及び信号線１２１、走査線１０３ｂ及び信号線１２
１、容量配線１０５ａ及び信号線１２１、容量配線１０５ｂ及び信号線１２１、走査線１
０３ａ及び第１の電極１２３、走査線１０３ａ及び第２の電極１２５ａ、走査線１０３ｂ
及び第３の電極１２５ｂの間において、ゲート絶縁膜のみでなく、半導体膜１３５が形成
されるため、配線間の寄生容量を低減できる。
なお、本実施の形態に示す薄膜トランジスタは、第１の電極１２３を間として、第２の電
極１２５ａ及び第３の電極１２５ｂが設けられている。このため、第１の電極１２３から
第２の電極１２５ａに流れる電流の方向と、第１の電極１２３から第３の電極１２５ｂに
流れる電流の方向が反対である。画素を２分割し、それぞれにチャネル方向（電流の流れ
る方向）の異なる薄膜トランジスタを設けることにより、半導体膜１３５の結晶性のばら
つきを原因とする、画素ごとの薄膜トランジスタの電気特性のばらつきを低減することが
できる。また、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、共通の半
導体膜を有するため、薄膜トランジスタ１３６及び薄膜トランジスタ１３７において、第
１の電極１２３及び半導体膜が接する領域を共有することができる。この結果、画素１０
０における薄膜トランジスタ１３６及び薄膜トランジスタ１３７の専有面積を低減するこ
とが可能である。
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示した
が、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トラ
ンジスタに接続する複数の画素電極を有してもよい。
次に、薄膜トランジスタ及び容量素子の構造について、図３を用いて説明する。
図３（Ａ）は、図１に示す一点鎖線Ａ−Ｂにおける薄膜トランジスタ１３６の断面構造で
ある。
薄膜トランジスタ１３６は、基板１０１上に、走査線１０３と、半導体膜１３５と、走査
線１０３及び半導体膜１３５の間に設けられるゲート絶縁膜１０７と、半導体膜１３５に
接するソース領域及びドレイン領域として機能する不純物半導体膜１２７及び不純物半導
体膜１２９と、不純物半導体膜１２７に接する第１の電極１２３と、不純物半導体膜１２
９に接する第２の電極１２５ａとを有する。また、ゲート絶縁膜１０７、半導体膜１３５
、不純物半導体膜１２７、不純物半導体膜１２９、第１の電極１２３、及び第２の電極１
２５ａを覆う絶縁膜１３８が形成される。また、絶縁膜１３８の開口部において第２の電
極１２５ａと接続する画素電極１３９ａが形成される。
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えう
る程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性
を要しない場合には、ステンレス等の金属の基板の表面に絶縁膜を設けたものを用いても
よい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基
板１０１のサイズに限定はなく、例えば液晶表示装置でよく使われる第３世代乃至第１０
世代のガラス基板を用いることができる。
走査線１０３の一部は薄膜トランジスタ１３６のゲート電極として機能する。走査線１０
３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオ
ジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用い
て、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピン
グした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａ
ｌ−Ｎｉ合金などを用いてもよい。
例えば、走査線１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積
層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上
に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン
膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構
造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と
銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タング
ステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニ
ウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすること
が好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで
、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することが
できる。
なお、走査線１０３と同時に、容量配線１０５ａ及び容量配線１０５ｂが形成される。こ
のため、容量配線１０５ａ及び容量配線１０５ｂは、走査線１０３と同様の材料及び積層
構造を有する。
ゲート絶縁膜１０７は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸
化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、ま
たは窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。なお、ゲ
ート絶縁膜１０７において、半導体膜１３５が微結晶シリコン膜の場合、半導体膜１３５
と接する層を、酸化シリコン膜、酸化アルミニウム膜等の酸化物膜で形成することで、半
導体膜１３５との界面の窒素濃度を低減できるため、薄膜トランジスタの電気特性の信頼
性を高めることができる。
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多
いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（Ｈ
ＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．
５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含ま
れるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有
量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範
囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％
、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまた
は窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリ
コン及び水素の含有比率が上記の範囲内に含まれるものとする。
半導体膜１３５は、シリコンまたはシリコンゲルマニウムを用いて形成する。または、酸
化物半導体を用いて形成する。酸化物半導体の代表例としては、四元系金属酸化物である
Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ膜、Ｉ
ｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａｌ−Ｇａ
−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ膜、
Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｉｎ−Ｇａ−Ｏ膜などを用いることができる。
また、半導体膜１３５は、上記半導体材料のいずれかを用いた、非晶質半導体、微結晶半
導体、または結晶性半導体を、単層または積層して形成することができる。
なお、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の
半導体である。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体で
あって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以
上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以
上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。
このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコン
を示す５２０ｃｍ−１より低波数側に、シフトしている。即ち、単結晶シリコンを示す５
２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマ
ンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水
素またはハロゲンを少なくとも１原子％含んでいる。さらに、ヘリウム、アルゴン、ネオ
ン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させること
で、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述
は、例えば、米国特許４，４０９，１３４号で開示されている。
ここでは、半導体膜１３５として、微結晶半導体領域１３１及び非晶質半導体領域１３３
の積層構造を適用する。
微結晶半導体領域１３１は表面が鋭角な凹凸状であり、凸部はゲート絶縁膜１０７から非
晶質半導体領域１３３に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形
状）である。なお、微結晶半導体領域１３１の凹凸の形状は、ゲート絶縁膜１０７から非
晶質半導体領域１３３に向かって幅が広がる凸状（逆錐形状）であってもよい。
微結晶半導体領域１３１において、少なくとも凸部の領域は、窒素濃度の高い領域である
。また、微結晶半導体領域１３１に含まれる結晶粒界に、ＮＨ基またはＮＨ２基を有して
もよい。二次イオン質量分析法によって計測される微結晶半導体領域１３１の凸部の領域
に含まれる窒素の濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ
／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ
／ｃｍ３以下とすることで、錐形状または逆錐形状を含む凹凸を形成することが可能であ
る。
非晶質半導体領域１３３は、窒素を有する非晶質半導体で形成される。窒素を有する非晶
質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非
晶質半導体としては、アモルファスシリコンを用いて形成する。
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ
ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定さ
れるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である
。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価
電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で
ある。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾
きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため
、窒素を含む非晶質半導体を、微結晶半導体領域１３１と不純物半導体膜１２７及び不純
物半導体膜１２９との間に設けることで、薄膜トランジスタのオフ電流を低減することが
できる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高
めることが可能である。
さらに、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルの
ピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶半導体、代表的
には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク
領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶
半導体とは異なるものである。
また、非晶質半導体領域１３３に、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以
上５ｎｍ以下の半導体結晶粒を含ませることで、更に薄膜トランジスタのオン電流と電界
効果移動度を高めることが可能である。
不純物半導体膜１２７及び不純物半導体膜１２９は、必要に応じて設ければよい。例えば
、半導体膜をシリコン膜またはシリコンゲルマニウム膜で形成する場合であって、且つｎ
チャネル型薄膜トランジスタの場合は、リンが添加されたアモルファスシリコン、リンが
添加された微結晶シリコン等を用いて形成する。また、リンが添加されたアモルファスシ
リコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、ｐチ
ャネル型薄膜トランジスタの場合は、不純物半導体膜１２７及び不純物半導体膜１２９は
、ホウ素が添加された微結晶シリコン、ホウ素が添加されたアモルファスシリコン等を用
いて形成する。
第１の電極１２３及び第２の電極１２５ａは、アルミニウム、銅、チタン、ネオジム、ス
カンジウム、モリブデン、クロム、タンタル若しくはタングステン等により単層で、また
は積層して形成することができる。または、ヒロック防止元素が添加されたアルミニウム
合金（走査線１０３に用いることができるＡｌ−Ｎｄ合金等）により形成してもよい。ド
ナーとなる不純物元素を添加した結晶性シリコンを用いてもよい。ドナーとなる不純物元
素が添加された結晶性シリコンと接する側の膜を、チタン、タンタル、モリブデン、タン
グステンまたはこれらの元素の窒化物により形成し、その上にアルミニウムまたはアルミ
ニウム合金を形成した積層構造としてもよい。更には、アルミニウムまたはアルミニウム
合金の上面及び下面を、チタン、タンタル、モリブデン、タングステンまたはこれらの元
素の窒化物で挟んだ積層構造としてもよい。
なお、第１の電極１２３及び第２の電極１２５ａと同時に、第３の電極１２５ｂが形成さ
れる。このため、第３の電極１２５ｂは、第１の電極１２３及び第２の電極１２５ａと同
様の材料及び積層構造を有する。また、第１の電極１２３は、信号線１２１の一部が突出
した領域である。このため、信号線１２１は、第１の電極１２３と同様の材料及び積層構
造を有する。
絶縁膜１３８は、ゲート絶縁膜１０７と同様の材料を適宜用いることができる。なお、絶
縁膜１３８を積層構造とする場合は、半導体膜１３５に接する層を、酸化シリコン膜、酸
化アルミニウム膜等の酸化物膜で形成することが好ましい。これは、絶縁膜１３８上にバ
ックゲート電極を設ける場合、半導体膜１３５において絶縁膜１３８に接する領域はチャ
ネル領域として機能する。チャネル領域における窒素濃度を低減させることで、薄膜トラ
ンジスタの信頼性を高めることができるためである。
画素電極１３９ａは、酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加
したインジウム錫酸化物等の透光性を有する導電性材料や、グラフェンを用いて形成する
ことができる。
画素電極１３９ａと同時に、画素電極１３９ｂが形成される。このため、画素電極１３９
ｂは、画素電極１３９ａと同様の材料及び積層構造を有する。
図３（Ｂ）は、図１に示す一点鎖線Ｃ−Ｄにおける容量素子の断面構造である。
容量素子１４０は、基板１０１上に、容量配線１０５ａと、第２の電極１２５ａと、容量
配線１０５ａ及び第２の電極１２５ａの間に設けられるゲート絶縁膜１０７とで構成され
る。また、ゲート絶縁膜１０７及び第２の電極１２５ａを覆う絶縁膜１３８が形成される
。また、絶縁膜１３８上に第２の電極１２５ａと接続する画素電極１３９ａが形成される
。
なお、図示しないが、薄膜トランジスタ１３７は、薄膜トランジスタ１３６と同様の構造
で構成される。また、薄膜トランジスタ１３７に接続する容量素子１４１は、容量素子１
４０と同様の構造で構成される。
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の
間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低
減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装
置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液
晶表示装置の消費電力を低減することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態２）
本実施の形態では、配線容量を低減した液晶表示装置において、実施の形態１と異なる構
造を有する一画素の構成について、図４及び図５を用いて説明する。なお、本実施の形態
では、１画素に複数のサブ画素を設けた画素を、画素１５０として説明するがこれに限定
されるものではない。
図４は、本実施の形態に示すマルチドメイン構造の液晶表示装置の一画素１５０の上面図
であり、図５は、図４に示す一点鎖線Ｅ−Ｆの断面図を示す。
図４に示すように、画素１５０には、走査線１０３と、走査線１０３と交差する信号線１
５１とを有する。また、走査線１０３と同じ方向に延びる容量配線１０５ａ及び容量配線
１０５ｂを有する。なお、容量配線１０５ａと、容量配線１０５ｂとの間に、走査線１０
３を有する。
また、走査線１０３及び信号線１５１の交差部近傍に薄膜トランジスタ１６６及び薄膜ト
ランジスタ１６７を有する。薄膜トランジスタ１６６は、走査線１０３に重畳する半導体
膜１６５ａと、半導体膜１６５ａと重畳する第１の電極１５３及び第２の電極１５５ａと
を有する。第１の電極１５３は、信号線１５１から突出した領域である。第１の電極１５
３及び第２の電極１５５ａは、薄膜トランジスタ１６６においてソース電極及びドレイン
電極として機能する。
薄膜トランジスタ１６７は、走査線１０３に重畳する半導体膜１６５ｂと、半導体膜１６
５ｂと重畳する第１の電極１５３及び第３の電極１５５ｂとを有する。第１の電極１５３
及び第３の電極１５５ｂは、薄膜トランジスタ１６７においてソース電極及びドレイン電
極として機能する。
薄膜トランジスタ１６６に含まれる第２の電極１５５ａは、画素電極１６９ａと接続され
る。また、容量配線１０５ａと、第２の電極１５５ａ及び画素電極１６９ａのそれぞれ一
部とが重畳している。容量配線１０５ａ、ゲート絶縁膜、及び第２の電極１５５ａにより
容量素子を構成する。
薄膜トランジスタ１６７に含まれる第３の電極１５５ｂは、画素電極１６９ｂと接続され
る。また、容量配線１０５ｂと、第３の電極１５５ｂ及び画素電極１６９ｂのそれぞれ一
部とが重畳している。容量配線１０５ｂ、ゲート絶縁膜、及び第３の電極１５５ｂにより
容量素子を構成する。即ち、薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、薄
膜トランジスタ１３６及び薄膜トランジスタ１３７と同様に、上面形状において画素１５
０の略中央に位置し、画素１５０における各サブ画素の画素電極１６９ａ及び画素電極１
６９ｂの間に形成される。このため、第２の電極１５５ａ及び画素電極１６９ａ、並びに
第３の電極１５５ｂ及び画素電極１６９ｂの間に発生する寄生容量を低減すると共に、画
素１５０における開口率の低減を防ぐことができる。
薄膜トランジスタ１６６及び薄膜トランジスタ１６７は、ソース電極及びドレイン電極の
一方である第１の電極１５３が共通している。即ち、各画素において、信号線から突出す
る電極が第１の電極１５３一つであり、且つ薄膜トランジスタ１６６及び薄膜トランジス
タ１６７において共通であるため、走査線１０３と信号線１５１から突出された第１の電
極１５３との間に発生する寄生容量を低減することができる。
また、走査線１０３は、薄膜トランジスタ１６６及び薄膜トランジスタ１６７が形成され
る領域近傍においてループ形状であり、走査線１０３ａ及び走査線１０３ｂとなっている
。また、ループ形状である走査線１０３ａ及び走査線１０３ｂとの間に設けられる開口部
において、第１の電極１５３の一部が配置される。このため、薄膜トランジスタ１６６及
び薄膜トランジスタ１６７それぞれに、ソース電極及びドレイン電極の一方が設けられる
場合と比較して、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能で
あり、走査線１０３及び第１の電極１５３の間に生じる寄生容量を低減することができる
。また、走査線１０３ａ及び走査線１０３ｂの幅の合計は、走査線１０３の幅以上である
ため、走査線１０３から分岐した走査線１０３ａ及び走査線１０３ｂにおいて、配線抵抗
の増加を防ぐことができると共に、発熱、静電破壊等による半導体装置の不良の発生を低
減することができる。
これらのことから、走査線１０３及び第１の電極１５３の重畳面積を低減することが可能
であり、配線幅を広げることなく、即ち、開口率を維持しつつ、走査線１０３及び第１の
電極１５３の間に生じる寄生容量を低減することができる。また、画素における抵抗を低
減することができる。
また、図４に示す画素１５０において、走査線１０３ａ及び信号線１５１、走査線１０３
ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５１、並びに容量配線１０５ｂ及び
信号線１５１の間において、半導体膜１６５ｃが設けられている。また、走査線１０３ａ
及び信号線１５１、走査線１０３ｂ及び信号線１５１、容量配線１０５ａ及び信号線１５
１、並びに容量配線１０５ｂ及び信号線１５１それぞれの交差部より外側に、半導体膜１
６５ｃの端部が位置する。このため、上記配線間には、ゲート絶縁膜のみでなく、半導体
膜１６５ｃが形成されるため、配線間の寄生容量を低減できる。なお、半導体膜１６５ｃ
の端部は、走査線１０３の一端部と重畳しているため、走査線１０３の一端部及び第１の
電極１５３の一部における寄生容量を低減している。
また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７のそれぞれにおいて、半導体
膜１６５ａ及び半導体膜１６５ｂの端部は、走査線１０３の内側に位置する。このため、
半導体膜１６５ａ及び半導体膜１６５ｂへのバックライトや外光の照射を低減することが
可能であり、薄膜トランジスタ１６６及び薄膜トランジスタ１６７の光リーク電流を低下
することができる。
なお、本実施の形態に示す薄膜トランジスタは、上面形状において、第１の電極１５３の
一方の辺側に、第２の電極１５５ａ及び第３の電極１５５ｂが設けられている。即ち、第
２の電極１５５ａ及び第３の電極１５５ｂと、信号線１５１との間に、信号線から突出す
る第１の電極１５３が設けられる。このため、第１の電極１５３及び第２の電極１５５ａ
の間に流れる電流の方向と、第１の電極１５３及び第３の電極１５５ｂの間に流れる電流
の方向とが略一致する。半導体膜が微結晶半導体膜または結晶性半導体膜の場合、結晶の
配向方向と、上記電流の流れる方向を略一致させることで、薄膜トランジスタの電気特性
を向上させることができる。また、薄膜トランジスタ１６６及び薄膜トランジスタ１６７
が有する半導体膜がそれぞれ異なるため、薄膜トランジスタ同士におけるリーク電流が少
なく、更には、一方の薄膜トランジスタの電気特性が悪くとも、一方の薄膜トランジスタ
の電気特性が他方の薄膜トランジスタの電気特性に影響しないため、画素間の電気特性の
ムラを低減することができる。
なお、本実施の形態においては、一画素に２つの薄膜トランジスタを設けた構造を示した
が、これに限定されない。一画素に３つ以上の複数の薄膜トランジスタ及び当該薄膜トラ
ンジスタに接続する複数の画素電極を有してもよい。
次に、薄膜トランジスタの構造について、図５を用いて説明する。
図５は、図４に示す一点鎖線Ｅ−Ｆにおける薄膜トランジスタ１６６の断面構造である。
薄膜トランジスタ１６６は、基板１０１上に、走査線１０３と、半導体膜１６５ａと、走
査線１０３及び半導体膜１６５ａの間に設けられるゲート絶縁膜１０７と、半導体膜１６
５ａに接するソース領域及びドレイン領域として機能する不純物半導体膜１５７及び不純
物半導体膜１５９と、不純物半導体膜１５７に接する第１の電極１５３と、不純物半導体
膜１５９に接する第２の電極１５５ａとを有する。また、ゲート絶縁膜１０７、半導体膜
１６５ａ、不純物半導体膜１５７、不純物半導体膜１５９、第１の電極１５３、及び第２
の電極１５５ａを覆う絶縁膜１６８が形成される。また、絶縁膜１６８の開口部において
第２の電極１５５ａと接続する画素電極１６９ａが形成される。
半導体膜１６５ａは、実施の形態１に示す半導体膜１３５と同様の材料及び構造を適宜用
いることができる。
なお、半導体膜１６５ａと同時に、半導体膜１６５ｂが形成される。このため、半導体膜
１６５ｂは、半導体膜１６５ａと同様の材料及び積層構造を有する。
不純物半導体膜１５７及び不純物半導体膜１５９は、必要に応じて設ければよい。また、
不純物半導体膜１５７及び不純物半導体膜１５９を設ける場合は、実施の形態１に示す不
純物半導体膜１２７及び不純物半導体膜１２９と同様の材料及び構造を適宜用いることが
できる。
第１の電極１５３及び第２の電極１５５ａは、実施の形態１に示す第１の電極１２３及び
第２の電極１２５ａと同様の材料及び構造を適宜用いることができる。
なお、第１の電極１５３及び第２の電極１５５ａと同時に、第３の電極１５５ｂが形成さ
れる。このため、第３の電極１５５ｂは、第１の電極１５３及び第２の電極１５５ａと同
様の材料及び積層構造を有する。また、第１の電極１５３は、信号線１５１の一部が突出
した領域である。このため、信号線１５１は、第１の電極１５３と同様の材料及び積層構
造を有する。
絶縁膜１６８は、実施の形態１に示す絶縁膜１３８と同様の材料及び構造を適宜用いるこ
とができる。
画素電極１６９ａは、実施の形態１に示す画素電極１３９ａと同様の材料及び構造を適宜
用いることができる。
なお、画素電極１６９ａと同時に、画素電極１６９ｂが形成される。このため、画素電極
１６９ｂは、画素電極１６９ａと同様の材料及び積層構造を有する。
本実施の形態により、マルチドメイン構造の液晶表示装置において、走査線及び信号線の
間、薄膜トランジスタの走査線と、ソース電極及びドレイン電極の一方との寄生容量を低
減することができる。このため、大型である液晶表示装置、高速駆動が可能な液晶表示装
置、解像度の高い液晶表示装置において、表示品質を向上させることができる。また、液
晶表示装置の消費電力を低減することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示す薄膜トランジスタの作製方法に
ついて、図６及び図７を用いて説明する。なお、ここでは、実施の形態１に示す薄膜トラ
ンジスタ１３６の作製方法を説明するが、適宜実施の形態１に示す薄膜トランジスタ１３
７、実施の形態２に示す薄膜トランジスタ１６６及び薄膜トランジスタ１６７に適用する
ことができる。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が
高い。また、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工
程数を抑えることができ、好ましい。そのため、本実施の形態では、ｎ型の薄膜トランジ
スタの作製方法について説明する。
図６（Ａ）に示すように、基板１０１上に走査線１０３を形成する。次に、走査線１０３
を覆うゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７上に微結晶半導体膜１０９を形
成する。
走査線１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、上記し
た材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット
法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することがで
きる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に
吐出し、焼成することで形成することもできる。なお、走査線１０３及び基板１０１の密
着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、走査線１０３との
間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程
により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
なお、走査線１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で
、走査線１０３上に形成される絶縁膜、半導体膜及び配線が、走査線１０３の段差箇所に
おいて切断されないようにするためである。走査線１０３の側面をテーパー形状にするた
めには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
また、走査線１０３を形成する工程により、容量配線１０５ａ及び容量配線１０５ｂを同
時に形成することができる。
ゲート絶縁膜１０７は、ＣＶＤ法またはスパッタリング法等を用いて形成することができ
る。ゲート絶縁膜１０７を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０
ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または
３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０
ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加
することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に
印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周
波電力とを重畳させることで、大面積基板においてもプラズマのムラを低減し、均一性を
高めることができると共に、堆積速度を高めることができる。高周波数が１ＧＨｚ以上で
あるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０７を形成すると、ゲート電
極と、ドレイン電極及びソース電極との間の耐圧を向上させることができるため、信頼性
の高い薄膜トランジスタを得ることができる。
また、ゲート絶縁膜１０７として、有機シランガスを用いたＣＶＤ法により酸化シリコン
膜を形成することで、後に形成する半導体膜の結晶性を高めることが可能であるため、薄
膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスと
しては、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロ
テトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）
、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３
）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合
物を用いることができる。
微結晶半導体膜１０９は、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲル
マニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。ま
たは、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、ヘリウム、アルゴン、
ネオン、クリプトン、キセノン等の希ガスとを混合し、グロー放電プラズマにより形成す
る。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量
を５０倍以上１０００倍以下にして堆積性気体を希釈する条件により、微結晶シリコン、
微結晶シリコンゲルマニウム等を形成する。このときの堆積温度は、室温〜３５０℃とす
ることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電
極の間隔は、プラズマが発生しうる間隔とすればよい。
シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６
、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、微結晶半導体膜１０９の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、
キセノン等の希ガスを添加することで、微結晶半導体膜１０９の成膜速度が高まる。この
結果、成膜速度が高まることで、微結晶半導体膜１０９に混入される不純物量が低減する
。また、高いパワーを供給せずとも安定したプラズマを発生させることが可能である。こ
れらの結果、微結晶半導体膜１０９のプラズマダメージを低減することが可能であり、微
結晶半導体膜１０９の結晶性を高めることができる。
微結晶半導体膜１０９のＣＶＤ法による形成工程において、グロー放電プラズマの生成は
、ゲート絶縁膜１０７形成の際のグロー放電プラズマの生成条件を適宜用いることができ
る。
次に、図６（Ｂ）に示すように、微結晶半導体膜１０９上に半導体膜１１１を形成する。
半導体膜１１１は、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂで構成され
る。次に、半導体膜１１１上に、不純物半導体膜１１３を形成する。次に、不純物半導体
膜１１３上にマスクを形成する。
微結晶半導体膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減さ
る条件）で、微結晶半導体領域１１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜
１１１を形成することができる。
半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウ
ムを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより
形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロ
アミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０７と
同様にすることができる。
このとき、シリコンまたはゲルマニウムを含む堆積性気体と、水素との流量比は、微結晶
半導体膜１０９と同様に微結晶半導体膜を形成する流量比を用い、さらに原料ガスに窒素
を含む気体を用いる条件とすることで、微結晶半導体膜１０９の堆積条件よりも、結晶成
長を低減することができる。具体的には、半導体膜１１１の堆積初期においては、原料ガ
スに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導
体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期
では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積され
る。この結果、半導体膜１１１において、微結晶半導体領域１１１ａ、及び欠陥が少なく
、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導
体膜で形成される非晶質半導体領域１１１ｂを形成することができる。
ここでは、半導体膜１１１を形成するガス流量条件の代表例は、シリコンまたはゲルマニ
ウムを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜
２００倍である。なお、通常の非晶質半導体膜を形成するガス流量条件の代表例は、シリ
コンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
また、半導体膜１１１の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノ
ン等の希ガスを導入することで、成膜速度を高めることができる。
半導体膜１１１の厚さは、厚さ５０〜３５０ｎｍとすることが好ましく、さらに好ましく
は１２０〜２５０ｎｍとする。
ここでは、半導体膜１１１の原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１
１１ａ及び非晶質半導体領域１１１ｂを有する半導体膜１１１を形成したが、他の半導体
膜１１１の形成方法として、微結晶半導体膜１０９の表面を窒素を含む気体に曝して、微
結晶半導体膜１０９の表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆
積性気体及び水素を原料ガスとして、微結晶半導体領域１１１ａ及び非晶質半導体領域１
１１ｂを有する半導体膜１１１を形成することができる。
不純物半導体膜１１３は、プラズマＣＶＤ装置の反応室内において、シリコンを含む堆積
性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合したグロー放電プ
ラズマにより、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶
シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物半導体膜
１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより、
ボロンが添加されたアモルファスシリコン、またはボロンが添加された微結晶シリコンを
形成すればよい。
また、不純物半導体膜１１３を、リンが添加された微結晶シリコン、またはホウ素が添加
された微結晶シリコンで形成する場合は、半導体膜１１１と、不純物半導体膜１１３との
間に、微結晶半導体膜、代表的には微結晶シリコン膜を形成することで、界面の特性を向
上させることができる。この結果、不純物半導体膜１１３と、半導体膜１１１との界面に
生じる抵抗を低減することができる。この結果、薄膜トランジスタのソース領域、半導体
膜、及びドレイン領域を流れる電流量を増加させ、オン電流及び電界効果移動度の増加が
可能となる。
マスクはフォトリソグラフィ工程により形成することができる。
次に、マスクを用いて、微結晶半導体膜１０９、半導体膜１１１、及び不純物半導体膜１
１３をエッチングする。この工程により、微結晶半導体膜１０９、半導体膜１１１、及び
不純物半導体膜１１３を素子毎に分離し、半導体膜１１６及び不純物半導体膜１１７を形
成する。なお、半導体膜１１６は、微結晶半導体膜１０９及び半導体膜１１１の微結晶半
導体領域１１１ａそれぞれ一部を含む微結晶半導体領域１１４と、半導体膜１１１の非晶
質半導体領域１１１ｂの一部を含む非晶質半導体領域１１５とを有する。この後、マスク
を除去する（図６（Ｃ）参照。）。
次に、不純物半導体膜１１７上に導電膜１１９を形成する（図６（Ｄ）参照。）。導電膜
１１９は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
次に、フォトリソグラフィ工程によりレジストで形成されるマスクを形成し、当該レジス
トで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びドレイン
電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。導電膜１１９
のエッチングはドライエッチングまたはウェットエッチングを用いることができる。また
は、第１の電極１２３及び第２の電極１２５ａは、銀、金または銅等の導電性ナノペース
トを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで
形成しても良い。なお、当該工程において、第３の電極１２５ｂ及び信号線１２１を形成
する。
次に、不純物半導体膜１１７及び半導体膜１１６の一部をエッチングして、ソース領域及
びドレイン領域として機能する不純物半導体膜１２７及び不純物半導体膜１２９を形成す
る。また、微結晶半導体領域１１４及び凹部を有する非晶質半導体領域１３３を有する半
導体膜１３５を形成する。
ここでは、第１の電極１２３及び第２の電極１２５ａの端部と、不純物半導体膜１２７及
び不純物半導体膜１２９の端部とが揃っているが、第１の電極１２３及び第２の電極１２
５ａの端部と、不純物半導体膜１２７及び不純物半導体膜１２９の端部とがずれ、断面に
おいて、第１の電極１２３及び第２の電極１２５ａの端部が、不純物半導体膜１２７及び
不純物半導体膜１２９の端部より内側に位置してもよい。
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、非晶質半導体領域
１３３にダメージが入らず、且つ非晶質半導体領域１３３に対するエッチング速度が低い
条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用
いる。また、エッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：
Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（
ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイク
ロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎ
ｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）方式等を用いることができる。
次に、非晶質半導体領域１３３の表面にプラズマ処理、代表的には水プラズマ処理、酸素
プラズマ処理、オゾンプラズマ処理、Ｎ２Ｏプラズマ処理、酸素及び水素の混合ガスによ
るプラズマ処理等の酸化ガス雰囲気によるプラズマ処理を行う。この後、マスクを除去す
る。なお、当該マスクの除去は、不純物半導体膜１１７及び半導体膜１１６のドライエッ
チング前に行ってもよい。
上記したように、非晶質半導体領域１３３にダメージを与えない条件で更なるドライエッ
チングを行うことで、露出した非晶質半導体領域１３３上に存在する残渣などの不純物を
除去することができる。また、ドライエッチングに続けて、水プラズマ、または水素及び
酸素の混合ガスによるプラズマ処理を行うことで、非晶質半導体領域１３３の欠陥を低減
することができる。このため、後に完成する薄膜トランジスタのオフ電流を低減し、電気
的特性のばらつきを低減することができる。
なお、フォトリソグラフィ工程により形成されるマスクを導電膜１１９上に形成し、当該
レジストで形成されるマスクを用いて導電膜１１９をエッチングして、ソース電極及びド
レイン電極として機能する第１の電極１２３及び第２の電極１２５ａを形成する。次に、
不純物半導体膜１１７をエッチングして、ソース領域及びドレイン領域として機能する不
純物半導体膜１２７及び不純物半導体膜１２９を形成する。この際、半導体膜１１６の一
部がエッチングされる場合もある。次に、マスクを除去した後、半導体膜１１６の一部を
エッチングして、非晶質半導体領域１３３を形成してもよい。当該エッチング工程のエッ
チングガスとして、ＨＢｒと、ＣＦ４、ＮＦ３、及びＳＦ６の一以上と、酸素との混合ガ
スを用いることで、エッチングの残渣物を低減することが可能であるため、薄膜トランジ
スタの特性のバラツキを低減することができる。
また、マスクを除去した後、第１の電極１２３及び第２の電極１２５ａを用いて、非晶質
半導体領域１１５の一部をエッチングして、凹部を有する非晶質半導体領域１３３を形成
する。このため、剥離液及びレジストの残渣物に触れた非晶質半導体領域はエッチングに
より除去されるため、バックチャネルには残存しない。この結果、バックチャネルに残存
した剥離液及びレジストの残渣物によるリーク電流が発生しないため、薄膜トランジスタ
のオフ電流をより低減することができる。
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる（図７（
Ａ）参照。）。また、本実施の形態に示す薄膜トランジスタは、逆スタガ型の薄膜トラン
ジスタであるため、オン電流及び電界効果移動度が高く、オフ電流が低く、且つ電気特性
の変動が少ないシングルゲート型の薄膜トランジスタを生産性高く作製することができる
。
次に、図７（Ｂ）に示すように、半導体膜１３５、不純物半導体膜１２７、不純物半導体
膜１２９、第１の電極１２３、及び第２の電極１２５ａの上に絶縁膜１３８を形成する。
絶縁膜１３８は、ゲート絶縁膜１０７と同様に形成することができる。
次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁
膜１３８に開口部を形成する。次に、絶縁膜１３８上に画素電極１３９ａを形成する。
以上の工程により、薄膜トランジスタと、当該薄膜トランジスタに接続する画素電極を作
製することができる。
なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用い
ることができるものとする。

Claims (1)

  1. 開口部を有する導電層と、
    前記導電層上に設けられ、前記開口部と重なる領域を有する酸化物半導体膜と、
    前記酸化物半導体膜と電気的に接続された画素電極と、を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
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