JP2018174357A - 半導体装置 - Google Patents

Abstract

【課題】耐圧に優れた半導体装置を提供する。【解決手段】半導体装置５１は、ワイドバンドギャップ半導体を含む半導体層１２と、半導体層１２の主面の表層部に形成されたボディ領域１７と、ボディ領域１７の表層部に形成されたソース領域５９と、ボディ領域１７外の領域を被覆する第１部分５０ａ、ボディ領域１７を被覆する第２部分５０ｂ、および、ソース領域５９を被覆し、第２部分５０ｂの厚さを超える厚さを有する第３部分５０ｃを含み、半導体層１２の主面の上に形成されたゲート絶縁膜５０と、ゲート絶縁膜５０の上に形成されたゲート電極１０と、を含む。【選択図】図９

Description

本発明は、半導体装置に関する。

特許文献１は、ｎ^＋型のＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ⁻型ＳｉＣエピ層と、ｎ⁻型ＳｉＣエピ層の表層部に、間隔を空けて複数形成されたｐ型ベース領域と、各ベース領域の表層部に形成されたＮ^＋型ソース領域とを含む半導体装置を開示している。当該半導体装置におけるゲート絶縁膜は、隣り合うベース領域の間に跨って形成されており、このゲート絶縁膜上にゲート電極が形成されている。ゲート電極は、ゲート絶縁膜を挟んで各ボディ領域に対向している。ソース領域には、ソース電極が電気的に接続されている。一方、ドレイン電極は、ＳｉＣ基板の裏面側に形成されている。これにより、ソース電極およびドレイン電極が、ＳｉＣ基板の主面に垂直な縦方向に配置された縦型構造のパワーデバイスが構成されている。

ソース電極とドレイン電極との間（ソース−ドレイン間）に電圧を印加した状態で、ゲート電極に閾値以上の電圧が印加されることにより、ゲート電極からの電界によりボディ領域におけるゲート絶縁膜との界面近傍にチャネルが形成される。これにより、ソース電極とドレイン電極との間に電流が流れ、パワーデバイスがオン状態となる。

特開２００３−３４７５４８号公報

特許文献１のような半導体装置では、半導体装置がオフの状態（つまり、ゲート電圧が０Ｖの状態）において、ソース領域と、ドレインとして機能するＳｉＣ基板に当該ＳｉＣ基板が（＋）側となる電圧が印加されると、互いに隣り合うボディ領域の間では、ゲート電極（０Ｖ）を基準として、高い電位の等電位面が分布する。
この等電位面は、他の領域における等電位面に比して狭い間隔を有しているので、ゲート電極とＳｉＣ基板との間に介在するゲート絶縁膜に大きな電界がかかる。したがって、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けると、ゲート絶縁膜は、電界集中に耐え切れず、絶縁破壊を起こす恐れがある。

また、このような問題は、高温の環境下でデバイス耐圧を検査する高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験において、歩留りの低下の原因にもなっている。
本発明の一実施形態は、耐圧に優れた半導体装置を提供する。

本発明の一実施形態は、主面を有し、ワイドバンドギャップ半導体を含む第１導電型の半導体層と、前記半導体層の前記主面の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記ボディ領域外の領域を被覆する第１部分、前記ボディ領域を被覆する第２部分、および、前記ソース領域を被覆し、前記第２部分の厚さを超える厚さを有する第３部分を含み、前記半導体層の前記主面の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置を提供する。

この半導体装置によれば、ゲート絶縁膜に電界がかかったときに、ソース領域を被覆する第３部分における電界を緩和できる。よって、第３部分における絶縁破壊を抑制できるから、耐圧に優れた半導体装置を提供できる。

図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１に係る半導体装置のゲート電極および単位セルの配列を示す拡大図である。 図３（ａ）は、図２の切断面線IIIa−IIIaから見た断面図であり、図３（ｂ）は、図２の切断面線IIIｂ−IIIｂから見た断面図である。 図４は、ＳｉＯ_２，ＳｉＣおよびＳｉの絶縁破壊時の電界強度の関係を示す表である。 図５は、ウエハ状態におけるＳｉＣ基板およびＳｉＣエピタキシャル層の概略図である。 図６は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図７は、図６のユニットセルを（０００１）面の真上からみた図である。 図８は、図１に示す半導体装置の製造工程の一例を説明するためのフローチャートである。 図９は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図１０は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図１１は、変形例に係る半導体装置の模式的な拡大平面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、ワイドバンドギャップ半導体の一例としてのＳｉＣが採用され、たとえば６００Ｖ〜１００００Ｖの耐圧を有するプレーナゲート型のＶＤＭＩＳＦＥＴ（Vertical double diffused Metal Insulator Field effect Transistor）２を含む。

半導体装置１は、図１の平面視において、一対の長辺１ａおよび一対の短辺１ｂを含む略長方形状に形成されている。半導体装置１の長辺１ａに沿う長手方向の一端部には平面視略長方形状のゲートパッド３が形成されており、当該ゲートパッド３の周囲を取り囲むようにＶＤＭＩＳＦＥＴ２を含むアクティブ領域４が形成されている。
ゲートパッド３は、半導体装置１の短辺１ｂに沿って形成された一対の長辺３ａ、および半導体装置１の長辺１ａに沿って形成された一対の短辺３ｂを含む。ゲートパッド３には、当該ゲートパッド３の周縁に沿って複数のコンタクト５が互いに間隔を空けて形成されている。コンタクト５は、ゲートパッド３の各長辺３ａの長手方向両端部、および各短辺３ｂの長手方向中央部にそれぞれ形成されており、各コンタクト５にゲート配線６が電気的に接続されている。

ゲート配線６は、ゲートパッド３の各長辺３ａにおける各コンタクト５と接続された第１配線７と、ゲートパッド３の各短辺３ｂにおける各コンタクト５と接続された第２配線８とを含む。各第１配線７は、各コンタクト５から半導体装置１の短辺１ｂに直交する方向に、互いに並走するように形成されている。一方、各第２配線８は、ゲートパッド３の各短辺３ｂに沿って形成されている。第１配線７および第２配線８には、複数のゲート電極１０が一体的に連なるように形成されている。

複数のゲート電極１０は、ゲート配線６に直交する方向に形成されており、互いに間隔を空けてストライプ状に配列されている。以下では、このゲート電極１０が配列されている方向を「ゲート電極１０のストライプ方向」ということにする。ゲート電極１０には、ゲート電極１０のストライプ方向に沿って形成されたＶＤＭＩＳＦＥＴ２が電気的に接続されている。すなわち、本実施形態では、ストライプ状のＶＤＭＩＳＦＥＴ２が形成されている。以下、図２および図３を参照して、ＶＤＭＩＳＦＥＴ２の構造について、より具体的に説明する。

図２は、図１に係る半導体装置１のゲート電極１０および単位セル１１の配列を示す拡大図である。図３（ａ）は、図２の切断面線IIIa−IIIaから見た断面図であり、図３（ｂ）は、図２の切断面線IIIｂ−IIIｂから見た断面図である。なお、図２では、説明の便宜上、ゲート配線６およびゲート電極１０をハッチングで示している。
図３に示すように、半導体装置１は、ワイドバンドギャップ半導体の一例としてのＳｉＣを含むＳｉＣ半導体層１２を有している。ＳｉＣ半導体層１２は、ｎ^＋型ＳｉＣ基板１３と、ｎ^＋型ＳｉＣ基板１３上に積層され、ｎ^＋型ＳｉＣ基板１３よりも低濃度のＳｉＣエピタキシャル層１４とを含む。ＳｉＣエピタキシャル層１４は、ｎ^＋型ＳｉＣ基板１３の表面にＳｉＣをエピタキシャル成長させることによって形成されており、半導体装置１のドリフト層（ドレイン層）として機能する。

ｎ^＋型ＳｉＣ基板１３の不純物濃度は、たとえば１×１０^１７ｃｍ^−３〜１×１０^２１ｃｍ^−３であり、ＳｉＣエピタキシャル層１４の不純物濃度は、たとえば１×１０^１４ｃｍ^−３〜１×１０^１７ｃｍ^−３である。ｎ型の不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。ＳｉＣエピタキシャル層１４の表層部には、ｐ⁻型ボディ接続領域１６およびｐ⁻型ボディ領域１７が一体的に形成されている。

ｐ⁻型ボディ接続領域１６は、図２および図３（ａ）に示すように、ゲート配線６に沿って形成されている。ｐ⁻型ボディ接続領域１６は、ゲート配線６よりも幅広に形成されており、当該ゲート配線６を下方側から覆うように形成されている。
一方、ｐ⁻型ボディ領域１７は、図２および図３（ｂ）に示すように、ゲート電極１０のストライプ方向に沿って互いに間隔を空けて複数形成されている。各ｐ⁻型ボディ領域１７の長手方向における一端部および／または他端部は、図２に示すように、ｐ⁻型ボディ接続領域１６と一体的に連なるように形成されている。互いに隣り合う各ｐ⁻型ボディ領域１７間におけるＳｉＣエピタキシャル層１４は、中間領域としてのＪＦＥＴ（Junction Field Effect Transistor）領域１８である。

ＪＦＥＴ領域１８の幅ＷＪは、たとえば０．１μｍ〜５０μｍ（本実施形態では、２．６μｍ）であることが好ましい。ＪＦＥＴ領域１８が広くなるにつれて、ゲート電極１０がオフ状態の時、当該ＪＦＥＴ領域１８に高い電位の等電位面が分布する傾向にある。その一方で、ＪＦＥＴ領域１８が狭すぎると、ＪＦＥＴ領域１８の抵抗値が高くなる。したがって、この数値の範囲内であれば、ＪＦＥＴ領域１８に高い電位の等電位面が分布することを抑制しつつ、良好な抵抗値を実現できる。

ｐ⁻型ボディ接続領域１６およびｐ⁻型ボディ領域１７の深さ（ＳｉＣエピタキシャル層１４の表面から厚さ方向に向かう深さのことをいう。以下、同じ。）は、たとえば０．１μｍ〜１０μｍである。また、ｐ⁻型ボディ接続領域１６およびｐ⁻型ボディ領域１７の不純物濃度は、たとえば１×１０^１４ｃｍ^−３〜１×１０^１９ｃｍ^−３である。ｐ型の不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる（以下、同じ）。ｐ⁻型ボディ領域１７の表層部には、ｎ^＋型ソース領域１９と、ｐ^＋型ボディコンタクト領域２０とが形成されている。

ｎ^＋型ソース領域１９は、図２および図３（ｂ）に示すように、ゲート電極１０のストライプ方向に沿って形成されており、ｐ⁻型ボディ領域１７の周縁から間隔を空けて平面視長方形の環状に形成されている。ｎ^＋型ソース領域１９は、ｐ⁻型ボディ領域１７よりも浅く形成されており、その深さは、たとえば０．０５μｍ〜５μｍである。また、ｎ^＋型ソース領域１９の不純物濃度は、たとえば１×１０^１７ｃｍ^−３〜１×１０^２１ｃｍ^−３である。

ｐ^＋型ボディコンタクト領域２０は、図２および図３（ｂ）に示すように、ゲート電極１０のストライプ方向に沿って形成されており、ｎ^＋型ソース領域１９に取り囲まれた内方部（ｐ⁻型ボディ領域１７の表層部の中央部）に平面視略長方形状に形成されている。ｐ^＋型ボディコンタクト領域２０は、ｐ⁻型ボディ領域１７よりも浅く、かつｎ^＋型ソース領域１９よりも深く形成されている。ｐ^＋型ボディコンタクト領域２０の深さは、たとえば０．０６μｍ〜６μｍである。また、ｐ^＋型ボディコンタクト領域２０の不純物濃度は、たとえば１×１０^１４ｃｍ^−３〜１×１０^２１ｃｍ^−３である。このｐ^＋型ボディコンタクト領域２０の中心を通る境界線によってゲート電極１０のストライプ方向に延びる単位セル１１が区画されている。ＳｉＣエピタキシャル層１４の表面には、ｐ⁻型ボディ接続領域１６、および各単位セル１１に沿ってゲート絶縁膜２１が形成されている。

ゲート絶縁膜２１は、本実施形態では、ＳｉＯ_２（酸化シリコン）からなるシリコン酸化膜である。ｐ⁻型ボディ接続領域１６上に形成されたゲート絶縁膜２１は、図３（ａ）に示すように、ゲート配線６よりも幅広に形成されている。つまり、ゲート配線６の全体は、ゲート絶縁膜２１を挟んでｐ⁻型ボディ接続領域１６と対向している。一方、各単位セル１１上に形成されたゲート絶縁膜２１は、図３（ｂ）に示すように、互いに隣り合うｐ⁻型ボディ領域１７に跨るように形成されている。より具体的には、ゲート絶縁膜２１は、各ｐ⁻型ボディ領域１７におけるｎ^＋型ソース領域１９を取り囲む部分、およびｎ^＋型ソース領域１９の外周部を覆うように形成されている。ゲート絶縁膜２１は、一様な厚さで形成されており、その膜厚は、たとえば１μｍ以下であることが好ましい。

ゲート電極１０は、ゲート絶縁膜２１を挟んで、チャネル領域２２と対向している。より具体的には、ゲート電極１０は、ゲート絶縁膜２１を挟んで、ｐ⁻型ボディ領域１７外のＳｉＣエピタキシャル層１４、ｐ⁻型ボディ領域１７およびｎ^＋型ソース領域１９に跨がる領域に対向している。平面視において、ゲート電極１０は、ｎ^＋型ソース領域１９とｐ⁻型ボディ領域１７との境界線から、ｎ^＋型ソース領域１９側へはみ出したオーバラップ部を含む。ストライプ方向に直交する方向において、ゲート電極１０のオーバラップ部の幅は、たとえば０．０５μｍ〜１μｍである。

ゲート電極１０（およびゲート配線６）は、たとえば２μｍ以下の膜厚を有している。また、ゲート電極１０（およびゲート配線６）は、ポリシリコン、または金属材料からなる電極材料により形成されている。ゲート電極１０にポリシリコンが採用される場合、当該ポリシリコンには、Ｂ（ホウ素）イオンが含まれていることが好ましい。これにより、チャネルの形成に必要なゲート電圧のしきい電圧（Ｖ_{ＧＳ（ｔｈ）}）を低くできる。

一方、ゲート電極１０に金属材料が採用される場合、当該金属材料は、Ａｌ（アルミニウム），Ｃｕ（銅）またはＡｌＣｕ（アルミニウム銅）からなることが好ましい。これらの金属材料によれば、電極材料としてポリシリコンが採用される場合よりも、ゲート電極１０の抵抗値を低減できる。そのため、ゲート電極１０の膜厚をより一層薄く（たとえば０．１μｍ〜１μｍ）できる。互いに隣り合うｐ⁻型ボディ領域１７間の領域（ＪＦＥＴ領域１８）上における各ゲート電極１０には、空洞部２５が形成されている。

空洞部２５は、ゲート電極１０の電極材料が取り除かれ、ゲート電極１０がゲート絶縁膜２１を挟んでＪＦＥＴ領域１８と対向しない領域である。各空洞部２５は、図２に示すように、ゲート電極１０のストライプ方向に沿って略長方形状に形成されている。また、各空洞部２５は、当該ストライプ方向に直交する方向において、各ｐ⁻型ボディ領域１７間の中心を通る境界線を横切る位置に形成されている。より具体的に、各空洞部２５は、各ｐ⁻型ボディ領域１７とＪＦＥＴ領域１８との境界から間隔を隔てて、ＪＦＥＴ領域１８の内方に収まるように形成されている。各空洞部２５は、互いに隣り合うｐ⁻型ボディ領域１７の中央部上に形成されていることが好ましい。各空洞部２５のストライプ方向における一端部および／または他端部は、ゲート配線６に至るように形成されている。

各空洞部２５は、図３（ｂ）に示すように、ＪＦＥＴ領域１８の幅ＷＪ（＝２．６μｍ）よりも幅狭に形成されており、その幅ＷＤは、たとえば０．１μｍ〜２．４μｍ（本実施形態では、１．６μｍ）である。この空洞部２５により、ゲート電極１０は、平面視において、ｐ⁻型ボディ領域１７とＪＦＥＴ領域１８との境界線から、ＪＦＥＴ領域１８側へはみ出したオーバラップ部をさらに含む構成となる。これにより、ｎ^＋型ソース領域１９とＪＦＥＴ領域１８との間のｐ⁻型ボディ領域１７に対してゲート電極１０を確実に対向させることができるので、ｐ⁻型ボディ領域１７におけるチャネルの形成を確実に制御できる。すなわち、ゲート電極１０がオン状態にされることにより、各単位セル１１におけるＪＦＥＴ領域１８に電流を流すことができる。より具体的には、ＳｉＣエピタキシャル層１４からｐ⁻型ボディ領域１７におけるチャネル領域２２を介してｎ^＋型ソース領域１９に流すことができる。チャネル領域２２のチャネル長Ｌは、ゲート電極１０の直下のｐ⁻型ボディ領域１７の幅によって定義され、たとえば０．０５μｍ〜２μｍ（本実施形態では、０．６５μｍ）である。

ＳｉＣエピタキシャル層１４上には、この空洞部２５をゲート絶縁膜２１上から埋め戻して、ゲート電極１０を覆うように層間絶縁膜２６が形成されている。空洞部２５におけるゲート絶縁膜２１上に形成された層間絶縁膜２６は、ゲート電極１０を覆うように形成された層間絶縁膜２６と略等しい膜厚を有している。層間絶縁膜２６の絶縁材料としては、ＳｉＯ_２またはＳｉＯ_２よりも誘電率の高い絶縁材料、たとえばＡｌ_２Ｏ_３またはＳｉＮを採用できる。なお、図３では、空洞部２５（中間絶縁膜３０）の構成をより明確に示す観点から、ゲート絶縁膜２１上の層間絶縁膜２６の膜厚を大きくして示している。

この空洞部２５におけるゲート絶縁膜２１と、空洞部２５に埋設された層間絶縁膜２６との積層構造によって、本発明の中間絶縁膜の一例としての中間絶縁膜３０が定義される。
層間絶縁膜２６の絶縁材料としてＳｉＯ_２が採用される場合、層間絶縁膜２６は、当該ＳｉＯ_２にＰ（リン）イオンが含まれるＰＳＧ（Phosphorus Silicon Glass）膜であることが好ましい。ＰＳＧ膜によれば、平坦な表面を有する層間絶縁膜２６を形成できる。また、ＰＳＧ膜は、リフロー（たとえば、１０００℃程度）時において良好に溶融する。そのため、空洞部２５にＰＳＧ膜を良好に埋め込むことができる。また、層間絶縁膜２６は、当該ＳｉＯ_２にＰ（リン）イオンに加えてＢ（ホウ素）イオンが含まれるＢＰＳＧ（Boron Phosphorus Silicon Glass）膜であることがより好ましい。ＢＰＳＧ膜は、ＰＳＧ膜よりも低い温度（たとえば、８００℃程度）で溶融する。そのため、空洞部２５にＢＰＳＧ膜をより一層良好に埋め込むことができるとともに、より一層平坦な表面を有する層間絶縁膜２６を形成できる。

一方、層間絶縁膜２６の絶縁材料としてＡｌ_２Ｏ_３またはＳｉＮが採用される場合、中間絶縁膜３０は、ゲート絶縁膜２１（ＳｉＯ_２）上にＡｌ_２Ｏ_３またはＳｉＮが積層された積層構造を含む。この構成によれば、ＳｉＣエピタキシャル層１４と中間絶縁膜３０とが接する部分（接続界面）がゲート絶縁膜２１で形成されているので、チャネル領域２２を流れるキャリアのチャネル移動度を向上できる。その一方で、ゲート絶縁膜２１上にはＳｉＯ_２よりも高い誘電率を有する層間絶縁膜２６が形成されているので、当該層間絶縁膜２６で中間絶縁膜３０の誘電率を高くできる。

このように形成された中間絶縁膜３０は、ゲート絶縁膜２１の膜厚の２倍以上（より具体的には、２倍〜２５倍以上）の厚さを有しており、これにより、ゲート絶縁膜２１の電界がかかり易い部分（すなわち、互いに隣り合うｐ⁻型ボディ領域１７間の中央部）が、他の部分よりも厚く形成されている。
図４は、ＳｉＯ_２，ＳｉＣおよびＳｉの絶縁破壊時の電界強度の関係を示す表である。

図４の表を参照すれば、ＳｉＣの半導体絶縁破壊時におけるＳｉＯ_２の電界（＝６．４ＭＶ／ｃｍ）は、Ｓｉの半導体絶縁破壊時におけるＳｉＯ_２の電界（＝０．７７ＭＶ／ｃｍ）と比べてＳｉＯ_２の絶縁破壊時における電界（＝８ＭＶ／ｃｍ〜１１ＭＶ／ｃｍ）に近い値となっている。このことから、ＳｉＣ半導体装置の場合、Ｓｉ半導体装置よりもゲート絶縁膜（ＳｉＯ_２）が破壊し易いことが分かる。したがって、本実施形態のように、電界が最も高くなりやすいＪＦＥＴ領域１８の中央部上に空洞部２５を形成しつつ、ゲート絶縁膜２１よりも厚い中間絶縁膜３０を形成することにより、ゲート絶縁膜２１（ＳｉＯ_２）が破壊することを効果的に抑制できることが分かる。また、このような中間絶縁膜３０は、ＳｉＣ半導体装置において、特に有効であることが分かる。

なお、ＳｉＣ（またはＳｉ）の半導体絶縁破壊時におけるＳｉＯ_２の電界は、（ＳｉＣの比誘電率／ＳｉＯ_２の比誘電率）×ＳｉＣ（またはＳｉ）の絶縁破壊電圧によって算出される。
再度、図３（ａ）および図３（ｂ）を参照すれば、層間絶縁膜２６には、コンタクトホール３３が形成されている。コンタクトホール３３内には、ｐ^＋型ボディコンタクト領域２０の全体、およびｎ^＋型ソース領域１９の内周部が露出している。

層間絶縁膜２６上には、ソース電極３４が形成されている。ソース電極３４は、各コンタクトホール３３を介して、すべての単位セル１１のｐ^＋型ボディコンタクト領域２０およびｎ^＋型ソース領域１９に一括して接続されている。つまり、ソース電極３４は、すべての単位セル１１に対して共通の配線となっている。ソース電極３４は、ＳｉＣエピタキシャル層１４との接触側から順にＴｉ／ＴｉＮ層３５と、Ａｌ層とが積層された構造を有していてもよい。Ｔｉ／ＴｉＮ層３５は、密着層としてのＴｉ層をＳｉＣエピタキシャル層１４側に有し、このＴｉ層にバリア層としてのＴｉＮ層を積層した積層膜である。バリア層は、Ａｌ層の構成原子（Ａｌ原子）がＳｉＣエピタキシャル層１４側へと拡散することを防ぐ。ソース電極３４上にはパッシベーション膜（図示せず）が部分的に形成されており、そのパッシベーション膜がない箇所がソースパッド（図示せず）となっている。

ｎ^＋型ＳｉＣ基板１３の裏面には、その全域を覆うようにドレイン電極３６が形成されている。このドレイン電極３６は、すべての単位セル１１に対して共通の配線となっている。ドレイン電極３６としては、たとえば、ｎ^＋型ＳｉＣ基板１３から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を採用できる。
次に、図５〜図７を参照して、ｎ^＋型ＳｉＣ基板１３のオフ方向と単位セル１１形成方向との関係について説明する。図５は、ウエハ状態におけるｎ^＋型ＳｉＣ基板１３およびＳｉＣエピタキシャル層１４の概略図である。

半導体装置１のｎ^＋型ＳｉＣ基板１３およびＳｉＣエピタキシャル層１４を構成するＳｉＣ結晶は、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。ポリタイプとして、たとえば、４Ｈ−ＳｉＣ、３ＣＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が存在する。これらの中では、４Ｈ−ＳｉＣが好ましい。以下の説明では、ｎ^＋型ＳｉＣ基板１３として４Ｈ−ＳｉＣウエハが使用されていることを前提に説明する。

ｎ^＋型ＳｉＣ基板１３の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ＳｉＣエピタキシャル層１４の厚さｔ２は、ｎ^＋型ＳｉＣ基板１３よりも薄く、たとえば、５μｍ〜１００μｍ（一例として１０μｍ程度）である。
ｎ^＋型ＳｉＣ基板１３は、本実施形態では、２°〜８°（好ましくは、４°程度）のオフ角θを有している。たとえば、ｎ^＋型ＳｉＣ基板１３の表面は、（０００１）面に対して＜１１−２０＞方向（オフ方向）にオフ角θで傾斜した面となっている。なお、（０００１）、＜１１−２０＞などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図６および図７を参照して説明することができる。

図６は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図７は、図６のユニットセルを（０００１）面の真上から見た図である。なお、図６の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図６に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して＜０００１＞方向に位置し、他の３つの炭素原子がシリコン原子に対して＜０００−１＞側に位置している。

＜０００１＞および＜０００−１＞は六角柱の軸方向に沿い、この＜０００１＞を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、＜０００−１＞を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、＜０００１＞に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸＜２−１−１０＞、ａ２軸＜−１２−１０＞およびａ３軸＜−１−１２０＞である。

図７に示すように、ａ１軸とａ２軸との間の頂点を通る方向が＜１１−２０＞であり、ａ２軸とａ３軸との間の頂点を通る方向が＜−２１１０＞であり、ａ３軸とａ１軸との間の頂点を通る方向が＜１−２１０＞である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と＜１１−２０＞との間から時計回りに順に、＜１０−１０＞、＜１−１００＞、＜０−１１０＞、＜−１０１０＞、＜−１１００＞および＜０１−１０＞である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。

ここで、ｎ^＋型ＳｉＣ基板１３（４Ｈ−ＳｉＣウエハ）には、＜０００１＞軸方向に垂直な面である（０００１）面（Ｓｉ面）上に基底面転位が存在していることがある。基底面転位とは、（０００１）面上の転位であり、＜１１−２０＞軸方向にバーガースベクトル（Burgers vector）を有する完全転位である。前述のように、ｎ^＋型ＳｉＣ基板１３には、ＳｉＣエピタキシャル層１４を良好に成長させる観点から、所定のオフ角が付与されている。したがって、ｎ^＋型ＳｉＣ基板１３において基底面転位が存在すると、ＳｉＣエピタキシャル層１４とｎ^＋型ＳｉＣ基板１３との界面付近で当該基底面転位が貫通刃状転位に構造変換し、そのままＳｉＣエピタキシャル層１４の成長方向であるステップフロー方向（すなわち、＜１１−２０＞軸方向）に従って引き継がれて行く。

このような基底面転位は、特にｐｎ接合を含むデバイスにおいて、順方向動作時（すなわち、オン状態時）に＜１１−２０＞軸方向に沿って面状の積層欠陥を発生させて、順方向特性の劣化（順方向通電劣化）を招く恐れがある。また、この面状の積層欠陥に垂直な方向に電流を流す場合には、当該積層欠陥によって順方向電流の流れが阻害される。その結果、デバイスのオン動作時における電気抵抗が増加し、消費電力が増大する。したがって、半導体装置の信頼性を向上させるには、このような欠陥を低減する必要がある。

半導体装置１におけるＶＤＭＩＳＦＥＴ２は、ソース電極３４とドレイン電極３６との間（ソース−ドレイン間）にボディダイオード（寄生ダイオード）を有している。たとえば、＜０００１＞軸方向に沿って単位セル１１が形成されている場合、ボディダイオードに順方向電流が流れると、基底面転位によって積層欠陥が発生し、当該積層欠陥によって順方向電流の流れが阻害される。その結果、ボディダイオードの特性が変動し、信頼性の低下につながる。

したがって、単位セル１１は、＜１１−２０＞軸方向（ＳｉＣエピタキシャル層１４の成長方向であるステップフロー方向）に沿って形成されているのが好ましい。この構成によれば、基底面転位による積層欠陥の発生を抑制できる。また、たとえ積層欠陥が発生したとしても当該積層欠陥に沿う方向（すなわち、＜１１−２０＞軸方向）に順方向電流を流すことができるので、ボディダイオードの劣化を抑制できる。よって、良好な順方向特性を示す半導体装置を提供できる。

以上のように、半導体装置１によれば、ｎ^＋型ソース領域１９と、ＳｉＣエピタキシャル層１４とが、ｐ⁻型ボディ領域１７を挟んで縦方向に配置された縦型構造を有している。また、半導体装置１におけるゲート電極１０は空洞部２５によって分断されており、空洞部２５にゲート絶縁膜２１よりも厚い中間絶縁膜３０が形成されている。
そのため、半導体装置１がオフの状態（つまり、ゲート電極１０が０Ｖの状態）において、ｎ^＋型ソース領域１９と、ＳｉＣエピタキシャル層１４が（＋）側となる電圧（たとえば、１２００Ｖ）が印加されたとしても、ゲート絶縁膜２１を挟んでゲート電極１０とＪＦＥＴ領域１８とが対向することがないので、当該空洞部２５が等電位面の基準位置となることはない。そのため、空洞部２５直下におけるＪＦＥＴ領域１８において、比較的に高い電位の等電位面が分布することを効果的に抑制できる。特に、この電位の等電位面は、ＪＦＥＴ領域１８の中央部が最も高くなるように分布し易いので、半導体装置１のように、ＪＦＥＴ領域１８の中央部上に空洞部２５（中間絶縁膜３０）を形成することにより、ＪＦＥＴ領域１８に高い電界がかかることを効果的に緩和できる。

さらに、電界を緩和できる領域上に、ゲート絶縁膜２１に加えて当該ゲート絶縁膜２１よりも厚い中間絶縁膜３０が形成されているので、ＪＦＥＴ領域１８における絶縁破壊を効果的に抑制できる。その結果、耐圧性に優れ、歩留まりよく製造することができる半導体装置１を提供できる。
また、この構成によれば、チャネル領域２２上にゲート電極１０が形成されているので、ＶＤＭＩＳＦＥＴ２のオン動作に支障をきたすことはない。さらに、空洞部２５によりゲート電極１０の面積（より具体的には、ゲート電極１０の表面とＳｉＣエピタキシャル層１４の表面とが対向する対向面積）を小さくできる。これにより、ゲート電極１０およびＳｉＣエピタキシャル層１４間の容量を低減できる。

次に、図８を参照して、半導体装置１の製造方法について説明する。図８は、図１に示す半導体装置１の製造工程の一例を説明するためのフローチャートである。
半導体装置１を製造するには、まず、ｎ^＋型ＳｉＣ基板１３が用意される。ｎ^＋型ＳｉＣ基板１３は、所定のオフ角が付与された４Ｈ−ＳｉＣウエハである。次に、たとえば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法などのエピタキシャル成長法により、ｎ^＋型ＳｉＣ基板１３の表面（Ｓｉ面）上に、ｎ型不純物（たとえば、Ｎ（窒素））を導入しながらＳｉＣ結晶が成長させられる（ステップＳ１）。これにより、ｎ^＋型ＳｉＣ基板１３上に、ｎ⁻型のＳｉＣエピタキシャル層１４が形成される。

次に、ｐ⁻型ボディ領域１７（ｐ⁻型ボディ接続領域１６）を形成すべき部分に開口を有するマスクを用いて、ｐ型不純物（たとえばＡｌ（アルミニウム））が、ＳｉＣエピタキシャル層１４の表面に注入される（ステップＳ２）。これにより、ＳｉＣエピタキシャル層１４の表層部に、ｐ⁻型ボディ領域１７（ｐ⁻型ボディ接続領域１６）が形成される。また、ＳｉＣエピタキシャル層１４の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域が形成される。

次に、ｎ^＋型ソース領域１９を形成すべき領域に開口を有するマスクを用いて、ｎ型不純物（たとえばＰ（リン））が、ｐ⁻型ボディ領域１７に注入される（ステップＳ３）。これにより、ｐ⁻型ボディ領域１７の表層部に、ｎ^＋型ソース領域１９が形成される。次に、ｐ^＋型ボディコンタクト領域２０を形成すべき領域に開口を有するマスクを用いて、ｐ型不純物（たとえばＡｌ）が、ｐ⁻型ボディ領域１７に注入される（ステップＳ４）。これにより、ｐ^＋型ボディコンタクト領域２０が形成される。

次に、たとえば、１４００℃〜２０００℃で２〜１０分間、ＳｉＣエピタキシャル層１４がアニール処理（熱処理）される（ステップＳ５）。これにより、ＳｉＣエピタキシャル層１４の表層部に注入されたｎ型不純物およびｐ型不純物のイオンが活性化する。ＳｉＣエピタキシャル層１４のアニール処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。

次に、ＳｉＣエピタキシャル層１４の表面が熱酸化されることにより、ＳｉＣエピタキシャル層１４の表面全域を覆うゲート絶縁膜２１が形成される（ステップＳ６）。次に、ＣＶＤ法により、ｐ型不純物（たとえばＢ（ホウ素））を導入しながらポリシリコン材料がＳｉＣエピタキシャル層１４上に堆積される（ステップＳ７）。むろん、ポリシリコン材料のへの不純物の導入は、イオン注入により行ってもよい。次に、堆積したポリシリコン材料の不要部分がドライエッチングにより除去される（ステップＳ８）。これにより、空洞部２５を有するゲート電極１０が形成される。

次に、たとえばＰ（リン）イオンを含むＳｉＯ_２、またはＰ（リン）イオンおよびＢ（ホウ素）イオンを含むＳｉＯ_２をＳｉＣエピタキシャル層１４上に堆積させる（ステップＳ９）。次に、ＳｉＯ_２をリフロー（たとえば８００℃〜１０００℃）により溶融させることにより（ステップＳ１０）、ゲート電極１０の空洞部２５を埋め戻して、ゲート電極１０の表面を覆う層間絶縁膜２６（ＰＳＧ膜またはＢＰＳＧ膜）が形成される。

次に、層間絶縁膜２６およびゲート絶縁膜２１が連続してパターニングされることにより、コンタクトホール３３が形成される（ステップＳ１１）。次に、たとえば、層間絶縁膜２６上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極３４が形成される（ステップＳ１２）。また、ＳｉＣ基板の裏面に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極３６が形成される。その後、ゲートパッド３などが形成されることにより、図１に示す半導体装置１が得られる。

図９は、本発明の第２実施形態に係る半導体装置５１の模式的な断面図である。
第２実施形態に係る半導体装置５１が、前述の第１実施形態に係る半導体装置１と異なる点は、ｎ^＋型ソース領域１９に代えてｎ^＋型ソース領域５９が形成されている点、互いに隣り合うｐ⁻型ボディ領域１７の間にｎ^＋型不純物領域５２が形成されている点、ゲート絶縁膜２１に代えて、ゲート絶縁膜５０が形成されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図９において、前述の図１〜図８に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

第２実施形態に係るｎ^＋型ソース領域５９は、前述の第１実施形態に係るｎ^＋型ソース領域１９と同一の形状および深さで形成されている。ｎ^＋型ソース領域５９のｎ型不純物濃度は、たとえば、１×１０^１９ｃｍ^−３〜１×１０^２２ｃｍ^−３、より好ましくは１×１０^２０ｃｍ^−３〜１×１０^２２ｃｍ^−３である。
ｎ^＋型不純物領域５２は、ＪＦＥＴ領域１８の表層部に形成されている。より具体的には、ｎ^＋型不純物領域５２は、ＪＦＥＴ領域１８の中央部において、ゲート電極１０のストライプ方向に沿って、略長方形状に形成されている。ｎ^＋型不純物領域５２は、ｐ⁻型ボディ領域１７とＪＦＥＴ領域１８との境界から間隔を空けた位置に形成されている。ｎ^＋型不純物領域５２は、ｎ^＋型ソース領域５９と同一の深さおよび濃度で形成されている。

第２実施形態に係るゲート絶縁膜５０は、ＪＦＥＴ領域１８の全域を覆う第１領域５３と、各ｐ⁻型ボディ領域１７におけるｎ^＋型ソース領域５９を取り囲む部分およびｎ^＋型ソース領域５９の外周部を覆う第２領域５４とを含む。ゲート絶縁膜５０の第１および第２領域５３，５４は、いずれも高濃度の不純物が注入された領域上が選択的に厚く形成されている。すなわち、ゲート絶縁膜５０は、ｎ^＋型不純物領域５２に接する第１部分５０ａ、ｐ⁻型ボディ領域１７に接する第２部分５０ｂ、およびｎ^＋型ソース領域５９に接する第３部分５０ｃを含む。

第１部分５０ａの下側界面（ｎ^＋型不純物領域５２との界面）および第３部分５０ｃの下側界面（ｎ^＋型ソース領域５９との界面）は、いずれも第２部分５０ｂの下側界面（ｐ⁻型ボディ領域１７との界面）よりも下側（ｎ^＋型ＳｉＣ基板１３側。ＳｉＣエピタキシャル層１４の表面からより深い位置）に位置している。また、第１部分５０ａの上側界面（層間絶縁膜２６との界面）および第３部分５０ｃの上側界面（ゲート電極１０との界面）は、いずれも第２部分５０ｂの上側界面（ゲート電極１０との界面）よりも上側（ゲート電極１０側。ＳｉＣエピタキシャル層１４の表面からより遠い位置）に位置している。

これにより、ゲート絶縁膜５０における第１部分５０ａの膜厚Ｔ１および第３部分５０ｃの膜厚Ｔ３は、いずれも第２部分５０ｂの膜厚Ｔ２よりも大きい。より具体的には、第２部分５０ｂの膜厚Ｔ２は、たとえば、３０ｎｍ以上（たとえば４０ｎｍ程度）である。これに対して、第１部分５０ａおよび第３部分５０ｃの膜厚Ｔ１，Ｔ３は、たとえば、第１部分５０ａの膜厚Ｔ１の２．０３倍以上であることが好ましく、たとえば、９０ｎｍ程度である。本実施形態では、ゲート絶縁膜５０は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなっている。

ゲート電極１０のストライプ方向に直交する方向において、第１部分５０ａの両端部、および第３部分５０ｃのＪＦＥＴ領域１８側の端部には、それぞれバーズビークが形成されている。一方、当該ストライプ方向に直交する方向における第３部分５０ｃのＪＦＥＴ領域１８側と反対側の端部には、バーズビークが形成されておらず、厚い部分が層間絶縁膜２６の側面と面一となって、コンタクトホール３３から露出している。層間絶縁膜２６が第３部分５０ｃに接する部分は、ｎ^＋型ソース領域５９に対向している。

このようなゲート絶縁膜５０は、ステップＳ３の工程を次のように変更すれば良い。すなわち、ｎ^＋型ソース領域１９を形成すべき領域に開口を有するマスクを、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２を形成すべき領域に開口を有するマスクに変更する。次に、ｎ型不純物（たとえばＰ（リン））をＳｉＣエピタキシャル層１４に注入する際に、ＳｉＣエピタキシャル層１４の温度を１５０℃以下（たとえば室温）に保つ。イオン注入時にＳｉＣエピタキシャル層１４の温度を１５０℃以下に保持するのは、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２が結晶化しないようにするためである。これにより、ステップＳ６の熱酸化処理時において、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２上に厚いゲート絶縁膜５０を形成できる。

つまり、ステップＳ６の熱酸化工程では、窒素および酸素を含有する雰囲気中での熱酸化（たとえば、１２００℃程度で半日〜２日）によって、窒化酸化シリコン（ＳｉＮ）膜からなるゲート絶縁膜５０が形成される。前述のとおり、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２には、１×１０^１９ｃｍ^−３以上の濃度となるようにｎ型不純物イオンが注入されており、かつ、そのイオン注入は、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２が結晶化しない低温（１５０℃以下）で行われる。そのため、熱酸化処理によってゲート絶縁膜５０を形成すると、ｎ^＋型ソース領域５９およびｎ^＋型不純物領域５２に接する第１部分５０ａおよび第３部分５０ｃの膜厚Ｔ１，Ｔ３が局所的に大きくなる。これにより、第１部分５０ａおよび第３部分５０ｃの膜厚Ｔ１，Ｔ３は、ｐ⁻型ボディ領域１７に接する第２部分５０ｂの膜厚Ｔ２よりも大きくなる。

以上のように、半導体装置５１では、ゲート絶縁膜５０においてｎ^＋型不純物領域５２に接する第１部分５０ａ、およびｎ^＋型ソース領域５９に接する第３部分５０ｃの膜厚Ｔ１，Ｔ３は、ｐ⁻型ボディ領域１７に接する第２部分５０ｂの膜厚Ｔ２よりも大きい。これにより、中間絶縁膜３０の膜厚をより一層厚く形成できるので、ＪＦＥＴ領域１８における絶縁破壊をより一層抑制できる。

また、半導体装置５１では、ゲート絶縁膜５０に電界がかかったときに、ｎ^＋型ソース領域５９に接する第３部分５０ｃにおける電界も緩和できるから、第３部分５０ｃでのリーク電流を抑制できる。したがって、ｎ^＋型ソース領域５９に接する第３部分５０ｃでの絶縁破壊を抑制できるから、ゲート絶縁膜５０全体の長期信頼性を容易に確保できる。これにより、半導体装置全体の信頼性を容易に確保できる。

また、半導体装置５１によれば、ゲート絶縁膜５０は、ＳｉＯ_２よりも誘電率の高いＳｉＮを含む。したがって、Ａｌ_２Ｏ_３またはＳｉＮを含む中間絶縁膜３０を形成できる。この構成によれば、中間絶縁膜３０がＳｉＯ_２を含む場合よりも、誘電率は高くなるので、ゲート絶縁膜２１に高い電界がかかることをより一層緩和できる。
また、マスクのレイアウトを工夫するだけでこのようなゲート絶縁膜５０を形成できるので、製造工程が煩雑化することがない。

図１０は、本発明の第３実施形態に係る半導体装置６１の模式的な断面図である。
第３実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、ゲート電極１０に代えて、ゲート電極６０が採用されている点である。その他の構成は、前述の第１実施形態に係る半導体装置１の構成と同等である。図１０において、前述の図１〜図９に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

第３実施形態に係るゲート電極６０は、その上端における角部が面取りされており、５度以上のテーパ角が形成されている。このようなテーパ角は、ステップＳ８において、エッチング方法を変更するだけで形成できる。これにより、ステップＳ９において、ゲート電極６０の空洞部２５に層間絶縁膜２６をより一層良好に埋め込むことができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。

たとえば、前述の各実施形態では、ゲート電極１０，６０のストライプ方向に沿って空洞部２５がゲート電極１０，６０に形成されている例を示したが、平面視四角形状の複数の空洞部２５が互いに間隔を空けて当該ストライプ方向に形成されている例を採用してもよい。また、ストライプ状の空洞部２５を互いに間隔を空けて当該ストライプ方向に沿って複数形成してもよい。

また、前述の各実施形態では、ゲート電極１０，６０がストライプ状に形成された例を示したが、ゲート電極１０，６０は、図１１に示すように、格子状（梯子状）に配列されていてもよい。
図１１は、変形例に係る半導体装置８１の模式的な拡大平面図である。
変形例に係る半導体装置８１が、前述の第１実施形態に係る半導体装置１と異なる点は、ストライプ状のＶＤＭＩＳＦＥＴ２に代えて、行列状（格子状）のＶＤＭＩＳＦＥＴ７２が形成されている点、およびストライプ状のゲート電極１０に代えて、格子状（梯子状）のゲート電極７０が形成されている点である。

なお、半導体装置８１は、図３に示した断面構造と同等の断面構造を有しているので、図１１では、ゲート電極７０、およびＶＤＭＩＳＦＥＴ７２を構成するｐ⁻型ボディ領域７７の配置のみを示すものとし、その他の構成については、その図示および説明を省略する。
図１１に示すように、ＳｉＣエピタキシャル層１４の表層部には、複数のｐ⁻型ボディ領域７７が形成されている。複数のｐ⁻型ボディ領域７７は、行方向および列方向に互いに等しい間隔を空けて、正方行列状に配列して形成されている。

ゲート電極７０は、各ｐ⁻型ボディ領域７７とＳｉＣエピタキシャル層１４の境界線を跨ぐように形成されている。行方向に互いに隣り合うｐ⁻型ボディ領域７７間におけるゲート電極７０には、列方向に当該ゲート電極７０を分断する第１空洞部７５が形成されている。一方、列方向に互いに隣り合うｐ⁻型ボディ領域７７間におけるゲート電極７０には、行方向に当該ゲート電極７０を分断する第２空洞部７６が選択的に形成されている。これにより、ゲート電極７０は、平面視略四角環状に形成された構成となっている。列方向に互いに隣り合うゲート電極７０は、ゲート電極接続部７０ａを介して互いに電気的に接続されている。

ゲート電極接続部７０ａは、第２空洞部７６が行方向に延びる長手方向両端部の位置において、列方向に隣り合う各ゲート電極７０と一体的に連なって形成されている。これにより、梯子状のゲート電極７０が列方向に沿って形成されている。ゲート電極７０の長手方向の一端部および／または他端部は、前述の第１実施形態と同様に、ゲート配線６（図１参照）に接続されている。また、第１および第２空洞部７５，７６には、前述の第１実施形態と同様の構成で、中間絶縁膜３０が形成されている。

なお、本変形例では、第２空洞部７６の長手方向両端部の位置にゲート電極接続部７０ａが形成されている例を示しているが、第２空洞部７６を形成しないで、列方向に隣り合うゲート電極７０同士を直接接続するようにしてもよい。また、本変形例では、列方向に当該ゲート電極７０を分断する第１空洞部７５が形成されている例を示しているが、第１空洞部７５を第２空洞部７６の構成と同様の構成で形成することにより、格子状のゲート電極７０を形成してもよい。

ここで、ゲート電極接続部７０ａを形成せずに、行方向および列方向の全域に延びるように第１および第２空洞部７５，７６を形成すると、閉環状のゲート電極７０が形成される。そのため、ゲート電極７０と、ゲート配線６とが電気的に分離される結果、ＶＤＭＩＳＥＴ７２は動作し得ない。これに対して、本変形例の半導体装置８１によれば、各環状のゲート電極７０は、ゲート電極接続部７０ａを介して、ゲート配線６に電気的に接続されている。したがって、前述の第１実施形態の場合と異なり、行方向および列方向に互いに隣り合うｐ⁻型ボディ領域７７間（すなわち、ＪＦＥＴ領域１８（図３参照））の全域において電界を緩和することはできないが、列方向の全域および行方向の一部におけるＪＦＥＴ領域１８において電界を緩和できる。すなわち、ゲート電極７０とゲート配線６とが電気的に接続される態様において、電界がかかり易いＪＦＥＴ領域１８に第１および第２空洞部７５，７６（中間絶縁膜３０）が形成されていれば、ＪＦＥＴ領域１８における絶縁破壊を抑制できる。

また、前述の第１および第３実施形態では、シリコン酸化膜（ＳｉＯ_２）からなるゲート絶縁膜２１が形成された例を示したが、ゲート絶縁膜２１を、ＳｉＯ_２に代えてＡｌ_２Ｏ_３またはＳｉＮにより形成してもよい。ゲート絶縁膜２１が、Ａｌ_２Ｏ_３またはＳｉＮからなる場合、中間絶縁膜３０をＡｌ_２Ｏ_３またはＳｉＮによって形成できる。この構成によれば、中間絶縁膜３０がＳｉＯ_２からなる場合よりも、誘電率が高くなるので、ＪＦＥＴ領域１８における電界をより効果的に緩和できる。

また、前述の第１および第３実施形態において、中間絶縁膜３０をゲート絶縁膜２１と切り離して形成してもよい。すなわち、ゲート電極１０の空洞部２５外の領域におけるゲート絶縁膜２１をＳｉＯ_２で形成する一方で、中間絶縁膜３０におけるＪＦＥＴ領域１８との接続部分をＡｌ_２Ｏ_３またはＳｉＮにより形成してもよい。
また、前述の第１および第３実施形態において、中間絶縁膜３０におけるＪＦＥＴ領域１８との接続部分をゲート絶縁膜２１により形成する一方で、ゲート電極１０の空洞部２５をＳｉＯ_２、Ａｌ_２Ｏ_３、またはＳｉＮで埋め戻した後、さらに層間絶縁膜２６を形成するようにしてもよい。

また、前述の各実施形態では、１層のみからなる層間絶縁膜２６が形成された例について説明したが、層間絶縁膜２６は、むろん、複数の絶縁材料膜（ＳｉＯ_２、Ａｌ_２Ｏ_３、またはＳｉＮ）が複数周期に亘って積層された積層構造を有していてもよい。
また、前述の各実施形態では、空洞部２５におけるゲート絶縁膜２１上に形成された層間絶縁膜２６は、ゲート電極１０を覆うように形成された層間絶縁膜２６と略等しい膜厚を有している例について説明したが、異なる厚さで形成されていてもよい。

また、前述の各実施形態において、半導体装置１の各半導体部分の導電型を反転して、ｐ型のＶＤＭＩＳＦＥＴを構成することもできる。すなわち、半導体装置１において、ｐ型の部分をｎ型とし、ｎ型の部分をｐ型としてもよい。
また、前述の各実施形態では、アクティブ領域４にＶＤＭＩＳＦＥＴ２が形成された例について説明したが、ｎ^＋型ＳｉＣ基板１３（ドレイン領域）に代えてｐ^＋型ＳｉＣ基板（ｐ^＋型コレクタ領域）を採用することによりＩＧＢＴ（Insulated Gate Bipolar Transistor）を形成してもよい。この場合、ＶＤＭＩＳＦＥＴ２のソース電極３４がＩＧＢＴのエミッタ電極に対応する。

本発明の半導体装置１，５１，６１，８１は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

以下、この明細書および図面から抽出される特徴の例を示す。
［項１］第１導電型のＳｉＣ半導体層と、前記ＳｉＣ半導体層の表層部に互いに間隔を空けて形成された第２導電型の複数のボディ領域と、各前記ボディ領域の表層部に前記ボディ領域の周縁から間隔を空けて形成された第１導電型のソース領域と、前記複数のボディ領域に跨って形成され、各前記ボディ領域の周縁と前記ソース領域との間のチャネル領域にゲート絶縁膜を挟んで対向し、隣り合う前記ボディ領域の間の中間領域で空洞部によって選択的に分断されたゲート電極と、前記空洞部に形成され、前記ゲート絶縁膜よりも厚い中間絶縁膜とを含む、半導体装置。

この半導体装置によれば、ソース領域と、ＳｉＣ半導体層におけるドレインとして機能し得る領域とが、ボディ領域を挟んで縦方向に配置された縦型構造を有している。また、ゲート電極は、空洞部によって分断されており、当該空洞部にゲート絶縁膜よりも厚い中間絶縁膜が形成されている。
そのため、半導体装置がオフの状態（つまり、ゲート電極が０Ｖの状態）において、ソース領域と、ＳｉＣ半導体層が（＋）側となる電圧（たとえば、１２００Ｖ）が印加されたとしても、空洞部にはゲート電極が存在しないので、当該空洞部が等電位面の基準位置となることはない。

これにより、中間領域における電位の等電位面の分布を変えることができる。その結果、当該中間領域に高い電界がかかることを緩和できる。さらに、電界を緩和できる領域に厚い中間絶縁膜が形成されているので、中間領域における絶縁破壊を効果的に抑制できる。その結果、耐圧性に優れ、歩留まりよく製造することができる半導体装置を提供できる。

また、この半導体装置によれば、チャネル領域上にゲート電極が形成されているので、ＭＩＳＦＥＴ（Metal Insulator Field effect Transistor）のオン動作に支障をきたすことはない。さらに、空洞部によりゲート電極の面積（より具体的には、ゲート電極の表面とＳｉＣ半導体層の表面とが対向する対向面積）を小さくできる。これにより、ＳｉＣ半導体層およびゲート電極間の容量を低減できる。

［項２］前記ゲート電極の前記空洞部は、前記中間領域の中央部上に形成されている、項１に記載の半導体装置。
この半導体装置によれば、中間領域の中央部上に中間絶縁膜が形成されている。電位の等電位面は、中間領域の中央部が最も高くなり易い。したがって、電界が最も高くなり易い中間領域の中央部上に中間絶縁膜を形成することにより、当該中間領域における絶縁破壊を効果的に抑制できる。

［項３］前記複数のボディ領域は、一端および他端を有するストライプ状に形成されており、前記ゲート電極は、前記ボディ領域の前記一端および／または前記他端において、隣り合う前記ボディ領域に跨っている、項１または２に記載の半導体装置。
この半導体装置によれば、中間絶縁膜は、ボディ領域（中間領域）のストライプ方向に沿って形成されている。したがって、中間領域のストライプ方向に沿って、当該中間領域における電位の等電位面の分布を変えることができる。これにより、中間領域のストライプ方向に沿う広い範囲で電界がかかることを緩和できる。その結果、中間領域における絶縁破壊をより一層抑制できる。

［項４］前記ゲート電極の前記空洞部は、各前記ボディ領域と前記中間領域との境界から間隔を隔てて、前記中間領域の内方に収まるように形成されている、項１〜３のいずれか一項に記載の半導体装置。
この半導体装置によれば、ゲート電極を、ソース領域、ボディ領域およびＳｉＣ半導体層と確実に対向させることができる。よって、ゲート電極とチャネル領域とを確実に対向させることができるので、ＭＩＳＦＥＴのオン動作をより良好にすることができる。

［項５］前記中間領域は、０．１μｍ〜５０μｍの幅を有している、項１〜４のいずれか一項に記載の半導体装置。
この半導体装置によれば、中間領域に高い電位の等電位面が分布することを抑制しつつ、良好な抵抗値を実現できる。中間領域の幅が広くなるにつれて、当該中間領域に高い電位の等電位面が分布する傾向がある。その一方で、中間領域が狭すぎると、当該中間領域の抵抗値が高くなる。したがって、０．１μｍ〜５０μｍの幅を有する中間領域を形成することにより、中間領域に高い電位の等電位面が分布することを抑制しつつ、良好な抵抗値を実現できる。

［項６］前記中間絶縁膜は、前記ゲート絶縁膜の２倍以上の厚さを有している、項１〜５のいずれか一項に記載の半導体装置。この半導体装置によれば、中間領域における絶縁破壊をより一層抑制できる。
［項７］前記中間絶縁膜は、ＳｉＯ_２膜を含む、項１〜６のいずれか一項に記載の半導体装置。この半導体装置によれば、ＳｉＯ_２膜はリフロー時において良好に溶融するので、空洞部にＳｉＯ_２膜を良好に埋め込むことができる。

［項８］前記ＳｉＯ_２膜は、Ｐ（リン）イオンを含む、項７に記載の半導体装置。この半導体装置によれば、中間絶縁膜は、ＰＳＧ（Phosphorus Silicon Glass）膜を含む。ＰＳＧ膜は、リフロー（たとえば、１０００℃程度）時において良好に溶融する。よって、空洞部にＰＳＧ膜を良好に埋め込むことができる。
［項９］前記ＳｉＯ_２膜は、Ｂ（ホウ素）イオンをさらに含む、項８に記載の半導体装置。この半導体装置によれば、中間絶縁膜は、ＢＰＳＧ（Boron Phosphorus Silicon Glass）膜を含む。ＢＰＳＧ膜は、ＰＳＧ膜よりも低い温度（たとえば、８００℃程度）で溶融する。よって、空洞部にＢＰＳＧ膜をより一層良好に埋め込むことができる。

［項１０］前記中間絶縁膜は、ＳｉＯ_２よりも誘電率の高い絶縁材料膜を含む、項１〜６のいずれか一項に記載の半導体装置。この半導体装置によれば、中間領域における絶縁破壊をより一層抑制できる。
［項１１］前記絶縁材料膜は、Ａｌ_２Ｏ_３またはＳｉＮからなる、項１０記載の半導体装置。

［項１２］前記絶縁材料膜は、ＳｉＯ_２膜およびＡｌ_２Ｏ_３膜がこの順で積層された積層構造を含む、項１〜６のいずれか一項に記載の半導体装置。
この構成によれば、ＳｉＣ半導体層と中間絶縁膜とが接する部分（接続界面）はＳｉＯ_２膜で形成されているので、チャネル領域を流れるキャリアのチャネル移動度を向上できる。その一方で、ＳｉＯ_２膜上には当該ＳｉＯ_２膜よりも高い誘電率を有するＡｌ_２Ｏ_３膜が形成されているので、当該Ａｌ_２Ｏ_３膜で高誘電率を確保できる。これにより、中間領域における絶縁破壊をより一層抑制できる。なお、ＳｉＯ_２膜およびＡｌ_２Ｏ_３膜は、複数周期に亘って積層されていてもよい。

［項１３］前記中間絶縁膜は、ＳｉＯ_２膜およびＳｉＮ膜がこの順で積層された積層構造を含む、項１〜６のいずれか一項に記載の半導体装置。
この構成によれば、ＳｉＣ半導体層と中間絶縁膜とが接する部分（接続界面）はＳｉＯ_２膜で形成されているので、チャネル領域を流れるキャリアのチャネル移動度を向上できる。その一方で、ＳｉＯ_２膜上には当該ＳｉＯ_２膜よりも高い誘電率を有するＳｉＮ膜が形成されているので、当該ＳｉＮ膜で高誘電率を確保できる。これにより、中間領域における絶縁破壊をより一層抑制できる。なお、ＳｉＯ_２膜およびＳｉＮ膜は、複数周期に亘って積層されていてもよい。

［項１４］前記ゲート電極は、ポリシリコンからなる、項１〜１３のいずれか一項に記載の半導体装置。
［項１５］前記ポリシリコンは、Ｂ（ホウ素）イオンを含む、項１４に記載の半導体装置。この半導体装置によれば、チャネルの形成に必要なゲート電圧のしきい電圧（Ｖ_{ＧＳ（ｔｈ）}）を低くできる。

［項１６］前記ゲート電極は、金属材料からなる、項１〜１３のいずれか一項に記載の半導体装置。この半導体装置によれば、ポリシリコンを用いてゲート電極を形成するよりもゲート電極の抵抗値を小さくできる。これにより、ゲート電極の膜厚をより一層薄くできるので、空洞部に中間絶縁膜を良好に埋め込むことができる。
［項１７］前記金属材料は、Ａｌ，Ｃｕ，またはＡｌＣｕからなる、項１６に記載の半導体装置。

［項１８］前記ゲート電極は、２μｍ以下の厚さを有している、項１〜１７のいずれか一項に記載の半導体装置。この半導体装置によれば、空洞部に中間絶縁膜を良好に埋め込むことができる。
［項１９］各前記ボディ領域は、＜１１−２０＞軸方向に沿って形成されている、項１〜１８のいずれか一項に記載の半導体装置。

［項２０］前記ゲート絶縁膜は、前記チャネル領域上に第１の厚さを有し、前記第１の厚さよりも厚い第２の厚さを前記ソース領域上に有している、項１〜１９のいずれか一項に記載の半導体装置。
この半導体装置によれば、ゲート絶縁膜に電界がかかったときに、ソース領域に接するゲート絶縁膜における電界を効果的に緩和できる。これにより、ソース領域上におけるゲート絶縁膜の絶縁破壊を効果的に抑制できる。

［項２１］前記ゲート絶縁膜の前記第２の厚さは、前記第１の厚さの２．０３倍以上である、項２０に記載の半導体装置。
この半導体装置によれば、ソース領域に接するゲート絶縁膜の長期信頼性を向上させることができる。これにより、ソース領域に接するゲート絶縁膜の長期信頼性によって、ゲート絶縁膜全体の長期信頼性をより一層向上できる。

［項２２］前記ゲート絶縁膜は、前記チャネル領域上に１μｍ以下の厚さを有している、項１〜２１のいずれか一項に記載の半導体装置。
［項２３］前記ゲート電極を覆うように前記ＳｉＣ半導体層上に形成され、前記空洞部に埋め込まれた層間絶縁膜をさらに含み、前記中間絶縁膜は、前記層間絶縁膜の埋め込み部分を利用して形成されている、項１〜２２のいずれか一項に記載の半導体装置。

この半導体装置によれば、層間絶縁膜を形成する工程を利用して中間絶縁膜を形成できる。よって、製造容易な半導体装置を提供できる。
［項２４］前記層間絶縁膜の前記空洞部への埋め込み量は、前記層間絶縁膜の前記ゲート電極上の部分の厚さと略等しい、項２３に記載の半導体装置。
［項２５］前記ゲート電極の上端部には、５度以上のテーパ角が形成されている、項１〜２４のいずれか一項に記載の半導体装置。この半導体装置によれば、空洞部に絶縁膜を良好に埋め込むことができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

１ 半導体装置
１０ ゲート電極
１２ ＳｉＣ半導体層
１７ ｐ⁻型ボディ領域
１８ ＪＦＥＴ領域
１９ ｎ^＋型ソース型領域
２１ ゲート絶縁膜
２２ チャネル領域
２５ 空洞部
２６ 層間絶縁膜
３０ 中間絶縁膜
５０ ゲート絶縁膜
５１ 半導体装置
５９ ｎ^＋型ソース型領域
６０ ゲート電極
６１ 半導体装置
７０ ゲート電極
７５ 第１空洞部
７６ 第２空洞部
７７ ｐ⁻型ボディ領域
８１ 半導体装置
Ｌ チャネル長
Ｔ１ 膜厚
Ｔ２ 膜厚
Ｔ３ 膜厚
ＷＤ 幅
ＷＪ 幅
θ オフ角

Claims (21)

1. 主面を有し、ワイドバンドギャップ半導体を含む第１導電型の半導体層と、
   前記半導体層の前記主面の表層部に形成された第２導電型のボディ領域と、
   前記ボディ領域の表層部に形成された第１導電型のソース領域と、
   前記ボディ領域外の領域を被覆する第１部分、前記ボディ領域を被覆する第２部分、および、前記ソース領域を被覆し、前記第２部分の厚さを超える厚さを有する第３部分を含み、前記半導体層の前記主面の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置。
2. 前記ゲート電極は、前記第１部分を挟んで前記ボディ領域外の領域に対向している、請求項１に記載の半導体装置。
3. 前記ゲート電極は、前記第２部分を挟んで前記ボディ領域に対向している、請求項１または２に記載の半導体装置。
4. 前記ゲート電極は、前記第３部分を挟んで前記ソース領域に対向している、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記ゲート電極は、前記ボディ領域に対向する領域から前記ソース領域に対向する領域に引き出されたオーバラップ部を有している、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記オーバラップ部は、０．０５μｍ〜１μｍの幅を有している、請求項５に記載の半導体装置。
7. 前記ゲート絶縁膜の前記第２部分は、３０ｎｍ以上の厚さを有している、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記ゲート電極は、２μｍ以下の厚さを有している、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記ゲート電極は、ポリシリコンを含む、請求項１〜８のいずれか一項に記載の半導体装置。
10. 前記ゲート電極は、平面視において格子状に形成されている、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記ボディ領域は、０．１μｍ以上の深さを有している、請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記ボディ領域の端部および前記ソース領域の端部の間の領域に形成されたチャネル領域をさらに含み、
    前記ゲート電極は、前記ゲート絶縁膜を挟んで前記チャネル領域に対向している、請求項１〜１１のいずれか一項に記載の半導体装置。
13. 前記チャネル領域は、０．０５μｍ〜２μｍのチャネル長を有している、請求項１２に記載の半導体装置。
14. 前記ゲート電極を被覆するように前記ゲート絶縁膜の上に形成され、前記ゲート絶縁膜の前記第３部分に接する層間絶縁膜をさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記ゲート絶縁膜の前記第３部分および前記層間絶縁膜の接続部は、平面視において前記ソース領域に対向している、請求項１４に記載の半導体装置。
16. 前記層間絶縁膜は、ＳｉＯ_２を含む、請求項１４または１５に記載の半導体装置。
17. 前記層間絶縁膜は、リンイオンを含む、請求項１６に記載の半導体装置。
18. 前記層間絶縁膜は、ホウ素イオンを含む、請求項１６または１７に記載の半導体装置。
19. 前記半導体層は、前記ワイドバンドギャップ半導体としてのＳｉＣを含む、請求項１〜１８のいずれか一項に記載の半導体装置。
20. 前記半導体層は、前記ワイドバンドギャップ半導体としての４Ｈ−ＳｉＣを含む、請求項１〜１９のいずれか一項に記載の半導体装置。
21. 前記半導体層は、２°〜８°のオフ角を有している、請求項１〜２０のいずれか一項に記載の半導体装置。

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