JP2018174351A5

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Publication number: JP2018174351A5
Application number: JP2018137912A
Authority: JP
Filing date: 2018-07-23
Publication date: 2019-02-14
Anticipated expiration: 2031-02-23

Claims

第１の不揮発性半導体メモリと、
第２の不揮発性半導体メモリと、
揮発性半導体メモリと、
抵抗素子と、
前記第１および第２の不揮発性半導体メモリと前記揮発性半導体メモリとを制御するコントローラと、
前記コントローラと前記抵抗素子とを接続する第１の信号線と、
前記抵抗素子と前記第１の不揮発性半導体メモリとを接続する第２の信号線と、前記第２の信号線から分岐され前記第２の不揮発性半導体メモリと接続される第３の信号線と、を含む第４の信号線と、
外部機器と接続するためのコネクタと、
前記第１および第２の不揮発性半導体メモリと前記抵抗素子と前記コントローラと前記コネクタとが搭載された基板と、を備え、
前記基板は、
前記基板の表面に形成される配線パターンを備え、前記第１の不揮発性半導体メモリと前記抵抗素子とが搭載される表面層と、
前記基板の裏面に形成される配線パターンを備え、前記第２の不揮発性半導体メモリが搭載される裏面層と、
前記表面層と前記裏面層との間に設けられ、配線パターンを備える複数の内部配線層と、を有し、
前記第４の信号線は、前記複数の内部配線層の何れかの配線層である第１の配線層に形成される信号線、および、前記複数の内部配線層の何れかの配線層であって前記第１の配線層と異なる第２の配線層に形成される信号線を含み、
平面視において、前記揮発性半導体メモリは、前記第１の不揮発性半導体メモリまたは前記第２の不揮発性半導体メモリから見て前記コネクタと同じ側に設けられるように構成される半導体記憶装置。
前記第４の信号線は、前記第１の配線層に形成される信号線と前記第２の配線層に形成される信号線とを接続するために前記基板の表面とほぼ垂直方向に伸びる部分を含む請求項１に記載の半導体記憶装置。
前記基板は、前記コントローラと前記コネクタとを接続する第５の信号線が設けられた領域と、前記揮発性半導体メモリが設けられた領域とが、平面視において、重複しないように構成される請求項１または請求項２に記載の半導体記憶装置。
前記第５の信号線はＳＡＴＡ信号線である請求項３に記載の半導体記憶装置。
前記コネクタは、前記外部機器と接続するための電極を前記基板の前記裏面に備え、
前記第５の信号線は、前記基板の裏面層を通って前記コネクタの電極に接続される部分と、前記複数の内部配線層の何れかの配線層に形成される部分と、を備える請求項３または請求項４に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第１の不揮発性半導体メモリの複数のボール状電極を経由して前記第１の不揮発性半導体メモリは前記基板と接続され、
前記第２の不揮発性半導体メモリは底面に複数のボール状電極を備え、
前記第２の不揮発性半導体メモリの前記複数のボール状電極を経由して前記第２の不揮発性半導体メモリは前記基板と接続される請求項１から請求項５の何れか１項に記載の半導体記憶装置。
前記基板は、平面視において、第１の辺とこれに直角な第２の辺とを備え、
前記コネクタは、前記基板の前記第１の辺に設けられ、
前記第１および第２の不揮発性半導体メモリは、平面視において、前記コントローラの位置から見て前記コネクタと反対側に設けられる請求項１から請求項６の何れか１項に記載の半導体記憶装置。
前記表面層に搭載される温度センサをさらに備える請求項１から請求項７の何れか１項に記載の半導体記憶装置。
前記第１の信号線は、前記表面層に形成される第１の部分と、前記裏面層に形成される第２の部分と、前記第１の部分と前記第２の部分とを接続するために前記基板の表面とほぼ垂直方向に伸びる第３の部分とを含む請求項１から請求項８の何れか１項に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリと、前記第２の不揮発性半導体メモリとは前記基板に対して対称に配置される請求項１から請求項９の何れか１項に記載の半導体記憶装置。
前記基板の層数は８である請求項１から請求項１０の何れか１項に記載の半導体記憶装置。
前記第１の不揮発性半導体メモリは、前記第１の不揮発性半導体メモリのチップイネーブルに基づいて、前記第２の信号線からの信号に対して動作するか否かを判断する請求項１から請求項１１の何れか１項に記載の半導体記憶装置。
前記第１および第２の不揮発性半導体メモリは、前記第１および第２の不揮発性半導体メモリの各々のチップイネーブルがアクティブになっているか否かにより、個別に動作可能なように構成されている請求項１から請求項１１の何れか１項に記載の半導体記憶装置。
前記基板に搭載される電源回路を更に備え、前記電源回路は、外部から前記コネクタを介して供給される電源に基づいて内部電圧を生成し、前記生成された内部電圧を前記第１および第２の不揮発性半導体メモリへ供給するように構成される請求項１から請求項１３の何れか１項に記載の半導体記憶装置。
前記コネクタは、ホストと接続可能であり、前記ホストから入力された電源を前記電源回路に供給する請求項１４に記載の半導体記憶装置。